JP6106018B2 - 半導体装置、発振回路及び信号処理システム - Google Patents
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Description
本発明は半導体装置、発振回路及び信号処理システムに関する。
水晶振動子には、発振周波数や負荷容量値の異なる様々な種類のものがある。これまで、水晶振動子と半導体チップとにより構成される発振回路では、半導体チップが、水晶振動子の発振周波数及び負荷容量値に応じて固有に設計されていた。そのため、発振回路の半導体チップは、他の水晶振動子を用いて発振信号を生成することができなかった。
関連する技術が特許文献１及び特許文献２に開示されている。
特許文献１には、容量とスイッチとの直列回路の複数個と、容量と抵抗とスイッチとの直列回路の少なくとも一個とを並列接続して構成されるスイッチトキャパシタ回路を備えた発振回路が開示されている。それにより、この発振回路は、高精度な温度補償を行うことができる。
特許文献２には、サイズ変更可能なインバータを備えた水晶発振回路が開示されている。
特許文献１に開示されたディジタル温度補償水晶発振回路は、温度補償を行うことを目的としているため、水晶振動子の片側にしかスイッチトキャパシタ回路を備えていない。そのため、特許文献１に開示されたディジタル温度補償水晶発振回路では、水晶振動子を異なる発振周波数のものに置き換えようとした場合、発振周波数及び負性抵抗（発振余裕度）を規格範囲内に納めることが困難である。つまり、特許文献１に開示されたディジタル温度補償水晶発振回路のチップは、特性の異なる様々な水晶振動子を用いて容易に発振信号を生成することができないという問題があった。
特許文献２に開示された水晶発振回路は、水晶振動子への負荷容量を調整することができない。そのため、特許文献２に開示された水晶発振回路では、水晶振動子を異なる発振周波数のものに置き換えようとした場合、発振周波数及び負性抵抗（発振余裕度）を規格範囲内に納めることが困難である。つまり、特許文献２に開示された水晶発振回路のチップは、特性の異なる様々な水晶振動子を用いて容易に発振信号を生成することができないという問題があった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、外部に設けられた圧電振動子の両端がそれぞれ接続される第１及び第２外部端子と、前記第１及び前記第２外部端子間に設けられた反転増幅器と、前記反転増幅器の出力を入力に帰還する帰還抵抗と、前記第１外部端子と基準電圧端子との間に設けられた第１容量素子と、前記第１容量素子に直列に設けられた第１抵抗素子と、前記第２外部端子と前記基準電圧端子との間に設けられた第２容量素子と、前記第２容量素子に直列に設けられた第２抵抗素子と、を備える。
一実施の形態によれば、半導体装置は、外部に設けられた圧電振動子の両端がそれぞれ接続される第１及び第２外部端子と、前記第１及び前記第２外部端子間に設けられた反転増幅器と、前記反転増幅器の出力を入力に帰還する帰還抵抗と、前記第１外部端子と基準電圧端子との間に設けられた第１容量素子と、前記第２外部端子と前記基準電圧端子との間に設けられた第２容量素子と、を備え、前記反転増幅器は、入力差動対と、前記入力差動対に定電流を供給する定電流源回路と、前記入力差動対に対応して設けられた能動負荷と、前記入力差動対の一方と前記定電流源回路との間に並列に設けられた第１内部容量素子及び第１内部抵抗素子と、前記入力差動対の他方と前記定電流源回路との間に並列に設けられた第２内部容量素子及び第２内部抵抗素子と、を有する。
一実施の形態によれば、半導体装置は、外部に設けられた圧電振動子の両端がそれぞれ接続される第１及び第２外部端子と、前記第１及び前記第２外部端子間に設けられた反転増幅器と、前記反転増幅器の出力を入力に帰還する帰還抵抗と、前記第１外部端子と基準電圧端子との間に設けられた第１容量素子と、前記第２外部端子と前記基準電圧端子との間に設けられた第２容量素子と、を備え、前記反転増幅器は、第１電源端子と出力端子との間に設けられた定電流源回路と、前記出力端子と第２電源端子との間に設けられ、前記反転増幅器の入力に基づいてオンオフが制御されるスイッチトランジスタと、前記スイッチトランジスタに直列に設けられた第１内部容量素子と、前記第１内部容量素子に並列に設けられた第１内部抵抗素子と、を有する。
前記一実施の形態によれば、特性の異なる様々な圧電振動子を用いて容易に発振信号を生成することが可能な半導体装置、発振回路及び信号処理システムを提供することができる。
＜発明者らによる事前検討＞
実施の形態の説明をする前に、本発明者らが事前検討した内容について説明する。
実施の形態の説明をする前に、本発明者らが事前検討した内容について説明する。
図２３は、水晶発振回路における負荷容量と発振特性との関係を示す図である。
まず、水晶発振回路は、水晶振動子の特性に応じた負荷容量を当該水晶振動子に付加することで、規格範囲内の発振周波数を確保する必要がある。図２３の例では、水晶発振回路は、水晶振動子に対して８ｐＦの負荷容量を付加することで、規格範囲内の２０ＭＨｚの発振周波数を確保することができる。
さらに、水晶発振回路は、規格範囲内の負性抵抗を確保する必要がある。換言すると、水晶発振回路は、５〜２０倍程度の発振余裕度を確保する必要がある。図２３の例では、水晶発振回路は、８ｐＦの負荷容量（２０ＭＨｚの発振周波数）に対応して２００Ωの負性抵抗を確保する必要がある。ここで、負性抵抗と発振周波数との関係は、以下の式（１）のように表される。
−Ｒ＝Ｇｍ／（ω２・Ｃｇ・Ｃｄ） ・・・（１）
なお、−Ｒは負性抵抗を示し、Ｇｍはインバータ等の反転増幅器の利得を示し、ωは発振周波数を示し、Ｃｇ，Ｃｄは水晶振動子の両端にそれぞれ設けられた負荷容量の値を示す。
式（１）によれば、水晶振動子の発振周波数（ω）が大きくなると、それに伴って負性抵抗は極端に小さくなってしまう。例えば、８ＭＨｚ用の水晶振動子から２４ＭＨｚ用の水晶振動子に置き換えられた場合、負性抵抗は１／９になってしまう。
図２４は、水晶発振回路における発振周波数と負性抵抗との関係を示す図である。図２４に示すように、水晶振動子の発振周波数が低い場合、負性抵抗は大きくなり、水晶振動子の発振周波数が高い場合、負性抵抗は小さくなっている。ここで、水晶振動子の発振周波数が低い場合、負性抵抗が規格範囲（スペック）の上限を上回ってしまうため、高調波発振の恐れがある。また、水晶振動子５０の発振周波数が高い場合、負性抵抗が規格範囲（スペック）の下限を下回ってしまうため、未発振の恐れがある。
図２３に戻り、水晶発振回路は、規格範囲内の励振電力を確保する必要もある。
このように、水晶発振回路は、上記した複数の要求を同時に満たす（少なくとも発振周波数及び負性抵抗を規格範囲内に納める）必要があるため、特性の異なる様々な水晶振動子を用いて容易に発振信号を生成することは困難であると考えられていた。仮に、水晶発振回路に設けられた反転増幅器の利得を調整できたとしても、水晶振動子の置き換えのたびに利得を細かく調整する必要があるため、特性の異なる様々な発振振動子を用いて容易に発振信号を生成することは困難であった。
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
＜実施の形態１＞
図１は、実施の形態１にかかる半導体チップを備えた発振回路の構成例を示す図である。本実施の形態にかかる半導体チップは、圧電振動子の一端側に設けられた第１容量素子に直列接続された第１抵抗素子と、圧電振動子の他端側に設けられた第２容量素子に直列接続された第２抵抗素子と、を少なくとも備える。それにより、本実施の形態にかかる半導体チップは、特性の異なる様々な圧電振動子を用いて容易に発振信号を生成することができる。以下、具体的に説明する。
図１は、実施の形態１にかかる半導体チップを備えた発振回路の構成例を示す図である。本実施の形態にかかる半導体チップは、圧電振動子の一端側に設けられた第１容量素子に直列接続された第１抵抗素子と、圧電振動子の他端側に設けられた第２容量素子に直列接続された第２抵抗素子と、を少なくとも備える。それにより、本実施の形態にかかる半導体チップは、特性の異なる様々な圧電振動子を用いて容易に発振信号を生成することができる。以下、具体的に説明する。
図１に示す発振回路１は、半導体チップ（半導体装置）１０と、半導体チップ１０に外付けされる振動子５０と、を備える。本実施の形態では、振動子５０が水晶振動子である場合を例に説明するが、これに限られない。振動子５０は、例えば、セラミック振動子等の他の圧電振動子であってもよい。以下、振動子５０を水晶振動子５０と読み替えて説明する。
（水晶振動子５０）
水晶振動子５０は、半導体チップ１０から電圧が印加されることにより、所定周波数の発振を起こす。なお、水晶振動子５０の一端は、半導体チップ１０の外部端子（第１外部端子）Ｔ１に接続され、水晶振動子５０の他端は、半導体チップ１０の外部端子（第２外部端子）Ｔ２に接続される。
水晶振動子５０は、半導体チップ１０から電圧が印加されることにより、所定周波数の発振を起こす。なお、水晶振動子５０の一端は、半導体チップ１０の外部端子（第１外部端子）Ｔ１に接続され、水晶振動子５０の他端は、半導体チップ１０の外部端子（第２外部端子）Ｔ２に接続される。
（半導体チップ１０）
半導体チップ１０は、水晶振動子５０に電圧を印加することにより、当該水晶振動子５０を励振駆動する。半導体チップ１０は、反転増幅器１１，１２と、帰還抵抗Ｒｆと、ダンピング抵抗Ｒｄと、複数の抵抗素子ＲＧ０〜ＲＧｎ，ＲＤ０〜ＲＤｎ（ｎは自然数）と、複数のスイッチＳＷＧ０〜ＳＷＧｎ，ＳＷＤ０〜ＳＷＤｎと、複数の容量素子ＣＧ０〜ＣＧｎ，ＣＤ０〜ＣＤｎと、を備える。本実施の形態では、特に断りが無い限りｎ＝１である場合を例に説明する。
半導体チップ１０は、水晶振動子５０に電圧を印加することにより、当該水晶振動子５０を励振駆動する。半導体チップ１０は、反転増幅器１１，１２と、帰還抵抗Ｒｆと、ダンピング抵抗Ｒｄと、複数の抵抗素子ＲＧ０〜ＲＧｎ，ＲＤ０〜ＲＤｎ（ｎは自然数）と、複数のスイッチＳＷＧ０〜ＳＷＧｎ，ＳＷＤ０〜ＳＷＤｎと、複数の容量素子ＣＧ０〜ＣＧｎ，ＣＤ０〜ＣＤｎと、を備える。本実施の形態では、特に断りが無い限りｎ＝１である場合を例に説明する。
反転増幅器１１は、外部端子Ｔ１，Ｔ２間に接続される。より具体的には、反転増幅器１１の入力端子は、外部端子Ｔ１に接続され、反転増幅器１１の出力端子は、外部端子Ｔ２に接続される。反転増幅器１１は、入力信号の論理を反転して出力する。したがって、反転増幅器１１は、インバータということもできる。
帰還抵抗Ｒｆは、反転増幅器１１の出力端子と入力端子との間に設けられる。帰還抵抗Ｒｆは、反転増幅器１１の出力を入力に帰還する。
ダンピング抵抗Ｒｄは、反転増幅器１１の出力端子と外部端子Ｔ２との間に設けられる。ダンピング抵抗Ｒｄは、反転増幅器１１から出力される発振信号の振幅を制限する。なお、ダンピング抵抗Ｒｄは、設けられていなくてもよい。
反転増幅器１２は、反転増幅器１１の出力側に設けられる。反転増幅器１２は、反転増幅器１１の出力信号の論理を反転して外部に出力する。したがって、反転増幅器１２は、インバータということもできる。なお、反転増幅器１２は、設けられていなくてもよい。
容量素子（第１容量素子）ＣＧ０は、基準電圧ＧＮＤが供給される基準電圧端子（以下、基準電圧端子ＧＮＤと称す）と、外部端子Ｔ１と、の間に設けられる。抵抗素子（第１抵抗素子）ＲＧ０は、容量素子ＣＧ０と外部端子Ｔ１との間に、容量素子ＣＧ０に直列に設けられる。スイッチ（第１スイッチ）ＳＷＧ０は、容量素子ＣＧ０及び抵抗素子ＲＧ０に直列に設けられる。
容量素子（第２容量素子）ＣＤ０は、基準電圧端子ＧＮＤと、外部端子Ｔ２と、の間に設けられる。抵抗素子（第２抵抗素子）ＲＤ０は、容量素子ＣＤ０と外部端子Ｔ２との間に、容量素子ＣＤ０に直列に設けられる。スイッチ（第２スイッチ）ＳＷＤ０は、容量素子ＣＤ０及び抵抗素子ＲＤ０に直列に設けられる。
容量素子（第３容量素子）ＣＧ１は、基準電圧端子ＧＮＤと、外部端子Ｔ１と、の間に設けられる。抵抗素子（第３抵抗素子）ＲＧ１は、容量素子ＣＧ１と外部端子Ｔ１との間に、容量素子ＣＧ１に直列に設けられる。スイッチ（第３スイッチ）ＳＷＧ１は、容量素子ＣＧ１及び抵抗素子ＲＧ１に直列に設けられる。
容量素子（第４容量素子）ＣＤ１は、基準電圧端子ＧＮＤと、外部端子Ｔ２と、の間に設けられる。抵抗素子（第４抵抗素子）ＲＤ１は、容量素子ＣＤ１と外部端子Ｔ２との間に、容量素子ＣＤ１に直列に設けられる。スイッチ（第４スイッチ）ＳＷＤ１は、容量素子ＣＤ１及び抵抗素子ＲＤ１に直列に設けられる。
スイッチＳＷＧ０，ＳＷＧ１，ＳＷＤ０，ＳＷＤ１のオンオフは、半導体チップ１０内部又は外部に設けられた制御部（不図示）によって切り替えられる。例えば、スイッチＳＷＧ０，ＳＷＤ０がオンし、スイッチＳＷＧ１，ＳＷＤ１がオフした場合、水晶振動子５０への負荷容量は小さくなる。また、スイッチＳＷＧ０，ＳＷＤ０がオンし、スイッチＳＷＧ１，ＳＷＤ１もオンした場合、水晶振動子５０への負荷容量は大きくなる。このように、スイッチＳＷＧ０，ＳＷＧ１，ＳＷＤ０，ＳＷＤ１のオンオフを制御することにより、水晶振動子５０への負荷容量は調整される。なお、水晶振動子５０への負荷容量は、例えば初期設定時に調整された後、固定される。
ここで、水晶振動子５０の発振周波数が高い場合、水晶振動子５０から見た容量素子ＣＧ０，ＣＧ１，ＣＤ０，ＣＤ１の容量値は、それぞれ抵抗素子ＲＧ０，ＲＧ１，ＲＤ０，ＲＤ１の影響で実際よりも小さく見える。それにより、高い発振周波数の水晶振動子５０への負荷容量は小さくなる。つまり、高い発振周波数の水晶振動子５０の負性抵抗は大きくなる。一方、水晶振動子５０の発振周波数が低い場合、水晶振動子５０から見た容量素子ＣＧ０，ＣＧ１，ＣＤ０，ＣＤ１の容量値は、それぞれ抵抗素子ＲＧ０，ＲＧ１，ＲＤ０，ＲＤ１の影響を受けずに実際と同等程度に大きく見える。それにより、低い発振周波数の水晶振動子５０への負荷容量は大きくなる。つまり、低い発振周波数の水晶振動子５０への負性抵抗は小さくなる。
図２は、発振回路１における発振周波数と負性抵抗との関係を示す図である。図２に示すように、水晶振動子５０の発振周波数が高い場合、負性抵抗は小さくなるが図２４に示す例の場合よりも大きくなる。また、水晶振動子５０の発振周波数が低い場合、負性抵抗は大きくなるが図２４に示す例の場合よりも小さくなる。それにより、いずれの発振周波数の水晶振動子５０においても負性抵抗は規格範囲（スペック）内に納まる。その結果、本実施の形態にかかる半導体チップ１０は、水晶振動子５０が置き換えられた場合でも、容易に発振信号を生成することが可能となる。
このように、本実施の形態にかかる半導体チップ１０は、水晶振動子５０の一端側に設けられた容量素子（ＣＧ０等）に直列接続された抵抗素子（ＲＧ０等）と、水晶振動子５０の他端側に設けられた容量素子（ＣＤ０等）に直列接続された抵抗素子（ＲＤ０等）と、を少なくとも備える。それにより、本実施の形態にかかる半導体チップ１０は、特性の異なる様々な水晶振動子を用いて容易に発振信号を生成することができる。
なお、水晶振動子５０の発振周波数が８〜２５ＭＨｚの場合、各抵抗素子ＲＤ０，ＲＤ１，ＲＧ０，ＲＧ１の抵抗値は、数百Ω〜数十ｋΩであることが好ましい。抵抗値が小さすぎると、常に水晶振動子５０からすべての容量素子が見えてしまい、抵抗値が大きすぎると、常に水晶振動子５０からすべての容量素子が見えなくなってしまうからである。
（発振回路１の第１変形例）
図３は、図１に示す発振回路１の第１変形例を発振回路１ａとして示す図である。図３に示す発振回路１ａは、半導体チップ１０ａと、水晶振動子５０と、を備える。
図３は、図１に示す発振回路１の第１変形例を発振回路１ａとして示す図である。図３に示す発振回路１ａは、半導体チップ１０ａと、水晶振動子５０と、を備える。
半導体チップ１０ａは、半導体チップ１０と比較して、スイッチＳＷＧ０及び抵抗素子ＲＧ０に代えてスイッチＳＷＧ０ａを備え、スイッチＳＷＧ１及び抵抗素子ＲＧ１に代えてスイッチＳＷＧ１ａを備え、スイッチＳＷＤ０及び抵抗素子ＲＤ０に代えてスイッチＳＷＤ０ａを備え、スイッチＳＷＤ１及び抵抗素子ＲＤ１に代えてスイッチＳＷＤ１ａを備える。半導体チップ１０ａのその他の回路構成については、半導体チップ１０の場合と同様であるため、その説明を省略する。
各スイッチＳＷＧ０ａ，ＳＷＧ１ａ，ＳＷＤ０ａ，ＳＷＤ１ａは、シリサイドブロック領域を有するＭＯＳトランジスタである。
以下、図４を参照して、シリサイドブロック領域を有するＭＯＳトランジスタについて簡単に説明する。図４は、シリサイドブロック領域を有するＭＯＳトランジスタを示す断面図である。図４に示すように、ＭＯＳトランジスタでは、第１導電型のウェル上に第２導電型の２つの拡散層が設けられ、かつ、２つの拡散層間のウェル上にシリコン酸化膜を介して多結晶シリコンが設けられている。さらに、２つの拡散層の表面には、シリサイド層が形成されている。
ここで、一方の拡散層の領域のうち表面にシリサイド層が形成されていない領域をシリサイドブロック領域と称す。このシリサイドブロック領域は、高い抵抗値を示す。したがって、スイッチＳＷＧ０ａ，ＳＷＧ１ａ，ＳＷＤ０ａ，ＳＷＤ１ａのシリサイドブロック領域は、それぞれ抵抗素子ＲＧ０，ＲＧ１，ＲＤ０，ＲＤ１であるということができる。
図３に示す半導体チップ１０ａでも、図１に示す半導体チップ１０と同等の効果を奏することができる。
（発振回路１の第２変形例）
図５は、図１に示す発振回路１の第２変形例を発振回路１ｂとして示す図である。図５に示す発振回路１ｂは、半導体チップ１０ｂと、水晶振動子５０と、を備える。
図５は、図１に示す発振回路１の第２変形例を発振回路１ｂとして示す図である。図５に示す発振回路１ｂは、半導体チップ１０ｂと、水晶振動子５０と、を備える。
半導体チップ１０ｂは、反転増幅器１１，１２と、帰還抵抗Ｒｆと、ダンピング抵抗Ｒｄと、抵抗素子ＲＧ０，ＲＤ０と、可変容量素子ＣＧ，ＣＤと、を備える。
可変容量素子ＣＧは、基準電圧端子ＧＮＤと外部端子Ｔ１との間に設けられる。抵抗素子ＲＧ０は、可変容量素子ＣＧと外部端子Ｔ１との間に、可変容量素子ＣＧに直列に設けられる。可変容量素子ＣＤは、基準電圧端子ＧＮＤと外部端子Ｔ２との間に設けられる。抵抗素子ＲＤ０は、可変容量素子ＣＤと外部端子Ｔ２との間に、可変容量素子ＣＤに直列に設けられる。半導体チップ１０ｂのその他の回路構成については、半導体チップ１０の場合と同様であるため、その説明を省略する。
図５に示す半導体チップ１０ｂでも、図１に示す半導体チップ１０と同等の効果を奏することができる。
（発振回路１の第３変形例）
図６は、図１に示す発振回路１の第３変形例を発振回路１ｃとして示す図である。図６に示す発振回路１ｃは、半導体チップ１０ｃと、水晶振動子５０と、を備える。
図６は、図１に示す発振回路１の第３変形例を発振回路１ｃとして示す図である。図６に示す発振回路１ｃは、半導体チップ１０ｃと、水晶振動子５０と、を備える。
半導体チップ１０ｃは、反転増幅器１１，１２と、帰還抵抗Ｒｆと、ダンピング抵抗Ｒｄと、抵抗素子ＲＧ０，ＲＤ０と、容量素子ＣＧ０，ＣＤ０と、可変容量素子（第１可変容量素子）ＣＧと、可変容量素子（第２可変容量素子）ＣＤと、を備える。
可変容量素子ＣＧは、基準電圧端子ＧＮＤと外部端子Ｔ１との間に設けられる。可変容量素子ＣＤは、基準電圧端子ＧＮＤと外部端子Ｔ２との間に設けられる。容量素子ＣＧ０は、基準電圧端子ＧＮＤと外部端子Ｔ１との間に設けられる。抵抗素子ＲＧ０は、容量素子ＣＧ０と外部端子Ｔ１との間に、容量素子ＣＧ０に直列に設けられる。容量素子ＣＤ０は、基準電圧端子ＧＮＤと外部端子Ｔ２との間に設けられる。抵抗素子ＲＤ０は、容量素子ＣＤ０と外部端子Ｔ２との間に、容量素子ＣＤ０に直列に設けられる。半導体チップ１０ｃのその他の回路構成については、半導体チップ１０の場合と同様であるため、その説明を省略する。
半導体チップ１０ｃでは、負荷容量を調整する経路（ＣＧ，ＣＤ側の経路）と、発振周波数に応じて水晶振動子５０から見える容量素子の容量値が変化する経路（ＣＧ０，ＣＤ０側の経路）と、が別になっている。
図６に示す半導体チップ１０ｃでも、図１に示す半導体チップ１０と同等の効果を奏することができる。
（発振回路１の第４変形例）
図７は、図１に示す発振回路１の第４変形例を発振回路１ｄとして示す図である。図７に示す発振回路１ｄは、半導体チップ１０ｄと、水晶振動子５０と、を備える。
図７は、図１に示す発振回路１の第４変形例を発振回路１ｄとして示す図である。図７に示す発振回路１ｄは、半導体チップ１０ｄと、水晶振動子５０と、を備える。
半導体チップ１０ｄは、半導体チップ１０と比較して、反転増幅器１１に代えて、利得を変更可能な反転増幅器１１ｄを備える。半導体チップ１０ｄのその他の回路構成については、半導体チップ１０の場合と同様であるため、その説明を省略する。
図７に示す半導体チップ１０ｄは、図１に示す半導体チップ１０と同等の効果を奏することができるとともに、利得の調整をすることができる。
図８は、図７に示す発振回路１ｄの具体的構成例を示す図である。図８に示す発振回路１ｄでは、反転増幅器１１ｄが、並列接続された複数の反転増幅回路と、複数の反転増幅回路にそれぞれ直列接続された複数の利得切替スイッチと、を有する。反転増幅器１１ｄは、これら複数の利得切替スイッチのオンオフを切り替えることで利得を調整する。
ここで、反転増幅器１１ｄ内の複数の利得切替スイッチのうち少なくとも何れか一つのスイッチはオンしている。それにより、反転増幅器１１の利得の切り替え中に、発振が停止してしまうのを防ぐことができる。
（発振回路１の第５変形例）
図９は、図１に示す発振回路１の第５変形例を発振回路１ｅとして示す図である。図９に示す発振回路１ｅは、半導体チップ１０ｅと、水晶振動子５０と、を備える。
図９は、図１に示す発振回路１の第５変形例を発振回路１ｅとして示す図である。図９に示す発振回路１ｅは、半導体チップ１０ｅと、水晶振動子５０と、を備える。
半導体チップ１０ｅは、反転増幅器１１，１２と、帰還抵抗Ｒｆと、ダンピング抵抗Ｒｄと、抵抗素子ＲＧ０，ＲＤ０と、容量素子ＣＧ０，ＣＤ０と、を備える。
容量素子ＣＧ０は、基準電圧端子ＧＮＤと外部端子Ｔ１との間に設けられる。抵抗素子ＲＧ０は、容量素子ＣＧ０と外部端子Ｔ１との間に、容量素子ＣＧ０に直列に設けられる。容量素子ＣＤ０は、基準電圧端子ＧＮＤと外部端子Ｔ２との間に設けられる。抵抗素子ＲＤ０は、容量素子ＣＤ０と外部端子Ｔ２との間に、容量素子ＣＤ０に直列に設けられる。半導体チップ１０ｅのその他の回路構成については、半導体チップ１０の場合と同様であるため、その説明を省略する。
水晶振動子５０への負荷容量を調整する必要がない場合には、図９に示す半導体チップ１０ｅでも、図１に示す半導体チップ１０と同等の効果を奏することができる。
（発振回路１のスイッチ切替方法）
続いて、図１０を参照して、発振回路１のスイッチ切替方法について説明する。図１０は、発振回路１のスイッチ切替方法を説明するための図である。なお、図１０では、ｎ＝２である場合を例に説明する。
続いて、図１０を参照して、発振回路１のスイッチ切替方法について説明する。図１０は、発振回路１のスイッチ切替方法を説明するための図である。なお、図１０では、ｎ＝２である場合を例に説明する。
スイッチＳＷＧ０〜ＳＷＧ２，ＳＷＤ０〜ＳＷＤ２は、それぞれ、オンからオフに切り替わるタイミングよりも早いタイミングでオフからオンに切り替わる。例えば、スイッチＳＷＧ０，ＳＷＤ０，ＳＷＧ１，ＳＷＤ１がオン、スイッチＳＷＧ２，ＳＷＤ２がオフしている状態から、スイッチＳＷＧ０，ＳＷＤ０，ＳＷＧ２，ＳＷＤ２がオン、スイッチＳＷＧ１，ＳＷＤ１がオフしている状態に切り替える場合、スイッチＳＷＧ２，ＳＷＤ２がオフからオンに切り替わった後に、スイッチＳＷＧ１，ＳＷＤ１がオンからオフに切り替わる。それにより、スイッチの切り替え途中に、負荷容量が極端に小さくなって発振が停止してしまうのを防ぐことができる。
なお、上記した複数の構成例及びスイッチ切り替え方法は、適宜組み合わせて用いられてもよい。
＜実施の形態２＞
図１１は、実施の形態２にかかる半導体チップを備えた発振回路の構成例を示す図である。本実施の形態にかかる半導体チップは、発振周波数に応じて利得が変化する反転増幅器を備える。それにより、本実施の形態にかかる半導体チップは、特性の異なる様々な圧電振動子を用いて容易に発振信号を生成することができる。以下、具体的に説明する。
図１１は、実施の形態２にかかる半導体チップを備えた発振回路の構成例を示す図である。本実施の形態にかかる半導体チップは、発振周波数に応じて利得が変化する反転増幅器を備える。それにより、本実施の形態にかかる半導体チップは、特性の異なる様々な圧電振動子を用いて容易に発振信号を生成することができる。以下、具体的に説明する。
図１１に示す発振回路２は、半導体チップ（半導体装置）２０と、半導体チップ２０に外付けされる振動子５０と、を備える。本実施の形態では、振動子５０が水晶振動子である場合を例に説明するが、これに限られない。振動子５０は、例えば、セラミック振動子等の他の圧電振動子であってもよい。以下、振動子５０を水晶振動子５０と読み替えて説明する。
半導体チップ２０は、反転増幅器２１と、帰還抵抗Ｒｆと、ダンピング抵抗Ｒｄと、可変容量素子ＣＧ，ＣＤと、を備える。
反転増幅器２１は、外部端子Ｔ１，Ｔ２間に接続される。より具体的には、反転増幅器２１の入力端子は、外部端子Ｔ１に接続され、反転増幅器２１の出力端子は、外部端子Ｔ２に接続される。帰還抵抗Ｒｆは、反転増幅器２１の出力端子と入力端子との間に設けられる。ダンピング抵抗Ｒｄは、反転増幅器２１の出力端子と外部端子Ｔ２との間に設けられる。なお、ダンピング抵抗Ｒｄは、設けられていなくてもよい。可変容量素子ＣＧは、基準電圧端子ＧＮＤと外部端子Ｔ１との間に設けられる。可変容量素子ＣＤは、基準電圧端子ＧＮＤと外部端子Ｔ２との間に設けられる。
反転増幅器２１は、トランジスタＭＰ１１，ＭＰ１２，ＭＮ１１，ＭＮ１２，ＭＮ１３と、抵抗素子Ｒ１１（第１内部抵抗素子）と、抵抗素子（第２内部抵抗素子）Ｒ１２と、容量素子（第１内部容量素子）Ｃ１１と、容量素子（第２内部容量素子）Ｃ１２と、を有する。本実施の形態では、トランジスタＭＰ１１，ＭＰ１２がＰチャネルＭＯＳトランジスタであって、トランジスタＭＮ１１，ＭＮ１２，ＭＮ１３がＮチャネルＭＯＳトランジスタである場合を例に説明する。
トランジスタＭＰ１１，ＭＰ１２は、入力差動対を構成する。トランジスタＭＮ１１，ＭＮ１２は、入力差動対に対応して設けられた能動負荷を構成する。トランジスタＭＮ１３は、入力差動対に定電流を供給する定電流源回路を構成する。
さらに、抵抗素子Ｒ１１及び容量素子Ｃ１１は、トランジスタＭＮ１１のソースと、トランジスタＭＮ１３のドレインと、の間に並列に設けられる。抵抗素子Ｒ１２及び容量素子Ｃ１２は、トランジスタＭＮ１２のソースと、トランジスタＭＮ１３のドレインと、の間に並列に設けられる。
ここで、水晶振動子５０の発振周波数が高い場合、抵抗素子Ｒ１１，Ｒ１２よりも容量素子Ｃ１１，Ｃ１２の影響が効いてくるため、反転増幅器２１の利得は大きくなる。それにより、高い発振周波数の水晶振動子５０の負性抵抗は大きくなる。一方、水晶振動子５０の発振周波数が低い場合、容量素子Ｃ１１，Ｃ１２よりも抵抗素子Ｒ１１，Ｒ１２の影響が効いてくるため、反転増幅器２１の利得は小さくなる。それにより、低い発振周波数の水晶振動子５０の負性抵抗は小さくなる。それにより、いずれの発振周波数の水晶振動子５０においても負性抵抗は規格範囲（スペック）内に納まる。その結果、本実施の形態にかかる半導体チップ２０は、水晶振動子５０が置き換えられた場合でも、容易に発振信号を生成することができる。
このように、本実施の形態にかかる半導体チップ２０は、発振周波数に応じて利得が変化する反転増幅器２１を備える。それにより、本実施の形態にかかる半導体チップ２０は、特性の異なる様々な水晶振動子を用いて容易に発振信号を生成することができる。
（発振回路２の第１変形例）
図１２は、図１１に示す発振回路２の第１変形例を発振回路２ａとして示す図である。図１２に示す発振回路２ａは、半導体チップ２０ａと、水晶振動子５０と、を備える。
図１２は、図１１に示す発振回路２の第１変形例を発振回路２ａとして示す図である。図１２に示す発振回路２ａは、半導体チップ２０ａと、水晶振動子５０と、を備える。
半導体チップ２０ａは、半導体チップ２０と比較して、反転増幅器２１に代えて反転増幅器２１ａを備える。半導体チップ２０ａのその他の回路構成については、半導体チップ２０の場合と同様であるため、その説明を省略する。
反転増幅器２１ａは、所謂インバータであって、トランジスタＭＰ２１，ＭＮ２１と、抵抗素子Ｒ２１，Ｒ２２と、容量素子Ｃ２１，Ｃ２２と、を有する。本実施の形態では、トランジスタＭＰ２１がＰチャネルＭＯＳトランジスタであって、トランジスタＭＮ２１がＮチャネルＭＯＳトランジスタである場合を例に説明する。
トランジスタＭＰ２１は、電源電圧ＶＤＤが供給される電源電圧端子（第１電源端子；以下、電源電圧端子ＶＤＤと称す）と、反転増幅器２１ａの出力端子と、の間に設けられ、入力信号に基づいてオンオフを切り替える。トランジスタＭＮ２１は、基準電圧端子（第２電源端子）ＧＮＤと、反転増幅器２１ａの出力端子と、の間に設けられ、入力信号に基づいてオンオフを切り替える。
さらに、抵抗素子Ｒ２１及び容量素子Ｃ２１は、電源電圧端子ＶＤＤとトランジスタＭＰ２１のソースとの間に並列に設けられる。抵抗素子Ｒ２２及び容量素子Ｃ２２は、基準電圧端子ＧＮＤとトランジスタＭＮ２１のソースとの間に並列に設けられる。
図１２に示す半導体チップ２０ａでも、図１１に示す半導体チップ２０と同等の効果を奏することができる。
（発振回路２の第２変形例）
図１３は、図１１に示す発振回路２の第２変形例を発振回路２ｂとして示す図である。図１３に示す発振回路２ｂは、半導体チップ２０ｂと、水晶振動子５０と、を備える。
図１３は、図１１に示す発振回路２の第２変形例を発振回路２ｂとして示す図である。図１３に示す発振回路２ｂは、半導体チップ２０ｂと、水晶振動子５０と、を備える。
半導体チップ２０ｂは、半導体チップ２０と比較して、反転増幅器２１に代えて反転増幅器２１ｂを備える。半導体チップ２０ｂのその他の回路構成については、半導体チップ２０の場合と同様であるため、その説明を省略する。
反転増幅器２１ｂでは、反転増幅器２１ａと比較して、抵抗素子Ｒ２１及び容量素子Ｃ２１の配設位置と、抵抗素子Ｒ２２及び容量素子Ｃ２２の配設位置と、が異なる。具体的には、抵抗素子Ｒ２１及び容量素子Ｃ２１は、トランジスタＭＰ２１のドレインと、反転増幅器２１ｂの出力端子と、の間に並列に設けられる。抵抗素子Ｒ２２及び容量素子Ｃ２２は、トランジスタＭＮ２１のドレインと、反転増幅器２１ｂの出力端子と、の間に並列に設けられる。
図１３に示す半導体チップ２０ｂでも、図１１に示す半導体チップ２０と同等の効果を奏することができる。
（発振回路２の第３変形例）
図１４は、図１１に示す発振回路２の第３変形例を発振回路２ｃとして示す図である。図１４に示す発振回路２ｃは、半導体チップ２０ｃと、水晶振動子５０と、を備える。
図１４は、図１１に示す発振回路２の第３変形例を発振回路２ｃとして示す図である。図１４に示す発振回路２ｃは、半導体チップ２０ｃと、水晶振動子５０と、を備える。
半導体チップ２０ｃは、半導体チップ２０と比較して、反転増幅器２１に代えて反転増幅器２１ｃを備える。半導体チップ２０ｃのその他の回路構成については、半導体チップ２０の場合と同様であるため、その説明を省略する。
反転増幅器２１ｃは、トランジスタ（定電流源回路）ＭＰ２１と、トランジスタ（スイッチトランジスタ）ＭＮ２１と、抵抗素子（第２内部抵抗素子）Ｒ２１と、抵抗素子（第１内部抵抗素子）Ｒ２２と、容量素子（第２内部容量素子）Ｃ２１と、容量素子（第１内部容量素子）Ｃ２２と、を有する。
反転増幅器２１ｃでは、反転増幅器２１ａと比較して、トランジスタＭＰ２１のゲートに、反転増幅器２１ｃの入力信号に代えて定電流が供給される。即ち、トランジスタＭＰ２１は定電流源回路として動作する。
図１４に示す半導体チップ２０ｃでも、図１１に示す半導体チップ２０と同等の効果を奏することができる。なお、トランジスタＭＰ２１のゲートに定電流が供給される代わりに、トランジスタＭＮ２１のゲートに定電流が供給されてもよい。
（発振回路２の第４変形例）
図１５は、図１１に示す発振回路２の第４変形例を発振回路２ｄとして示す図である。図１５に示す発振回路２ｄは、半導体チップ２０ｄと、水晶振動子５０と、を備える。
図１５は、図１１に示す発振回路２の第４変形例を発振回路２ｄとして示す図である。図１５に示す発振回路２ｄは、半導体チップ２０ｄと、水晶振動子５０と、を備える。
半導体チップ２０ｄは、半導体チップ２０と比較して、反転増幅器２１に代えて反転増幅器２１ｄを備える。半導体チップ２０ｄのその他の回路構成については、半導体チップ２０の場合と同様であるため、その説明を省略する。
反転増幅器２１ｄは、トランジスタＭＰ２１と、トランジスタＭＮ２１と、抵抗素子Ｒ２１，Ｒ２２と、容量素子Ｃ２１，Ｃ２２と、を有する。
反転増幅器２１ｄでは、反転増幅器２１ｂと比較して、トランジスタＭＰ２１のゲートに、反転増幅器２１ｄの入力信号に代えて定電流が供給される。即ち、トランジスタＭＰ２１は定電流源回路として動作する。
図１５に示す半導体チップ２０ｄでも、図１１に示す半導体チップ２０と同等の効果を奏することができる。なお、トランジスタＭＰ２１のゲートに定電流が供給される代わりに、トランジスタＭＮ２１のゲートに定電流が供給されてもよい。
（発振回路２の第５変形例）
図１６は、図１１に示す発振回路２の第５変形例を発振回路２ｅとして示す図である。図１６に示す発振回路２ｅは、半導体チップ２０ｅと、水晶振動子５０と、を備える。
図１６は、図１１に示す発振回路２の第５変形例を発振回路２ｅとして示す図である。図１６に示す発振回路２ｅは、半導体チップ２０ｅと、水晶振動子５０と、を備える。
半導体チップ２０ｅは、半導体チップ２０と比較して、反転増幅器２１に代えて反転増幅器２１ｅを備える。半導体チップ２０ｅのその他の回路構成については、半導体チップ２０の場合と同様であるため、その説明を省略する。
反転増幅器２１ｅは、反転増幅器２１ｃと比較して、抵抗素子Ｒ２１及び容量素子Ｃ２１を有しない。
図１６に示す半導体チップ２０ｅでも、図１１に示す半導体チップ２０と同等の効果を奏することができる。なお、トランジスタＭＰ２１のゲートに定電流が供給される代わりに、トランジスタＭＮ２１のゲートに定電流が供給されてもよい。
（発振回路２の第６変形例）
図１７は、図１１に示す発振回路２の第６変形例を発振回路２ｆとして示す図である。図１７に示す発振回路２ｆは、半導体チップ２０ｆと、水晶振動子５０と、を備える。
図１７は、図１１に示す発振回路２の第６変形例を発振回路２ｆとして示す図である。図１７に示す発振回路２ｆは、半導体チップ２０ｆと、水晶振動子５０と、を備える。
半導体チップ２０ｆは、半導体チップ２０と比較して、反転増幅器２１に代えて反転増幅器２１ｆを備える。半導体チップ２０ｆのその他の回路構成については、半導体チップ２０の場合と同様であるため、その説明を省略する。
反転増幅器２１ｆは、反転増幅器２１ｄと比較して、抵抗素子Ｒ２１及び容量素子Ｃ２１を有しない。
図１７に示す半導体チップ２０ｆでも、図１１に示す半導体チップ２０と同等の効果を奏することができる。なお、トランジスタＭＰ２１のゲートに定電流が供給される代わりに、トランジスタＭＮ２１のゲートに定電流が供給されてもよい。
（発振回路２の第７変形例）
図１８は、図１１に示す発振回路２の第７変形例を発振回路２ｇとして示す図である。図１８に示す発振回路２ｇは、半導体チップ２０ｇと、水晶振動子５０と、を備える。
図１８は、図１１に示す発振回路２の第７変形例を発振回路２ｇとして示す図である。図１８に示す発振回路２ｇは、半導体チップ２０ｇと、水晶振動子５０と、を備える。
半導体チップ２０ｇは、半導体チップ２０と比較して、並列に設けられた複数の反転増幅器２１と、複数の反転増幅器２１にそれぞれ直列接続された複数の利得切替スイッチＳＷと、をさらに備える。半導体チップ２０ｇのその他の回路構成については、半導体チップ２０の場合と同様であるため、その説明を省略する。
図１８に示す半導体チップ２０ｇは、図１１に示す半導体チップ２０と同等の効果を奏することができるとともに、利得の調整をすることができる。なお、複数の利得切替スイッチＳＷのうち少なくとも何れか一つのスイッチはオンしている。それにより、それにより、利得の切り替え中に、発振が停止してしまうのを防ぐことができる。
（発振回路２の第８変形例）
図１９は、図１１に示す発振回路２の第８変形例を発振回路２ｈとして示す図である。図１９に示す発振回路２ｈは、半導体チップ２０ｈと、水晶振動子５０と、を備える。
図１９は、図１１に示す発振回路２の第８変形例を発振回路２ｈとして示す図である。図１９に示す発振回路２ｈは、半導体チップ２０ｈと、水晶振動子５０と、を備える。
半導体チップ２０ｈは、半導体チップ２０と比較して、可変容量素子ＣＧ，ＣＤに代えて容量素子ＣＧ０，ＣＤ０を備える。半導体チップ２０ｈのその他の回路構成については、半導体チップ２０の場合と同様であるため、その説明を省略する。
水晶振動子５０への負荷容量を調整する必要がない場合には、図１９に示す半導体チップ２０ｈでも、図１１に示す半導体チップ２０と同等の効果を奏することができる。
なお、上記した複数の構成例は、適宜組み合わせて用いられてもよい。さらに、上記した複数の構成例は、実施の形態１の構成と組み合わせて用いられてもよい。
＜実施の形態３＞
図２０は、実施の形態３にかかる信号処理システムの構成例を示す図である。図２０の例では、信号処理システムに、図１に示す発振回路１が適用されている。以下、具体的に説明する。
図２０は、実施の形態３にかかる信号処理システムの構成例を示す図である。図２０の例では、信号処理システムに、図１に示す発振回路１が適用されている。以下、具体的に説明する。
図２０に示す信号処理システム１００は、発振回路１と、ノイズフィルタ１０３と、システムコントローラ（制御部）１０１と、レジスタ１０２と、を備える。発振回路１は発振信号を生成しクロック信号ＣＬＫとして出力する。ノイズフィルタ１０３は、クロック信号ＣＬＫのノイズを除去する。システムコントローラ１０１は、クロック信号ＣＬＫに同期して各種処理の実行を制御する。さらに、システムコントローラ１０１は、高調波又は所定周波数のクロック信号ＣＬＫに同期してトリミング信号の制御をする。具体的には、システムコントローラ１０１は、起動時、高調波又は所定周波数のクロック信号ＣＬＫに同期してトリミング信号をアクティブにする。レジスタ１０２は、例えば、発振回路１に設けられたスイッチのオンオフ切替情報等をモードセット情報（設定情報）として格納する。レジスタ１０２は、トリミング信号がアクティブになると、モードセット情報を発振回路１に出力する。それにより、発振回路１は、所望の発振周波数の発振信号を生成することができる。
図２１は、起動時に所定周波数の発振信号が生成された場合の、信号処理システム１００の動作を示すタイミングチャートである。図２２は、起動時に高調波の発振信号が生成された場合の、信号処理システム１００の動作を示すタイミングチャートである。
図２１に示すように、起動時に所定周波数の発振信号が生成された場合、システムコントローラ１０１は、所定周波数のクロック信号ＣＬＫに同期してトリミング信号をアクティブにする。レジスタ１０２は、トリミング信号がアクティブになると、モードセット情報を発振回路１に出力する。それにより、発振回路１は、引き続き所望の発振周波数の発振信号を生成する。
また、図２２に示すように、起動時に高調波の発振信号が生成された場合、システムコントローラ１０１は、高調波のクロック信号ＣＬＫに同期してトリミング信号をアクティブにする。レジスタ１０２は、トリミング信号がアクティブになると、モードセット情報を発振回路１に出力する。それにより、発振回路１は、所望の発振周波数の発振信号を生成することができる。
このように、本実施の形態にかかる信号処理システム１００は、発振回路が起動時に高調波の発振信号を生成した場合でも、その後に発振回路を安定動作させることができる。
本実施の形態では、信号処理システム１００に発振回路１が適用された場合を例に説明したが、これに限られない。信号処理システム１００には、実施の形態１及び実施の形態２にかかる発振回路の何れか、又は、負荷容量の容量値や反転増幅器の利得を変更可能な一般的な発振回路が適用されてもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ 発振回路
２，２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ 発振回路
１０，１０ａ〜１０ｆ 半導体チップ
１１，１１ｄ，１２ 反転増幅器
２０，２０ａ〜２０ｈ 半導体チップ
２１，２１ａ〜２１ｆ，２１ｈ 反転増幅器
５０ 水晶振動子
１００ 信号処理システム
１０１ システムコントローラ
１０２ レジスタ
１０３ ノイズフィルタ
Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２ 容量素子
ＣＧ，ＣＤ 可変容量素子
ＣＧ０〜ＣＧ２，ＣＤ０〜ＣＤ２ 容量素子
Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２ 抵抗素子
ＲＧ０〜ＲＧ２，ＲＤ０〜ＲＤ２ 抵抗素子
Ｒｄ 抵抗素子
Ｒｆ 帰還抵抗
ＭＰ１１，ＭＰ１２，ＭＮ１１，ＭＮ１２，ＭＮ１３ トランジスタ
ＭＰ２１，ＭＮ２１ トランジスタ
ＳＷ 利得切替スイッチ
ＳＷＧ０〜ＳＷＧ２，ＳＷＤ０〜ＳＷＤ２ スイッチ
ＳＷＧ０ａ，ＳＷＧ１ａ，ＳＷＤ０ａ，ＳＷＤ１ａ スイッチ
２，２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ 発振回路
１０，１０ａ〜１０ｆ 半導体チップ
１１，１１ｄ，１２ 反転増幅器
２０，２０ａ〜２０ｈ 半導体チップ
２１，２１ａ〜２１ｆ，２１ｈ 反転増幅器
５０ 水晶振動子
１００ 信号処理システム
１０１ システムコントローラ
１０２ レジスタ
１０３ ノイズフィルタ
Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２ 容量素子
ＣＧ，ＣＤ 可変容量素子
ＣＧ０〜ＣＧ２，ＣＤ０〜ＣＤ２ 容量素子
Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２ 抵抗素子
ＲＧ０〜ＲＧ２，ＲＤ０〜ＲＤ２ 抵抗素子
Ｒｄ 抵抗素子
Ｒｆ 帰還抵抗
ＭＰ１１，ＭＰ１２，ＭＮ１１，ＭＮ１２，ＭＮ１３ トランジスタ
ＭＰ２１，ＭＮ２１ トランジスタ
ＳＷ 利得切替スイッチ
ＳＷＧ０〜ＳＷＧ２，ＳＷＤ０〜ＳＷＤ２ スイッチ
ＳＷＧ０ａ，ＳＷＧ１ａ，ＳＷＤ０ａ，ＳＷＤ１ａ スイッチ
Claims (8)
- 外部に設けられた圧電振動子の両端がそれぞれ接続される第１及び第２外部端子と、
前記第１及び前記第２外部端子間に設けられた反転増幅器と、
前記反転増幅器の出力を入力に帰還する帰還抵抗と、
前記第１外部端子と基準電圧端子との間に設けられた第１容量素子と、
前記第１容量素子に直列に設けられた第１抵抗素子と、
前記第１容量素子及び前記第１抵抗素子に直列に設けられた第１スイッチと、
前記第２外部端子と前記基準電圧端子との間に設けられた第２容量素子と、
前記第２容量素子に直列に設けられた第２抵抗素子と、
前記第２容量素子及び前記第２抵抗素子に直列に設けられた第２スイッチと、
前記第１外部端子と前記基準電圧端子との間に設けられた第３容量素子と、
前記第３容量素子に直列に設けられた第３抵抗素子と、
前記第３容量素子及び前記第３抵抗素子に直列に設けられた第３スイッチと、
前記第２外部端子と前記基準電圧端子との間に設けられた第４容量素子と、
前記第４容量素子に直列に設けられた第４抵抗素子と、
前記第４容量素子及び前記第４抵抗素子に直列に設けられた第４スイッチと、を備え、
前記第１〜前記第４スイッチは、それぞれ、オンからオフに切り替わるタイミングよりも早いタイミングでオフからオンに切り替わる、半導体装置。 - 前記第１及び前記第２容量素子は、いずれも可変容量素子である、請求項１に記載の半導体装置。
- 前記第１〜前記第４スイッチは、いずれもＭＯＳトランジスタであって、
前記第１〜前記第４抵抗素子は、それぞれ前記第１〜前記第４スイッチにおける拡散層領域のうち表面にシリサイド層が形成されていないシリサイドブロック領域により形成されている、請求項１に記載の半導体装置。 - 前記反転増幅器は、利得を変更可能な可変利得増幅器である、請求項１に記載の半導体装置。
- 前記反転増幅器は、
並列接続された複数の反転増幅回路と、
前記複数の反転増幅回路にそれぞれ直列接続された複数の利得切替スイッチと、を有する、請求項４に記載の半導体装置。 - 前記複数の利得切替スイッチのうち少なくとも何れか一つのスイッチはオンしている、請求項５に記載の半導体装置。
- 請求項１に記載の半導体装置と、
前記第１及び前記第２外部端子間に接続された前記圧電振動子と、を備えた、発振回路。 - 請求項１に記載の半導体装置と、前記第１及び前記第２外部端子間に接続された前記圧電振動子と、を有する発振回路と、
前記発振回路に設けられた前記第１〜前記第４スイッチのオンオフ切替情報を格納するレジスタと、
前記発振回路から出力された高調波の発振信号に基づいて、前記レジスタに格納された前記オンオフ切替情報を前記発振回路に出力する制御部と、を備えた信号処理システム。
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