JP6089728B2 - 半導体装置の設計方法、プログラム及び設計装置 - Google Patents
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Description
(第1の実施の形態)
図1は、第1の実施の形態の半導体装置の設計方法の一例を説明する図である。
設計装置10は、演算処理部11、記憶部12を有する。演算処理部11は、記憶部12に格納されているプログラムやデータをもとに、図1に示すような半導体装置(たとえば、SoC)の設計方法を実行する。演算処理部11は、たとえば、後述するようなプロセッサである。
図1には、バックバイアス制御部1、IPマクロ2、トランジスタTrを有するクロックバッファ3とクロック供給部(たとえば、PLL)4の配置例が示されている。
以下、半導体装置の設計方法をより詳細に説明する。
図3は、本実施の形態の半導体装置の設計方法を実行する設計装置(コンピュータ)のハードウェア例を示す図である。
以下に示す各ステップは、たとえば、図3に示したコンピュータ20において、プロセッサ21が、HDD23内に格納されている半導体装置の設計プログラムを読み出して実行することによって行われる。
チップ30内に、チャージポンプ31が配置され、チャージポンプ31からの距離が異なる、抵抗R1,R2,R3と容量C1を有するモデルM1,M2,M3が求められた例が示されている。容量C1は、使用予定のクロックバッファのトランジスタのウェル容量である。トランジスタがpチャネル型である場合には、容量C1は、Nウェルの容量であり、nチャネル型である場合には、容量C1は、Pウェルの容量である。
プロセッサ21は、たとえば、HDD23に格納されている素子情報や配線情報をもとに、上記のような距離に応じた、容量と抵抗を算出し、たとえば、HDD23またはRAM22に格納する。
チップ40には、チャージポンプ31、PLL42、IPマクロ43,44,45,46が配置されている。なお、チャージポンプ31やPLL42もIPマクロの一つではあるが、本実施の形態の例では、クロック供給部であるPLL42からクロックを受ける回路部をIPマクロと表記している。
プロセッサ21は、ステップS11の処理で求めた情報をもとに、距離d1に応じたノイズ量n(変動量)をもつバックバイアスVbbを生成して、クロックバッファb1〜b3内の図示しないトランジスタに印加する。プロセッサ21は、これによって、増加するジッタ量を求める。
さらに、プロセッサ21は、クロックバッファの段数を変化させて、それによるジッタ増加量を求める。
直列に接続されたクロックバッファb1,b2,…,bn−1,bnに、チャージポンプ31が接続されている様子が示されている。クロックバッファb1〜bnの数が多いほど、ジッタが増加する。プロセッサ21は、クロックバッファb1〜bnの数を変化させてシミュレーションを行う。
特性50は、バックバイアスVbbの変動量を60mVとした場合の、クロックバッファによる遅延とジッタの関係を示している。特性51は、バックバイアスVbbの変動量を30mVとした場合の、クロックバッファによる遅延とジッタの関係を示している。特性52は、バックバイアスVbbの変動量を15mVとした場合の、クロックバッファによる遅延とジッタの関係を示している。
本実施の形態では、入力許容ジッタは、各IPマクロにおいて予め決められている入力クロックにおけるジッタの許容値(ジッタ制約)から、PLLから出力されるクロックがIPマクロに到達したときに生じているジッタ量を引いた値を示すものとする。
図11では、IPマクロIP1,IP2,…,IP6におけるジッタ許容値の一例が示されている。図11の例では、IPマクロIP1のジッタ許容値は50ps、IPマクロIP2のジッタ許容値は156ps、IPマクロIP6のジッタ許容値は2000psとなっている。
このようなテーブルは、プロセッサ21によって作成され、たとえば、HDD23またはRAM22に格納される。以下では、前述の図7と、図12を用いて、IPマクロ43における入力許容ジッタを求める例を説明する。
チャージポンプ31とPLL42間の距離が長くなるとジッタ量が減るのは、距離が長くなるほど、PLL42に含まれるトランジスタへ供給されるバックバイアス制御信号のノイズ量が小さくなるからである。クロック供給部であるPLL42において、上記ノイズ量に応じて生じるジッタ量を、クロック経路でのジッタ増加量に加えることで、より精度よく、図12に示したような入力クロックのジッタ量を求めることができる。
PLL42は、位相比較器60、ループフィルタ61、電圧制御発振器62、分周器63を有する。
図7に示したチップ40内の配置例と比べると、図14では、IPマクロ44,45が図7に示した例よりもチャージポンプ31から離れている。また、IPマクロ44とPLL42の間に設けられているクロックバッファb4〜b6、IPマクロ45とPLL42の間に設けられているクロックバッファb7〜b9も、図7に示した例よりもチャージポンプ31から離れて配置されている。
2 回路部(IPマクロ)
3 クロックバッファ
4 クロック供給部
Tr トランジスタ
10 設計装置
11 演算処理部
12 記憶部
Claims (8)
- 回路部と、前記回路部にクロックを入力するクロック経路と、少なくとも前記クロック経路に含まれるトランジスタのバックバイアスを制御するバックバイアス制御部とを含む半導体装置の設計方法であって、
プロセッサが、前記トランジスタのバックバイアスを制御するバックバイアス制御部からの距離と、前記バックバイアス制御部から出力される制御信号のノイズ量との関係を求め、前記バックバイアス制御部からの距離と前記ノイズ量との関係を示す第1の情報を、前記プロセッサがアクセス可能な記憶装置に格納し、
前記プロセッサが、前記第1の情報に基づいて、前記回路部に接続されるクロック経路での、前記ノイズ量によるジッタの増加量を求め、前記ジッタの増加量を示す第2の情報を前記記憶装置に格納し、
前記プロセッサが、前記第2の情報と、前記回路部におけるジッタの許容値を示す情報に基づき、前記回路部と前記クロック経路を配置する、
ことを特徴とする半導体装置の設計方法。 - 前記プロセッサが、前記第1の情報を用いて、前記クロック経路に含まれるクロックバッファでのクロックの遅延量と、前記ノイズ量に基づいて、前記ジッタの増加量を求めることを特徴とする請求項1に記載の半導体装置の設計方法。
- 前記プロセッサが、前記第1の情報を用いて、前記クロック経路に含まれる複数のクロックバッファの段数と、前記ノイズ量に基づいて、前記ジッタの増加量を求めることを特徴とする請求項1に記載の半導体装置の設計方法。
- 前記プロセッサが、前記第1の情報を用いて、前記回路部に接続される前記クロック経路に含まれる複数のクロックバッファのうち、前記バックバイアス制御部からの距離が最短のものに含まれるトランジスタに対する前記制御信号のノイズ量に基づき、前記クロック経路での前記ジッタの増加量を求めることを特徴とする請求項1乃至3の何れか一項に記載の半導体装置の設計方法。
- 前記ジッタの増加量には、前記バックバイアス制御部によってバックバイアスが制御されるトランジスタを含み、前記クロック経路にクロックを供給するクロック供給部において、前記バックバイアス制御部との距離に応じた前記ノイズ量に応じて発生するジッタ量が加算される、ことを特徴とする請求項1乃至4の何れか一項に記載の半導体装置の設計方法。
- 前記回路部及び前記クロック経路の配置は、前記ジッタの増加量に基づいて求められる、前記回路部への入力クロックのジッタ量が前記ジッタの許容値を超えないように、行われることを特徴とする請求項1乃至5の何れか一項に記載の半導体装置の設計方法。
- 回路部と、前記回路部にクロックを入力するクロック経路と、少なくとも前記クロック経路に含まれるトランジスタのバックバイアスを制御するバックバイアス制御部とを含む半導体装置の設計処理であって、
前記トランジスタのバックバイアスを制御するバックバイアス制御部からの距離と、前記バックバイアス制御部から出力される制御信号のノイズ量との関係を求め、
前記バックバイアス制御部からの距離と前記ノイズ量との関係に基づいて、前記回路部に接続されるクロック経路での、前記ノイズ量によるジッタの増加量を求め、
前記ジッタの増加量と、前記回路部におけるジッタの許容値に基づき、前記回路部と前記クロック経路を配置する、
処理をコンピュータに実行させるプログラム。 - 回路部と、前記回路部にクロックを入力するクロック経路と、少なくとも前記クロック経路に含まれるトランジスタのバックバイアスを制御するバックバイアス制御部とを含む半導体装置の設計処理を行う演算処理部を有し、
前記演算処理部は、
チップ内のトランジスタのバックバイアスを制御するバックバイアス制御部からの距離と、前記バックバイアス制御部から出力される制御信号のノイズ量との関係を求め、
前記バックバイアス制御部からの距離と前記ノイズ量との関係に基づいて、前記回路部に接続されるクロック経路での、前記ノイズ量によるジッタの増加量を求め、
前記ジッタの増加量と、前記回路部におけるジッタの許容値に基づき、前記回路部と前記クロック経路を配置する、
ことを特徴とする設計装置。
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