JP6082712B2 - シリコン膜の成膜方法および薄膜の成膜方法 - Google Patents

シリコン膜の成膜方法および薄膜の成膜方法 Download PDF

Info

Publication number
JP6082712B2
JP6082712B2 JP2014104835A JP2014104835A JP6082712B2 JP 6082712 B2 JP6082712 B2 JP 6082712B2 JP 2014104835 A JP2014104835 A JP 2014104835A JP 2014104835 A JP2014104835 A JP 2014104835A JP 6082712 B2 JP6082712 B2 JP 6082712B2
Authority
JP
Japan
Prior art keywords
silicon film
seed layer
silicon
forming
silane
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014104835A
Other languages
English (en)
Other versions
JP2015045082A (ja
Inventor
長谷部　一秀
一秀 長谷部
高橋　和也
和也 高橋
克彦 小森
克彦 小森
純和 古澤
純和 古澤
岡田　充弘
充弘 岡田
寛之 林
寛之 林
柿本　明修
明修 柿本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2014104835A priority Critical patent/JP6082712B2/ja
Priority to KR1020140094940A priority patent/KR101813312B1/ko
Priority to US14/447,060 priority patent/US9758865B2/en
Priority to TW103126085A priority patent/TWI577821B/zh
Priority to CN201410375010.3A priority patent/CN104347353B/zh
Publication of JP2015045082A publication Critical patent/JP2015045082A/ja
Application granted granted Critical
Publication of JP6082712B2 publication Critical patent/JP6082712B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1073—Barrier, adhesion or liner layers
    • H01L2221/1084—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L2221/1089—Stacks of seed layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

この発明は、シリコン膜の成膜方法および薄膜の成膜方法に関する。
半導体集積回路装置のコンタクトホールやラインの埋め込み、素子や構造を形成するための薄膜にはシリコン、例えば、アモルファスシリコンが使用されている。アモルファスシリコンの成膜方法は、例えば、特許文献１、２に記載されている。特許文献１には、モノシランを４００〜６００℃にて熱分解してアモルファスシリコン膜を成膜する方法が記載され、特許文献２には、ジシランなら４００〜５００℃にて分解、トリシランなら３５０〜４５０℃にて分解、テトラシランなら３００〜４００℃にて分解して、アモルファスシリコン膜を成膜する方法が記載されている。
しかし、アモルファスシリコンで、微細化が進んだコンタクトホールやラインを埋め込もうとすると、成膜後のアモルファスシリコンはコンタクトホール部でのカバレッジが悪く、大きなボイド（Ｖｏｉｄ）が発生してしまう。大きなボイドがコンタクトホールやライン内に発生すると、例えば、抵抗値の増大を引き起こす要因の一つとなる。これは、アモルファスシリコン膜の表面ラフネスの精度が悪いこともその要因にある。
そこで、アモルファスシリコン膜の表面ラフネスの精度を改善するために、アモルファスシリコン膜を成膜する前に下地表面上にアミノシラン系ガスを供給し、下地表面上にシード層を予め形成しておく、というアモルファスシリコン膜の成膜方法が、特許文献３、４に記載されている。
特開昭６３−２９９５４号公報 特開平１−２１７９５６号公報 特開２０１１−２４９７６４号公報 特開２０１３−９５９４５号公報
しかし、近時、シリコン膜、例えば、アモルファスシリコン膜の、表面ラフネスの精度の改善要求とともに、更なる薄膜化の要求が厳しさを増してきている。
特許文献３、４においては、表面ラフネスの精度の改善という目的を達成できるが、更なる薄膜化の要求を考慮した場合、２ｎｍオーダー付近でピンホールを生じやすくなり、２ｎｍオーダー以下の薄膜化が難しくなってくる、という事情がある。
また、特許文献４においては、シード層の形成に、アミノシラン系ガスの他、分子式中のシリコンが２つとなるもの、例えば、ヘキサキスエチルアミノジシランなどを用いることができることについての記載があるが、ヘキサキスエチルアミノジシランを用いた、具体的な例については記載がない。
この発明は、上記事情に鑑みて為されたもので、更なる薄膜化の要求に対しても対応可能であり、かつ、表面ラフネスの精度をも改善することも可能なシリコン膜の成膜方法を提供する。
また、この発明は、上記シリコン膜の成膜方法を用いて、被処理面に孔又は溝を有する被処理体上に、薄膜を成膜する薄膜の成膜方法を提供する。
また、この発明は、上記シリコン膜の成膜方法を用いて、被処理面に孔又は溝を有する被処理体上に、シリコン膜を成膜するシリコン膜の成膜方法を提供する。
この発明の第１の態様に係るシリコン膜の成膜方法は、被処理面を有する被処理体上に、シリコン膜を成膜するシリコン膜の成膜方法であって、（１）前記被処理面上に、分子式中にシリコンを２つ以上含む高次アミノシラン系ガスを供給し、前記被処理面上にシリコンを吸着させてシード層を形成する工程と、（２）前記シード層上に、アミノ基を含まないシラン系ガスを供給し、前記シード層上にシリコンを堆積させてシリコン膜を形成する工程と、を備え、前記（１）工程における処理温度を３００℃未満２００℃超の範囲とする。
また、この発明の第２の態様に係るシリコン膜の成膜方法は、被処理面を有する被処理体上に、シリコン膜を成膜するシリコン膜の成膜方法であって、（１）前記被処理面上に、分子式中にシリコンを２つ以上含む高次アミノシラン系ガスを供給し、前記被処理面上にシリコンを吸着させてシード層を形成する工程と、（２）前記シード層上に、アミノ基を含まないシラン系ガスを供給し、前記シード層上にシリコンを堆積させてシリコン膜を形成する工程と、を備え、前記（１）工程における処理温度を２５０℃±２５℃未満の範囲とする。
また、この発明の第３の態様に係るシリコン膜の成膜方法は、上記第１の態様において、前記（２）工程において使用される前記アミノ基を含まないシラン系ガスは、分子式中にシリコンを２つ以上含み、アミノ基を含まない高次シラン系ガスであるとき、前記（２）工程において形成される前記シリコン膜は、前記シード層上に形成された第２シード層とする。
また、この発明の第４の態様に係る薄膜の成膜方法は、被処理面に孔又は溝を有する被処理体上に、薄膜を成膜する薄膜の成膜方法であって、（４）前記被処理面上に、上記第２の態様にしたがって、シード層および第２シード層を含む多重シード層を形成する工程と、（５）前記多重シード層上に、アミノ基を含まないシラン系ガスを供給し、前記多重シード層上にシリコンを堆積させ、前記孔又は溝を塞がない膜厚で、前記孔又は溝に対応した開口部を残しつつ、シリコン膜を形成する工程と、（６）前記シリコン膜を、前記孔又は溝に沿って残しつつエッチングし、前記シリコン膜の前記孔又は溝に対応した開口部を広げる工程と、（７）前記開口部が広げられた前記シリコン膜上に、前記開口部を埋め込む薄膜を形成する工程と、を備える。
また、この発明の第５の態様に係るシリコン膜の成膜方法は、被処理面に孔又は溝を有する被処理体上に、シリコン膜を成膜するシリコン膜の成膜方法であって、（１０）前記被処理面上に、上記第２の態様にしたがって、シード層および第２シード層を含む多重シード層を形成する工程と、（１１）前記多重シード層上に、アミノ基を含まないシラン系ガスを供給し、前記多重シード層上にシリコンを堆積させてシリコン膜を形成する工程と、（１２）前記シリコン膜をエッチングし、前記孔又は溝の底に、前記シリコン膜を残す工程と、を備え、前記（１０）工程から前記（１２）工程を繰り返し行い、前記被処理面の前記孔又は溝を、繰り返し形成された前記シリコン膜によって埋め込む。
この発明によれば、更なる薄膜化の要求に対しても対応可能であり、かつ、表面ラフネスの精度をも改善することも可能なシリコン膜の成膜方法を提供できる。
また、この発明によれば、上記シリコン膜の成膜方法を用いて、被処理面に孔又は溝を有する被処理体上に、薄膜を成膜する薄膜の成膜方法を提供できる。
また、この発明によれば、上記シリコン膜の成膜方法を用いて、被処理面に孔又は溝を有する被処理体上に、シリコン膜を成膜するシリコン膜の成膜方法を提供できる。
この発明の第１の実施形態に係るシリコン膜の成膜方法のシーケンスの一例を示す流れ図 （Ａ）図〜（Ｃ）図は図１中に示すシーケンス中の被処理体の状態を概略的に示す断面図 処理時間と膜厚との関係を示す図 処理温度と膜厚との関係を示す図 図４に示した関係をアレニウスプロットとして示した図 シード層３の処理温度とシード層３上に形成されるシリコン膜４の膜厚との関係を示す図 シード層３の処理圧力とシード層３上に形成されるシリコン膜４の膜厚との関係を示す図 シード層３の処理圧力とシード層３上に形成されるシリコン膜４の表面のヘイズとの関係を示す図 （Ａ）図はシリコンの吸着密度が高い場合を示す断面図、（Ｂ）図はシリコンの吸着密度が低い場合を示す断面図 シード層３の処理時間とシード層３上に形成されるシリコン膜４の膜厚との関係を示す図 シード層３の処理時間とシード層３上に形成されるシリコン膜４の表面のヘイズとの関係を示す図 原料ガスをモノシランとした場合のシリコン膜４の表面の二次電子像を示す図面代用写真 原料ガスを高次シランとした場合のシリコン膜４の表面の二次電子像を示す図面代用写真 この発明の第２の実施形態に係るシリコン膜の成膜方法の応用例１に係るシーケンスの一例を示す流れ図 （Ａ）図〜（Ｄ）図は図１４中に示すシーケンス中の被処理体の状態を概略的に示す断面図 （Ａ）図〜（Ｆ）図はこの発明の第２の実施形態に係るシリコン膜の成膜方法の応用例２に係るシーケンスの一例における被処理体の状態を概略的に示す断面図 シード層３および第２シード層３ａに対し、不純物を拡散させている状態を示す断面図 エッチング後のシリコン膜４に対し、不純物を拡散させている状態を示す断面図 （Ａ）図〜（Ｃ）図は“エッチングカバレージ”の定義を説明するための断面図 （Ａ）図は孔又は溝５の初期状態を示す断面図、（Ｂ）図は開口部６のアスペクト比が“３７．５”である場合を示す断面図、（Ｃ）図は開口部６のアスペクト比が“１２”である場合を示す断面図 アスペクト比とエッチングカバレージとの関係を示す図 （Ａ）図〜（Ｉ）図はこの発明の第２の実施形態に係るシリコン膜の成膜方法の応用例３に係るシーケンスの一例における被処理体の状態を概略的に示す断面図 シード層３および第２シード層３ａに対し、不純物を拡散させている状態を示す断面図 エッチング後のシリコン膜４に対し、不純物を拡散させている状態を示す断面図 （Ａ）図〜（Ｄ）図はこの発明の第２の実施形態に係るシリコン膜の成膜方法の応用例３に係るシーケンスの他の例における被処理体の状態を概略的に示す断面図 （Ａ）図および（Ｂ）図は第２シード層へのドープ例を示す断面図 （Ａ）図および（Ｂ）図はシリコン膜へのドープ例を示す断面図 第２シード層への他のドープ例を示す断面図 シリコン膜への他のドープ例を示す断面図 （Ａ）図〜（Ｃ）図はシリコン膜の最終形状を示す断面図 この発明の第３の実施形態に係る成膜装置の一例を概略的に示す断面図 処理ガス供給機構の変形例を示す図
以下、この発明の実施形態を、図面を参照して説明する。なお、全図にわたり、共通の部分には共通の参照符号を付す。
（第１の実施形態）
＜明細書中の定義＞
本明細書においてはアモルファスシリコンと記載した場合、アモルファスシリコンのみを指す用語ではなく、本明細書において開示する表面ラフネスの精度を達成できるアモルファス〜ナノサイズの結晶粒が集まったナノ結晶シリコン、及び上記アモルファスシリコンと上記ナノ結晶シリコンとが混在したシリコンの全てを含む用語と定義する。
また、本明細書においては１Ｔｏｒｒを１３３Ｐａと定義する。
＜成膜方法＞
図１はこの発明の第１の実施形態に係るシリコン膜の成膜方法のシーケンスの一例を示す流れ図、図２（Ａ）〜図２（Ｃ）は図１中に示すシーケンス中の被処理体の状態を概略的に示す断面図である。
まず、図２（Ａ）に示す被処理体、例えば、シリコン基板１を、成膜装置の処理室に搬入する。シリコン基板１上にはシリコン酸化物膜２が形成されている。本例においては、シリコン酸化物膜２の表面が、シリコン膜が成膜される被処理面となる。シリコン酸化物膜２は、自然酸化膜、熱酸化膜およびＣＶＤ膜のいずれであってもよい。
また、被処理面は、シリコン酸化物膜２に限られることはない。例えば、シリコン基板１自体を被処理面としてもよいし、シリコンを含む物質、例えば、シリコン膜、シリコン窒化物膜、シリコン酸窒化膜、シリコン炭化物膜、シリコン酸炭窒化膜であってもよい。また、低誘電率絶縁膜であっても、金属膜であってもよい。
次に、図１及び図２（Ｂ）に示すように、シリコン酸化物膜２の表面（被処理面）上に、シリコンを吸着させてシード層３を形成する。シード層３は、処理ガスとして、シリコン酸化物膜２の表面上に、分子式中にシリコンを２つ以上含む高次アミノシラン系ガス（以下、高次アミノシラン系ガスと略記する）を供給することで形成される。また、シード層３を形成する際の処理温度は、３５０℃以下室温（２５℃）以上とされる（ステップ１）。
高次アミノシラン系ガスの例としては、
（（Ｒ１Ｒ２）Ｎ）ｎＳｉＸＨ２Ｘ＋２-ｎ-ｍ（Ｒ３）ｍ …（Ａ）、又は
（（Ｒ１Ｒ２）Ｎ）ｎＳｉＸＨ２Ｘ-ｎ-ｍ（Ｒ３）ｍ …（Ｂ）
ただし、（Ａ）および（Ｂ）式において、
ｎはアミノ基の数で１〜６の自然数
ｍはアルキル基の数で０および１〜５の自然数
Ｒ１、Ｒ２、Ｒ３＝ＣＨ３、Ｃ２Ｈ５、Ｃ３Ｈ７
Ｒ１＝Ｒ２＝Ｒ３、又は同じでなくてもよい
Ｒ３＝Ｃｌでもよい
Ｘは２以上の自然数
の式で表わされるシリコンのアミノ化合物を挙げることができる。そして、上記（Ａ）式、および上記（Ｂ）式で表わされるシリコンのアミノ化合物を少なくとも一種類含むガスを、ステップ１において使用される処理ガスとして選ぶことができる。
上記（Ａ）式で表わされる高次アミノシラン系ガスの例としては、
ジイソプロピルアミノジシラン（Ｓｉ２Ｈ５Ｎ（ｉＰｒ）２）
ジイソプロピルアミノトリシラン（Ｓｉ３Ｈ７Ｎ（ｉＰｒ）２）
ジイソプロピルアミノクロロジシラン（Ｓｉ２Ｈ４ＣｌＮ（ｉＰｒ）２）
ジイソプロピルアミノクロロトリシラン（Ｓｉ３Ｈ６ＣｌＮ（ｉＰｒ）２）
等を挙げることができる。処理ガスは、これらのガスの中から、少なくとも一つを選ぶことができる。
また、上記（Ｂ）式で表わされる高次アミノシラン系ガスの例としては、
ジイソプロピルアミノシクロトリシラン（Ｓｉ３Ｈ５Ｎ（ｉＰｒ）２）
ジイソプロピルアミノクロロシクロトリシラン（Ｓｉ３Ｈ４ＣｌＮ（ｉＰｒ）２）
等を挙げることができる。処理ガスは、これらのガスの中から、少なくとも一つを選ぶことができる。
本例では、上記（Ａ）式で表わされるジイソプロピルアミノジシラン（以下ＤＩＰＡＤＳという）を用いた。
ステップ１における処理条件の一例は、
ＤＩＰＡＤＳ流量： ２００ｓｃｃｍ
処 理 時 間 ： １ｍｉｎ
処 理 温 度 ： ２５０℃
処 理 圧 力 ： １３３Ｐａ（１Ｔｏｒｒ）
である。
次に、図１及び図２（Ｃ）に示すように、シード層３上に、シリコンを堆積させてシリコン膜４を形成する（ステップ２）。シリコン膜４は、処理ガスとして、シード層３の表面上に、アミノ基を含まないシラン系ガスを供給することで形成される。形成されるシリコン膜４は、例えばアモルファスシリコンである。
アミノ基を含まないシラン系ガスの例としては、
ＳｉＸＨ２Ｘ＋２（ただし、Ｘは１以上の自然数） …（Ｃ）、又は
ＳｉＸＨ２Ｘ（ただし、Ｘは１以上の自然数） …（Ｄ）
の式で表されるシリコンの水素化物を挙げることができる。そして、上記（Ｃ）式、および上記（Ｄ）式で表わされるシリコンの水素化物を、少なくとも一種類含むガスを、ステップ２における処理ガス（シリコン原料ガス）として選ぶことができる。
上記（Ｃ）式で表わされるシリコンの水素化物の例としては、
モノシラン（ＳｉＨ４）
ジシラン（Ｓｉ２Ｈ６）
トリシラン（Ｓｉ３Ｈ８）
テトラシラン（Ｓｉ４Ｈ１０）
ペンタシラン（Ｓｉ５Ｈ１２）
ヘキサシラン（Ｓｉ６Ｈ１４）
ヘプタシラン（Ｓｉ７Ｈ１６）
を挙げることができる。ステップ２において使用される処理ガスは、これらのガスの中から、少なくとも一つを選ぶことができる。
また、上記（Ｄ）式で表わされるシリコンの水素化物の例としては、
シクロトリシラン（Ｓｉ３Ｈ６）
シクロテトラシラン（Ｓｉ４Ｈ８）
シクロペンタシラン（Ｓｉ５Ｈ１０）
シクロヘキサシラン（Ｓｉ６Ｈ１２）
シクロヘプタシラン（Ｓｉ７Ｈ１４）
を挙げることができる。ステップ２において使用される処理ガスは、これらのガスの中から、少なくとも一つを選ぶことができる。
本例では、上記（Ｃ）式で表わされるモノシラン（ＳｉＨ４）を用いた。
ステップ２における処理条件の一例は、
ＳｉＨ４流量 ： ５００ｓｃｃｍ
堆 積 時 間 ： １０ｍｉｎ
堆 積 温 度 ： ５１０℃
堆 積 圧 力 ： ５３．２Ｐａ（０．４Ｔｏｒｒ）
である。
このように、第１の実施形態に係るシリコン膜の成膜方法によれば、シリコン酸化物膜２の表面（被処理面）上に高次アミノシラン系ガスを供給し、シリコン酸化物膜２の表面上にシリコンを吸着させてシード層３を形成した後（ステップ１）、シード層３上にアミノ基を含まないシラン系ガスを供給し、シード層３上にシリコンを堆積させてシリコン膜４を形成する（ステップ２）。
さらに、第１の実施形態に係るシリコン膜の成膜方法によれば、ステップ１における処理温度を、３５０℃以下室温（２５℃）以上とする。これによる利点について、以下、説明する。
＜処理温度と反応モードとの関係＞
まず、処理温度と、高次アミノシラン系ガスにより形成されるシリコン膜の反応モードとの関係について説明する。
図３は、処理時間と膜厚との関係を示す図である。図３の縦軸は高次アミノシラン系ガスにより形成されるシリコン膜の膜厚を示し、横軸は処理時間を示している。図３に示す関係は、以下の処理条件において求められたものである。
処 理 ガ ス ： ＤＩＰＡＤＳ
処理ガス流 量 ： ２００ｓｃｃｍ
処 理 温 度 ： ３００℃、３５０℃、３７５℃、４００℃
処 理 時 間 ： １ｍｉｎ、又は１０ｍｉｎ
処 理 圧 力 ： １３３Ｐａ（１Ｔｏｒｒ）
図３に示すように、処理時間を１ｍｉｎから１０ｍｉｎへと長くすると、形成されるシリコン膜の膜厚は厚くなる。しかし、処理温度が３５０℃の場合と３７５℃の場合との間で、僅か２５℃の違いにも関わらず、成長レートが極端に大きくなる傾向が判明した。これは、処理温度が３５０℃以下であると、反応モードは堆積反応（ＣＶＤ反応）ではなく吸着反応となり、処理温度が３５０℃を超えると、反応モードが吸着反応から堆積反応に変化するのではないか、と推測される。そこで、本願発明者らは、ＤＩＰＡＤＳの流量を絞り、反応モードの変化に関してより精細な分析を進めた。
図４は、処理温度と膜厚との関係を示す図である。図４に示す関係は、以下の処理条件において求められたものである。
処 理 ガ ス ： ＤＩＰＡＤＳ
処理ガス流 量 ： ５０ｓｃｃｍ
処 理 温 度 ： ２００℃、２５０℃、３００℃、３５０℃
３７５℃、４００℃、４２５℃、４５０℃
処 理 時 間 ： １０ｍｉｎ
処 理 圧 力 ： １３３Ｐａ（１Ｔｏｒｒ）
図４に示すように、ＤＩＰＡＤＳの流量を５０ｓｃｃｍへ下げた場合においても、ＤＩＰＡＤＳの流量が２００ｓｃｃｍの場合と同様に、処理温度が３５０℃の場合と３７５℃の場合との間で、シリコン膜の膜厚が厚くなりだす傾向があることがわかった。
図５は、図４に示した関係をアレニウスプロットとして示した図である。
図５にも示されているように、処理温度が３５０℃以下の領域においては、アレニウスプロットに傾きがほとんどみられない。つまり、ＤＩＰＡＤＳは活性化していない。また、処理温度が３５０℃を超えると、アレニウスプロットに傾きが現れる。つまり、ＤＩＰＡＤＳは活性化している。
図５に示す関係から、処理温度が３５０℃以下の領域では、ＤＩＰＡＤＳの反応モードは吸着反応となり、処理温度が３５０℃を超えた領域では、ＤＩＰＡＤＳの反応モードは堆積反応となることが確認された。本願は、シード層３の形成に有効な発明である。シード層３には、厚い膜厚は求めない。このため、シード層３は、被処理面上にシリコンが吸着されることで形成されればよい。したがって、高次アミノシラン系ガスを用いてシード層３をシリコンの吸着反応により形成する、という観点から、処理温度は３５０℃以下室温（２５℃）以上がよい。
このように、高次アミノシラン系ガスを用いてシード層３を形成する際、その処理温度を３５０℃以下室温（２５℃）以上とすることで、形成されるシード層３をシリコンが被処理面上に吸着させることで形成でき、シード層３の厚さを薄くできる、という利点を得ることができる。
＜処理温度３５０℃以下の領域でのシード効果＞
次に、処理温度３５０℃以下の領域でのシード効果について説明する。
［１．シード層３の処理温度とシリコン膜４の膜厚との関係］
処理条件を以下のように設定した上で処理温度をパラメータとしてシード層３を形成し（ステップ１）、処理条件を固定してシード層３上にシリコン膜４を形成し（ステップ２）、形成されるシリコン膜４の膜厚を比較してみた。
・ステップ１
ＤＩＰＡＤＳ流量： ２００ｓｃｃｍ
処 理 時 間 ： １ｍｉｎ
処 理 温 度 ： ３５０℃→３００℃→２５０℃→２００℃
処 理 圧 力 ： １３３Ｐａ（１Ｔｏｒｒ）
・ステップ２
ＳｉＨ４流量 ： ５００ｓｃｃｍ
堆 積 時 間 ： １０ｍｉｎ
堆 積 温 度 ： ５１０℃
堆 積 圧 力 ： ５３．２Ｐａ（０．４Ｔｏｒｒ）
その結果を図６に示す。図６は、シード層の処理温度とシード層上に形成されるシリコン膜の膜厚との関係を示す図である。
通常ならば、シード層３を形成する際の処理温度を下げると、シード層３による効果が薄れる、と予想されたのであるが、図６に示すように、予想に反した結果が得られた。
図６に示すように、シード層３上に形成されるシリコン膜４の膜厚は、シード層３の処理温度を３５０℃から３００℃に下げると、シリコン膜４の膜厚は約６．４３ｎｍから約６．３４ｎｍへと下がる。しかし、シード層３の処理温度を３００℃から２５０℃に下げると、シリコン膜４の膜厚は、反対に上がったのである。しかも、その膜厚は、処理温度３５０℃での膜厚約６．４３ｎｍを超え、約６．６１ｎｍに達した。シード層３の処理温度を２５０℃から２００℃に下げると、膜厚は約６．０３ｎｍへと下がる。なお、膜厚の面内均一性は、処理温度２００℃の場合で８．７％とばらつきがやや大きいが、総じて実用に供し得る範囲に収まっている。
上記知見から、高次アミノシラン系ガスを用いたシード層３の形成においては、被処理面上にシリコンを効率良く吸着させることが可能となる最適な温度帯が、処理温度３００℃未満２００℃超の間に存在することが確認された。この確認を進めるため、シリコン膜４の膜厚の圧力依存性を調べることにした。もしも、最適な温度帯であれば、処理圧力に依存することなく、被処理面上にシリコンが高密度に並んだ、ほぼ完全吸着であるシード層３が形成されるはずである。ほぼ完全吸着であるシード層３が形成されれば、シード層３上に形成されるシリコン膜４の膜厚には大きな変化が見られない、つまり、圧力依存性はないはずである、という仮定である。
［２．シード層３の処理圧力とシリコン膜４の膜厚との関係］
処理条件を以下のように設定した上で、処理圧力をパラメータとしてシード層３を形成し（ステップ１）、処理条件を固定してシード層３上にシリコン膜４を形成し（ステップ２）、形成されるシリコン膜４の膜厚を比較してみた。
・ステップ１
ＤＩＰＡＤＳ流量： ２００ｓｃｃｍ
処 理 時 間 ： １ｍｉｎ
処 理 温 度 ： ３００℃又は２５０℃
処 理 圧 力 ： １３３Ｐａ→６６．５Ｐａ→１３．３Ｐａ
（１Ｔｏｒｒ→０．５Ｔｏｒｒ→０．１Ｔｏｒｒ）
・ステップ２（条件の変更無し）
その結果を図７に示す。図７は、シード層３の処理圧力とシード層３上に形成されるシリコン膜４の膜厚との関係を示す図である。
（ａ） シード層３の処理時間が１ｍｉｎで処理温度が３００℃の場合
図７に示すように、シリコン膜４の膜厚は、処理圧力が下がるにつれて減少する傾向が確認された。処理時間１ｍｉｎで処理温度が３００℃の場合には、被処理面上に並んだシリコンの密度は低めであり、シード層３は、完全吸着により形成はされていないであろう、と推測される。なお、膜厚の面内均一性は、実用に供し得る範囲に収まっている。
（ｂ） シード層３の処理時間が１ｍｉｎで処理温度が２５０℃の場合
図７に示すように、シリコン膜４の膜厚は、処理圧力が下がると若干減少するが、処理温度が３００℃の場合に比較すれば、その減少量は小さく、しかも、ほぼフラットに近いことが確認された。この結果から、シード層３の処理時間が１ｍｉｎの場合には、処理温度は３００℃よりも２５０℃の方が、被処理面上にはシリコンが高密度で並び、シード層３は、より完全吸着に近い状態で形成されているであろう、と推測される。なお、膜厚の面内均一性についても、実用に供し得る範囲に収まっている。
［３．シード層３の処理圧力とシリコン膜４のヘイズとの関係］
シード層３が、より完全吸着に近い状態で形成されているか否かを検証するために、上記６つのサンプルにおけるシリコン膜４の表面のヘイズを調べてみた。被処理面上にシリコンが高密度で並び、シード層３がより完全吸着に近い状態で形成されていれば、その上に形成されるシリコン膜４の表面の微小凹凸が小さくなり、良好なヘイズが観測されるであろう、との仮定からである。
図８は、シード層３の処理圧力とシード層３上に形成されるシリコン膜４の表面のヘイズとの関係を示す図である。
図８に示すように、シード層３の処理時間が１ｍｉｎの場合には、処理温度は３００℃よりも２５０℃の方が、良好なヘイズが観測された。これは、処理温度が２５０℃の場合においては、図９（Ａ）に示すように、単位時間（本例では１ｍｉｎ）当たりの被処理面上におけるシリコンの吸着密度が高まってシード層３がより完全吸着に近い状態となり得る。この結果、シード層３の上に形成されるシリコン膜４の表面の微小凹凸が小さくなり、シリコン膜４の表面ラフネスが改善されているもの、と推測できる。
これに対して、処理温度が３００℃の場合においては、シリコン膜４の膜厚の減少とともに、ヘイズの悪化が観測されている。これは、処理圧力が低くなるにつれて、図９（Ｂ）に示すように、単位時間（本例では１ｍｉｎ）当たりの被処理面上におけるシリコンの吸着密度が、処理温度が２５０℃の場合に比較して低くなり、ピンホールや隙間が比較的多いシード層３が形成されているもの、と推測される。
このように、高次アミノシラン系ガスを用いた処理において、反応モードが吸着反応となる処理温度が３５０℃以下の領域では、被処理面上にシリコンを効率良く吸着させることが可能となる最適な温度帯が存在する。本例においては、処理温度３００℃未満２００℃超の間である。
したがって、高次アミノシラン系ガスを用いた処理を、上記最適な温度帯にて行うことで、効率的な層の形成、例えば、低温かつ短時間で良質のシード層３の形成を行うことができる。また、上記最適な温度帯のうち、特に、好ましい温度範囲は、処理温度２５０℃±２５℃未満の範囲である。
［４．シード層３の処理時間とシリコン膜４の膜厚との関係］
ここまで説明したように、高次アミノシラン系ガスを用いてシード層３を形成した場合、処理温度３５０℃以下の領域での被処理面上へのシリコンの吸着には、最適な温度帯があることがわかった。最適な温度帯を使えば、短い処理時間であっても、シリコンの吸着密度が高い良質なシード層３を得ることができる。しかも、処理圧力に大きく左右されることもない。その最適な温度帯とは、処理温度３００℃未満２００℃超の範囲である。中でも、処理温度２５０℃付近が良好であり、２５０℃±２５℃未満の範囲内であれば、処理温度２５０℃と同様な利点を得ることができるであろう。
しかしながら、プロセスによっては、プロセスの低温化の観点から、処理温度２５０℃±２５℃未満の範囲よりもシード層３の処理温度をもっと低くしたい要求もある。
反対に、スループット向上の観点から、処理温度２５０℃±２５℃未満の範囲よりもシード層３の処理温度をもっと高くし、成膜処理時における処理温度に近づけたい、という要求もある。処理温度の制御範囲を小さくすることで、昇温、高温に要する時間を短縮したい、という観点からである。
そこで、シード層３の処理時間とシリコン膜４の膜厚との関係を、さらに調べてみた。
・ステップ１
ＤＩＰＡＤＳ流量： ２００ｓｃｃｍ
処 理 時 間 ： １ｍｉｎ→３ｍｉｎ→５ｍｉｎ→１０ｍｉｎ
処 理 温 度 ： ３００℃又は２５０℃又は２００℃
処 理 圧 力 ： １３３Ｐａ（１Ｔｏｒｒ）
・ステップ２（条件の変更無し）
その結果を図１０に示す。図１０は、シード層３の処理時間とシード層３上に形成されるシリコン膜４の膜厚との関係を示す図である。
＜処理温度３００℃の場合＞
図１０に示すように、シード層３の処理時間を１ｍｉｎから５ｍｉｎ、１０ｍｉｎへと長くするにつれて、シリコン膜４の膜厚は増加する傾向を示す。
＜処理温度２５０℃の場合＞
図１０に示すように、シード層３の処理時間を１ｍｉｎから３ｍｉｎ、５ｍｉｎ、１０ｍｉｎへと長くしても、シリコン膜４の膜厚は、ほぼフラットなままである。
＜処理温度２００℃の場合＞
図１０に示すように、シード層３の処理時間を１ｍｉｎから、３ｍｉｎ、１０ｍｉｎへと長くすると、シリコン膜４の膜厚は増加する傾向を示す。
さらに、上記図１０のサンプルにおけるシリコン膜４の表面のヘイズを調べてみた。
図１１は、シード層３の処理時間とシード層３上に形成されるシリコン膜４の表面のヘイズとの関係を示す図である。
＜処理温度３００℃の場合＞
図１１に示すように、シード層３の処理時間を１ｍｉｎから５ｍｉｎ、１０ｍｉｎへと長くすると、シリコン膜４の表面のヘイズは改善する傾向を示す。
＜処理温度２５０℃の場合＞
図１１に示すように、シード層３の処理時間を１ｍｉｎから３ｍｉｎ、５ｍｉｎ、１０ｍｉｎへと長くすると、処理時間が１ｍｉｎから３ｍｉｎになるときには、シリコン膜４の表面のヘイズは改善する傾向を示すが、３ｍｉｎ、５ｍｉｎ、１０ｍｉｎでは、ほぼフラットなままである。
＜処理温度２００℃の場合＞
図１１に示すように、シード層３の処理時間を１ｍｉｎから、３ｍｉｎ、１０ｍｉｎへと長くすると、シリコン膜４の表面のヘイズは改善する傾向を示す。なお、処理時間が１ｍｉｎ、３ｍｉｎにおいては、実用的には困難かもしれない値がでているが、処理時間を３ｍｉｎを超える時間とすると、実用的に充分である値に回復している。
これらの結果から、処理温度を、３００℃以上３５０℃以下としたい場合には、シード層３の処理時間を５ｍｉｎ以上の有限値とすると、実用的に充分なレベルのシード層３を得ることができる。
また、処理温度を、２００℃以下室温（２５℃）以上としたい場合には、シード層３の処理時間を３ｍｉｎ以上の有限値とすると、実用的に充分なレベルのシード層３を得ることができる。
［シリコン膜４の原料ガスについて］
次に、シード層３上に形成されるシリコン膜４の原料ガスについて説明する。
シード層３上にはシリコン膜４が形成される。シリコン膜４の膜厚には、実用可能な最小膜厚が存在する。実用可能な最小膜厚は、膜厚を薄くしても、ピンホールが発生することがない膜厚である。最小膜厚は、シリコン膜４の原料ガスに依存する。例えば、原料ガスがアミノ基を含まないモノシランガスか、アミノ基を含まないジシラン以上の高次シラン系ガスかである。
＜シリコン膜４の原料ガスがモノシランガスの場合＞
図１２は、原料ガスをモノシランとした場合のシリコン膜４の表面の二次電子像を示す図面代用写真である。図１２には、シード層３を形成しなかった場合（シード層なし）、シード層３を分子式中にシリコンを１つだけ含むアミノシラン系ガスを用いて形成した場合（アミノシランシード）、高次アミノシラン系ガスを用いて形成した場合（高次アミノシランシード）についてそれぞれ示されている。
図１２に示すように、シリコン膜の４の原料ガスがモノシランガスの場合、シリコン膜４のピンホールなしで実用可能な最小膜厚は、
・シード層なし ：１５ｎｍオーダー
・アミノシランシード ： ８ｎｍオーダー
・高次アミノシランシード： ６ｎｍオーダー
である。
＜シリコン膜４の原料ガスが高次シラン系ガスの場合＞
図１３は、原料ガスを高次シラン系ガスとした場合のシリコン膜４の表面の二次電子像を示す図面代用写真である。
図１３に示すように、シリコン膜の４の原料ガスが高次シラン系ガス、例えば、ジシランの場合、シリコン膜４のピンホールなしで実用可能な最小膜厚は、
・シード層なし ： ４ｎｍオーダー
・アミノシランシード ： ３ｎｍオーダー
・高次アミノシランシード： ２ｎｍオーダー
である。
図１２、および図１３に示されるように、シリコン膜４の膜厚を薄くしたい場合には、シリコン膜４の原料ガスを、ジシラン以上の高次シラン系ガスとするとよい。もちろん、シリコン膜４に厚い膜厚が要求される場合には、モノシランガスを用いることが可能である。なお、プロセス上、例えば、ピンホールを許容可能な場合には、シリコン膜４の原料ガスを高次シラン系ガスとした場合、シリコン膜４の膜厚を２ｎｍ未満の有限値に、また、シリコン膜４の原料ガスをモノシランガスとした場合、シリコン膜４の膜厚を６ｎｍ未満の有限値に、それぞれ設定することも可能である。これらの場合、ピンホールは発生するであろうが、シード層がない場合に比較すれば、表面ラフネスを改善できる利点は得られる。
このようにシリコン膜４の原料ガスは、シリコン膜４に要求される膜厚に応じて、アミノ基を含まないモノシランガスとするか、アミノ基を含まないジシラン以上の高次シラン系ガスとするかが選択されることがよい。
アミノ基を含まないジシラン以上の高次シラン系ガスとしては、
ジシラン（Ｓｉ２Ｈ６）、
ＳｉｍＨ２ｍ＋２（ただし、ｍは３以上の自然数）の式で表されるシリコンの水素化物
ＳｉｎＨ２ｎ（ただし、ｎは３以上の自然数）の式で表されるシリコンの水素化物
の少なくとも一つを含むガスから選択することができる。
また、上記ＳｉｍＨ２ｍ＋２（ただし、ｍは３以上の自然数）の式で表されるシリコンの水素化物が、
Ｓｉ３Ｈ８
Ｓｉ４Ｈ１０
Ｓｉ５Ｈ１２
Ｓｉ６Ｈ１４
Ｓｉ７Ｈ１６
の少なくとも一つから選ぶことができる。
また、上記ＳｉｎＨ２ｎ（ただし、ｎは３以上の自然数）の式で表されるシリコンの水素化物が、
Ｓｉ３Ｈ６
Ｓｉ４Ｈ８
Ｓｉ５Ｈ１０
Ｓｉ６Ｈ１２
Ｓｉ７Ｈ１４
の少なくともいずれか一つから選ぶことができる。
また、図１２および図１３に示す結果からは、シリコン膜４の成膜に際し、シード層３は形成しないよりも、形成することが好ましいことが理解できる。シリコン膜４へのピンホールの発生を抑制することができるためである。さらに、シード層３の形成に使用される処理ガスとしては、分子式中にシリコンを１つだけ含むアミノシラン系ガスよりも、分子式中にシリコンを２つ以上含む高次アミノシラン系ガスを使用することが好ましいことも理解できる。シリコン膜４へのピンホールの発生を、さらに抑制することができるためである。
（第２の実施形態）
上記第１の実施形態において、シード層３上に形成されるシリコン膜の膜厚を薄くしたい場合には、原料ガスを、アミノ基を含まないジシラン以上の高次シラン系ガスが選択されることがよいことを説明した。
第２の実施形態は、シード層３上に形成されるシリコン膜の原料ガスを、アミノ基を含まないジシラン以上の高次シラン系ガス（以下高次シラン系ガスと略記する）を選択した場合に好適となる応用例に関する。
＜応用例１：多重シード層＞
シード層３上に形成されるシリコン膜の原料ガスを高次シラン系ガスとした場合、ピンホールの発生が抑制されたシリコン膜を薄く形成することができる。これは、シード層３を多重シード層とする場合に有効である。
図１４はこの発明の第２の実施形態に係るシリコン膜の成膜方法の応用例１に係るシーケンスの一例を示す流れ図、図１５（Ａ）〜図１５（Ｄ）は図１４中に示すシーケンス中の被処理体の状態を概略的に示す断面図である。
まず、図１５（Ａ）に示す被処理体、例えば、シリコン基板１を、成膜装置の処理室に搬入する。図１５（Ａ）に示す被処理体は図２（Ａ）に示した被処理体と同様のものであり、シリコン基板１上にはシリコン酸化物膜２が形成されたものである。シリコン酸化物膜２の表面は、シリコン膜が成膜される被処理面となる。なお、被処理面を構成する物質は、第１の実施形態と同様、シリコン酸化物膜２に限られるものではない。
次に、図１４及び図１５（Ｂ）に示すように、シリコン酸化物膜２の表面（被処理面）上に、シリコンを吸着させてシード層３を形成する。シード層３は、第１の実施形態と同様に、処理ガスとして、シリコン酸化物膜２の表面上に、高次アミノシラン系ガスを供給することで形成され、シード層３を形成する際の処理温度は、３５０℃以下室温（２５℃）以上とされる（ステップ１）。高次アミノシラン系ガスとしては、第１の実施形態のステップ１において説明したものを選択することができる。本例ではＤＩＰＡＤＳを用いた。処理条件も第１の実施形態のステップ１において説明した条件でよい。
次に、図１４及び図１５（Ｃ）に示すように、シード層３上に、シリコンを堆積させて第２シード層３ａを形成する（ステップ３）。第２シード層３ａは、処理ガスとして、シード層３の表面上に、アミノ基を含まないジシラン以上の高次シラン系ガスを供給することで形成される。本例では、第２シード層３ａの処理ガスとしてジシランを用いた。第２シード層３ａの膜厚は、図１３に示したように、ピンホールの発生が抑制される最小膜厚付近、例えば２ｎｍオーダーから４ｎｍオーダーの範囲がよいであろう。本例では、２ｎｍオーダー（２ｎｍ以上３ｎｍ未満）の膜厚とした。処理条件は、第２シード層３ａの膜厚が２ｎｍオーダーとなるように、例えば、堆積時間が調節されればよい。ステップ３における処理条件の一例は、
Ｓｉ２Ｈ６流量 ： ３００ｓｃｃｍ
堆 積 時 間 ： １６ｍｉｎ
堆 積 温 度 ： ４００℃
堆 積 圧 力 ： １３３Ｐａ（１Ｔｏｒｒ）
である。ただし、プロセス上、例えば、ピンホールを許容可能な場合には、第２シード層３ａの膜厚を２ｎｍ以上４ｎｍ以下に設定する必要はなく、４ｎｍ以下の有限値とすることも可能である。
次に、図１４及び図１５（Ｄ）に示すように、第２シード層３ａ上に、シリコンを堆積させてシリコン膜４を形成する（ステップ４）。シリコン膜４は、処理ガスとして、第２シード層３ａの表面上に、アミノ基を含まないシラン系ガスを供給することで形成される。アミノ基を含まないシラン系ガスとしては、第１の実施形態のステップ２において説明したものを選択することができる。本例ではモノシランを用いた。処理条件も第１の実施形態のステップ２において説明した条件でよい。形成されるシリコン膜４は、例えばアモルファスシリコンである。もちろん、シリコン膜４の処理ガスには、アミノ基を含まないジシラン以上の高次シラン系ガスを用いることもできる。この場合、アミノ基を含まないジシラン以上の高次シラン系ガスとしては、第２シード層３ａの処理ガスとして用いたアミノ基を含まないジシラン以上の高次シラン系ガスに対して同次以下のシラン系ガスを用いることが好ましい。例えば、第２シード層３ａの処理ガスとしてジシラン（Ｓｉ２Ｈ６）を用いた場合には、シリコン膜４の処理ガスにはジシラン（Ｓｉ２Ｈ６）、又はモノシラン（ＳｉＨ４）を用いることが好ましい。また、例えば、第２シード層３ａの処理ガスとしてトリシラン（Ｓｉ３Ｈ８）を用いた場合には、シリコン膜４の処理ガスにはトリシラン（Ｓｉ３Ｈ８）、又はジシラン（Ｓｉ２Ｈ６）、又はモノシラン（ＳｉＨ４）を用いることが好ましい。
このように、シード層３上に、アミノ基を含まない高次シラン系ガスを用いてシリコン膜を、堆積（気相成長）又は吸着により形成する場合には、シリコン膜を多重シード層のうちの一層、本例では第２シード層３ａとして応用することが可能である。これは、形成されるシリコン膜の膜厚が薄くても、ピンホールの発生を抑制することができることによる。
このような第２の実施形態によれば、シード層３上に、膜厚が薄く、ピンホールもなく平坦性にも優れた薄い第２シード層３ａを、堆積又は吸着により形成することができる。このため、第２シード層３ａ上には、平坦性に優れたシリコン膜４を、同じく堆積により形成できる、という利点を得ることができる。
＜応用例２：多重シード層＋孔又は溝の埋め込みの一例＞
応用例２は、応用例１に示した多重シード層上にシリコン膜を形成し、シリコン膜によって孔又は溝の埋め込むシーケンスに関する。
図１６（Ａ）〜図１６（Ｆ）はこの発明の第２の実施形態に係るシリコン膜の成膜方法の応用例２に係るシーケンスの一例中の被処理体の状態を概略的に示す断面図である。
まず、図１６（Ａ）に示すように、シリコン基板１上にはシリコン酸化物膜２が形成されている。シリコン酸化物膜２には、その表面からシリコン基板１に達する孔又は溝５が形成されている。本例では、このような構造を持つ被処理体に対し、シード層３を形成する。
次に、図１６（Ｂ）に示すように、孔又は溝５を持つシリコン酸化物膜２の表面（被処理面）上に、第１、第２の実施形態にて説明した方法に従ってシード層３を形成する。
次に、図１６（Ｃ）に示すように、シード層３上に、第２の実施形態にて説明した方法に従って第２シード層３ａを形成する。これにより多重シード層が形成される。シード層３および第２シード層３ａはそれぞれ、ノンドープで形成されることが好ましい。これは、シード層３および第２シード層３ａを含む多重シード層の表面の平坦性を維持する観点からである。つまり、シード層３および第２シード層３ａを、ドナー又はアクセプタとなる不純物、例えば、ヒ素、リン、ボロンをドープしながら形成すると、多重シード層の表面の平坦性が損なわれる可能性がある。この可能性は、シード層３および第２シード層３ａをノンドープで形成することによって解消できる。
また、シード層３および第２シード層３ａをノンドープで形成した場合には、図１７に示すように、シード層３および第２シード層３ａを形成した後、例えば、気相拡散法によってドナー又はアクセプタとなる不純物をドープするようにしてもよい。このようにシード層３および第２シード層３ａをノンドープで形成した後、ドナー又はアクセプタとなる不純物、例えば、ヒ素、リン、ボロンを気相拡散法によってドープすることで、多重シード層の表面に良好な平坦性を保ったまま、多重シード層の抵抗値を下げることができる。
次に、図１６（Ｄ）に示すように、シード層３および第２シード層３ａを含む多重シード層上に、アミノ基を含まないシラン系ガスを供給し、多重シード層上にシリコンを堆積させ、シリコン膜４を形成する。このとき、シリコン膜４は、孔又は溝５を塞がない膜厚で、孔又は溝５に対応した開口部６を残しつつ形成する。このときのアミノ基を含まないシラン系ガスであるが、モノシランガスでも、ジシラン以上の高次シランガスでもどちらでも選択することが可能であるが、ステップカバレージの良さを考慮すると、モノシランガスを選択することがよい。モノシランガスを原料ガスとして形成されたシリコン膜は、例えば、ジシランガスを原料ガスとして形成されたシリコン膜に比較して、孔又は溝５を被覆する際の、ステップカバレージを良好にしやすいためである。
次に、図１６（Ｅ）に示すように、シリコン膜４を、孔又は溝５に沿って残しつつエッチングし、シリコン膜４の孔又は溝５に対応した開口部６を広げる。本例では、断面がＶ字型となるようにシリコン膜４をエッチングする。本明細書では、これをＶ字型エッチングという。
なお、シリコン膜４についても、シード層３および第２シード層３ａと同様に、ノンドープで形成されることが好ましい。シリコン膜４の表面の平坦性を維持する観点からである。シリコン膜４をノンドープで形成した場合には、図１８に示すように、シリコン膜４を図１６（Ｅ）に示したようにエッチングした後、例えば、気相拡散法によってドナー又はアクセプタとなる不純物をドープするようにしてもよい。このようにシリコン膜４をノンドープで形成し、エッチングした後、ドナー又はアクセプタとなる不純物、例えば、ヒ素、リン、ボロンを気相拡散法によってドープすることで、シリコン膜４の抵抗値を下げることができる。
次に、図１６（Ｆ）に示すように、開口部６が広げられたシリコン膜４上に、開口部６を埋め込む薄膜７を形成する。薄膜７は、シリコン膜でも、シリコン膜以外の薄膜、例えば、金属膜であってもよい。
このように、第２の実施形態は、被処理面に形成された孔又は溝、本例ではシリコン酸化物膜２に形成された孔又は溝５を埋め込む埋め込みシーケンスに応用することが可能である。
＜Ｖ字型エッチング：アスペクト比依存性＞
ところで、図１６（Ｅ）に示したＶ字型エッチング後におけるシリコン膜４の、孔又は溝５内における断面形状には、図１６（Ｄ）に示した堆積工程後におけるシリコン膜４の、孔又は溝５に対応した開口部６のアスペクト比と関係があることが確認された。
この関係を説明するために、“エッチングカバレージ”という言葉を定義する。
図１９（Ａ）〜図１９（Ｃ）は“エッチングカバレージ”の定義を説明するための断面図である。
図１９（Ａ）は初期状態の断面図である。初期状態において、例えば、トップ膜厚が２５ｎｍ、ボトム膜厚が２５ｎｍのシリコン膜４が形成されていたとする。これをエッチングした後、図１９（Ｂ）に示すように、トップ膜厚が５ｎｍ、ボトム膜厚が５ｎｍにそれぞれコンフォーマルにエッチングされたとする。この状態を、エッチングカバレージ＝０％とする。また、図１９（Ｃ）に示すように、エッチングした後、トップ膜厚が５ｎｍにエッチングされ、ボトム膜厚が２５ｎｍのままであったとする。この状態をエッチングカバレージ＝１００％とする。
図２０（Ａ）は孔又は溝５の初期状態を示す断面図、図２０（Ｂ）はシリコン膜４の孔又は溝５に対応した開口部６のアスペクト比が“３７．５”である場合を示す断面図、図２０（Ｃ）は同アスペクト比が“１２”である場合を示す断面図、図２１は、アスペクト比とエッチングカバレージとの関係を示す図である。
図２１に示すように、開口部６のアスペクト比が“１２”のとき、エッチングカバレージは約２７％程度となる。これに対し、開口部６のアスペクト比が“３７．５”のとき、エッチングカバレージは約８９％程度となる。これらの点を直線に乗せると、アスペクト比が０（つまり平面）では、エッチングカバレージは約０％に近づく。
このように、図１６（Ｄ）に示した堆積工程後におけるシリコン膜４の、孔又は溝５に対応した開口部６のアスペクト比は、図１６（Ｅ）に示したＶ字型エッチング後におけるシリコン膜４の、孔又は溝５内における断面形状と関係がある。
つまり、Ｖ字型エッチング後の孔又は溝５内におけるシリコン膜４の断面形状を、孔又は溝５の底に向かって狭くなるように制御したい場合（エッチングカバレージを１００％に近づけたい）、開口部６のアスペクト比を大きくするとよい。これは開口部６のアスペクト比が大きくなるにしたがって、エッチングガスが開口部６の奥へ入りにくくなり、その結果、シリコン膜４の断面形状が、エッチングカバレージ１００％に近づくようになるためである。
このように、シリコン膜４を形成した後の開口部６のアスペクト比を制御することによって、Ｖ字型エッチング後の孔又は溝５内におけるシリコン膜４の断面形状を制御することが可能となる。このように断面形状を制御できる結果、Ｖ字型エッチング後のエッチングカバレージが１００％に近く、薄膜７によって、より埋め込みやすくなる開口部６が得られる、という利点を得ることができる。
＜応用例３：多重シード層＋孔又は溝の埋め込みの他例＞
応用例３は、応用例１に示した多重シード層上にシリコン膜を形成し、シリコン膜によって孔又は溝の埋め込む別のシーケンスに関する。
図２２（Ａ）〜図２２（Ｉ）はこの発明の第２の実施形態に係るシリコン膜の成膜方法の応用例３に係るシーケンスの一例中の被処理体の状態を概略的に示す断面図である。
まず、図２２（Ａ）〜図２２（Ｃ）に示すように、応用例２にて、図１６（Ａ）〜図１６（Ｃ）を参照して説明した方法にしたがって、第２シード層３ａを形成する。本例においても、シード層３および第２シード層３ａはそれぞれノンドープで形成されることが好ましく、ノンドープで形成した場合には、図２３に示すように、例えば、気相拡散法によってドナー又はアクセプタとなる不純物をシード層３および第２シード層３ａにドープしてもよい。
次に、図２２（Ｄ）に示すように、シード層３および第２シード層３ａを含む多重シード層上に、アミノ基を含まないシラン系ガスを供給し、多重シード層上にシリコンを堆積させ、シリコン膜４を形成する。本例においては、シリコン膜４のステップカバレージは、さほど問わない。よって、途中で孔又は溝５が塞がれてしまってもよい。
次に、図２２（Ｅ）に示すように、シリコン膜４、シード層３および第２シード層３ａをエッチングし、孔又は溝５の底に、シリコン膜４を残す。
本例においても、シリコン膜４はノンドープで形成されることが好ましく、ノンドープで形成した場合には、図２４に示すように、例えば、気相拡散法によってドナー又はアクセプタとなる不純物を、エッチング後のシリコン膜４にドープしてもよい。
次に、図２２（Ｆ）に示すように、図２２（Ｂ）および図２２（Ｃ）に示した工程を繰り返し、シード層３および第２シード層３ａを再度形成する。
次に、図２２（Ｇ）に示すように、図２２（Ｄ）に示した工程を繰り返し、シリコン膜４を再度形成する。この後、図２２（Ｈ）に示すように、図２２（Ｅ）に示した工程を繰り返し、シリコン膜４、シード層３および第２シード層３ａをエッチングし、孔又は溝５の底に、シリコン膜４を残す。
以下、図２２（Ｂ）〜図２２（Ｅ）に示した工程を、設計された回数繰り返すことで、図２２（Ｉ）に示すように、孔又は溝５を、シリコン膜４によって埋め込む。
このように、第２の実施形態は、被処理面に形成された孔又は溝、本例ではシリコン酸化物膜２に形成された孔又は溝５を、多重シード層の形成、シリコン膜４の堆積そしてエッチングを繰り返して埋め込んでいく、埋め込みシーケンスにも応用することが可能である。
なお、図２２（Ａ）〜図２２（Ｉ）に示した例においては、
・シード層３および第２シード層３ａを含む多重シード層の形成
・シリコン膜４の形成
・シリコン膜４、及び多重シード層のエッチング
の３つの工程を、設計された回数繰り返した。
しかし、図２５（Ａ）〜図２５（Ｄ）に示すように、“シード層３および第２シード層３ａを含む多重シード層の形成”は、最初の１層目のみとし、２層目以降は、
・シリコン膜４の形成
・シリコン膜４のエッチング
の２つの工程を、設計された回数繰り返すようにすることも可能である。
＜応用例４：第２シード層およびシリコン膜へのドープの例＞
本第２実施形態において、第２シード層３ａおよびシリコン膜４へドナー又はアクセプタとなる不純物をドープする場合には、図２６（Ａ）および図２７（Ａ）に示すように、原料ガス（処理ガス）を用いて、ノンドープの第２シード層３ａおよびシリコン膜４を形成した後、図２６（Ｂ）および図２７（Ｂ）に示すように、ノンドープの第２シード層３ａおよびシリコン膜４に対して、ドナー又はアクセプタとなる不純物、例えば、ヒ素、リン、ボロンを含むドーピングガスを供給し、これらの不純物を気相拡散法によってノンドープの第２シード層３ａおよびシリコン膜４中にドープすることが好ましいとした。これは、第２シード層３ａ（多重シード層）、並びにシリコン膜４の表面それぞれに、良好な平坦性を保ったまま抵抗値を下げることができる、という利点が得られるためである。
しかしながら、プロセスによっては、ある程度の表面ラフネスについては許容される場合がある。この場合には、図２８および図２９に示すように、原料ガス（処理ガス）および上記ドーピングガスを同時に供給し、上記不純物がドープされた第２シード層３ａおよびシリコン膜４を形成することも可能である。なお、シード層３の形成中においては、原料ガス（処理ガス）と上記ドーピングガスとを同時に供給しても、供給しなくてもどちらでも構わない。即ち、シード層３および第２シード層３ａを含む多重シード層を形成する工程において、少なくとも第２シード層３ａの形成中に、原料ガス（処理ガス）と上記ドーピングガスとが同時に供給されればよい。
このような図２８および図２９に示すドープ例は、例えば、図１６（Ａ）〜図１６（Ｆ）、図２２（Ａ）〜図２２（Ｉ）、および図２５（Ａ）〜図２５（Ｄ）を参照して説明した孔又は溝５をシリコン膜４によって埋め込むプロセスにおいて有効である。このようなプロセスにおいては、堆積時の表面が、例えば、エッチング又は研磨によって最終的には後退される場合があるからである。このため、厳密な表面ラフネスの精度が要求されない場合がありうる。図１６（Ａ）〜図１６（Ｆ）に示したプロセスにおけるシリコン膜４の最終形状の一例を図３０（Ａ）に、図２２（Ａ）〜図２２（Ｉ）に示したプロセスにおけるシリコン膜４の最終形状の一例を図３０（Ｂ）に、図２５（Ａ）〜図２５（Ｄ）に示したプロセスにおけるシリコン膜４の最終形状の一例を図３０（Ｃ）に示しておく。
（第３の実施形態）
次に、この発明の第１、第２の実施形態に係るシリコン膜の成膜方法を実行することが可能な成膜装置の一例を、この発明の第３の実施形態として説明する。
＜成膜装置＞
図３１はこの発明の第３の実施形態に係る成膜装置の一例を概略的に示す断面図である。
図３１に示すように、成膜装置１００は、下端が開口された有天井の円筒体状の処理室１０１を有している。処理室１０１の全体は、例えば、石英により形成されている。処理室１０１内の天井には、石英製の天井板１０２が設けられている。処理室１０１の下端開口部には、例えば、ステンレススチールにより円筒体状に成形されたマニホールド１０３がＯリング等のシール部材１０４を介して連結されている。
マニホールド１０３は処理室１０１の下端を支持している。マニホールド１０３の下方からは、被処理体として複数枚、例えば、５０〜１００枚の半導体基板、本例では、シリコン基板１を多段に載置可能な石英製のウエハボート１０５が処理室１０１内に挿入可能となっている。これにより、処理室１０１内にシリコン基板１が収容される。ウエハボート１０５は複数本の支柱１０６を有し、支柱１０６に形成された溝により複数枚のシリコン基板１が支持されるようになっている。
ウエハボート１０５は、石英製の保温筒１０７を介してテーブル１０８上に載置されている。テーブル１０８は、マニホールド１０３の下端開口部を開閉する、例えば、ステンレススチール製の蓋部１０９を貫通する回転軸１１０上に支持される。回転軸１１０の貫通部には、例えば、磁性流体シール１１１が設けられ、回転軸１１０を気密にシールしつつ回転可能に支持している。蓋部１０９の周辺部とマニホールド１０３の下端部との間には、例えば、Ｏリングよりなるシール部材１１２が介設されている。これにより処理室１０１内のシール性が保持されている。回転軸１１０は、例えば、ボートエレベータ等の昇降機構（図示せず）に支持されたアーム１１３の先端に取り付けられている。これにより、ウエハボート１０５および蓋部１０９等は、一体的に昇降されて処理室１０１内に対して挿脱される。
成膜装置１００は、処理室１０１内に、処理に使用するガスを供給する処理ガス供給機構１１４、及び処理室１０１内に、不活性ガスを供給する不活性ガス供給機構１１５を有している。
本例の処理ガス供給機構１１４は、分子式中にシリコンを２つ以上含むアミノシラン系ガス供給源１１７ａ（以下、アミノシラン系ガス供給源１１７ａと略す）、およびアミノ基を含まないシラン系ガス供給源１１７ｂ（以下、シラン系ガス供給源１１７ｂと略す）を含んでいる。また、不活性ガス供給機構１１５は、不活性ガス供給源１２０を含んでいる。分子式中にシリコンを２つ以上含むアミノシラン系ガスの一例はＤＩＰＡＤＳ、アミノ基を含まないシラン系ガスの一例はＳｉ２Ｈ６である。不活性ガスの一例は窒素ガスである。不活性ガスはパージガス等に利用される。
アミノシラン系ガス供給源１１７ａは、流量制御器１２１ａおよび開閉弁１２２ａを介して、分散ノズル１２３ａに接続されている。同様に、シラン系ガス供給源１１７ｂは、流量制御器１２１ｂおよび開閉弁１２２ｂを介して分散ノズル１２３ｂに接続されている。
なお、アミノ基を含まないシラン系ガスと一緒に、ドーパントガスを供給する場合には、図３２に示すように、処理ガス供給機構１１４に、さらにドーパントガス供給源１１７ｃを設ければよい。ドーパントガス供給源１１７ｃは、流量制御器１２１ｄおよび開閉弁１２２ｄを介して、分散ノズル１２３ａに接続される。
分散ノズル１２３ａ、１２３ｂは石英管よりなり、マニホールド１０３の側壁を内側へ貫通して上方向へ屈曲されて垂直に延びる。分散ノズル１２３ａ、１２３ｂの垂直部分には、複数のガス吐出孔１２４が所定の間隔を隔てて形成されている。これにより、各ガスは、ガス吐出孔１２４から水平方向に処理室１０１内に向けて略均一に吐出される。
不活性ガス供給源１２０は、流量制御器１２１ｃおよび開閉弁１２２ｃを介して、ノズル１２８に接続されている。ノズル１２８は、マニホールド１０３の側壁を貫通し、その先端から不活性ガスを、水平方向に処理室１０１内に向けて吐出させる。
処理室１０１内の、分散ノズル１２３ａ、１２３ｂに対して反対側の部分には、処理室１０１内を排気するための排気口１２９が設けられている。排気口１２９は処理室１０１の側壁を上下方向へ削りとることによって細長く形成されている。処理室１０１の排気口１２９に対応する部分には、排気口１２９を覆うように断面がコの字状に成形された排気口カバー部材１３０が溶接により取り付けられている。排気口カバー部材１３０は、処理室１０１の側壁に沿って上方に延びており、処理室１０１の上方にガス出口１３１を規定している。ガス出口１３１には、真空ポンプ等を含む排気機構１３２が接続される。排気機構１３２は、処理室１０１内を排気することで処理に使用した処理ガスの排気、及び処理室１０１内の圧力を処理に応じた処理圧力とする。
処理室１０１の外周には筒体状の加熱装置１３３が設けられている。加熱装置１３３は、処理室１０１内に供給されたガスを活性化するとともに、処理室１０１内に収容された被処理体、本例ではシリコン基板１を加熱する。
成膜装置１００の各部の制御は、例えばマイクロプロセッサ（コンピュータ）からなるコントローラ１５０により行われる。コントローラ１５０には、オペレータが成膜装置１００を管理するためにコマンドの入力操作等を行うタッチパネルや、成膜装置１００の稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェース１５１が接続されている。
コントローラ１５０には記憶部１５２が接続されている。記憶部１５２は、成膜装置１００で実行される各種処理をコントローラ１５０の制御にて実現するための制御プログラムや、処理条件に応じて成膜装置１００の各構成部に処理を実行させるためのプログラムすなわちレシピが格納される。レシピは、例えば、記憶部１５２の中の記憶媒体に記憶される。記憶媒体は、ハードディスクや半導体メモリであってもよいし、ＣＤ-ＲＯＭ、ＤＶＤ、フラッシュメモリ等の可搬性のものであってもよい。また、他の装置から、例えば専用回線を介してレシピを適宜伝送させるようにしてもよい。レシピは、必要に応じて、ユーザーインターフェース１５１からの指示等にて記憶部１５２から読み出され、読み出されたレシピに従った処理をコントローラ１５０が実行することで、成膜装置１００は、コントローラ１５０の制御のもと、所望の処理が実施される。
本例では、コントローラ１５０の制御のもと、上記第１の実施形態に係るシリコン膜の成膜方法、又は上記第２の実施形態に係るシリコン膜の成膜方法にしたがった成膜処理が順次実施される。
上記第１、第２の実施形態に係るシリコン膜の成膜方法は、図３１に示すような成膜装置１００を用いることによって、１台の成膜装置で実施することができる。
また、成膜装置としては図３１に示すようなバッチ式に限らず、枚葉式の成膜装置であっても良い。
以上、この発明を実施形態に従って説明したが、この発明は、上記実施形態に限定されることは無く、種々変形可能である。
上記実施形態においては、被処理体をシリコン基板１としたが、被処理体はシリコン基板１に限られることはなく、微細化の進展が進んでいる電子製品の製造方法、例えば、半導体装置の製造プロセスの他、フラットパネルディスプレイの製造プロセスに好適に用いることができる。
その他、この発明はその要旨を逸脱しない範囲で様々に変形することができる。
１…シリコン基板、２…シリコン酸化物膜、３…シード層、３ａ…第２シード層、４…シリコン膜。

Claims (34)

  1. 被処理面を有する被処理体上に、シリコン膜を成膜するシリコン膜の成膜方法であって、
    （１） 前記被処理面上に、分子式中にシリコンを２つ以上含む高次アミノシラン系ガスを供給し、前記被処理面上にシリコンを吸着させてシード層を形成する工程と、
    （２） 前記シード層上に、アミノ基を含まないシラン系ガスを供給し、前記シード層上にシリコンを堆積させてシリコン膜を形成する工程と、を備え、
    前記（１）工程における処理温度を３００℃未満２００℃超の範囲とすることを特徴とするシリコン膜の成膜方法。
  2. 被処理面を有する被処理体上に、シリコン膜を成膜するシリコン膜の成膜方法であって、
    （１） 前記被処理面上に、分子式中にシリコンを２つ以上含む高次アミノシラン系ガスを供給し、前記被処理面上にシリコンを吸着させてシード層を形成する工程と、
    （２） 前記シード層上に、アミノ基を含まないシラン系ガスを供給し、前記シード層上にシリコンを堆積させてシリコン膜を形成する工程と、を備え、
    前記（１）工程における処理温度を２５０℃±２５℃未満の範囲とすることを特徴とするシリコン膜の成膜方法。
  3. 前記シード層は、前記被処理面上にシリコンを気相成長させずに、前記被処理面上にシリコンを吸着させることで形成し、
    前記シリコンの吸着密度を、前記（１）工程における処理温度を調節することによって、制御することを特徴とする請求項１又は請求項２に記載のシリコン膜の成膜方法。
  4. 前記分子式中にシリコンを２つ以上含む高次アミノシラン系ガスが、
    （（Ｒ１Ｒ２）Ｎ）ｎＳｉＸＨ２Ｘ＋２-ｎ-ｍ（Ｒ３）ｍ …（Ａ）、又は
    （（Ｒ１Ｒ２）Ｎ）ｎＳｉＸＨ２Ｘ-ｎ-ｍ（Ｒ３）ｍ …（Ｂ）
    ただし、前記（Ａ）および前記（Ｂ）式において、
    ｎはアミノ基の数で１〜６の自然数
    ｍはアルキル基の数で０および１〜５の自然数
    Ｒ１、Ｒ２、Ｒ３＝ＣＨ３、Ｃ２Ｈ５、Ｃ３Ｈ７
    Ｒ１＝Ｒ２＝Ｒ３、又は同じでなくてもよい
    Ｒ３＝Ｃｌでもよい
    Ｘは２以上の自然数
    の式で表わされるシリコンのアミノ化合物を、少なくとも一種類含むガスから選ばれることを特徴とする請求項１から請求項３のいずれか一項に記載のシリコン膜の成膜方法。
  5. 前記（Ａ）式で表わされる高次アミノシラン系ガスが、
    ジイソプロピルアミノジシラン（Ｓｉ２Ｈ５Ｎ（ｉＰｒ）２）
    ジイソプロピルアミノトリシラン（Ｓｉ３Ｈ７Ｎ（ｉＰｒ）２）
    ジイソプロピルアミノクロロジシラン（Ｓｉ２Ｈ４ＣｌＮ（ｉＰｒ）２）
    ジイソプロピルアミノクロロトリシラン（Ｓｉ３Ｈ６ＣｌＮ（ｉＰｒ）２）
    の少なくとも一つから選ばれることを特徴とする請求項４に記載のシリコン膜の成膜方法。
  6. 前記（Ｂ）式で表わされる高次アミノシラン系ガスが、
    ジイソプロピルアミノシクロトリシラン（Ｓｉ３Ｈ５Ｎ（ｉＰｒ）２）
    ジイソプロピルアミノクロロシクロトリシラン（Ｓｉ３Ｈ４ＣｌＮ（ｉＰｒ）２）
    の少なくとも一つから選ばれることを特徴とする請求項４に記載のシリコン膜の成膜方法。
  7. 前記（２）工程において使用される前記アミノ基を含まないシラン系ガスは、分子式中にシリコンを２つ以上含み、アミノ基を含まない高次シラン系ガスであることを特徴とする請求項１から請求項６のいずれか一項に記載のシリコン膜の成膜方法。
  8. 前記分子式中にシリコンを２つ以上含み、アミノ基を含まない高次シラン系ガスが、
    Ｓｉ２Ｈ６
    ＳｉｍＨ２ｍ＋２（ただし、ｍは３以上の自然数）の式で表されるシリコンの水素化物
    ＳｉｎＨ２ｎ（ただし、ｎは３以上の自然数）の式で表されるシリコンの水素化物
    の少なくとも一つを含むガスから選ばれることを特徴とする請求項７に記載のシリコン膜の成膜方法。
  9. 前記ＳｉｍＨ２ｍ＋２（ただし、ｍは３以上の自然数）の式で表されるシリコンの水素化物が、
    Ｓｉ３Ｈ８
    Ｓｉ４Ｈ１０
    Ｓｉ５Ｈ１２
    Ｓｉ６Ｈ１４
    Ｓｉ７Ｈ１６
    の少なくとも一つから選ばれ、
    前記ＳｉｎＨ２ｎ（ただし、ｎは３以上の自然数）の式で表されるシリコンの水素化物が、
    Ｓｉ３Ｈ６
    Ｓｉ４Ｈ８
    Ｓｉ５Ｈ１０
    Ｓｉ６Ｈ１２
    Ｓｉ７Ｈ１４
    の少なくともいずれか一つから選ばれることを特徴とする請求項８に記載のシリコン膜の成膜方法。
  10. 前記（２）工程において形成される前記シリコン膜は、前記シード層上に形成された第２シード層であることを特徴とする請求項４から請求項９のいずれか一項に記載のシリコン膜の成膜方法。
  11. 前記第２シード層は、前記シード層上にシリコンを気相成長させることで形成されることを特徴とする請求項１０に記載のシリコン膜の成膜方法。
  12. 前記第２シード層の膜厚は、４ｎｍ以下の有限値とすることを特徴とする請求項１０又は請求項１１に記載のシリコン膜の成膜方法。
  13. 前記（２）工程の後、
    （３） 前記第２シード層上に、アミノ基を含まないシラン系ガスを供給し、前記第２シード層上にシリコンを堆積させて新たなシリコン膜を形成する工程を、さらに備えていることを特徴とする請求項１０から請求項１２のいずれか一項に記載のシリコン膜の成膜方法。
  14. 前記（３）工程において使用される前記アミノ基を含まないシラン系ガスは、
    前記（２）工程おいて使用されるアミノ基を含まない高次シラン系ガスに対して同次以下のシラン系ガスであることを特徴とする請求項１３に記載のシリコン膜の成膜方法。
  15. 前記同次以下のシラン系ガスが、
    ＳｉＨ４、又はＳｉ２Ｈ６
    であることを特徴とする請求項１４に記載のシリコン膜の成膜方法。
  16. 被処理面に孔又は溝を有する被処理体上に、薄膜を成膜する薄膜の成膜方法であって、
    （４） 前記被処理面上に、請求項１０から請求項１２のいずれか一項に記載されたシリコン膜の成膜方法にしたがって、シード層および第２シード層を含む多重シード層を形成する工程と、
    （５） 前記多重シード層上に、アミノ基を含まないシラン系ガスを供給し、前記多重シード層上にシリコンを堆積させ、前記孔又は溝を塞がない膜厚で、前記孔又は溝に対応した開口部を残しつつ、シリコン膜を形成する工程と、
    （６） 前記シリコン膜を、前記孔又は溝に沿って残しつつエッチングし、前記シリコン膜の前記孔又は溝に対応した開口部を広げる工程と、
    （７） 前記開口部が広げられた前記シリコン膜上に、前記開口部を埋め込む薄膜を形成する工程と、
    を備えることを特徴とする薄膜の成膜方法。
  17. 前記（５）工程において使用される前記アミノ基を含まないシラン系ガスは、
    前記（４）工程おいて使用される分子式中にシリコンを２つ以上含み、アミノ基を含まない高次シラン系ガスに対して同次以下のシラン系ガスであることを特徴とする請求項１６に記載の薄膜の成膜方法。
  18. 前記同次以下のシラン系ガスが、
    ＳｉＨ４、又はＳｉ２Ｈ６
    であることを特徴とする請求項１７に記載の薄膜の成膜方法。
  19. 前記（４）工程において、少なくとも前記第２シード層の形成中に、原料ガスと、ドナー又はアクセプタとなる不純物を含むドーピングガスとを同時に供給することを特徴とする請求項１６から請求項１８のいずれか一項に記載の薄膜の成膜方法。
  20. 前記（４）工程の後、
    （８） 前記多重シード層に、ドナー又はアクセプタとなる不純物をドープする工程を備えていることを特徴とする請求項１６から請求項１８のいずれか一項に記載の薄膜の成膜方法。
  21. 前記（５）工程において、前記アミノ基を含まないシラン系ガスと、ドナー又はアクセプタとなる不純物を含むドーピングガスとを同時に供給することを特徴とする請求項１６から請求項２０のいずれか一項に記載の薄膜の成膜方法。
  22. 前記（６）工程の後、
    （９） 前記開口部が広げられた前記シリコン膜に、ドナー又はアクセプタとなる不純物をドープする工程を備えていることを特徴とする請求項１６から請求項２０のいずれか一項に記載の薄膜の成膜方法。
  23. 前記不純物のドープは、気相拡散法を用いて行われることを特徴とする請求項２０又は請求項２２に記載の薄膜の成膜方法。
  24. 前記（６）工程後における前記シリコン膜の、前記孔又は溝内における断面形状を制御する場合、
    前記（５）工程後における前記シリコン膜の、前記孔又は溝に対応した開口部のアスペクト比を変えることで制御することを特徴とする請求項１６から請求項２３のいずれか一項に記載の薄膜の成膜方法。
  25. 前記孔又は溝内における前記シリコン膜の断面形状を、前記孔又は溝の底に向かって狭くなるように制御する場合、前記開口部のアスペクト比を大きくしていくことを特徴とする請求項２２に記載の薄膜の成膜方法。
  26. 被処理面に孔又は溝を有する被処理体上に、シリコン膜を成膜するシリコン膜の成膜方法であって、
    （１０） 前記被処理面上に、請求項１０から請求項１２のいずれか一項に記載されたシリコン膜の成膜方法にしたがって、シード層および第２シード層を含む多重シード層を形成する工程と、
    （１１） 前記多重シード層上に、アミノ基を含まないシラン系ガスを供給し、前記多重シード層上にシリコンを堆積させてシリコン膜を形成する工程と、
    （１２） 前記シリコン膜をエッチングし、前記孔又は溝の底に、前記シリコン膜を残す工程と、を備え、
    少なくとも前記（１１）工程から前記（１２）工程を繰り返し行い、前記被処理面の前記孔又は溝を、繰り返し形成された前記シリコン膜によって埋め込むことを特徴とするシリコン膜の成膜方法。
  27. 前記（１０）工程から前記（１２）工程を繰り返し行い、前記被処理面の前記孔又は溝を、繰り返し形成された前記シリコン膜によって埋め込むことを特徴とする請求項２６に記載のシリコン膜の成膜方法。
  28. 前記（１１）工程において使用される前記アミノ基を含まないシラン系ガスは、
    前記（１０）工程おいて使用される前記分子式中にシリコンを２つ以上含み、アミノ基を含まない高次シラン系ガスに対して同次以下のシラン系ガスであることを特徴とする請求項２６又は請求項２７に記載のシリコン膜の成膜方法。
  29. 前記同次以下のシラン系ガスが、
    ＳｉＨ４、又はＳｉ２Ｈ６
    であることを特徴とする請求項２８に記載のシリコン膜の成膜方法。
  30. 前記（１０）工程において、少なくとも前記第２シード層の形成中に、原料ガスと、ドナー又はアクセプタとなる不純物を含むドーピングガスとを同時に供給することを特徴とする請求項２６から請求項２９のいずれか一項に記載の薄膜の成膜方法。
  31. 前記（１０）工程の後、
    （１３） 前記多重シード層に、ドナー又はアクセプタとなる不純物をドープする工程を備えていることを特徴とする請求項２６から請求項２９のいずれか一項に記載のシリコン膜の成膜方法。
  32. 前記（１１）工程において、前記アミノ基を含まないシラン系ガスと、ドナー又はアクセプタとなる不純物を含むドーピングガスとを同時に供給することを特徴とする請求項２６から請求項３０のいずれか一項に記載の薄膜の成膜方法。
  33. 前記（１２）工程の後、
    （１４） 前記孔又は溝の底に残された前記シリコン膜に、ドナー又はアクセプタとなる不純物をドープする工程を備えていることを特徴とする請求項２６から請求項３１のいずれか一項に記載のシリコン膜の成膜方法。
  34. 前記不純物のドープは、気相拡散法を用いて行われることを特徴とする請求項３１又は請求項３３に記載のシリコン膜の成膜方法。
JP2014104835A 2013-07-31 2014-05-21 シリコン膜の成膜方法および薄膜の成膜方法 Active JP6082712B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2014104835A JP6082712B2 (ja) 2013-07-31 2014-05-21 シリコン膜の成膜方法および薄膜の成膜方法
KR1020140094940A KR101813312B1 (ko) 2013-07-31 2014-07-25 실리콘막의 성막 방법, 박막의 성막 방법 및 단면 형상 제어 방법
US14/447,060 US9758865B2 (en) 2013-07-31 2014-07-30 Silicon film forming method, thin film forming method and cross-sectional shape control method
TW103126085A TWI577821B (zh) 2013-07-31 2014-07-30 矽膜之成膜方法、薄膜之成膜方法及剖面形狀之控制方法
CN201410375010.3A CN104347353B (zh) 2013-07-31 2014-07-31 硅膜的成膜方法、薄膜的成膜方法以及截面形状控制方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013159604 2013-07-31
JP2013159604 2013-07-31
JP2014104835A JP6082712B2 (ja) 2013-07-31 2014-05-21 シリコン膜の成膜方法および薄膜の成膜方法

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2017009276A Division JP6267374B2 (ja) 2013-07-31 2017-01-23 シリコン膜の成膜方法
JP2017009275A Division JP6322305B2 (ja) 2013-07-31 2017-01-23 薄膜の成膜方法

Publications (2)

Publication Number Publication Date
JP2015045082A JP2015045082A (ja) 2015-03-12
JP6082712B2 true JP6082712B2 (ja) 2017-02-15

Family

ID=52428047

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014104835A Active JP6082712B2 (ja) 2013-07-31 2014-05-21 シリコン膜の成膜方法および薄膜の成膜方法

Country Status (5)

Country Link
US (1) US9758865B2 (ja)
JP (1) JP6082712B2 (ja)
KR (1) KR101813312B1 (ja)
CN (1) CN104347353B (ja)
TW (1) TWI577821B (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9978585B2 (en) 2012-06-01 2018-05-22 Versum Materials Us, Llc Organoaminodisilane precursors and methods for depositing films comprising same
US9337018B2 (en) 2012-06-01 2016-05-10 Air Products And Chemicals, Inc. Methods for depositing films with organoaminodisilane precursors
JP5925673B2 (ja) * 2012-12-27 2016-05-25 東京エレクトロン株式会社 シリコン膜の成膜方法および成膜装置
JP5947710B2 (ja) * 2012-12-27 2016-07-06 東京エレクトロン株式会社 シード層の形成方法、シリコン膜の成膜方法および成膜装置
EP3149010A4 (en) * 2014-05-30 2017-11-08 Dow Corning Corporation Monoaminosilane compounds
KR101956587B1 (ko) 2014-05-30 2019-03-11 다우 실리콘즈 코포레이션 다이아미노실란 화합물
JP6594768B2 (ja) * 2015-12-25 2019-10-23 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、プログラムおよび記録媒体
JP6640596B2 (ja) 2016-02-22 2020-02-05 東京エレクトロン株式会社 成膜方法
CN109071572A (zh) * 2016-05-17 2018-12-21 美国陶氏有机硅公司 氨基氯氢二硅烷
US10170305B1 (en) 2017-08-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Selective film growth for bottom-up gap filling
US10607832B2 (en) 2018-01-15 2020-03-31 Samsung Electronics Co., Ltd. Method and apparatus for forming a thin layer
JP7058520B2 (ja) * 2018-03-05 2022-04-22 東京エレクトロン株式会社 シリコン膜の成膜方法及び基板処理装置
JP7018849B2 (ja) 2018-08-17 2022-02-14 東京エレクトロン株式会社 成膜方法及び成膜装置
JP7065728B2 (ja) * 2018-08-17 2022-05-12 東京エレクトロン株式会社 成膜方法及び成膜装置
JP7190875B2 (ja) * 2018-11-16 2022-12-16 東京エレクトロン株式会社 ポリシリコン膜の形成方法及び成膜装置
US11488858B2 (en) 2019-10-29 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming stacked layers and devices formed thereof
DE102020114846A1 (de) 2019-10-29 2021-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum bilden von gestapelten schichten und daraus gebildete bauteile
CN111564365A (zh) * 2020-04-10 2020-08-21 中国科学院微电子研究所 一种沉积薄膜的方法及其应用、形成半导体有源区的方法
JP2022160318A (ja) 2021-04-06 2022-10-19 東京エレクトロン株式会社 アモルファスシリコン膜の結晶化方法及び成膜装置
JP2022160317A (ja) 2021-04-06 2022-10-19 東京エレクトロン株式会社 シリコン膜の成膜方法及び成膜装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6329954A (ja) 1986-07-23 1988-02-08 Toshiba Corp 半導体装置の製造方法
JP2835723B2 (ja) 1988-02-26 1998-12-14 富士通株式会社 キャパシタ及びキャパシタの製造方法
US6673718B1 (en) * 2002-11-27 2004-01-06 Samsung Electronics Co., Ltd. Methods for forming aluminum metal wirings
JP5330563B2 (ja) 2010-04-27 2013-10-30 東京エレクトロン株式会社 成膜装置
JP4967066B2 (ja) * 2010-04-27 2012-07-04 東京エレクトロン株式会社 アモルファスシリコン膜の成膜方法および成膜装置
JP2012004542A (ja) 2010-05-20 2012-01-05 Tokyo Electron Ltd シリコン膜の形成方法およびその形成装置
KR101148226B1 (ko) 2010-05-24 2012-05-22 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP5490753B2 (ja) * 2010-07-29 2014-05-14 東京エレクトロン株式会社 トレンチの埋め込み方法および成膜システム
JP5544343B2 (ja) * 2010-10-29 2014-07-09 東京エレクトロン株式会社 成膜装置
JP5864360B2 (ja) * 2011-06-30 2016-02-17 東京エレクトロン株式会社 シリコン膜の形成方法およびその形成装置
JP5514162B2 (ja) * 2011-07-22 2014-06-04 東京エレクトロン株式会社 アモルファスシリコン膜の成膜方法および成膜装置
JP5741382B2 (ja) * 2011-09-30 2015-07-01 東京エレクトロン株式会社 薄膜の形成方法及び成膜装置
US9353442B2 (en) * 2011-10-28 2016-05-31 Tokyo Electron Limited Apparatus for forming silicon-containing thin film
JP5793398B2 (ja) * 2011-10-28 2015-10-14 東京エレクトロン株式会社 シード層の形成方法及びシリコン含有薄膜の成膜方法
JP5829196B2 (ja) * 2011-10-28 2015-12-09 東京エレクトロン株式会社 シリコン酸化物膜の成膜方法
US9337018B2 (en) * 2012-06-01 2016-05-10 Air Products And Chemicals, Inc. Methods for depositing films with organoaminodisilane precursors
JP5925673B2 (ja) * 2012-12-27 2016-05-25 東京エレクトロン株式会社 シリコン膜の成膜方法および成膜装置

Also Published As

Publication number Publication date
CN104347353A (zh) 2015-02-11
KR20150015384A (ko) 2015-02-10
TWI577821B (zh) 2017-04-11
KR101813312B1 (ko) 2017-12-28
JP2015045082A (ja) 2015-03-12
US9758865B2 (en) 2017-09-12
US20150037970A1 (en) 2015-02-05
TW201520356A (zh) 2015-06-01
CN104347353B (zh) 2018-05-04

Similar Documents

Publication Publication Date Title
JP6082712B2 (ja) シリコン膜の成膜方法および薄膜の成膜方法
JP5947710B2 (ja) シード層の形成方法、シリコン膜の成膜方法および成膜装置
US8895414B1 (en) Method and apparatus for forming amorphous silicon film
JP4967066B2 (ja) アモルファスシリコン膜の成膜方法および成膜装置
JP5158068B2 (ja) 縦型熱処理装置及び熱処理方法
US20120103518A1 (en) Film formation apparatus
JP5925673B2 (ja) シリコン膜の成膜方法および成膜装置
KR102072270B1 (ko) 오목부 내의 결정 성장 방법 및 처리 장치
KR101993043B1 (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램
CN107026077B (zh) 半导体器件的制造方法及衬底处理装置
JP5827384B2 (ja) アモルファスシリコン膜の成膜方法および成膜装置
JP6267374B2 (ja) シリコン膜の成膜方法
JP6175541B2 (ja) シード層の形成方法、シリコン膜の成膜方法および成膜装置
KR102165125B1 (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160120

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160920

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161201

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170104

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170123

R150 Certificate of patent or registration of utility model

Ref document number: 6082712

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250