JP6072990B1 - シグナリング電力を低減するための方法および装置 - Google Patents
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Abstract
Description
本出願は、内容全体が参照によって本明細書に組み込まれる、2013年11月25日に米国特許商標庁に出願された、米国非仮特許出願第14/089,683号の優先権および利益を主張する。
102 処理回路
106 トランシーバ
108 特定用途向けIC、ASIC
110 アプリケーションプログラミングインターフェース、API
112 メモリデバイス
114 ローカルデータベース
122 アンテナ
124 ディスプレイ
126 キーパッド
128 ボタン
202 第1のICデバイス
204 ワイヤレストランシーバ
206 プロセッサ
208 記憶媒体
210 物理レイヤドライバ
212 バス
214 アンテナ
220 通信リンク
222 通信リンク、データリンク
224 通信リンク、データリンク
226 通信リンク、データリンク
230 第2のICデバイス
232 ディスプレイコントローラ
234 カメラコントローラ
236 プロセッサ
238 記憶媒体
240 物理レイヤドライバ
242 バス
300 通信システム
302a 入力データ
302b 入力データ
302n 入力データ
304 エンコーダ
306a ラインドライバ
306b ラインドライバ
306n ラインドライバ
308 ラインドライバ
310 物理バス
312 デコーダ
314 符号化インジケータ
316 データ
318a 出力
318b 出力
318n 出力
402 生データ
404 第2のバイト
406 第4のバイト
408 論理「1」の総数
410 符号化インジケータ、DI信号
412 DIデータ
414 第2のバイト
416 第4のバイト
424 タイムスロット
426 タイムスロット
500 モデル回路
502 マルチレベルラインドライバ、ドライバ回路
508 スイッチ
510 伝送線
512 終端抵抗体
514 第1の電流源
516 第2の電流源
518 受け取られる信号
602 2ビットシンボル
602a 2次ビット
602b 1次ビット
604 4-PAMエンコーダ
606 4レベル出力信号
608 符号化インジケータ
614 並列バス
618 マルチビットシンボル
700 通信システム
702 2ビット入力シンボル
702a 2次ビット
702b 1次ビット
704 エンコーダ
704a 2次DI符号化回路
704b 1次DI符号化回路
706a 符号化インジケータ
706b 符号化インジケータ
708 第1の4レベルエンコーダ/ラインドライバ
710 第2の4レベルエンコーダ/ラインドライバ
900 回路、モジュール
902 マルチビット入力シンボル
902a 2次ビット
902b 1次ビット
904 第1の加算回路
906 第2の加算回路
908 第1の比較器
910 第2の比較器
912 第3の比較器
914 マルチプレクサ
916 インバータ
918 マルチプレクサ
920 インバータ
922 論理ゲート
924 マルチプレクサ
926 マルチプレクサ
928 交換信号
930a 出力2次ビット
930b 出力1次ビット
932 符号化インジケータシンボル
932a 2次ビット
932b 1次ビット
934 制御信号
1200 デコーダ
1202 入力信号
1204 4-PAMデコーダ
1206 マルチビットシンボルのセット
1206a 2次ビット
1206b 1次ビット
1208b 1次ビット反転論理
1210 スイッチングマトリックス、マルチプレクサ
1212 4-PAM符号化インジケータ信号
1214 4-PAM符号化インジケータデコーダ
1216 2ビットシンボル符号化インジケータ
1218 制御論理
1220 1次ビット反転制御信号
1222 2次ビット反転制御信号
1224 交換制御信号
1226 出力シンボル
1226a 2次ビット
1226b 1次ビット
1302 生データ
1304a 状態の列
1304b 状態の列
1304c 状態の列
1304d 状態の列
1308 電流または電圧の単位の総数
1310 符号化インジケータ信号
1312 DI+BSデータ
1318 電流または電圧の単位の総数
1702 処理回路
1704 モジュール、回路
1706 モジュール、回路
1708 モジュール、回路
1710 モジュール、回路
1712 マルチ状態トランスミッタ回路
1714 コネクタ、ワイヤ
1716 プロセッサ
1718 コンピュータ可読記憶媒体
1720 バス
1902 処理回路
1904 モジュール、回路
1906 モジュール、回路
1908 モジュール、回路
1912 マルチ状態レシーバ回路
1916 プロセッサ
1918 プロセッサ可読記憶媒体
1920 バス
Claims (49)
- 第1の論理状態にある複数の入力データシンボルの1次ビットの比率に対応する第1の部分と前記第1の論理状態にある前記複数の入力データシンボルの2次ビットの比率に対応する第2の部分とを決定するステップであって、前記第1の論理状態の2次ビットを伝送するためよりも、前記第1の論理状態の1次ビットを伝送するためにより多くの電力が必要とされる、ステップと、
前記複数の入力データシンボルから伝送シンボルを生成するステップであって、前記第2の部分が半分よりも大きく前記第1の部分よりも大きいとき、前記伝送シンボルの前記1次ビットは、前記複数の入力データシンボルの前記2次ビットから導出され、前記伝送シンボルの前記2次ビットは、前記複数の入力データシンボルの前記1次ビットから導出される、ステップと、
通信リンク上の伝送のためにマルチレベル伝送シンボルとして前記伝送シンボルを符号化するように構成された1つまたは複数のマルチ状態エンコーダに前記伝送シンボルを提供するステップと
を含む、データ通信方法。 - 前記複数の入力データシンボルから伝送シンボルを生成するステップが、
前記第1の部分が半分よりも大きいとき、前記入力データシンボルの前記1次ビットを反転させることと、
前記第2の部分が半分よりも大きいとき、前記入力データシンボルの前記2次ビットを反転させることと
を含む、請求項1に記載の方法。 - 前記複数の入力データシンボルから伝送シンボルを生成するステップが、
前記第1の部分が半分よりも大きいか、または前記第2の部分が半分よりも大きいときに前記伝送シンボルの前記1次ビットを反転させること
を含む、請求項1に記載の方法。 - 前記1次ビットおよび2次ビットがマルチビットデータシンボルのバイナリ符号化ビットであり、第2の論理状態のバイナリ符号化ビットを伝送するためよりも、前記第1の論理状態のバイナリ符号化ビットを伝送するためにより多くの電力が必要とされる、請求項1に記載の方法。
- 前記伝送シンボルの列を前記通信リンクのコネクタ上で伝送するステップ
をさらに含む、請求項1に記載の方法。 - 前記伝送シンボルを前記通信リンク上で並列に伝送するステップ
をさらに含む、請求項1に記載の方法。 - 前記伝送シンボルの前記1次ビットが前記入力データシンボルの前記2次ビットに対応するかどうか、および前記伝送シンボルの前記2次ビットが前記入力データシンボルの前記1次ビットに対応するかどうかを示すマルチレベル符号化インジケータ信号を得るために前記1つまたは複数のマルチ状態エンコーダのうちの1つに符号化インジケータ信号を提供するステップ
をさらに含む、請求項1に記載の方法。 - 前記マルチレベル符号化インジケータ信号および前記マルチレベル伝送シンボルを前記通信リンク上で1つの伝送クロックサイクルにおいて並列に伝送するステップ
をさらに含む、請求項7に記載の方法。 - 前記マルチレベル符号化インジケータ信号が、前記伝送シンボルの前記1次ビットが反転されるかどうかを示す、請求項7に記載の方法。
- 前記マルチレベル符号化インジケータ信号が、前記伝送シンボルの前記2次ビットが反転されるかどうかを示す、請求項7に記載の方法。
- 前記1つまたは複数のマルチ状態エンコーダが、少なくとも3つの電圧レベルまたは電流レベルのうちの1つとして前記伝送シンボルの各々を符号化する、請求項1に記載の方法。
- 前記1つまたは複数のマルチ状態エンコーダが、パルス振幅変調通信リンク上の伝送のために前記伝送シンボルの各々を符号化する、請求項1に記載の方法。
- 第1の論理状態にある複数の入力データシンボルの1次ビットの比率に対応する第1の部分と前記第1の論理状態にある前記複数の入力データシンボルの2次ビットの比率に対応する第2の部分とを決定するための手段であって、前記第1の論理状態の2次ビットを伝送するためよりも、前記第1の論理状態の1次ビットを伝送するためにより多くの電力が必要とされる、手段と、
前記複数の入力データシンボルから伝送シンボルを生成するための手段であって、前記第2の部分が半分よりも大きく前記第1の部分よりも大きいとき、前記伝送シンボルの前記1次ビットは、前記複数の入力データシンボルの前記2次ビットから導出され、前記伝送シンボルの前記2次ビットは、前記複数の入力データシンボルの前記1次ビットから導出される、手段と、
通信リンク上の伝送のためにマルチレベル伝送シンボルとして前記伝送シンボルを符号化するように構成された1つまたは複数のマルチ状態エンコーダに前記伝送シンボルを提供するための手段と
を含む、装置。 - 前記複数の入力データシンボルから伝送シンボルを生成するための前記手段が、
前記第1の部分が半分よりも大きいとき、前記入力データシンボルの前記1次ビットを反転させることと、
前記第2の部分が半分よりも大きいとき、前記入力データシンボルの前記2次ビットを反転させることと
を行うように構成される、請求項13に記載の装置。 - 前記複数の入力データシンボルから伝送シンボルを生成するための前記手段が、
前記第1の部分が半分よりも大きいか、または前記第2の部分が半分よりも大きいときに前記伝送シンボルの前記1次ビットを反転させる
ように構成される、請求項13に記載の装置。 - 前記1次ビットおよび2次ビットがマルチビットデータシンボルのバイナリ符号化ビットであり、第2の論理状態のバイナリ符号化ビットを伝送するためよりも、前記第1の論理状態のバイナリ符号化ビットを伝送するためにより多くの電力が必要とされる、請求項13に記載の装置。
- 前記伝送シンボルの列を前記通信リンクのコネクタ上で伝送するための手段
をさらに含む、請求項13に記載の装置。 - 前記伝送シンボルを前記通信リンク上で並列に伝送するための手段
をさらに含む、請求項13に記載の装置。 - 前記伝送シンボルの前記1次ビットが前記入力データシンボルの前記2次ビットに対応するかどうか、および前記伝送シンボルの前記2次ビットが前記入力データシンボルの前記1次ビットに対応するかどうかを示すマルチレベル符号化インジケータ信号を得るために前記1つまたは複数のマルチ状態エンコーダのうちの1つに符号化インジケータ信号を提供するための手段
をさらに含む、請求項13に記載の装置。 - 前記マルチレベル符号化インジケータ信号および前記マルチレベル伝送シンボルを前記通信リンク上で1つの伝送クロックサイクルにおいて並列に伝送するための手段
をさらに含む、請求項19に記載の装置。 - 前記マルチレベル符号化インジケータ信号が、前記伝送シンボルの前記1次ビットが反転されるかどうかを示す、請求項19に記載の装置。
- 前記マルチレベル符号化インジケータ信号が、前記伝送シンボルの前記2次ビットが反転されるかどうかを示す、請求項19に記載の装置。
- 前記1つまたは複数のマルチ状態エンコーダが、少なくとも3つの電圧レベルまたは電流レベルのうちの1つとして前記伝送シンボルの各々を符号化するように構成される、請求項13に記載の装置。
- 前記1つまたは複数のマルチ状態エンコーダが、パルス振幅変調通信リンク上の伝送のために前記伝送シンボルの各々を符号化するように構成される、請求項13に記載の装置。
- パルス振幅変調通信リンク上の伝送のためにマルチレベル伝送シンボルとして伝送シンボルを符号化するように構成された1つまたは複数のマルチ状態エンコーダと、
処理回路とを含み、前記処理回路が、
第1の論理状態にある複数の入力データシンボルの1次ビットの比率に対応する第1の部分と前記第1の論理状態にある前記複数の入力データシンボルの2次ビットの比率に対応する第2の部分とを決定することであって、前記第1の論理状態の2次ビットを伝送するためよりも、前記第1の論理状態の1次ビットを伝送するためにより多くの電力が必要とされる、決定することと、
前記複数の入力データシンボルから伝送シンボルを生成することであって、前記第2の部分が半分よりも大きく前記第1の部分よりも大きいとき、前記伝送シンボルの前記1次ビットは、前記複数の入力データシンボルの前記2次ビットから導出され、前記伝送シンボルの前記2次ビットは、前記複数の入力データシンボルの前記1次ビットから導出される、生成することと、
前記伝送シンボルを前記1つまたは複数のマルチ状態エンコーダに提供することと
を行うように構成された、装置。 - 前記処理回路が、
前記第1の部分が半分よりも大きいとき、前記入力データシンボルの前記1次ビットを反転させることと、
前記第2の部分が半分よりも大きいとき、前記入力データシンボルの前記2次ビットを反転させることと
によって、前記複数の入力データシンボルから伝送シンボルを生成するように構成される、請求項25に記載の装置。 - 前記処理回路が、
前記第1の部分が半分よりも大きいか、または前記第2の部分が半分よりも大きいときに前記伝送シンボルの前記1次ビットを反転させること
によって、前記複数の入力データシンボルから伝送シンボルを生成するように構成される、請求項25に記載の装置。 - 前記1次ビットおよび2次ビットがマルチビットデータシンボルのバイナリ符号化ビットであり、第2の論理状態のバイナリ符号化ビットを伝送するためよりも、前記第1の論理状態のバイナリ符号化ビットを伝送するためにより多くの電力が必要とされる、請求項25に記載の装置。
- 前記処理回路が、
前記伝送シンボルの列を前記通信リンクのコネクタ上で伝送させる
ように構成される、請求項25に記載の装置。 - 前記処理回路が、
前記伝送シンボルを前記通信リンク上で並列に伝送させる
ように構成される、請求項25に記載の装置。 - 前記処理回路が、
前記伝送シンボルの前記1次ビットが前記入力データシンボルの前記2次ビットに対応するかどうか、および前記伝送シンボルの前記2次ビットが前記入力データシンボルの前記1次ビットに対応するかどうかを示すマルチレベル符号化インジケータ信号を得るために前記1つまたは複数のマルチ状態エンコーダのうちの1つに符号化インジケータ信号を提供する
ように構成される、請求項25に記載の装置。 - 前記処理回路が、
前記マルチレベル符号化インジケータ信号および前記マルチレベル伝送シンボルを前記通信リンク上で1つの伝送クロックサイクルにおいて並列に伝送させる
ように構成される、請求項31に記載の装置。 - 前記マルチレベル符号化インジケータ信号が、前記伝送シンボルの前記1次ビットが反転されるかどうかを示す、請求項31に記載の装置。
- 前記マルチレベル符号化インジケータ信号が、前記伝送シンボルの前記2次ビットが反転されるかどうかを示す、請求項31に記載の装置。
- 前記1つまたは複数のマルチ状態エンコーダが、少なくとも3つの電圧レベルまたは電流レベルのうちの1つとして前記伝送シンボルの各々を符号化する、請求項25に記載の装置。
- 前記1つまたは複数のマルチ状態エンコーダが、パルス振幅変調通信リンク上の伝送のために前記伝送シンボルの各々を符号化する、請求項25に記載の装置。
- 1つまたは複数の命令を有する非一時的プロセッサ可読記憶媒体であって、前記1つまたは複数の命令が、少なくとも1つの処理回路によって実行されたときに、前記少なくとも1つの処理回路に、
第1の論理状態にある複数の入力データシンボルの1次ビットの比率に対応する第1の部分と前記第1の論理状態にある前記複数の入力データシンボルの2次ビットの比率に対応する第2の部分とを決定することであって、前記第1の論理状態の2次ビットを伝送するためよりも、前記第1の論理状態の1次ビットを伝送するためにより多くの電力が必要とされる、決定することと、
前記複数の入力データシンボルから伝送シンボルを生成することであって、前記第2の部分が半分よりも大きく前記第1の部分よりも大きいとき、前記伝送シンボルの前記1次ビットは、前記複数の入力データシンボルの前記2次ビットから導出され、前記伝送シンボルの前記2次ビットは、前記複数の入力データシンボルの前記1次ビットから導出される、生成することと、
通信リンク上の伝送のためにマルチレベル伝送シンボルとして前記伝送シンボルを符号化するように構成された1つまたは複数のマルチ状態エンコーダに前記伝送シンボルを提供することと
を行わせる、非一時的プロセッサ可読記憶媒体。 - 前記命令が、前記少なくとも1つの処理回路に、
前記第1の部分が半分よりも大きいか、または前記第2の部分が半分よりも大きいときに前記伝送シンボルの前記1次ビットを反転させる、
請求項37に記載の非一時的プロセッサ可読記憶媒体。 - 前記命令が、前記少なくとも1つの処理回路に、
前記伝送シンボルの前記1次ビットが前記入力データシンボルの前記2次ビットに対応するかどうか、および前記伝送シンボルの前記2次ビットが前記入力データシンボルの前記1次ビットに対応するかどうかを示すマルチレベル符号化インジケータ信号を得るために前記1つまたは複数のマルチ状態エンコーダのうちの1つに符号化インジケータ信号を提供させる、
請求項37に記載の非一時的プロセッサ可読記憶媒体。 - 前記マルチレベル符号化インジケータ信号が、前記伝送シンボルの前記1次ビットが反転されるかどうか、および前記伝送シンボルの前記2次ビットが反転されるかどうかを示す、請求項39に記載の非一時的プロセッサ可読記憶媒体。
- 複数の制御信号を提供するために通信リンクから受け取ったマルチレベル符号化インジケータ信号を復号回路を介して復号するステップと、
前記複数の制御信号のうちの第1の制御信号に基づいて前記通信リンクから受け取った1つまたは複数の信号から復号されたデータシンボルの1次ビットを前記復号回路を介して選択的に反転させるステップと、
前記複数の制御信号のうちの第2の制御信号に基づいて前記データシンボルの2次ビットを前記復号回路を介して選択的に反転させるステップと、
前記複数の制御信号のうちの第3の制御信号に基づいて前記1次ビットと前記2次ビットとを交換回路を介して選択的に交換するステップと
を含む、デバイスによって実行される方法であって、
第2の論理状態よりも、第1の論理状態の前記1次ビットまたは前記2次ビットを伝送するためにより多くの電力が必要とされる、
方法。 - 前記1次ビットと前記2次ビットとを交換するステップが、
出力シンボルの2次ビットとして前記1つまたは複数の信号から復号された各シンボルの前記1次ビットのバージョンを提供することと、
前記出力シンボルの1次ビットとして前記1つまたは複数の信号から復号された各シンボルの前記2次ビットのバージョンを提供することと
を含む、請求項41に記載の方法。 - 前記通信リンクから受け取った前記符号化インジケータ信号および前記1つまたは複数の信号が、少なくとも3つのレベルを有するパルス振幅変調信号を含む、請求項41に記載の方法。
- 前記第1の論理状態および前記第2の論理状態が、異なるブール論理レベルに対応する、請求項41に記載の方法。
- 通信リンクから受け取ったマルチレベル符号化インジケータ信号を復号し、前記符号化インジケータ信号から抽出される複数の制御信号を提供するように構成されたマルチ状態デコーダと、
処理回路とを含み、前記処理回路が、
前記複数の制御信号のうちの第1の制御信号に基づいて前記通信リンクから受け取った1つまたは複数の信号から復号されたデータシンボルの1次ビットを選択的に反転させることと、
前記複数の制御信号のうちの第2の制御信号に基づいて前記データシンボルの2次ビットを選択的に反転させることと、
前記複数の制御信号のうちの第3の制御信号に基づいて前記1次ビットと前記2次ビットとを選択的に交換することと
を行うように構成され、
第2の論理状態よりも、第1の論理状態の前記1次ビットまたは前記2次ビットを伝送するためにより多くの電力が必要とされる、
装置。 - 前記処理回路が、
出力シンボルの2次ビットとして前記1つまたは複数の信号から復号された各シンボルの1次ビットのバージョンを提供することと、
前記出力シンボルの1次ビットとして前記1つまたは複数の信号から復号された各シンボルの2次ビットのバージョンを提供することと
によって前記1次ビットと前記2次ビットとを交換するように構成される、請求項45に記載の装置。 - 前記処理回路が、
出力シンボルの2次ビットとして前記1つまたは複数の信号から復号された各シンボルの前記1次ビットのバージョンを提供することと、
前記出力シンボルの1次ビットとして前記1つまたは複数の信号から復号された各シンボルの前記2次ビットのバージョンを提供することと
によって前記1次ビットと前記2次ビットとを交換するように構成される、請求項45に記載の装置。 - 前記通信リンクから受け取った前記符号化インジケータ信号および前記1つまたは複数の信号が、少なくとも3つのレベルを有するパルス振幅変調信号を含む、請求項45に記載の装置。
- 前記第1の論理状態および前記第2の論理状態が、異なるブール論理レベルに対応する、請求項45に記載の装置。
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