CN105765930A - 用于降低信令功率的方法和装置 - Google Patents

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Abstract

描述了降低多电平编码通信链路所消耗的功率的***、方法以及装置。在一个示例中，4电平脉冲振幅调制编码传输的不同逻辑状态比其他逻辑状态消耗更多功率。多位数据码元中处于第一逻辑状态的主位的部分可以确定在传输之前主位是否被反相。多位数据码元中处于第一逻辑状态的次位的部分可以确定在传输之前次位是否被反相。如果处于第一逻辑状态的次位比处于第一逻辑状态的主位更多，则主位可与次位交换。

Description

用于降低信令功率的方法和装置
相关申请的交叉引用
本申请要求于2013年11月25日向美国专利商标局提交的美国非临时专利申请No.14/089,683的优先权和权益，其全部内容通过援引纳入于此。
背景技术
领域
本公开一般涉及高速数据通信接口，尤其涉及脉冲振幅调制编码的数据通信链路。
背景
移动设备(诸如蜂窝电话)的制造商可以在一个或多个集成电路(IC)设备和/或一个或多个电路板中部署各种电子组件。这些电子组件可包括处理设备、存储设备、通信收发机、显示器驱动器以及类似组件。在一个示例中，可以在印刷电路板(PCB)上提供处理设备，并且该处理设备可以与在同一PCB上和/或在不同PCB上的一个或多个存储器设备通信。处理器可以使用支持数据和控制信号的单向和双向通道的高速通信链路与存储器设备通信。
在多线接口中，与通信链路相关联的功耗相对于移动无线设备中可用的功率预算而言可能是很大的。在某种程度上，通信链路所消耗的功率可通过总线宽度、用于在传输线上传送数据的驱动器类型、传输线的几何形状和结构、编码格式、切换频率、逻辑状态(这可由编码方案的电压和电流电平来定义)等等中的一者或多者来确定。
概述
本文公开的各实施例提供了可降低数据通信链路中的功耗的***、方法以及装置。功耗可通过限制多位数据码元的主位和次位中高功率编码状态的出现数量来被降低。主位可以是多位数据码元中的位，它具有比该多位数据码元中的其他位的信令状态汲取更多功率的一个或多个信令状态，且次位可以是该多位数据码元中的另一位，它具有比该多位数据码元中的除主位以外的其余位汲取更多功率的信令状态。在一些示例中，主位可以是多位数据码元的最高有效位(MSB)或最低有效位(LSB)，且多位数据码元的次位可以是与多位数据码元相关联的多个位中的任一位(主位除外)。
在本公开的一方面，一种用于数据通信的方法，包括：确定与多个输入数据码元的处于第一逻辑状态的主位部分相对应的第一部分以及与多个输入数据码元的处于第一逻辑状态的次位部分相对应的第二部分；根据该多个输入数据码元来生成传输码元；以及将传输码元提供给配置成将传输码元编码成多电平传输码元以供在通信链路上传输的一个或多个多状态编码器。与传送处于第一逻辑状态的次位相比，传送处于第一逻辑状态的主位可需要更多功率。在第二部分大于一半且大于第一部分时，可从多个输入数据码元的次位导出传输码元的主位且从多个输入数据码元的主位导出传输码元的次位。
在本公开的一方面，根据多个输入数据码元来生成传输码元包括：在第一部分大于一半时将输入数据码元的主位反相；以及在第二部分大于一半时将输入数据码元的次位反相。
在本公开的一方面，根据多个输入数据码元来生成传输码元包括：在第一部分大于一半或第二部分大于一半时将传输码元的主位反相。
在本公开的一方面，主位和次位是多位数据码元的二进制编码的位，并且其中与传送处于第二逻辑状态的二进制编码的位相比，传送处于第一逻辑状态的二进制编码的位可需要更多功率。
在本公开的一方面，传输码元序列可以在通信链路的连接器上传送。各传输码元可以在通信链路上并行地传送。
在本公开的一方面，编码指示符信号可被提供给一个或多个多状态编码器之一以获得指示传输码元的主位是否与输入数据码元的次位相对应以及传输码元的次位是否与输入数据码元的主位相对应的多电平编码指示符信号。多电平编码指示符信号和多电平传输码元可在通信链路上在一个传送时钟循环中并行地传送。多电平编码指示符信号可以指示传输码元的主位是否被反相。多电平编码指示符信号可以指示传输码元的次位是否被反相。一个或多个多状态编码器可将传输码元中的每一者编码成至少三个电压或电流电平之一。一个或多个多状态编码器可编码传输码元中的每一者以供在脉冲振幅调制通信链路上传输。
在本公开的一方面，一种设备包括用于确定多个多位数据码元的处于第一逻辑状态的主位部分的装置；以及用于将传输码元提供给多状态编码器的装置。与处于第二逻辑状态的主位相比，传送处于第一逻辑状态的主位可需要更多功率。与传送处于任何逻辑状态的次位相比，传送处于第一逻辑状态的主位可需要更多功率。在主位部分大于一半时，每一传输码元可包括多个多位数据码元中的对应一个多位数据码元的主位的经反相版本。多状态编码器可被配置成将多个多位数据码元中的每一者编码成通信链路上的至少三个电压或电流电平之一。
在本公开的一方面，一种装置包括：多状态编码器，其被配置成将多个多位数据码元中的每一者编码成通信链路上的至少三个电压或电流电平之一；多个多状态发射机电路，其被配置成从多状态编码器接收传输码元集合；以及处理电路。该处理电路可被配置成：确定多个多位数据码元的处于第一逻辑状态的主位部分；以及将传输码元提供给多状态编码器。与处于第二逻辑状态的主位相比，传送处于第一逻辑状态的主位可需要更多功率。与传送处于任何逻辑状态的次位相比，传送处于第一逻辑状态的主位可需要更多功率。在主位部分大于一半时，每一传输码元可包括多个多位数据码元中的对应一个多位数据码元的主位的经反相版本。
在本公开的一方面，一种处理器可读存储介质具有一个或多个指令。该指令可由一个或多个处理电路执行并且可使得该一个或多个处理电路：确定多个多位数据码元的处于第一逻辑状态的主位部分；以及将传输码元提供给多状态编码器。与处于第二逻辑状态的主位相比，传送处于第一逻辑状态的主位可需要更多功率。与传送处于任何逻辑状态的次位相比，传送处于第一逻辑状态的主位可需要更多功率。在主位部分大于一半时，每一传输码元可包括多个多位数据码元中的对应一个多位数据码元的主位的经反相版本。多状态编码器可被配置成将多个多位数据码元中的每一者编码成通信链路上的至少三个电压或电流电平之一。
在本公开的一方面中，一种方法包括：解码从通信链路接收到的多电平编码指示符信号以提供多个控制信号；基于多个控制信号中的第一控制信号来选择性地将从接收自通信链路的一个或多个信号解码的数据码元的主位反相；基于多个控制信号中的第二控制信号来选择性地将数据码元的次位反相；以及基于多个控制信号中的第三控制信号来选择性地交换主位和次位。与处于第二逻辑状态相比，传送处于第一逻辑状态的主位或次位可需要更多功率。
在本公开的一方面，一种设备包括：用于确定与多个输入数据码元的处于第一逻辑状态的主位部分相对应的第一部分以及与多个输入数据码元的处于第一逻辑状态的次位部分相对应的第二部分的装置；用于根据多个输入数据码元来生成传输码元的装置；以及用于将传输码元提供给配置成将传输码元编码成多电平传输码元以供在通信链路上传输的一个或多个多状态编码器的装置。与传送处于第一逻辑状态的次位相比，传送处于第一逻辑状态的主位可需要更多功率。在第二部分大于一半且大于第一部分时，可从多个输入数据码元的次位导出传输码元的主位且从多个输入数据码元的主位导出传输码元的次位。
在本公开的一方面，可通过以下操作来根据多个输入数据码元生成传输码元：在第一部分大于一半时将输入数据码元的主位反相；以及在第二部分大于一半时将输入数据码元的次位反相。在一个示例中，在第一部分大于一半或第二部分大于一半时，可以通过将传输码元的主位反相来根据多个输入数据码元生成传输码元。
在本公开的一方面，一种装置包括：多状态解码器，其被配置成解码从通信链路接收到的多电平编码指示符信号并提供从编码指示符信号提取出的多个控制信号；以及处理电路。该处理电路可被配置成：确定与多个输入数据码元的处于第一逻辑状态的主位部分相对应的第一部分以及与多个输入数据码元的处于第一逻辑状态的次位部分相对应的第二部分；根据多个输入数据码元来生成传输码元；以及将传输码元提供给配置成将传输码元编码成多电平传输码元以供在通信链路上传输的一个或多个多状态编码器。与传送处于第一逻辑状态的次位相比，传送处于第一逻辑状态的主位可需要更多功率。在第二部分大于一半且大于第一部分时，可从多个输入数据码元的次位导出传输码元的主位且从多个输入数据码元的主位导出传输码元的次位。
在本公开的一方面，可通过以下操作来根据多个输入数据码元生成传输码元：在第一部分大于一半时将输入数据码元的主位反相；以及在第二部分大于一半时将输入数据码元的次位反相。在一个示例中，在第一部分大于一半或第二部分大于一半时，可以通过将传输码元的主位反相来根据多个输入数据码元生成传输码元。
在本公开的一方面，一种处理器可读存储介质具有或维持一个或多个指令。该一个或多个指令可由至少一个处理电路来执行。该一个或多个指令可以使至少一个处理电路：确定与多个输入数据码元的处于第一逻辑状态的主位部分相对应的第一部分以及与多个输入数据码元的处于第一逻辑状态的次位部分相对应的第二部分；根据多个输入数据码元来生成传输码元；以及将传输码元提供给配置成将传输码元编码成多电平传输码元以供在通信链路上传输的一个或多个多状态编码器。与传送处于第一逻辑状态的次位相比，传送处于第一逻辑状态的主位可需要更多功率。在第二部分大于一半且大于第一部分时，可从多个输入数据码元的次位导出传输码元的主位且从多个输入数据码元的主位导出传输码元的次位。
在本公开的一方面，可通过以下操作来根据多个输入数据码元生成传输码元：在第一部分大于一半时将输入数据码元的主位反相；以及在第二部分大于一半时将输入数据码元的次位反相。在一个示例中，在第一部分大于一半或第二部分大于一半时，可以通过将传输码元的主位反相来根据多个输入数据码元生成传输码元。
附图简述
图1描绘了在各IC设备之间采用数据链路的装置，该数据链路根据多个可用标准之一来选择性地操作。
图2解说了用于在IC设备之间采用数据链路的装置的简化***架构。
图3解说了根据本文公开的某些方面的通信链路的示例。
图4解说了根据本文公开的某些方面的数据反相编码通信链路中的定时和编码。
图5解说了用于多电平线驱动器的模型电路。
图6解说了根据本文公开的某些方面的配置成实现数据反相的编码器和解码器的第一简化示例。
图7解说了根据本文公开的某些方面的配置成实现数据反相的编码器和解码器的第二简化示例。
图8是解说在使用数据反相方案时对编码指示符信号的多电平编码的状态图。
图9解说了配置成执行数据反相和位交换的组合的编码器的示例。
图10是解说多电平数据反相编码与位交换的流程图。
图11是解说在使用数据反相和位交换方案时对编码指示符信号的多电平编码的状态图。
图12解说配置成接收具有位交换的多电平数据反相编码信号的解码器的示例。
图13解说了根据本文公开的某些方面的数据反相编码通信链路中的定时和编码。
图14是解说使用本文公开的某些编码方案来获得的电流消耗降低的图表。
图15是解说使用本文公开的不同编码方案来获得的电流消耗降低的差异的图表。
图16是解说根据本发明的某些方面的由编码器执行的数据通信方法的流程图。
图17解说配置成使用数据反相和位交换的组合来编码数据的装置。
图18是解说根据本发明的某些方面的由数据反相解码器执行的数据通信方法的流程图。
图19解说配置成对使用数据反相和位交换的组合来编码的多电平信号进行解码的装置。
详细描述
现在参照附图描述各个方面。在以下描述中，出于解释目的阐述了众多具体细节以提供对一个或更多个方面的透彻理解。但是显然的是，没有这些具体细节也可实践此(诸)方面。
如本申请中所使用的，术语“组件”、“模块”、“***”及类似术语旨在包括计算机相关实体，诸如但并不限于硬件、固件、硬件与软件的组合、软件、或执行中的软件。例如，组件可以是但不限于是，在处理器上运行的进程、处理器、对象、可执行件、执行的线程、程序和/或计算机。作为解说，在计算设备上运行的应用和该计算设备两者皆可以是组件。一个或多个组件可驻留在进程和/或执行的线程内，且组件可以本地化在一台计算机上和/或分布在两台或更多台计算机之间。此外，这些组件能从其上存储着各种数据结构的各种计算机可读介质来执行。这些组件可藉由本地和/或远程进程来通信，诸如根据具有一个或多个数据分组的信号来通信，这样的数据分组诸如是来自藉由该信号与本地***、分布式***中另一组件交互的、和/或跨诸如因特网之类的网络与其他***交互的一个组件的数据。
此外，术语“或”旨在表示“包含性或”而非“排他性或”。即，除非另外指明或从上下文能清楚地看出，否则短语“X采用A或B”旨在表示任何自然的可兼排列。即，短语“X采用A或B”得到以下任何实例的满足：X采用A；X采用B；或X采用A和B两者。另外，本申请和所附权利要求书中所使用的冠词“一”和“某”一般应当被解释成表示“一个或多个”，除非另外声明或者可从上下文中清楚看出是指单数形式。
本发明的某些方面可适用于被部署在电子设备之间的通信链路，这些电子设备可包括装置(诸如电话、移动计算设备、电器、汽车电子设备、航空电子***等)的子组件。图1描绘了可采用IC设备之间的通信链路的装置。在一个示例中，装置100可包括无线通信设备，该无线通信设备通过RF收发机与无线电接入网(RAN)、核心接入网、因特网和/或另一网络通信。装置100可包括可操作地耦合至处理电路102的通信收发机106。处理电路102可包括一个或多个IC设备，诸如专用IC(ASIC)108。ASIC108可包括一个或多个处理设备、逻辑电路等等。处理电路102可包括和/或耦合至处理器可读存储(诸如存储器112)，该处理器可读存储可维护可由处理电路102执行的指令和数据。处理电路102可由操作***以及应用编程接口(API)110层中的一者或多者来控制，该API110层支持并允许执行驻留在存储介质(诸如无线设备的存储器设备112)中的软件模块。存储器设备112可包括只读存储器(ROM)或随机存取存储器(RAM)、电可擦除可编程ROM(EEPROM)、闪存卡、或可以在处理***和计算平台中使用的任何存储器设备。处理电路102可包括或访问本地数据库114，该本地数据库114可维护用于配置和操作该装置100的操作参数和其它信息。本地数据库114可使用数据库模块、闪存、磁介质、EEPROM、光学介质、磁带、软盘或硬盘等中的一者或多者来实现。处理电路也可以可操作地耦合至外部设备，诸如天线122、显示器124、操作者控件(诸如按钮128和/或按键板126)、以及其他组件。
装置100内的各设备可使用包括数个导体的通信链路来互连。通信链路可包括电缆、半导体封装内的导线、IC上的金属化、以及PCB或芯片载体上的迹线中的一者或多者。在一些实例中，数据可使用多电平信令来被编码在通信链路上，使得数据或控制信息的多个位可以在单个脉冲或通信时钟循环中传送。例如，脉冲振幅调制(PAM)可被用来连接各存储器设备，诸如双数据率同步动态随机存取存储器(DDRSDRAM)以及其他设备或电路。PAM的示例包括2电平PAM(2-PAM)、4电平PAM(4-PAM)以及8电平PAM(8-PAM)，其中电平数指示可供用于编码数据或控制信息的电压或电流电平的数量。
图2是解说装置的某些方面的框图200，该装置诸如是无线移动设备、移动电话、移动计算***、无线电话、笔记本计算机、平板计算设备、媒体播放器、游戏设备等。装置200可包括通过通信链路220交换数据和控制信息的多个IC设备202和230。通信链路220可被用于连接彼此位置紧邻或者物理上位于装置200的不同部分中的两个或更多个IC设备202和230。在一个示例中，通信链路220可设在承载IC设备202和230的芯片载体、基板或电路板上。IC设备202、203可以是ASIC、处理设备、存储设备(诸如动态随机存取存储器(DRAM))、收发机、接口控制器或者这些或其他设备的某一组合。在另一示例中，第一IC设备202可位于折叠式电话的键盘部分中，而第二IC设备230可位于折叠式电话的显示器部分中。在另一示例中，通信链路220的一部分可包括电缆或光学连接。
通信链路220可包括多个单独的数据链路222、224和226。一个通信链路226可包括双向连接器，并且可以工作在时分、半双工、全双工、或其它模式下。一个或多个通信链路222和224可包括单向连接器。通信链路220可以是非对称配置的，由此在一个方向上和/或在不同IC设备202、230之间提供较高带宽。在一个示例中，两个设备之间的第一通信链路222可被称为前向链路222，而两个设备之间的第二通信链路224可被称为反向链路224。在另一示例中，第一IC设备202可以被指定为主机、管理器、主设备(master)和/或发射机，而一个或多个其它IC设备230可以被指定为客户机、从设备(slave)和/或接收机，即便IC设备202和230两者都被配置成在通信链路222上进行传送和接收。
IC设备202和230可各自包括通用处理器或其他处理和/或计算电路或设备206、236或者与其协作，通用处理器或其他处理和/或计算电路或设备206、236被适配成与各种电路和模块协作以执行本文所公开的某些功能。IC设备202、230可执行不同功能和/或支持装置200的不同操作方面。多个IC设备(包括设备202和230)可包括调制解调器、收发机、显示控制器、用户接口设备、存储器设备、处理设备，等等。在一个示例中，第一IC设备202可执行装置200的核心功能，包括维护通过无线收发机204和天线214的无线通信，而第二IC设备230可支持管理或操作显示器控制器232的用户接口，并且可使用相机控制器234来控制相机或视频输入设备的操作。IC设备202和230中的一者或多者所支持的其它特征可包括键盘、语音识别组件、以及其它输入或输出设备。显示器控制器232可包括支持显示器(诸如液晶显示器(LCD)面板、触摸屏显示器、指示器等)的电路和软件驱动器存储介质208和238可包括瞬态和/或非瞬态存储设备，其被适配成维护由相应处理器206和236和/或IC设备202和230的其它组件所使用的指令和数据。存储介质208和238可包括DRAM设备和被提供作为IC设备之一和/或在IC设备202、230外部并使用通信链路220连接的其他设备，或与其协作。
每个处理器206、236与相对应的内部、外部和/或位于一处的存储介质208和238以及其它模块和电路之间的通信可由总线212、242来促成。每个处理器206、236与其相应的外部存储介质208和238以及其它模块和电路之间的通信可由一条或多条通信链路222、224、226来促成。本文公开的某些方面适用于总线212、242以及通信链路220两者。通信链路220和/或总线212、242可***作用于根据行业或其它标准在第一IC设备202和第二IC设备230之间传达控制、命令以及其它信息。行业标准可以是因应用而异的。
根据本文公开的某些方面，数据反相(DI)编码技术可被用来在涉及n位数据的并行传输的二进制信令拓扑中节省功率。在一个示例中，DI编码可被应用以降低4-PAM二进制信令拓扑中所传送的非零多位码元(‘11’、‘10’或‘01’)的数量。在一些情况下，诸如在接地参考、终端、单端图像数据链路中，数据反相可被限于其中主位被设置成逻辑‘1’的码元(例如，在主位是MSB时为‘11’或‘10’，以在主位控制较高电平的电流或电压时在最小硬件复杂度情况下优化功率节省)。
主位可以是多位码元的具有一个或多个信令状态的位，该位的该一个或多个信令状态比该多位码元的其他位的对应信令状态汲取更多功率。在一些示例中，主位可以是多位码元的MSB或LSB。在主位是MSB时，次位可以是LSB。在主位是LSB时，次位可以是MSB。次位可以是多位码元中的另一位。在一些情况下，次位可以具有比多位码元中的其他剩余位(即，除主位以外)中的对应信令状态汲取更多功率的信令状态。
图3解说可以使用DI方案(诸如数据反相-直流方案)来实现以限制与通信链路300相关联的功耗的通信***300的一般示例的示意框图。DI可以通过降低“1”或“0”出现在所传送的数据中的概率来限制功耗。在通信***300中，编码器304可被配置成监视n位并行输入数据302a-302n。在数据位302a-302n的一半以上具有不合需要的值时，编码器304可以在传送之前将输入数据302a-302n反相。不合需要的值可以是比其他值造成更大电流的值。例如，每一数据位302a-302n中的不合需要的值可以是逻辑‘0’，如果逻辑‘0’造成电流流动而逻辑‘1’不造成电流流动的话。每一数据位302a-302n中的不合需要的值可以是该位中的逻辑‘1’，如果逻辑‘1’造成电流流动而逻辑‘0’不造成电流流动的话。在本文描述的某些示例中，逻辑‘1’将被假定为造成电流流动而逻辑‘0’造成较少电流流动或不造成电流流动。
编码指示符314(也可被称为反相标志或DI信号)可通过使用线驱动器308驱动物理总线310的一个连接器来被传送给解码器312。编码指示符314可指示通过线驱动器306a-306n和总线310传送到解码器312的并行数据何时包括已被编码器304反相的一个或多个数据元素。解码器312可通过将从总线310接收到的任何被反相的数据元素进行再反相来对编码指示符作出响应。在一个示例方面，编码指示符314可以与具有8位宽度(即，一字节)的传输数据302a-302n相关联，且在8位传输数据302a-302n中的至少5位被确定为具有不合需要的值的情况下编码指示符314被设置。编码器可被配置成将传输数据302a-302n反相，且解码器312可被配置成在编码指示符314被设置时将从总线310接收到的数据316反相。解码器312反转由编码器304执行的任何反相，并由此产生作为编码器304的输入302a-302n的真实副本和/或表示的输出318a-318n。在一些示例中，确定编码器304是否应当将输入数据302a-302n反相可包括考虑与编码器304的输入302a-302n并行地传送的16、32、或64位字中的一个或多个其他字节。在一些情况下，总线宽度可以窄至两个并行位或单条线。
图4是解说图3的通信链路300的操作的某些方面的时序图400。该时序图涉及其中在时钟循环序列中传送的八个字节(编号n到n+7)序列被编码器304接收作为原始数据402以通过通信链路300传输的示例。每一字节包括8位，在时序图400中编号为0-7。编码器304可以检查每一字节以确定是否应当为该字节执行反相。在该示例中，通过数据通信总线310的数据线发送的每一逻辑‘1’与每一逻辑‘0’相比关联于更大功耗。解码器304可以将包括被设置成逻辑‘1’状态的5个或更多个位的任何字节反相。在这一方案下，原始数据402中的第二字节404在无需反相的情况下传送，而第四字节406在传输之前被反相。如在DI数据412中所示，序列414中的第二字节无变化，而第四字节416在被编码器304处理之后被反相。DI数据412的反相状态在与DI数据412并行地传送的DI信号410(即，编码指示符314)中反映。因而，DI信号410在传送第二字节414的时隙424中处于逻辑‘0’，且在传送第四字节416的时隙426中处于逻辑‘1’。
DI编码方案的有效性可通过计算总线310的各数据线上的逻辑状态‘1’的总数408来评价。在原始数据402的8个字节中，总共出现31个逻辑‘1’状态，而在反相之后，DI数据412中总共出现17个逻辑‘1’状态。然而，功耗节省被DI信号410中传输的逻辑‘1’总数所抵消。在该示例中，5个逻辑‘1’在DI信号410中传送且通过传送DI数据412所获得的逻辑状态‘1’的减少是9个所传送的状态，其被计算为原始数据402中的逻辑‘1’的数量与DI数据412和DI信号410中的逻辑‘1’的组合数量之差。功耗的降低可具有与所传送的逻辑‘1’的数量的直接关系。然而，在一些数据编码方案中，某些位相比于其他位可与更大的功率电平相关联，且DI编码方案的变型可以在硬件复杂度有限增加的情况下产生显著的功率降低。
根据本文公开的某些方面，经修改的DI编码方案可以与多电平数据编码一起使用。图5包括解说用于多电平线驱动器502的模型电路500的示图，且还包括解说可供用于在一个对应的多电平数据编码方案中编码数据的四个电压状态522、524、526及528的图表514。发射机侧线驱动器502可被适配成驱动终端多电平4-PAM通信链路中的传输线510。驱动器电路502可由编码器(例如，图3的编码器304)控制以通过配置一对开关508来产生四个电压状态522、524、526及528中的每一者。
数据可被编码成两个位，每一位控制两个开关504、506中的一者的状态。在一个示例中，每一开关504、506在其控制位被设置成逻辑‘1’时可以处于打开状态，且在其控制位被设置成逻辑‘0’时处于闭合状态。在另一示例中，每一开关504、506在其控制位被设置成逻辑‘1’时可以处于闭合状态，且在其控制位被设置成逻辑‘0’时处于打开状态。在闭合状态中，每一开关504、506允许电流从相关联的电流源514、516流过传输线510和终端电阻512。第一电流源504产生比第二电流源506更小的电流。一个开关506可由主位控制，因为在闭合时它使得比在另一次位开关504闭合时所造成的电流电平更大的电流电平(从第二电流源516)流过传输线510。传输线510和终端电阻512中的电流确定接收机处的收到信号518的电压电平。
在所描绘的示例中，第一电流源514在连接到负载阻抗时可以提供或接收一个单位的电流，而第二电流源516在连接到负载阻抗时可以提供或接收两个单位的电流。与单位电流相对应的安培数可由应用来确定。开关508可以在四个电流电平(包括0单位、1单位、2单位以及3单位)之间进行选择。出于本说明书的目的，第一电流源514可被用来编码多位数据码元的次位，而第二电流源516可被用来编码多位数据码元的主位。在一些情况下，多状态信号中的电压差或电流电平可能不是均匀的。换言之，电流源可能不是被二进制加权的或是彼此的确切倍数。
负载阻抗可包括传输线510与终端电阻512的组合电阻，其中终端电阻可包括连接在可传导由第一电流源504和第二电流源506提供的电流的线的接收端处的电阻器。接收机处的输出信号514的电压(Vout)可被确定为终端电阻器中流过的电流(Istate)与该终端电阻器的电阻(Rterm)的乘积。
将明白，在4-PAM配置中，通信链路在每一信号电平522、524、526以及528处消耗不同功率量。在其中终端电阻512耗散由驱动器电路502所消耗的功率的全部或基本上全部的简单情形中，每一状态的功率可被计算为(Istate)2x(Rterm)。名义上，对于0状态2位数据码元而言没有消耗功率，且由通信链路消耗的功率随电流增加，因为与2位数据码元的主位和次位相关联的电流被跨终端电阻512求和以产生适当的信号电平。相应地，与2位数据码元的次位相比，可从将2位数据码元的主位反相中获得显著更大的功率降低。
图6是解说配置成实现DI的4-PAM编码器604的简化示例的示意框图600。编码器604接收具有次位602a和主位602b的2位码元602，并通过并行总线614的一个连接器向接收机传送四电平输出信号606。接收机可包括接收并解码编码器604的输出606以产生多位码元618作为输出的4-PAM解码器。
编码器604可被配置成实现经修改的DI方案，其中少于全部输入经受反相。在图6的简化示例中，包括次位602a和主位602b的一对位在数据码元602中接收，但只由主位602b被考虑用于反相。接收逻辑620确定主位602b的状态并确定主位602b是否应当被反相以用于传输。如果主位602b被反相，则编码指示符608被设置且传送给接收机，通常作为分开的信号。在一些示例中，在确定主位602b是否要被反相时，反相逻辑620可以考虑输入码元602中的两个位602a和602b的状态。在简单示例中，主位602b反相在主位602b处于逻辑‘1’状态时发生，而不管一个或多个较低有效位的状态。在一些实例中，功耗可被降低且电路被简化，因为编码指示符608可作为2电平信号来传送。在另一示例中，两个或更多个位的状态可被考虑，包括在输入码元602包含两个以上位时或在传送多个码元时。4-PAM通信链路呈现当前公开的DI技术的相对简单的示例。然而，图6中所示的原理可被应用于更复杂的编码方案，包括将DI应用于4-PAM2位数据码元中的主位602和次位604、8-PAM3位数据码元以及其他更高状态编码方案中的一个或多个位、以及多线4-PAM或8-PAM***的方案。
图7是解说使用经修改的DI编码方案的通信***700的示例的示意框图。编码器704被配置成使用第一4电平编码器/线驱动器708将2位输入码元702编码在4-PAM多电平信号718中。DI可被实现在输入码元的主位702b和次位702a中的一者或两者上。主DI编码电路704b可以处置输入码元702的主位702b，而次DI编码电路704a被配置成处置输入码元702的次位702a。DI编码电路704a和704b产生一对编码指示符706a和706b，这可被称为2位编码指示符。编码指示符706a和706b被提供给产生表示该对编码指示符706a和706b的多电平编码指示符信号716的第二4电平编码器/线驱动器710。第二4电平编码器/线驱动器710可以与第一4电平编码器/线驱动器708是相同类型的。
多电平编码指示符信号716可以将次位编码指示符706a和主位编码指示符706b编码在四个电压状态800、802、804以及806中，如图8所示。在一个示例中，次位编码指示符706a被提供作为由4状态编码器/线驱动器710所编码的码元的次位，而主位编码指示符706b被提供作为由4状态编码器/线驱动器710所编码的码元的主位。在该示例中，所传送的编码指示符信号716在没有位被反相时可以处于‘00’状态800，在只有输入码元702的次位702a被反相时处于‘01’状态802，在只有输入码元702的主位702b被反相时处于‘10’状态804，以及在输入码元702的主位702b和次位702a两者均被反相时处于‘11’状态806。
基于所传送的数据的类型和/或可影响输入码元702的次位702a和主位702b中的‘1’或‘0’的出现频率的数据特性，其他编码指示符编码方案可被使用。
对于4-PAM信号，在DI被应用于主位时，8位并行总线的平均功耗可降低超过21.1％。在DI与2位数据码元中的主位和次位两者一起使用时，8为并行总线的功耗降低可降低29.1％以上。在一些配置中，简单的二进制数据编码指示符可被用于主位反相。在一些实例中，折中被应用以平衡在使用多电平信令时接收机可能经历的增加的功耗。例如，接收机功耗在4-PAM拓扑中可增加因子50％，但接收机只消耗总体信令功率的很小一部分。
根据本文公开的某些方面，与通信链路相关联的信令功率可通过在编码期间选择性地交换主位和次位来进一步降低。图9解说了根据图10的流程图1000所解说的过程的其中各模块和/或电路900被配置成执行数据反相和位交换的组合(DI+BS)的示例。在一个示例中，具有宽度W的总线被配置成携带使用4-PAM编码的数据。该数据被提供作为要在单个传送时钟循环中传送的多位输入码元集合902。对码元集合的总线位分配可根据应用和/或要传送的数据的特性来选择。在一个示例中，分配是顺序地进行的，使得第一码元包括总线的两个最低有效位，第二码元包括下两个最低有效位，以此类推。
使用第一求和电路或模块904对将要为每一码元集合传送的主位902b中的逻辑‘1’的数量求和1002。使用第二求和电路或模块906对将要为每一码元集合传送的次位902a中的逻辑‘1’的数量求和1004。电路900可包括将第一求和电路或模块904的输出(它可以表示被设置为逻辑‘1’的主位902b的数量)与第二求和电路或模块906的输出(它可以表示被设置为逻辑‘1’的次位902a的数量)进行比较1006的第一逻辑或数学比较器908。
如果第一比较器908的输出指示逻辑‘1’主位902b的总和超过逻辑‘1’次位902a的总和，或者由第二比较器模块或电路910确定1008处于逻辑‘1’状态的次位902a的部分不大于一半(即，逻辑‘1’次位902a的总和不大于总线带宽的一半(W/2))，则DI编码过程被执行1020而无需交换主位902b和次位902a。
如果第一比较器908的输出指示逻辑‘1’主位902b的总和小于逻辑‘1’次位902a的总和且处于逻辑‘1’状态的次位902a的部分大于一半，则输入次位902a被反相1010并被提供作为输出主位930b，同时输入主位902b被提供作为输出次位930a，其中编码指示码元(EISym)932的主位932b被编码为设置成逻辑‘1’以指示发生了交换的编码指示符信号。在一个示例中，这一交换使用由逻辑门922控制的复用器924、926来实施，逻辑门922将第一比较器908和第二比较器910的结果相组合以获得交换信号928，交换信号928也用作EISym932的主位932b。输入次位902a的选择性反相可以使用由交换信号928控制的复用器918来实现，该交换信号928在输入次位902a与由反相器920提供的输入次位902a的反相版本之间进行选择。
在输出主位930b与经反相的输入次位902a相对应时(即，在指示了交换时)，可基于被设置为逻辑‘1’的输入主位902b的数量(如由第三比较器电路或模块912的输出所指示的)来确定1012是否要将输入主位902a反相。如果输入主位902b的部分大于一半，则输入主位902b被反相1010且提供作为输出次位930a，并且EISym932的次位932a被设置。如果输入主位902b的部分不大于一半，则输入主位902b在无需反相的情况下被提供作为输出次位930a，并且EISym932的输出次位932a被清除。在一个示例中，输入主位902b的选择性反相可以使用接收输入主位302b和由反相器916提供的输入主位902b的经反相版本的复用器914来实现。
当在不交换主位902b和次位902a的情况下执行1020DI编码时，EISym932的主位932b被清除1022，且输入次位902a被提供作为输出次位930a而没有反相。输入主位902b的反相状态可基于被设置为逻辑‘1’的输入主位902b的数量(如由第三比较器电路或模块912的输出所指示的)来确定1024。如果输入主位902b的部分大于一半，则输入主位902b被反相1028且提供作为输出主位930a，并且EISym932的次位932a被设置。如果输入主位902b的数量不大于总线宽度的一半，则输入主位902b被提供作为输出主位930b而无需反相，并且EISym932的次位932a被清除。
编码指示符信号932提供向接收机指示主位902b和次位902a是否应当被交换以及次位是否应当被反相的信息。在某些DI+BS算法中，当与主位902b相比更多次位902a处于较高功率状态时且当处于较高功率状态的次位902a的部分大于一半时，主位902b和次位902a被交换。因此，如果在使用这些DI+BS算法时发生交换，则次位902a必定被反相。图11解说了在使用DI+BS算法时可被用来对编码指示符信号进行编码的多电平编码方案的示例。在该示例中，交换控制信号928被用作EISym932的主位932b，且控制信号934(这被用来在主位902b与由反相逻辑916所产生的版本的主位902b之间进行选择)被提供作为EISym932的次位932b。从EISym932导出的编码指示符信号可以在每一传输区间期间在四个状态1100、1102、1104、或1106之间切换，其中传输区间可对应于传输时钟循环或边缘。
根据图11中示出的多电平编码方案，编码指示符信号在没有位被反相或交换时处于‘00’状态，且在主位902b被反相且没有交换时处于‘01’状态。在主位902b和次位902a被交换时，编码指示符信号处于‘10’状态(在主位902b未被反相时)或‘11’状态(在主位902b被反相时)。在编码指示符信号处于‘10’状态或‘11’状态时，可以推断次位902a已被反相。
DI+BS编码电路(诸如图9中所示的电路900)可被配置成或适配成支持其他编码方案，包括本文描述的某些编码方案。例如，通过移除或禁用主位-到-次位比较元件908、或通过迫使比较元件908的输出使得输出复用器924和926选择无交换输出配置，DI可被应用于多位码元的主位和次位两者而没有交换。在一个示例中，AND(与)门922可被启用以提供次位比较/总线宽度比较910的输出以供组合在编码指示符信号中。在这一精简的形式中，比较器910的输出可以控制复用器918且提供次位路径的编码指示符，并且主位输出930b和次位输出930a随后可以分别表示复用器914和918的输出。尽管某些逻辑门和器件可在物理上消除，但可通过使用由处理设备或数据编码控制器提供的控制信号以禁用逻辑门和器件来达成替换的编码方案。在另一示例中，DI方案可被限于主位，其中次位被直接传递给多状态编码器。
图12解说了可包括配置成接收和解码使用DI+BS编码方案、根据图10的流程图1000解说的过程生成的4-PAM信号的一个或多个模块和/或电路的简化解码器1200。由对应的4-PAM解码器1204从总线接收到的输入信号1202可被解码成可被进一步处理的多位码元集合1206。附加处理由通过4-PAM编码指示符解码器1214解码的4-PAM编码指示符信号1212控制。4-PAM编码指示符解码器1214提取具有主位和次位的2位码元编码指示符1216，主位和次位的状态由在图10的流程图1000中描述的算法来定义。
控制逻辑1218可被配置成提供确定数据的次位1206a和主位1206b在被提供作为输出码元1226之前是否被反相和/或交换的控制信号1220、1222和1224。控制逻辑1218可以根据表1定义的操作来提供控制信号1220、1222和1224，表1列出了要针对编码指示符1216的每一可能值执行的操作。
表1
在一个示例中，控制逻辑1218可以提供控制将接收到的主位1206b反相的主位反相逻辑1208b的主位反相控制信号1220、控制将接收到的次位1206a反相的次位反相逻辑1208a的次位反相控制信号1222、以及使得开关矩阵或复用器1210在次位反相逻辑1208a和主位反相逻辑1208b的输出之间进行选择以充当输出码元1226的次位1226a和主位1226b的交换控制信号1224。控制逻辑1218可被提供作为可以现场编程以准许使用其他DI或DI+BS编码方案的组合逻辑。
图13是解说可从DI+BS编码的使用中得到的某些益处的示图1300。要被编码以供通过8线总线来传输的原始数据序列1302被提供给诸如图9中解说的DI+BS电路***900等逻辑。每一时钟循环被描绘成对应的传输线上的编码电平，表达为与原始数据1302相关联的数个单位的电流或电压。出于本说明书的目的，假定2位编码方案，由此主位是MSB且被编码成2单位电流或电压的二进制乘数，而次位是LSB且被编码成1单位电流或电压的二进制乘数。相应地，2位原始码元可具有分别被编码为0、1、2或3单位电压或电流的值00、01、10或11。因而，例如，原始数据序列1302的一部分可包括在并行总线的一条线上在时钟循环序列中传送的状态序列1204a-1304d。如图所示，状态序列1304a-1304d可分别反映2单位、0单位、3单位和1单位电流或电压的编码状态。与原始数据1302相关联的功率可由被用来通过8线总线传送数据的电流或电压的总单位数1318来表示。在一些示例中，电平总和的平方与信令功率呈正比。对于原始数据，所花费的电流或电压的总单位数1318是113个单位。
原始经编码数据序列1302可根据本文公开的某些方面由DI+BS电路***900处理以产生DI+BS数据1312。DI+BS数据1312随后可被用来编码对应的传输线。所描绘的示例花费的电流或电压的总单位数1318是74个单位，包括为编码携带编码指示符信号1310的传输线所需的单位数(14)。在所示的示例中，通过使用DI+BS编码获得了41.2％功率降低。图14是解说针对原始数据1302和关于图13中所示的示例描述的DI+BS经编码数据1312的、在每一循环期间传送的平均信号电流电平的图表1400。
图15是解说使用本文公开的不同编码方案来获得的功率降低的差异的图表1500。图表1500指示针对以下方案获得的功耗降低：第一DI编码方案1502，其中仅主位被选择性地反相且编码指示符作为2电平信号来传送；第二DI编码方案1504，其中主位和次位两者被选择性地反相且编码指示符是在4电平信号中传送的多位码元；以及第三DI编码方案1506，其中主位和次位两者被选择性地反相和/或交换且反相/交换标志是在4电平信号中传送的多位码元。图表1500包括解说在总线具有2、4、8、16、32以及64位宽度时，针对三个编码方案1502、1504以及1506的功耗的比较性降低的柱状图。
例如，图表1500突出显示针对8位总线的百分比功率节省的示例(在1508处一般性地指示)。在该示例1508中，DI主位编码方案1502产生22.1％功率节省，DI2电平主位和次位反相编码方案1504产生29.1％功率节省，而主位/次位反相/交换编码方案1506产生30.9％功率节省。
图3-15中解说的原理可被应用于更复杂的编码方案，包括将DI应用于多位数据码元(其中每一位由作为彼此的倍数的电流或电压电平来加权)的方案)以及表示数据码元或在多线通信链路中传送的数据码元的组合的更复杂的编码指示符。在本说明书中，术语“主位”和“次位”分别与较高和较低电流/功率相关联，但各原理也适用于其中次位信令比主位信令消耗更多功率的编码方案。某些示例采用作为多位数据码元的MSB的主位，但主位可被选为多位数据码元中的任何位。此外，本文描述的概念、***、方法以及装置可被应用于其中逻辑‘1’与比逻辑‘0’更低的功率相关联的编码方案，尽管本文描述的某些示例基于逻辑‘1’与较高功率相关联的假定。
图16是解说根据本发明的某些方面的数据通信方法的流程图。在一个示例中，该方法可由包括4-PAM编码器的设备执行。在步骤1602，该设备可确定与多个输入数据码元的处于第一逻辑状态的主位部分相对应的第一部分，以及与多个输入数据码元的处于第一逻辑状态的次位部分相对应的第二部分。与传送处于第一逻辑状态的次位相比，传送处于第一逻辑状态的主位可需要更多功率。主位和次位可以是多位数据码元的二进制编码的位。与传送处于第二逻辑状态的二进制编码的位相比，传送处于第一逻辑状态的二进制编码的位可需要更多功率。
在步骤604，该设备可根据多个输入数据码元来生成传输码元。在第二部分大于一半且大于第一部分时，传输码元的主位可以从多个输入数据码元的次位导出。在第二部分大于一半且大于第一部分时，传输码元的次位可以从多个输入数据码元的主位导出。在第一部分大于一半时，可以通过将输入数据码元的主位反相来根据多个输入数据码元生成传输码元。在第二部分大于一半时，可以通过将输入数据码元的次位反相来根据多个输入数据码元生成传输码元。在第一部分大于一半或第二部分大于一半时，可以通过将传输码元的主位反相来根据多个输入数据码元生成传输码元。
在步骤1606，该设备可以将传输码元提供给配置成将传输码元编码成多电平传输码元以供在通信链路上传输的一个或多个多状态编码器。
在本公开的一方面，传输码元序列可以在通信链路的连接器上传送。各传输码元可以在通信链路上并行地传送。
在本公开的一方面，编码指示符信号可被提供给多状态编码器之一以获得指示传输码元的主位是否与输入数据码元的次位相对应以及传输码元的次位是否与输入数据码元的主位相对应的多电平编码指示符信号。
在本公开的一方面，多电平编码指示符信号和多电平传输码元可以在通信链路上在一个传送时钟循环中并行地传送。多电平编码指示符信号可以指示传输码元的主位是否被反相。多电平编码指示符信号可以指示传输码元的次位是否被反相。一个或多个多状态编码器可将传输码元中的每一者编码成至少三个电压或电流电平之一。一个或多个多状态编码器可编码传输码元中的每一者以供在脉冲振幅调制通信链路上传输。
图17是解说采用处理电路1702的装置的硬件实现的简化示例的示图1700。处理电路1702可用由总线1720一般化地表示的总线架构来实现。取决于处理电路1702的具体应用和整体设计约束，总线1720可包括任何数目的互连总线和桥接器。总线1720将包括一个或多个处理器和/或硬件模块(由处理器1716、模块或电路1704、1706、1708和1710、可配置成驱动连接器或线1714的多状态发射机电路1712、以及计算机可读存储介质1718表示)的各种电路链接在一起。总线1720还可链接各种其它电路，诸如定时源、***设备、稳压器和功率管理电路，这些电路在本领域中是众所周知的，且因此将不再进一步描述。
处理器1716可包括微处理器、控制器、数字信号处理器、定序器、状态机等。处理器1716负责一般性处理，包括执行存储在计算机可读存储介质1716上的软件。该软件在由处理器1716执行时使处理电路1702执行上文针对任何特定装置描述的各种功能。计算机可读存储介质1718还可被用于存储由处理器1716在执行软件时操纵的数据。处理电路1702进一步包括模块1704、1706、1708和1710中的至少一个模块。模块1704、1706、1708和/或1710可以包括在处理器1716中运行的一个或多个软件模块、驻留/存储在计算机可读存储介质1718中的软件模块、耦合至处理器1716的一个或多个硬件模块、或其某种组合。
在一种配置中，用于无线通信的装置1700包括：用于确定与多个输入数据码元的处于第一逻辑状态的主位部分相对应的第一部分以及与多个输入数据码元的处于第一逻辑状态的次位部分相对应的第二部分的模块或电路1704；用于根据多个输入数据码元生成传输码元以供在通信链路1714上传输的模块或电路1706、1708；用于编码传输码元以供在多状态编码通信链路1714上传输的模块或电路1712；用于生成反相编码指示符作为要在通信链路上传送的、指示主位和/或次位是否被反相和/或交换的多电平传输码元的模块或电路。例如，前述装置可以使用处理器206或236、物理层驱动器210或240以及存储介质208和238的某种组合来实现。
应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所给出的具体次序或层次。
图18是解说根据本发明的某些方面的数据通信方法的流程图。在一个示例中，该方法可由包括4-PAM解码器的设备执行。在步骤1802，该设备可以解码从通信链路接收到的多电平编码指示符信号以提供多个控制信号。从通信链路接收到的编码指示符信号可包括一个或多个4电平PAM信号。
在步骤1804，该设备可基于多个控制信号中的第一控制信号来选择性地将从接收自通信链路的一个或多个信号解码的数据码元的主位反相。该一个或多个信号可包括4电平PAM信号。
在步骤1806，该设备可基于多个控制信号中的第二控制信号来选择性地将数据码元的次位反相。
在步骤1808，该设备可基于多个控制信号中的第三控制信号来选择性地交换主位和次位。与处于第二逻辑状态相比，传送处于第一逻辑状态的主位或次位可需要更多功率。第一逻辑状态和第二逻辑状态可对应于不同的布尔逻辑电平。交换主位和次位可包括提供从一个或多个信号解码的每一码元的主位的版本作为输出码元的次位，以及提供从该一个或多个信号解码的每一码元的次位的版本作为输出码元的主位。
图19是解说采用处理电路1902的装备的硬件实现的简化示例的示图1900。处理电路1902可用由总线1920一般化地表示的总线架构来实现。取决于处理电路1902的具体应用和整体设计约束，总线1920可包括任何数目的互连总线和桥接器。总线1920将包括一个或多个处理器和/或硬件模块(由处理器1916、模块或电路1904、1906和1908、可配置成接收来自连接器或线1914的信号的多状态接收机1912、以及计算机可读存储介质1918表示)的各种电路链接在一起。总线1920还可链接各种其它电路，诸如定时源、***设备、稳压器和功率管理电路，这些电路在本领域中是众所周知的，且因此将不再进一步描述。
处理器1916可包括微处理器、控制器、数字信号处理器、定序器、状态机等。处理器1916负责一般性处理，包括执行存储在计算机可读存储介质1916上的软件。该软件在由处理器1916执行时使处理电路1902执行上文针对任何特定装置描述的各种功能。计算机可读存储介质1918还可被用于存储由处理器1916在执行软件时操纵的数据。处理电路1902进一步包括模块1904、1906和1908中的至少一个模块。模块1904、1906和/或1908可以包括在处理器1916中运行的一个或多个软件模块、驻留/存储在计算机可读存储介质1916中的软件模块、耦合至处理器1916的一个或多个硬件模块、或其某种组合。
在一种配置中，用于无线通信的装备1900包括：用于解码从通信链路1914接收到的多电平编码指示符信号并被配置成提供多个控制信号的装置1904；用于基于多个控制信号中的第一和/或第二控制信号来将从接收自通信链路1914的一个或多个信号解码的数据码元的主位和/或次位反相的装置1906；以及用于基于多个控制信号中的第三控制信号来交换主位和次位的装置1908。例如，前述装置可以使用处理器206或236、物理层驱动器210或240以及存储介质208和238的某种组合来实现。
应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所给出的具体次序或层次。
提供先前描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种改动将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示出的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。除非特别另外声明，否则术语“一些”指的是一个或多个。本公开通篇描述的各种方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于…的装置”来明确叙述的。

Claims (49)

1.一种数据通信方法，包括：
确定与多个输入数据码元的处于第一逻辑状态的主位部分相对应的第一部分以及与所述多个输入数据码元的处于所述第一逻辑状态的次位部分相对应的第二部分，其中与传送处于所述第一逻辑状态的次位相比，传送处于所述第一逻辑状态的主位需要更多功率；
根据所述多个输入数据码元来生成传输码元，其中在所述第二部分大于一半且大于所述第一部分时，从所述多个输入数据码元的次位导出所述传输码元的主位且从所述多个输入数据码元的主位导出所述传输码元的次位；以及
将所述传输码元提供给配置成将所述传输码元编码成多电平传输码元以供在通信链路上传输的一个或多个多状态编码器。
2.如权利要求1所述的方法，其特征在于，根据所述多个输入数据码元来生成传输码元包括：
在所述第一部分大于一半时将所述输入数据码元的主位反相；以及
在所述第二部分大于一半时将所述输入数据码元的次位反相。
3.如权利要求1所述的方法，其特征在于，根据所述多个输入数据码元来生成传输码元包括：
在所述第一部分大于一半或所述第二部分大于一半时将所述传输码元的主位反相。
4.如权利要求1所述的方法，其特征在于，所述主位和次位是多位数据码元的二进制编码的位，并且其中与传送处于第二逻辑状态的二进制编码的位相比，传送处于所述第一逻辑状态的二进制编码的位需要更多功率。
5.如权利要求1所述的方法，其特征在于，进一步包括：
在所述通信链路的连接器上传送所述传输码元的序列。
6.如权利要求1所述的方法，其特征在于，进一步包括：
在所述通信链路上并行地传送所述传输码元。
7.如权利要求1所述的方法，其特征在于，进一步包括：
将编码指示符信号提供给所述一个或多个多状态编码器之一以获得指示所述传输码元的主位是否与所述输入数据码元的次位相对应以及所述传输码元的次位是否与所述输入数据码元的主位相对应的多电平编码指示符信号。
8.如权利要求7所述的方法，其特征在于，进一步包括：
在所述通信链路上在一个传送时钟循环中并行地传送所述多电平编码指示符信号和所述多电平传输码元。
9.如权利要求7所述的方法，其特征在于，所述多电平编码指示符信号指示所述传输码元的主位是否被反相。
10.如权利要求7所述的方法，其特征在于，所述多电平编码指示符信号指示所述传输码元的次位是否被反相。
11.如权利要求1所述的方法，其特征在于，所述一个或多个多状态编码器将所述传输码元中的每一者编码成至少3个电压或电流电平之一。
12.如权利要求1所述的方法，其特征在于，所述一个或多个多状态编码器编码所述传输码元中的每一者以供在脉冲振幅调制通信链路上传输。
13.一种装备，包括：
用于确定与多个输入数据码元的处于第一逻辑状态的主位部分相对应的第一部分以及与所述多个输入数据码元的处于所述第一逻辑状态的次位部分相对应的第二部分的装置，其中与传送处于所述第一逻辑状态的次位相比，传送处于所述第一逻辑状态的主位需要更多功率；
用于根据所述多个输入数据码元来生成传输码元的装置，其中在所述第二部分大于一半且大于所述第一部分时，从所述多个输入数据码元的次位导出所述传输码元的主位且从所述多个输入数据码元的主位导出所述传输码元的次位；以及
用于将所述传输码元提供给配置成将所述传输码元编码成多电平传输码元以供在通信链路上传输的一个或多个多状态编码器的装置。
14.如权利要求13所述的装备，其特征在于，所述用于根据所述多个输入数据码元来生成传输码元的装置被配置成：
在所述第一部分大于一半时将所述输入数据码元的主位反相；以及
在所述第二部分大于一半时将所述输入数据码元的次位反相。
15.如权利要求13所述的装备，其特征在于，所述用于根据所述多个输入数据码元来生成传输码元的装置被配置成：
在所述第一部分大于一半或所述第二部分大于一半时将所述传输码元的主位反相。
16.如权利要求13所述的装备，其特征在于，所述主位和次位是多位数据码元的二进制编码的位，并且其中与传送处于第二逻辑状态的二进制编码的位相比，传送处于所述第一逻辑状态的二进制编码的位需要更多功率。
17.如权利要求13所述的装备，其特征在于，进一步包括：
用于在所述通信链路的连接器上传送所述传输码元的序列的装置。
18.如权利要求13所述的装备，其特征在于，进一步包括：
用于在所述通信链路上并行地传送所述传输码元的装置。
19.如权利要求13所述的装备，其特征在于，进一步包括：
用于将编码指示符信号提供给所述一个或多个多状态编码器之一以获得指示所述传输码元的主位是否与所述输入数据码元的次位相对应以及所述传输码元的次位是否与所述输入数据码元的主位相对应的多电平编码指示符信号的装置。
20.如权利要求19所述的装备，其特征在于，进一步包括：
用于在所述通信链路上在一个传送时钟循环中并行地传送所述多电平编码指示符信号和所述多电平传输码元的装置。
21.如权利要求19所述的装备，其特征在于，所述多电平编码指示符信号指示所述传输码元的主位是否被反相。
22.如权利要求19所述的装备，其特征在于，所述多电平编码指示符信号指示所述传输码元的次位是否被反相。
23.如权利要求13所述的装备，其特征在于，所述一个或多个多状态编码器被配置成将所述传输码元中的每一者编码成至少3个电压或电流电平之一。
24.如权利要求13所述的装备，其特征在于，所述一个或多个多状态编码器被配置成编码所述传输码元中的每一者以供在脉冲振幅调制通信链路上传输。
25.一种装置，包括：
一个或多个多状态编码器，其被配置成将传输码元编码成多电平传输码元以供在脉冲振幅调制通信链路上传输；
处理电路，其被配置成：
确定与多个输入数据码元的处于第一逻辑状态的主位部分相对应的第一部分以及与所述多个输入数据码元的处于所述第一逻辑状态的次位部分相对应的第二部分，其中与传送处于所述第一逻辑状态的次位相比，传送处于所述第一逻辑状态的主位需要更多功率；
根据所述多个输入数据码元来生成所述传输码元，其中在所述第二部分大于一半且大于所述第一部分时，从所述多个输入数据码元的次位导出所述传输码元的主位且从所述多个输入数据码元的主位导出所述传输码元的次位；以及
将所述传输码元提供给所述一个或多个多状态编码器。
26.如权利要求25所述的装置，其特征在于，所述处理电路被配置成通过以下操作来根据所述多个输入数据码元生成传输码元：
在所述第一部分大于一半时将所述输入数据码元的主位反相；以及
在所述第二部分大于一半时将所述输入数据码元的次位反相。
27.如权利要求25所述的装置，其特征在于，所述处理电路被配置成通过以下操作来根据所述多个输入数据码元生成传输码元：
在所述第一部分大于一半或所述第二部分大于一半时将所述传输码元的主位反相。
28.如权利要求25所述的装置，其特征在于，所述主位和次位是多位数据码元的二进制编码的位，并且其中与传送处于第二逻辑状态的二进制编码的位相比，传送处于所述第一逻辑状态的二进制编码的位需要更多功率。
29.如权利要求25所述的装置，其特征在于，所述处理电路被配置成：
使所述传输码元的序列在所述通信链路的连接器上被传送。
30.如权利要求25所述的装置，其特征在于，所述处理电路被配置成：
使所述传输码元在所述通信链路上并行地传送。
31.如权利要求25所述的装置，其特征在于，所述处理电路被配置成：
将编码指示符信号提供给所述一个或多个多状态编码器之一以获得指示所述传输码元的主位是否与所述输入数据码元的次位相对应以及所述传输码元的次位是否与所述输入数据码元的主位相对应的多电平编码指示符信号。
32.如权利要求31所述的装置，其特征在于，所述处理电路被配置成：
使所述多电平编码指示符信号和所述多电平传输码元在所述通信链路上在一个传送时钟循环中并行地传送。
33.如权利要求31所述的装置，其特征在于，所述多电平编码指示符信号指示所述传输码元的主位是否被反相。
34.如权利要求31所述的装置，其特征在于，所述多电平编码指示符信号指示所述传输码元的次位是否被反相。
35.如权利要求25所述的装置，其特征在于，所述一个或多个多状态编码器将所述传输码元中的每一者编码成至少3个电压或电流电平之一。
36.如权利要求25所述的装置，其特征在于，所述一个或多个多状态编码器编码所述传输码元中的每一者以供在脉冲振幅调制通信链路上传输。
37.一种具有一条或多条指令的处理器可读存储介质，所述指令在由至少一个处理电路执行时使得所述至少一个处理电路：
确定与多个输入数据码元的处于第一逻辑状态的主位部分相对应的第一部分以及与所述多个输入数据码元的处于所述第一逻辑状态的次位部分相对应的第二部分，其中与传送处于所述第一逻辑状态的次位相比，传送处于所述第一逻辑状态的主位需要更多功率；
根据所述多个输入数据码元来生成传输码元，其中在所述第二部分大于一半且大于所述第一部分时，从所述多个输入数据码元的次位导出所述传输码元的主位且从所述多个输入数据码元的主位导出所述传输码元的次位；以及
将所述传输码元提供给配置成将所述传输码元编码成多电平传输码元以供在通信链路上传输的一个或多个多状态编码器。
38.如权利要求37所述的处理器可读存储介质，其特征在于，所述指令使得所述至少一个处理电路：
在所述第一部分大于一半或所述第二部分大于一半时将所述传输码元的主位反相。
39.如权利要求37所述的处理器可读存储介质，其特征在于，所述指令使得所述至少一个处理电路：
将编码指示符信号提供给所述一个或多个多状态编码器之一以获得指示所述传输码元的主位是否与所述输入数据码元的次位相对应以及所述传输码元的次位是否与所述输入数据码元的主位相对应的多电平编码指示符信号。
40.如权利要求39所述的处理器可读存储介质，其特征在于，所述多电平编码指示符信号指示所述传输码元的主位是否被反相以及所述传输码元的次位是否被反相。
41.一种方法，包括：
解码从通信链路接收到的多电平编码指示符信号以提供多个控制信号；
基于所述多个控制信号中的第一控制信号来选择性地将从接收自所述通信链路的一个或多个信号解码的数据码元的主位反相；
基于所述多个控制信号中的第二控制信号来选择性地将所述数据码元的次位反相；以及
基于所述多个控制信号中的第三控制信号来选择性地交换所述主位和所述次位，
其中与传送处于第二逻辑状态的主位或次位相比，传送处于第一逻辑状态的主位或次位需要更多功率。
42.如权利要求41所述的方法，其特征在于，交换所述主位和所述次位包括：
提供从所述一个或多个信号解码的每一码元的主位的版本作为输出码元的次位；以及
提供从所述一个或多个信号解码的每一码元的次位的版本作为所述输出码元的主位。
43.如权利要求41所述的方法，其特征在于，从所述通信链路接收到的所述编码指示符信号和所述一个或多个信号包括具有至少3个电平的脉冲振幅调制信号。
44.如权利要求41所述的方法，其特征在于，所述第一逻辑状态和所述第二逻辑状态对应于不同的布尔逻辑电平。
45.一种装置，包括：
多状态解码器，其被配置成解码从通信链路接收到的多电平编码指示符信号并提供从所述编码指示符信号提取的多个控制信号；以及
处理电路，其被配置成：
基于所述多个控制信号中的第一控制信号来选择性地将从接收自所述通信链路的一个或多个信号解码的数据码元的主位反相；
基于所述多个控制信号中的第二控制信号来选择性地将所述数据码元的次位反相；以及
基于所述多个控制信号中的第三控制信号来选择性地交换所述主位和所述次位，
其中与传送处于第二逻辑状态的主位或次位相比，传送处于第一逻辑状态的主位或次位需要更多功率。
46.如权利要求45所述的装置，其特征在于，所述处理电路被配置成通过以下操作来交换所述主位和所述次位：
提供从所述一个或多个信号解码的每一码元的主位的版本作为输出码元的次位；以及
提供从所述一个或多个信号解码的每一码元的次位的版本作为所述输出码元的主位。
47.如权利要求45所述的装置，其特征在于，所述处理电路被配置成通过以下操作来交换所述主位和所述次位：
提供从所述一个或多个信号解码的每一码元的主位的版本作为输出码元的次位；以及
提供从所述一个或多个信号解码的每一码元的次位的版本作为所述输出码元的主位。
48.如权利要求45所述的装置，其特征在于，从所述通信链路接收到的所述编码指示符信号和所述一个或多个信号包括具有至少3个电平的脉冲振幅调制信号。
49.如权利要求45所述的装置，其特征在于，所述第一逻辑状态和所述第二逻辑状态对应于不同的布尔逻辑电平。
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