JP6071650B2 - 半導体発光装置 - Google Patents
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Description
本発明は半導体発光素子に保護ダイオード素子としてのショットキーダイオード素子を逆並列接続した半導体発光装置に関する。
一般に、発光ダイオード（LED）素子、レーザダイオード（LD）素子等の半導体発光素子は静電放電によって損傷あるいは破壊する恐れがある。特に、GaN系半導体材料で構成された半導体発光素子は、AlGaAs、AlGaInP、GaP等の半導体材料で構成された半導体発光素子に比較して、逆方向電圧に対する耐圧が低く、静電放電による小さい逆方向電圧によって損傷あるいは破壊に至る。
上述の半導体発光素子の静電放電による逆方向電圧によって損傷あるいは破壊するのを回避するために、通常、半導体発光素子を半導体支持基板に実装する際にツェナダイオード素子等の付加的な保護ダイオード素子を実装して逆並列接続している。しかしながら、この場合、実装工程が複雑となって製造コストが上昇する。また、付加的な保護ダイオード素子のための実装スペースを半導体支持基板に必要とするので、半導体発光装置が大型化する。
製造コストを低減しかつ半導体支持基板の実装スペースを少なくした従来の半導体発光装置として、半導体発光素子に逆並列接続した保護ダイオード素子としてショットキーダイオード素子を半導体支持基板に形成したものがある（参照：特許文献１）。これにより、静電放電による逆方向電圧が半導体発光装置に印加されても、電流がショットキーダイオード素子に順方向に流れ、この結果、半導体発光素子には逆方向電圧が印加されないので、静電放電に対する半導体発光素子の耐圧が実質的向上する。
また、上述の従来の半導体発光装置においては、半導体支持基板が半導体発光素子に直接接続されている。従って、半導体発光素子の順方向降下電圧を抑えるために、半導体支持基板の抵抗率は低く設定される。尚、逆に、半導体支持基板の抵抗率を高く設定すると、半導体支持基板における順方向降下電圧が大きくなって電力損失が大きくなり、しかも、発熱量も大きくなるので、高出力の半導体発光素子に適用できなくなる。
しかしながら、上述の従来の半導体発光装置においては、半導体支持基板の抵抗率が低く設定されるので、保護ダイオード素子としてのショットキーダイオード素子の逆方向ブレークダウン電圧（耐圧）が小さくなる。従って、半導体発光素子として順方向電圧が高いGaN系LED素子を用いた場合あるいは複数のLED素子を直列接続した場合には、半導体発光素子の順方向降下電圧が保護ダイオード素子としてショットキーダイオード素子の耐圧より小さくなり、この結果、本来、半導体発光素子に流したい電流が保護ダイオード素子としてのショットキーダイオード素子を介して漏れてしまい、半導体発光素子の発光強度が低下するという課題がある。
上述の課題を解決するために、本発明に係る半導体発光装置は、pもしくはn導電型の半導体支持基板と、半導体支持基板上に設けられ、半導体支持基板の第１の抵抗率より大きい第２の抵抗率を有する上記同一の導電型の半導体層と、半導体層上に設けられ、半導体層とショットキー障壁を形成する第１の金属よりなる第１の電源端子と、半導体支持基板に接触して設けられ、半導体支持基板とオーミック接触する第２の金属よりなる第２の電源端子と、第１、第２の電源端子間に接続された半導体発光素子とを具備し、半導体発光素子と半導体層及び第１の金属よりなるショットキーダイオード素子とが第１、第２の電源端子間で逆並列接続してなるものである。これにより、ショットキーダイオード素子の逆方向耐圧を半導体発光素子の順方向降下電圧より大きくする。
さらに、半導体発光素子側の半導体支持基板の第１の面側に設けられた絶縁層を具備し、半導体発光素子は絶縁層上に設けられ、第２の電源端子は絶縁層上の半導体発光素子に電気的に接続され、第２の電源端子は半導体発光素子側の半導体支持基板の第１の面上に設けられる。
他方、半導体発光素子の電極は半導体支持基板と直接接触され、第２の電源端子は半導体発光素子と反対側の半導体支持基板の第２の面上に設けられる。
さらに、半導体発光素子側の半導体支持基板の第１の面側に設けられた絶縁層を具備し、半導体発光素子は絶縁層上に設けられ、第２の電源端子は絶縁層上の半導体発光素子に電気的に接続され、第２の電源端子は半導体発光素子側の半導体支持基板の第１の面上に設けられる。
他方、半導体発光素子の電極は半導体支持基板と直接接触され、第２の電源端子は半導体発光素子と反対側の半導体支持基板の第２の面上に設けられる。
本発明によれば、ショットキーダイオード素子の逆方向耐圧を半導体発光素子の順方向降下電圧より大きくすることにより、半導体発光素子の順方向に電流を流す際に、ショットキーダイオード素子に流れる電流を防止することができ、従って、半導体発光素子の発光強度の低下を抑制できる。
図１は本発明が適用される半導体発光装置の等価回路図である。
図１においては、正電位の電源端子T1、接地電位の電源端子T2間に、２つのLED素子D1、D2を直列に接続すると共に、ショットキーダイオード素子SBDを接続してある。この場合、LED素子D1、D2とショットキーダイオード素子SBDとは逆並列接続されている。ショットキーダイオード素子SBDの逆方向耐圧はLED素子D1、D2の順方向降下電圧より大きく設定されている。この結果、静電放電による逆方向電圧がLED素子D1、D2に印加されても、電流がショットキーダイオード素子SBDに順方向に流れる。従って、LED素子D1、D2には逆方向電圧が印加されないので、静電放電に対するLED素子D1、D2の耐圧が実質的に向上する。
図２は本発明に係る半導体発光装置の第１の実施の形態を示す断面図である。図２においては、LED素子D1、D2は並置型で構成されている。
図２においては、厚さ50μm以上の低抵抗率のp+型シリコン支持基板１上に厚さ約0.1〜10.0μmの高抵抗率のp型シリコン層２が形成されている。たとえば、p+型シリコン支持基板１においては、ボロン濃度が1×1017cm-3以上、好ましくは2×1018cm-3以上で抵抗率0.05Ω・cm以下であり、p型シリコン層２においては、ボロン濃度が1×1017cm-3以下、好ましくは1×1016cm-3以下で抵抗率1Ω・cm以上である。p型シリコン層２上には酸化シリコン、窒化シリコン等よりなる絶縁層３を形成する。
n型GaN層４−１、InGaN/GaN多重井戸（MQW）活性層５−１及びp型GaN層６−１よりなる図１のLED素子D1、及びn型GaN層４−２、活性層５−２及びp型GaN層６−２よりなる図１のLED素子D2が接合層７によってp+型シリコン支持基板１側の絶縁層３上に接合されている。LED素子D1、D2は電源端子T1、T2間に直列接続される。
図２において、８−１、８−２はLED素子D1、D2を電気的に保護する酸化シリコン等よりなる保護層、９−１、９−２はn側電極、１０−１、１０−２はn側電極９−１、９−２と露出した接合層７あるいは電源端子T2とを接続する配線層である。
次に、図３を参照して図２の半導体発光装置の製造方法を説明する。
始めに、ステップ３０１にて、p+型シリコン支持基板１上にエピタキシャル法によってp型シリコン層２を形成する。
次に、ステップ３０２にて、p型シリコン層２上に酸化シリコン、窒化シリコン等よりなる絶縁層３を形成する。
次に、ステップ３０３にて、絶縁層３上に抵抗加熱蒸着法を用いて厚さ約1μmのAuSn等よりなる接着層（図示せず）を形成する。この接着層は後述のウェハボンディング工程において融着接合されて接合層７となるものである。
次に、ステップ３０４にて、サファイア成長基板（図示せず）に有機金属化学気相成長（MOCVD）法によって半導体層つまり厚さ約5μmのn型GaN層４−１、４−２、InGaN/GaN多重井戸活性層５−１、５−２、厚さ約0.5μmのp型GaN層６−１、６−２を順次積層する。
次に、ステップ３０５にて、p型GaN層６−１、６−２上に電子ビーム蒸着／フォトリソグラフィ法により厚さ約200nmのAgTiWPtAuよりなるp側電極（図示せず）を形成する。
次に、ステップ３０６にて、p型GaN層６−１、６−２上に抵抗加熱蒸着法を用いて厚さ約200nmのAuよりなる接着層（図示せず）を形成する。この接着層は後述のウェハボンディング工程において融着接合されて接合層７となる。
次に、ステップ３０７にて、塩素ガスを用いたドライエッチング法によってLED素子D1、D2間つまりn型GaN層４−１、活性層５−１及びp型GaN層６−１とn型GaN層４−２、活性層５−２及びp型GaN層６−２とを分離する。
次に、ステップ３０８にて、各LED素子D1、D2をp+型シリコン支持基板１上にウェハボンディングする。このとき、圧力約3MPaの加圧状態で約300℃加熱して約10分間保持し、その後冷却することにより、p+型シリコン支持基板１側の接着層とLED素子D1、D2側の接着層とが融着接合されて接合層７となる。
次に、ステップ３０９にて、UVエキシマレーザ光によってサファイア成長基板（図示せず）の界面近傍のn型GaN層４−１、４−２を加熱分解することによりサファイア成長基板を剥離する。
次に、ステップ３１０にて、接合層７をアルゴンガスを用いたドライエッチング法により分離する。この結果、p型GaN層６−１とp型GaN層６−２とが電気的に分離される。
次に、ステップ３１１にて、スパッタリング／フォトリソグラフィ法によってLED素子D1、D2を電気的に保護する酸化シリコン等よりなる保護層８−１、８−２を形成する。
次に、ステップ３１２にて、n型GaN層４−１、４−２の開口部に、電子ビーム蒸着／フォトリソグラフィ法によって厚さ約10nmのTi及び厚さ約300nmのTiAlTiPtAuよりなるn側電極９−１、９−２を形成する。
次に、ステップ３１３にて、n側電極９−１、９−２上に電子ビーム蒸着／フォトリソグラフィ法によってTiPtAuよりなる配線層１０−１、１０−２を形成する。この場合、配線層１０−１はLED素子D1のn側電極９−１とLED素子D2のp側電極に接続された接合層７とを電気的に接続する。
次に、ステップ３１４にて、接合層７及び絶縁層３に形成された開口に電源端子（パッド）T1を形成する。電源端子T1は接合層７を介してLED素子D1のp型GaN層６−１に電気的に接続される。
電源端子T1はAu、Cu、Ni、Ag、Pd、Al、Mg、In、Snのいずれかよりなり、シリコンの仕事関数φsが電源端子T1の金属の仕事関数φmより大きくなるようにする（φs＞φm）。たとえば、1%SiもしくはCuを含むAlよりなり、この上にAuワイヤボンディングのためのTiPtAuを形成する。これにより、電源端子T1とp+型シリコン支持基板１及びp型シリコン層２との間にショットキー障壁を形成され、電源端子T1とp+型シリコン支持基板１及びp型シリコン層２とはショットキーダイオード素子SBDを構成することになる。
最後に、ステップ３１５にて、配線層１０−２及び絶縁層３に形成された開口に電源端子（パッド）T2を形成する。電源端子T2は配線層１０−２を介してLED素子D2のn型GaN層４−２に電気的に接続される。
電源端子T2はp型シリコン層２とオーミック接合するような金属たとえばPt、Tiよりなり、この上にAuワイヤボンディングのためにTiPtAuを形成する。
このようにして、LED素子D1、D2は電源端子T1、T2間に直列接続される。
図２の半導体発光装置においては、高抵抗率のp型シリコン層２の濃度を調整することによりショットキーダイオード素子SBDの順方向立上り電圧を0.3〜0.9Vと設定でき、逆方向耐圧を10V（逆方向電流Ir=100μA）以上に設定できる。他方、低抵抗率のp+型シリコン支持基板１及び配線層１０−２に接続された電源端子T2側のオーミック接触によりLED素子D1、D2の順方向降下電圧は大きくならない。従って、LED素子D1、D2に流したい電流がショットキーダイオード素子SBDに漏れることはない。
図４は本発明に係る半導体発光装置の第２の実施の形態を示す断面図である。図４においては、LED素子D1、D2は並置ビア型で構成されている。
図４においては、図２のn型GaN層４−１（４−２）、活性層５−１（５−２）及びp型GaN層６−１（６−２）側にビアホール１１−１（１１−２）を形成し、このビアホール１１−１（１１−２）側に、p側電極１２−１（１２−２）、１３−１（１３−２）、酸化シリコン、窒化シリコン等よりなる絶縁層１４−１（１４−２）及びビア（貫通）電極としてn側電極１５−１（１５−２）を形成しておく。この積層体をp型シリコン層２及び絶縁層３が形成されたp+型シリコン支持基板１にフェイスダウン法によって実装する。
さらに、LED素子D1のp型GaN層６−１を電源端子T1に電気的に接続させるために、TiPtAlよりなる配線層１６−１を形成し、LED素子D1のn型GaN層４−１とLED素子D2のp型GaN層６−２に電気的に接続させるためにTiPtAlよりなる配線層１６−２を形成する。
電源端子T1、T2については図２の場合と同一である。
このようにして、LED素子D1、D2は電源端子T1、T2間に直列接続される。
図４の半導体発光装置の製造方法はn側電極１５−１（１５−２）の形成を除いて図２の製造方法とほぼ類似した方法で行われる。
図４の半導体発光装置においても、高抵抗率のp型シリコン層２の濃度を調整することによりショットキーダイオード素子SBDの順方向立上り電圧を0.3〜0.9Vと設定でき、逆方向耐圧を10V（逆方向電流Ir=100μA）以上に設定できる。他方、低抵抗率のp+型シリコン支持基板１及びn側電極１５−２に接続された電源端子T2側のオーミック接触によりLED素子D1、D2の順方向降下電圧は大きくならない。従って、LED素子D1、D2に流したい電流がショットキーダイオード素子SBDに漏れることはない。
図５は本発明に係る半導体発光装置の第３の実施の形態を示す断面図である。図５においては、LED素子D1、D2は積層型で構成されている。
図５においては、LED素子D2用のn型GaN層４−２、活性層５−２及びp型GaN層６−２、トンネル接合層２１、LED素子D1用のn型GaN層４−１、活性層５−１及びp型GaN層６−１よりなる積層体が形成されている。トンネル接合層２１は２つのLED素子D1、D2を電気的に接続するためのものであり、pn接合、あるいはpn接合の中間にアンドープ層あるいはpn接合からドーピングされたドープ層を形成したものでもよい。
図５においては、２つのLED素子D1、D2が積層されているので、図２の２つの配線層１０−１、１０−２は１つの配線層１０のみとなり、図２の２つの保護層８−１、８−２は１つの保護層８のみとなる。
図５の半導体発光装置においても、高抵抗率のp型シリコン層２の濃度を調整することによりショットキーダイオード素子SBDの順方向立上り電圧を0.3〜0.9Vと設定でき、逆方向耐圧を10V（逆方向電流Ir=100μA）以上に設定できる。他方、低抵抗率のp+型シリコン支持基板１及び配線層１０に接続された電源端子T2側のオーミック接触によりLED素子D1、D2の順方向降下電圧は大きくならない。従って、LED素子D1、D2に流したい電流がショットキーダイオード素子SBDに漏れることはない。
図６は本発明に係る半導体発光装置の第４の実施の形態を示す断面図である。図６においては、LED素子D1、D2は積層ビア型で構成されている。
図６においては、図５のn型GaN層４−２、活性層５−２、p型GaN層６−２、n型GaN層４−１、活性層５−１及びp型GaN層６−１側にビアホール１１を形成し、このビアホール１１側に、p側電極１２、導電層１３、酸化シリコン、窒化シリコン等よりなる絶縁層１４及びビア（貫通）電極としてn側電極１５を形成しておく。この積層体をp型シリコン層２及び絶縁層３が形成されたp+型シリコン支持基板１にフェイスダウン法によって実装する。
図６においては、図５のn型GaN層４−２、活性層５−２、p型GaN層６−２、n型GaN層４−１、活性層５−１及びp型GaN層６−１側にビアホール１１を形成し、このビアホール１１側に、p側電極１２、導電層１３、酸化シリコン、窒化シリコン等よりなる絶縁層１４及びビア（貫通）電極としてn側電極１５を形成しておく。この積層体をp型シリコン層２及び絶縁層３が形成されたp+型シリコン支持基板１にフェイスダウン法によって実装する。
さらに、LED素子D1のp型GaN層６−１を電源端子T1に電気的に接続させるために配線層１６を形成する。
電源端子T1、T2については図５の場合と同一である。
このようにして、LED素子D1、D2は電源端子T1、T2間に直列接続される。
図６の半導体発光装置においても、高抵抗率のp型シリコン層２の濃度を調整することによりショットキーダイオード素子SBDの順方向立上り電圧を0.3〜0.9Vと設定でき、逆方向耐圧を10V（逆方向電流Ir=100μA）以上に設定できる。他方、低抵抗率のp+型シリコン支持基板１及びn側電極１５に接続された電源端子T2側のオーミック接触によりLED素子D1、D2の順方向降下電圧は大きくならない。従って、LED素子D1、D2に流したい電流がショットキーダイオード素子SBDに漏れることはない。
図７は図６の変更例を示す断面図である。図７においては、電源端子T2をp+型シリコン支持基板１の裏面に設けたものである。図７においても、ショットキーダイオード素子SBDは高抵抗率のp型シリコン層２によって構成され、また、LED素子D1、D2は低抵抗率のp+型シリコン支持基板１を介して電源端子T2に接続されている。
従って、図７の半導体発光装置においても、高抵抗率のp型シリコン層２の濃度を調整することによりショットキーダイオード素子SBDの順方向立上り電圧を0.3〜0.9Vと設定でき、逆方向耐圧を10V（逆方向電流Ir=100μA）以上に設定できる。他方、低抵抗率のp+型シリコン支持基板１を介してn側電極１５に接続された電源端子T2側のオーミック接触によりLED素子D1、D2の順方向降下電圧は大きくならない。従って、LED素子D1、D2に流したい電流がショットキーダイオード素子SBDに漏れることはない。
図７の変更例は図２、図４、図５の半導体発光装置にも適用できる。つまり、図２、図４、図５においても、電源端子T2をp+型シリコン支持基板１の裏面に設けてもよい。
尚、上述の実施の形態においては、p+型シリコン支持基板１及びその上のp型シリコン層２にシリコンを用いたが、Ge、GaAs等を用いてもよい。
また、LED素子D1、D2としてGaN系を用いたが、３元混晶あるいは４元混晶たとえばInAlGaAs、InGaAlP、InGaAlNを用いてもよい。このとき、LED素子D1、D2の数は３以上でもよく、GaN系であれば、順方向降下電圧が大きいので、単体のLED素子でもよい。
さらに、上述の実施の形態では、p+型シリコン支持基板１及びp型シリコン層２を用いたが、n+型シリコン支持基板及びn型シリコン層を用いた場合には、ショットキーダイオード素子SBDをLED素子の負側（n側）に構成し、電源端子はMg、Mo、Ni、Sb、W、Al、Ag、Cu、Pd、Au、Ptよりなり、シリコンの仕事関数φsが電源端子T1の金属の仕事関数φmより小さくなるようにする（φs＜φm）。
さらにまた、本発明は上述の実施の形態の自明の範囲の他のいかなる変更例にも適用し得る。
T1、T2：電源端子
D1、D2：LED素子
SBD：ショットキーダイオード素子
１：p+型シリコン支持基板
２：p型シリコン層
３：絶縁層
４−１、４−２：n型GaN層
５−１、５−２：活性層
６−１、６−２：p型GaN層
７：接合層
８−１、８−２：保護層
１１−１、１１−２、１１：ビアホール
１２−１、１２−２、１２：p側電極
１３−１、１３−２、１３：導電層
１４−１、１４−２、１４：絶縁層
１５−１、１５−２、１５：n側電極
１６−１、１６−２、１６：配線層
D1、D2：LED素子
SBD：ショットキーダイオード素子
１：p+型シリコン支持基板
２：p型シリコン層
３：絶縁層
４−１、４−２：n型GaN層
５−１、５−２：活性層
６−１、６−２：p型GaN層
７：接合層
８−１、８−２：保護層
１１−１、１１−２、１１：ビアホール
１２−１、１２−２、１２：p側電極
１３−１、１３−２、１３：導電層
１４−１、１４−２、１４：絶縁層
１５−１、１５−２、１５：n側電極
１６−１、１６−２、１６：配線層
Claims (6)
- pもしくはn導電型の半導体支持基板と、
前記半導体支持基板上に設けられ、前記半導体支持基板の第１の抵抗率より大きい第２の抵抗率を有する前記導電型の半導体層と、
前記半導体層に接触して設けられ、該半導体層とショットキー障壁を形成する第１の金属よりなる第１の電源端子と、
前記半導体支持基板上に設けられ、該半導体支持基板とオーミック接触する第２の金属よりなる第２の電源端子と、
前記第１、第２の電源端子間に接続された半導体発光素子と
を具備し、該半導体発光素子と前記半導体層及び前記第１の金属よりなるショットキーダイオード素子とが前記第１、第２の電源端子間で逆並列接続してなり、
さらに、前記半導体発光素子側の前記半導体支持基板の第１の面側に設けられた絶縁層を具備し、
前記半導体発光素子は前記絶縁層上に設けられ、
前記第２の電源端子は前記絶縁層上の前記半導体発光素子に電気的に接続され、
前記第２の電源端子は前記半導体発光素子側の前記半導体支持基板の前記第１の面上に設けられた半導体発光装置。 - pもしくはn導電型の半導体支持基板と、
前記半導体支持基板上に形成され、前記半導体支持基板の第１の抵抗率より大きい第２の抵抗率を有する前記導電型の半導体層と、
前記半導体層に接触して設けられ、該半導体層とショットキー障壁を形成する第１の金属よりなる第１の電源端子と、
前記半導体支持基板上に設けられ、該半導体支持基板とオーミック接触する第２の金属よりなる第２の電源端子と、
前記第１、第２の電源端子間に接続された半導体発光素子と
を具備し、該半導体発光素子と前記半導体層及び前記第１の金属よりなるショットキーダイオード素子とが前記第１、第２の電源端子間で逆並列接続してなり、
前記半導体発光素子の電極は前記半導体支持基板と直接接触され、
前記第２の電源端子は前記半導体発光素子と反対側の前記半導体支持基板の第２の面上に設けられた半導体発光装置。 - 前記半導体発光素子は直列接続された複数の発光ダイオード素子である請求項１又は２に記載の半導体発光装置。
- 前記複数の発光ダイオード素子は並置された請求項３に記載の半導体発光装置。
- 前記複数の発光ダイオード素子は積層された請求項３に記載の半導体発光装置。
- 前記半導体支持基板及び前記半導体層は前記導電型の同一不純物を含み、
前記半導体層の前記不純物の濃度は前記半導体支持基板の前記不純物の濃度より小さい請求項１又は２に記載の半導体発光装置。
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