JP6047844B2 - 冗長型センス増幅器搭載メモリー - Google Patents
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- 230000015654 memory Effects 0.000 title claims description 46
- 210000000352 storage cell Anatomy 0.000 claims description 115
- 238000013500 data storage Methods 0.000 claims description 104
- 238000012360 testing method Methods 0.000 claims description 47
- 238000000034 method Methods 0.000 claims description 15
- 210000004027 cell Anatomy 0.000 claims description 14
- 230000004044 response Effects 0.000 claims description 11
- 238000003491 array Methods 0.000 claims description 4
- 230000006870 function Effects 0.000 claims description 2
- 238000012790 confirmation Methods 0.000 claims 1
- 230000000153 supplemental effect Effects 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000001172 regenerating effect Effects 0.000 description 4
- 230000003679 aging effect Effects 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000006399 behavior Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000013101 initial test Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/1204—Bit line control
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5002—Characteristic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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Description
(1)
Claims (11)
- 各サブアレイが、複数のデータストレージ・セルと、複数の読み取り回路と、を備える複数のサブアレイであって、
前記読み取り回路の各々は、
第1の利得レベルを有し、前記複数のデータストレージ・セルの選択した1つから入力データを受け取るように構成された第1のセンス増幅器と、
第2の利得レベルを有する第2のセンス増幅器であって、前記第2の利得レベルは前記第1の利得レベルよりも高く、前記複数のデータストレージ・セルの選択した1つから入力データを受け取るように構成された第2のセンス増幅器と、を備える、複数のサブアレイと、
前記第1のセンス増幅器の出力及び第2のセンス増幅器の出力を受け取り、これらを論理的に結合するように構成された出力回路と、
第1増幅器イネーブル信号、第2増幅器イネーブル信号、及びデータ出力選択信号を生成するように構成されたタイミング制御ユニットと、
前記複数のサブアレイに接続する複数の行選択信号、及び前記複数のサブアレイに接続する複数の列選択信号を生成するように接続するアドレス復号器と、を備えるメモリー回路であって、
前記アドレス復号器は、入力アドレスの値に応答して、前記行選択信号の1つ及び前記列選択信号の1つを前記アドレス復号器がアサートするように、前記入力アドレスを受け取るように構成され、
前記タイミング制御ユニットは、
所定のデータストレージ・セルにテストデータを記憶し、
前記第1のセンス増幅器を使用して前記所定のデータストレージ・セルからのデータを増幅し、第1の出力データを生成し、
前記第2のセンス増幅器を使用して前記所定のデータストレージ・セルからのデータを増幅し、第2の出力データを生成し、
前記第1の出力データを前記テストデータと比較し、
前記第2の出力データを前記テストデータと比較する、ように構成される、メモリー回路。 - 前記アドレス復号器は、ストレージ・アレイと、前記入力アドレスを前記ストレージ・アレイの内容と比較するように構成された比較器とを含み、
前記タイミング制御ユニットは、前記第1の出力データが前記テストデータと一致しないが、前記第2の出力データが前記テストデータと一致することの確認に応答して、前記ストレージ・アレイに、前記所定のストレージ・セルのアドレスを記憶するように構成される、請求項1に記載のメモリー回路。 - 前記アドレス復号器は、前記比較器が前記入力アドレスと前記ストレージ・アレイの前記内容との一致を検知した時に、誤読表示信号を生成するように更に構成される、請求項2に記載のメモリー回路。
- 前記タイミング制御ユニットは、前記誤読表示信号に依存して、前記第1増幅器イネーブル信号、前記第2増幅器イネーブル信号、及び前記データ出力選択信号を生成するように更に構成される、請求項3に記載のメモリー回路。
- 1つ以上のメモリーと、前記1つ以上のメモリーに接続する処理ユニットと、を備える、システムであって、
前記処理ユニットは、回路と、1つ以上のストレージ・アレイと、を備え、
前記1つ以上のストレージ・アレイの各ストレージ・アレイは、複数のデータストレージ・セルと、複数の読み取り回路と、を備え、
前記読み取り回路の各々は、
第1の利得レベルを有し、前記複数のデータストレージ・セルの選択した1つから入力データを受け取るように構成された第1のセンス増幅器と、
第2の利得レベルを有する第2のセンス増幅器であって、前記第2の利得レベルは前記第1の利得レベルよりも高く、前記複数のデータストレージ・セルの選択した1つから入力データを受け取るように構成された第2のセンス増幅器と、
前記第1のセンス増幅器の出力及び第2のセンス増幅器の出力を受け取り、これらを論理的に結合するように構成された出力回路と、を備え、
前記回路は、
前記複数のデータストレージ・セルの所定のデータストレージ・セルにテストデータを記憶し、
前記第1のセンス増幅器を使用して前記所定のデータストレージ・セルからのデータを増幅し、第1の出力データを生成し、
前記第2のセンス増幅器を使用して前記所定のデータストレージ・セルからのデータを増幅し、第2の出力データを生成し、
前記第1の出力データを前記テストデータと比較し、
前記第2の出力データを前記テストデータと比較する、ように構成される、システム。 - 前記回路は、試験モード中に第1増幅器イネーブル信号、第2増幅器イネーブル信号、及び出力データ選択信号を供給するように構成された試験ユニットを含み、
前記1つ以上のストレージ・アレイの各ストレージ・アレイのために、前記第1のセンス増幅器は、前記第1増幅器イネーブル信号のアサートに応答して、前記入力データを前記第1の利得レベルで増幅するように更に構成され、前記第2のセンス増幅器は、前記第2増幅器イネーブル信号のアサートに応答して、前記入力データを前記第2の利得レベルで増幅するように更に構成され、前記出力回路は、前記出力データ選択信号に依存して、前記第1のセンス増幅器の前記出力又は前記第2のセンス増幅器の前記出力を論理的に結合するように構成される、請求項5に記載のシステム。 - 前記試験ユニットは、前記ストレージ・アレイ内の弱いデータストレージ・セルを選択したアドレスを示すアドレス情報を記憶するように更に構成される、請求項6に記載のシステム。
- 入力データをデータストレージ・セルから受け取るステップと、
前記データストレージ・セルからのデータを、制御入力に依存して、第1の利得レベルを有する第1のセンス増幅器又は第2の利得レベルを有する第2のセンス増幅器を用いて、増幅するステップであって、前記第2の利得レベルは前記第1の利得レベルよりも高いものである、ステップと、
テストモードの間に、前記データストレージ・セルにテストデータを記憶するステップと、
前記テストモードの間に、前記第1のセンス増幅器を使用して前記データストレージ・セルからのデータを増幅し、第1の出力データを生成するステップと、
前記テストモードの間に、前記第2のセンス増幅器を使用して前記データストレージ・セルからのデータを増幅し、第2の出力データを生成するステップと、
前記第1の出力データを前記テストデータと比較するステップと、
前記第2の出力データを前記テストデータと比較するステップと、
前記第1の出力データと前記テストデータとの比較、及び前記第2の出力データと前記テストデータとの比較に基づいて、前記データストレージ・セルのセル強度を確認するステップと、
前記セル強度を記憶するステップと、を有する方法。 - 前記データストレージ・セルの記憶されたセル強度に依存して、前記制御入力を判定するステップを更に含む、請求項8に記載の方法。
- 弱いデータストレージ・セルを示す前記記憶されたセル強度に応答して、誤読表示信号をアサートするステップを更に含む、請求項9に記載の方法。
- 前記増幅するステップは、弱いデータストレージ・セルを示す前記記憶されたセル強度に応答して、前記データストレージ・セルに記憶されたデータを増幅するための前記第2のセンス増幅器を選択するステップを更に含む、請求項9に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/431,424 | 2012-03-27 | ||
US13/431,424 US8559249B1 (en) | 2012-03-27 | 2012-03-27 | Memory with redundant sense amplifier |
PCT/US2013/033648 WO2013148544A1 (en) | 2012-03-27 | 2013-03-25 | Memory with redundant sense amplifier |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015508933A JP2015508933A (ja) | 2015-03-23 |
JP6047844B2 true JP6047844B2 (ja) | 2016-12-21 |
Family
ID=48142933
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014560143A Active JP6047844B2 (ja) | 2012-03-27 | 2013-03-25 | 冗長型センス増幅器搭載メモリー |
Country Status (7)
Country | Link |
---|---|
US (3) | US8559249B1 (ja) |
EP (1) | EP2834817A1 (ja) |
JP (1) | JP6047844B2 (ja) |
KR (1) | KR101623296B1 (ja) |
CN (1) | CN104160453B (ja) |
TW (1) | TWI497521B (ja) |
WO (1) | WO2013148544A1 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8559249B1 (en) | 2012-03-27 | 2013-10-15 | Apple Inc. | Memory with redundant sense amplifier |
US8988957B2 (en) * | 2012-11-07 | 2015-03-24 | Apple Inc. | Sense amplifier soft-fail detection circuit |
US9711190B2 (en) * | 2014-04-10 | 2017-07-18 | Taiwan Semiconductor Manufacturing Co. Limited | Stabilizing circuit |
CN106687531A (zh) | 2014-06-19 | 2017-05-17 | 英克伦股份有限公司 | 硅氧烷聚合物组成物的制造方法 |
KR20170069207A (ko) | 2014-10-10 | 2017-06-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 회로 기판, 및 전자 기기 |
US20170181646A1 (en) * | 2014-10-31 | 2017-06-29 | Lake Region Medical, Inc. | Membrane-Free Fiber Bragg Grating Pressure Sensing Guidewire |
US9589601B2 (en) | 2015-03-16 | 2017-03-07 | Arm Limited | Integrated circuit using topology configurations |
TWI582789B (zh) * | 2016-03-25 | 2017-05-11 | 華邦電子股份有限公司 | 記憶體電路以及記憶體電路之預充電方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
2012
- 2012-03-27 US US13/431,424 patent/US8559249B1/en active Active
-
2013
- 2013-03-25 JP JP2014560143A patent/JP6047844B2/ja active Active
- 2013-03-25 EP EP13717609.5A patent/EP2834817A1/en not_active Withdrawn
- 2013-03-25 KR KR1020147024286A patent/KR101623296B1/ko active IP Right Grant
- 2013-03-25 CN CN201380011619.6A patent/CN104160453B/zh active Active
- 2013-03-25 WO PCT/US2013/033648 patent/WO2013148544A1/en active Application Filing
- 2013-03-26 TW TW102110752A patent/TWI497521B/zh active
- 2013-09-11 US US14/024,017 patent/US8780650B2/en active Active
-
2014
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Publication number | Publication date |
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US8780650B2 (en) | 2014-07-15 |
CN104160453A (zh) | 2014-11-19 |
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KR20140121870A (ko) | 2014-10-16 |
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US20140269025A1 (en) | 2014-09-18 |
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JP2015508933A (ja) | 2015-03-23 |
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WO2013148544A1 (en) | 2013-10-03 |
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US20130258790A1 (en) | 2013-10-03 |
US20140010030A1 (en) | 2014-01-09 |
CN104160453B (zh) | 2017-11-24 |
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