JP6035520B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法、特に、貫通電極を有する３次元積層半導体装置およびその製造方法に関するものである。
近年の電子機器の高機能化、高性能化に伴い、用いられる半導体デバイスの高性能化、高集積化を図る様々な開発が進められている。特に、貫通電極を有する３次元半導体チップ積層技術が提案されており、活発に開発が行われている。この３次元積層技術は、積層する一方の半導体チップに、半導体基板を貫通する貫通電極および貫通電極に接続されたバンプを設け、積層するもう一方の半導体チップにもバンプを設け、両者のバンプ間の接合によりチップを積層する技術である。
図８Ａは、従来の３次元積層向けのシリコン貫通電極を含む積層チップを示す断面図である。図８Ｂ、図９Ａ、図９Ｂは、従来の３次元積層向けのシリコン貫通電極を含む積層チップの形成方法を示す断面図である。
まず、図８Ａに、メモリと貫通電極を有するロジックチップを積層した場合の積層後の断面図を示す。ここで、メモリチップ２３、ロジックチップ２４、貫通電極２５、マイクロバンプ２６、チップ間充填材２７で構成されている。
次に、貫通電極とその周辺部に関するチップの工程断面図を示す。
まず、図８Ｂに示すように、半導体基板１１上にトランジスタ、抵抗等の素子（図示せず）を形成し、素子と配線層とを含むシリコン酸化膜からなる第１層間絶縁膜１２を形成し、第１層間絶縁膜１２中にコンタクトプラグ１３を形成する。
次に、図９Ａに示すように、リソグラフィ技術およびドライエッチング技術を用いて、第１層間絶縁膜１２および半導体基板１１を貫通する貫通電極孔１４を形成する。但し、図面では、貫通電極孔１４は半導体基板の裏面側まで到達させていない。その後、貫通電極孔１４の内壁面に沿うように第１層間絶縁膜１２上にシリコン酸化膜等の絶縁膜１５を形成し、続いて埋め込み材料である銅（Ｃｕ）の拡散バリアとなるバリア膜１６として、例えばタンタル（Ｔａ）膜を成膜する。次に、めっき技術を用いて、貫通電極埋め込み用の導電膜１７として銅を貫通電極孔１４内に充填し、続いてアニール処理を行う。
次に、図９Ｂに示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用いて、半導体基板１１上の第１層間絶縁膜１２上に残存する貫通電極埋め込み用の導電膜１７、バリア膜１６、絶縁膜１５を除去し、貫通電極１８を形成する。ここで、貫通電極１８の大きさは、一般的に、直径が数μｍ〜数十μｍ、深さが数十μｍ〜数百μｍである。最後に、図示しないが、半導体基板１１の底面側をエッチングまたは研磨することによって貫通電極１８の裏面を露出し、貫通電極１８に接続されたバンプを形成する。
さて、貫通電極１８を形成してアニール処理した時、貫通電極１８内の厚膜の銅にはアニール処理による膨張と収縮が発生する。このとき、銅と半導体基板１１を構成するシリコンとの熱膨張係数の差から半導体基板１１に応力が発生し、貫通電極１８に近接するトランジスタの特性を変動させるという問題が発生する（例えば、非特許文献１参照）。
このような貫通電極に起因する応力を緩和するために、従来、いくつかの提案がなされている。例えば、貫通電極内の金属による半導体基板への応力を緩和するために、貫通電極内の金属と半導体基板との間に応力を緩和する新たな層を設ける方法（例えば、特許文献１参照）がある。さらに、貫通電極内の金属を２層以上に分けて成膜し、少なくとも半導体基板に近い第１層目の成膜後に応力緩和のための熱処理を行う方法（例えば、特許文献２参照）などがある。
特開平１１−１６３２２８号公報 特開２００８−０８５１２６号公報
Ａ． Ｍｅｒｃｈａ ｅｔ ａｌ．， Ｃｏｍｐｒｅｈｅｎｓｉｖｅ Ａｎａｌｙｓｉｓ ｏｆ ｔｈｅ Ｉｍｐａｃｔ ｏｆ Ｓｉｎｇｌｅ ａｎｄ Ａｒｒａｙｓ ｏｆ Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａｓ Ｉｎｄｕｃｅｄ ｓｔｒｅｓｓ ｏｎ Ｈｉｇｈ−ｋ／Ｍｅｔａｌ Ｇａｔｅ ＣＭＯＳ ｐｅｒｆｏｒｍａｎｃｅ， ＩＥＤＭ ， ２０１０
しかしながら、上記に示す応力緩和方法では、緩和層や金属層を設ける等の追加の工程が必要となり、追加する材料の特性上の制約やプロセスが複雑化する等の課題がある。そのため、より簡便な応力緩和方法が求められている。
本発明は、上記の従来技術における課題に鑑みて、貫通電極に起因する半導体基板への応力を緩和し、近接するトランジスタの特性変動等を抑制した信頼性の高い半導体装置およびその製造方法を提供する。
上記の課題を解決するために、本発明の半導体装置は、半導体基板と、半導体基板内に形成された貫通電極と、半導体基板と貫通電極との間に介在するように形成された絶縁膜と、半導体基板上に、貫通電極と所定距離だけ離間して形成されたトランジスタとを有する。半導体基板と貫通電極との間における半導体基板の表面近傍領域には、絶縁膜が存在しない。半導体基板、貫通電極および表面近傍領域下に存在する絶縁膜とによって囲まれた空隙が形成されている。
また、本発明の半導体装置において、貫通電極は、半導体基板上に形成された第１層間絶縁膜中を貫通するように形成されており、空隙は第１層間絶縁膜中にも形成されていることが好ましい。
また、本発明の半導体装置において、所定距離と空隙の半導体基板表面からの深さとは実質的に同等であることが好ましい。
また、本発明の半導体装置において、貫通電極上にさらに第２層間絶縁膜を有し、空隙内の一部には、第２層間絶縁膜が埋め込まれていることが好ましい。
また、本発明の半導体装置において、絶縁膜はシリコン窒化膜からなることが好ましい。
また、本発明の半導体装置において、貫通電極上およびその周辺部を除く半導体基板上に、トランジスタに応力を印加するストレスライナー膜が形成されていることが好ましい。
また、本発明の半導体装置において、貫通電極は外側のバリア膜と内側の導電膜とからなることが好ましい。
また、本発明の半導体装置の製造方法は、半導体基板上にトランジスタを含む第１層間絶縁膜を形成する工程（ａ）と、トランジスタから所定距離だけ離れた第１層間絶縁膜内および半導体基板内に貫通孔を形成する工程（ｂ）と、貫通孔の内壁面上に絶縁膜を形成する工程（ｃ）とを有する。さらに、工程（ｃ）の後に、貫通孔内に導電膜を埋め込んで貫通電極を形成する工程（ｄ）と、工程（ｄ）の後に、半導体基板をアニール処理する工程（ｅ）とを有する。さらに、第１層間絶縁膜および半導体基板と、貫通電極との間に介在する絶縁膜の上部を除去し、半導体基板の表面近傍領域において、半導体基板と貫通電極との間に空隙を形成する工程（ｆ）とを有する。
また、本発明の半導体装置の製造方法において、工程（ｆ）では、所定距離と空隙の半導体基板表面からの深さとが実質的に同等になるように、絶縁膜の上部を除去することが好ましい。
また、本発明の半導体装置の製造方法において、工程（ｆ）の後に、貫通電極上を含む第１層間絶縁膜上に第２層間絶縁膜を形成する工程（ｇ）をさらに有し、工程（ｇ）では空隙内の一部に、第２層間絶縁膜が埋め込まれることが好ましい。
また、本発明の半導体装置の製造方法において、工程（ａ）と工程（ｂ）との間に、半導体基板上に、トランジスタに応力を印加するストレスライナー膜を形成する工程（ｉ）と、ストレスライナー膜における貫通電極上およびその周辺部を除去する工程（ｊ）と、をさらに有することが好ましい。
また、本発明の半導体装置の製造方法において、絶縁膜はシリコン窒化膜からなることが好ましい。
また、本発明の半導体装置の製造方法において、貫通電極は外側のバリア膜と内側の導電膜とからなることが好ましい。
本発明の半導体装置およびその製造方法によれば、半導体基板上部において、貫通電極と基板との間に形成された空隙によって応力が開放されることにより、貫通電極に起因する半導体基板への応力を緩和し、近接するトランジスタの特性変動等を抑制することができる。このため、信頼性の高い半導体装置を得ることができる。
図１Ａは、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図１Ｂは、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図２Ａは、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図２Ｂは、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図３は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図４は、本発明の第１の実施形態に係る半導体装置における、空隙形成深さと貫通電極からのストレス低減効果の関係を示すグラフである。 図５Ａは、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図５Ｂは、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図６Ａは、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図６Ｂは、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図７は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。 従来の半導体装置を示す断面図である。 従来の貫通電極の製造方法を示す工程断面図である。 従来の貫通電極の製造方法を示す工程断面図である。 従来の貫通電極の製造方法を示す工程断面図である。
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、本発明の実施の形態では、ビアミドルプロセスの貫通電極形成を想定しているが、これに限定されるものではない。
（第１の実施形態）
以下、本発明の第１の実施形態について図面を参照しながら説明する。
図１Ａ〜３は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。
まず、図１Ａに示すように、半導体基板１１上にトランジスタ、抵抗等の素子（図示せず）を形成し、素子と配線層とを含むシリコン酸化膜からなる第１層間絶縁膜１２を形成し、第１層間絶縁膜１２中にコンタクトプラグ１３を形成する。この時、第１層間絶縁膜１２の厚さは例えば５００ｎｍである。
次に、図１Ｂに示すように、リソグラフィ技術およびドライエッチング技術を用いて、例えば、直径５μｍ、深さ５０μｍの貫通電極孔１４を形成した後、例えば、膜厚２００ｎｍのシリコン窒化膜からなる絶縁膜１５を形成する。続いて、例えば、膜厚２０ｎｍのタンタル（Ｔａ）膜からなるバリア膜１６を形成する。次に、めっき技術を用いて、貫通電極埋め込み用の導電膜１７として銅を貫通電極孔１４内に充填し、続いてアニール処理を行う。
次に、図２Ａに示すように、ＣＭＰ技術を用いて、半導体基板上の第１層間絶縁膜１２上に残存する貫通電極埋め込み用の導電膜１７、バリア膜１６、絶縁膜１５を除去し、貫通電極１８を形成する。ここで、半導体基板１１の材料として例えばシリコンを用いた場合、シリコンの熱膨張係数は３ｐｐｍ／℃程度であり、貫通電極の銅（Ｃｕ）の熱膨張係数は１７ｐｐｍ／℃程度である。このため、両者の熱膨張係数のミスマッチによって、半導体基板１１にアニール処理や冷却処理による応力が発生する。
次に、図２Ｂに示すように、貫通電極１８の導電膜１７とその周囲の第１層間絶縁膜１２および半導体基板１１との間に形成されたシリコン窒化膜からなる絶縁膜１５を、例えば半導体基板１１の表面から５００ｎｍの深さまでウエットエッチングで除去する。これにより、貫通電極１８側面とその周囲の半導体基板１１との間に空隙１９を形成する。ここで、ウエットエッチングは例えば熱燐酸で行い、シリコン酸化膜からなる第１層間絶縁膜１２に対して選択的にシリコン窒化膜のみをエッチングする。このとき、シリコン窒化膜からなる絶縁膜１５によって生じていた応力は、この空隙１９の形成により開放される。
図４は、半導体基板１１からの空隙形成深さと貫通電極からのストレス低減効果（１−空隙形成時のストレス/空隙がない場合のストレス×１００）の関係を示すグラフである。貫通電極からの距離が１、２、５μｍの位置に形成されたトランジスタにおけるストレス低減効果がそれぞれ示されている。
例えば、貫通電極から２μｍ離間した位置にあるトランジスタの場合、空隙形成深さを２μｍの深さに設定すれば、約６０％のストレス低減効果がある。
次に、図３に示すように、第１層間絶縁膜１２における貫通電極１８上に第１配線層２０とその周囲を埋め込む第２層間絶縁膜２１を形成する。このとき、空隙１９は第１配線層２０により、その一部が埋め戻された構造になっても構わない。最後に、図示しないが、半導体基板１１の底面側をエッチングまたは研磨することによって貫通電極１８の裏面を露出し、貫通電極１８に接続されたバンプを形成する。
本実施形態の構成によれば、半導体基板上部において、貫通電極と基板との間に形成された空隙によって応力が開放されることにより、貫通電極に起因する半導体基板への応力を緩和し、近接するトランジスタの特性変動等を抑制することができる。
なお、本実施形態では、第１層間絶縁膜１２にコンタクトプラグ１３を形成した後に貫通電極１８を形成し、その後、空隙１９を形成してストレス緩和を行っている。しかし、この工程に限るものではなく、複数の配線層を形成した後に貫通電極１８を形成し、その後、空隙１９を形成してストレス緩和を行っても構わない。
また、本実施形態では、貫通電極１８を形成した後は空隙１９をそのまま残している。しかし、アニール処理後に、貫通電極側面とその周囲の半導体基板１１との間に空隙１９を形成して一旦応力を開放すれば、応力による素子の特性変動を防止することができる。したがって、一旦応力を開放した後に、あらためてこの空隙１９内の一部に他の絶縁物を埋め込んでも構わない。
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
図５Ａ〜７は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。
まず、図５Ａに示すように、半導体基板１１上にトランジスタ、抵抗等の素子（図示せず）を形成し、素子と配線層とを含むシリコン酸化膜からなる第１層間絶縁膜１２を形成し、第１層間絶縁膜１２中にコンタクトプラグ１３を形成する。この時、第１層間絶縁膜１２の厚さは例えば５００ｎｍである。ここで、本実施形態では、トランジスタのチャネルにストレスを与え、駆動力を向上させるための、主にシリコン窒化膜からなるストレスライナー膜２２を第１層間絶縁膜における半導体基板１１に近い位置に形成している。
ストレスライナー膜２２は、リソグラフィ技術およびエッチング技術を用いて、予め、後の工程で形成する貫通電極１８の配置領域およびその周囲領域を除去している。特に、Ｎｃｈトランジスタ形成領域とＰｃｈトランジスタ形成領域とで、ストレスライナー膜を作り分けるデュアルストレスライナー膜プロセスに本実施形態を適用する場合は、Ｎｃｈトランジスタ形成領域とＰｃｈトランジスタ形成領域とを作り分ける際に、貫通電極１８の配置領域およびその周囲領域に形成されたライナー膜も同時に除去することができる。そのため、工程数の増加を防止することができる。
次に、図５Ｂに示すように、リソグラフィ技術およびドライエッチング技術を用いて、例えば、直径５μｍ、深さ５０μｍの貫通電極孔１４を形成した後、例えば、膜厚２００ｎｍのシリコン窒化膜からなる絶縁膜１５を形成する。続いて、例えば、膜厚２０ｎｍのタンタル（Ｔａ）膜からなるバリア膜１６を形成する。次に、めっき技術を用いて、貫通電極埋め込み用の導電膜１７として銅を貫通電極孔１４内に充填し、続いてアニール処理を行う。
次に、図６Ａに示すように、ＣＭＰ技術を用いて、半導体基板上の第１層間絶縁膜１２上に残存する貫通電極埋め込み用の導電膜１７、バリア膜１６、絶縁膜１５を除去し、貫通電極１８を形成する。ここで、半導体基板１１の材料として例えばシリコンを用いた場合、シリコンの熱膨張係数は３ｐｐｍ／℃程度であり、貫通電極の銅（Ｃｕ）の熱膨張係数は１７ｐｐｍ／℃程度である。そのため、両者の熱膨張係数のミスマッチによって、半導体基板１１にアニール処理や冷却処理による応力が発生する。
次に、図６Ｂに示すように、貫通電極１８の導電膜１７とその周囲の第１層間絶縁膜１２および半導体基板１１との間に形成されたシリコン窒化膜からなる絶縁膜１５を、例えば半導体基板１１から５００ｎｍの深さまでウエットエッチングで除去する。これにより、貫通電極側面とその周囲の半導体基板１１との間に空隙１９を形成する。ここで、ウエットエッチングは例えば熱燐酸で行い、シリコン酸化膜からなる第１層間絶縁膜１２に対して選択的にシリコン窒化膜のみをエッチングする。このとき、シリコン窒化膜からなる絶縁膜１５によって生じていた応力は、この空隙１９の形成により開放される。
また、本実施形態では、ストレスライナー膜２２は、リソグラフィ技術およびエッチング技術を用いて、予め、後の工程で形成する貫通電極１８の配置領域およびその周囲領域を除去している。そのため、トランジスタにストレスを与えるために必要な領域のストレスライナー膜２２はエッチングされることがない。したがって、貫通電極１８側面とその周囲の半導体基板１１との間のシリコン窒化膜からなる絶縁膜１５のみを選択的にウエットエッチングで除去することができる。
次に、図７に示すように、第１層間絶縁膜１２における貫通電極１８上に第１配線層２０とその周囲を埋め込む第２層間絶縁膜２１を形成する。このとき、空隙１９は第１配線層２０により、その一部が埋め戻された構造になっても構わない。最後に、図示しないが、半導体基板１１の底面側をエッチングまたは研磨することによって貫通電極１８の裏面を露出し、貫通電極１８に接続されたバンプを形成する。
本実施形態の構成によれば、半導体基板上部において、貫通電極と基板との間に形成された空隙によって応力が開放されることにより、貫通電極に起因する半導体基板への応力を緩和し、近接するトランジスタの特性変動等を抑制することができる。
また、本実施形態の構成によれば、主にシリコン窒化膜からなるストレスライナー膜２２が形成された半導体装置であっても、貫通電極１８のストレスライナー膜を選択的に除去している。そのため、トランジスタにストレスを与えるために必要な領域のストレスライナー膜２２を損なうことなく、貫通電極１８側面とその周囲の半導体基板１１との間のシリコン窒化膜からなる絶縁膜１５のみを選択的にウエットエッチングで除去することができる。
なお、本実施形態では、第１層間絶縁膜１２にコンタクトプラグ１３を形成した後に貫通電極１８を形成し、その後、空隙１９を形成してストレス緩和を行っている。しかし、この工程に限るものではなく、複数の配線層を形成した後に貫通電極１８を形成し、その後、空隙１９を形成してストレス緩和を行っても構わない。
また、本実施形態では、貫通電極１８を形成した後は空隙１９をそのまま残している。しかし、アニール処理後に、貫通電極側面とその周囲の半導体基板１１との間に空隙１９を形成して一旦応力を開放すれば、応力による素子の特性変動を防止することができる。したがって、一旦応力を開放した後に、あらためてこの空隙１９内の一部に他の絶縁物を埋め込んでも構わない。
本発明の半導体装置およびその製造方法は、貫通電極に起因する半導体基板への応力を緩和し、近接するトランジスタの特性変動等を抑制することができるものである。特に、微細化、高集積化、高性能化、歩留まり向上等が求められる貫通電極を有する３次元積層半導体装置およびその製造方法において有用である。
１１ 半導体基板
１２ 第１層間絶縁膜
１３ コンタクトプラグ
１４ 貫通電極孔
１５ 絶縁膜
１６ バリア膜
１７ 導電膜
１８ 貫通電極
１９ （貫通電極側面の）空隙
２０ 第１配線層
２１ 第２層間絶縁膜
２２ ストレスライナー膜
２３ メモリチップ
２４ ロジックチップ
２５ 貫通電極
２６ マイクロバンプ
２７ チップ間充填材

Claims (13)

  1. 半導体基板と、
    前記半導体基板内に形成された貫通電極と、
    前記半導体基板と前記貫通電極との間に介在するように形成された絶縁膜と、
    前記半導体基板上に、前記貫通電極と所定距離だけ離間して形成されたトランジスタとを備え、
    前記半導体基板と前記貫通電極との間における前記半導体基板の表面近傍領域には、前記絶縁膜が存在せず、前記半導体基板、前記貫通電極および前記表面近傍領域下に存在する前記絶縁膜とによって直接囲まれた空隙が形成されている半導体装置。
  2. 前記貫通電極は、前記半導体基板上に形成された第１層間絶縁膜中を貫通するように形成されており、
    前記空隙は前記第１層間絶縁膜中にも形成されている請求項１に記載の半導体装置。
  3. 前記所定距離と前記空隙の前記半導体基板表面からの深さとは実質的に同等である請求項１または２に記載の半導体装置。
  4. 前記貫通電極上にさらに第１配線層を有し、
    前記空隙内の一部には、前記第１配線層が埋め込まれている請求項１〜３のうちのいずれか１項に記載の半導体装置。
  5. 前記絶縁膜はシリコン窒化膜からなる請求項１〜４のうちのいずれか１項に記載の半導体装置。
  6. 前記貫通電極上およびその周辺部を除く前記半導体基板上に、前記トランジスタに応力を印加するストレスライナー膜が形成されている請求項１〜５のうちのいずれか１項に記載の半導体装置。
  7. 前記貫通電極は外側のバリア膜と内側の導電膜とからなる請求項１〜６のうちのいずれか１項に記載の半導体装置。
  8. 半導体基板上にトランジスタを含む第１層間絶縁膜を形成する工程（ａ）と、
    前記トランジスタから所定距離だけ離れた前記第１層間絶縁膜内および前記半導体基板内に貫通孔を形成する工程（ｂ）と、
    前記貫通孔の内壁面上に絶縁膜を形成する工程（ｃ）と、
    前記工程（ｃ）の後に、前記貫通孔内に導電膜を埋め込んで貫通電極を形成する工程（ｄ）と、
    前記工程（ｄ）の後に、前記半導体基板をアニール処理する工程（ｅ）と、
    前記第１層間絶縁膜および前記半導体基板と、前記貫通電極との間に介在する前記絶縁膜の上部を除去し、前記半導体基板の表面近傍領域において、前記半導体基板と前記貫通電極との間に、前記半導体基板、前記貫通電極および前記表面近傍領域下に存在する前記絶縁膜とによって直接囲まれた空隙を形成する工程（ｆ）とを備えた半導体装置の製造方法。
  9. 前記工程（ｆ）では、前記所定距離と前記空隙の前記半導体基板表面からの深さとが実質的に同等になるように、前記絶縁膜の上部を除去する請求項８に記載の半導体装置の製造方法。
  10. 前記工程（ｆ）の後に、前記貫通電極上を含む前記第１層間絶縁膜上に第１配線層を形成する工程（ｇ）をさらに備え、
    前記工程（ｇ）では前記空隙内の一部に、前記第１配線層が埋め込まれる請求項８または９に記載の半導体装置の製造方法。
  11. 前記工程（ａ）と前記工程（ｂ）との間に、
    前記半導体基板上に、前記トランジスタに応力を印加するストレスライナー膜を形成する工程（ｉ）と、
    前記ストレスライナー膜における前記貫通電極上およびその周辺部を除去する工程（ｊ）と、をさらに備えた請求項８〜１０のうちのいずれか１項に記載の半導体装置の製造方法。
  12. 前記絶縁膜はシリコン窒化膜からなる請求項８〜１１のうちのいずれか１項に記載の半導体装置の製造方法。
  13. 前記貫通電極は外側のバリア膜と内側の導電膜とからなる請求項８〜１２のうちのいずれか１項に記載の半導体装置の製造方法。
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