JP6015745B2 - 半導体装置の製造方法 - Google Patents

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Description

この発明は、半導体装置の製造方法に関する。
電力用半導体装置として、４００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ、３３００Ｖあるいはそれ以上の耐圧を有するダイオードやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等がある。これらの電力用半導体装置は、コンバーター・インバーター等の電力変換装置に用いられている。電力用半導体装置は、低損失・高効率・高耐量という特性および低コストが求められている。
図１２は、従来技術を説明するダイオードの断面図である。ｎ-型半導体基板１５００の主面にｐ型アノード層１５０１が形成され、対面にはｎ+型カソード層１５０２が形成される。そして、ｐ型アノード層１５０１の外周位置に終端領域１５０３となるｐ型の層が形成されている。ｐ型アノード層１５０１上にはアノード電極１５０５が設けられ、ｎ+型カソード層１５０２の下面には、カソード電極１５０６が設けられる。符号１５０７はフィールドプレート、符号１５０８は絶縁層である。
このダイオード等の素子で、スイッチング時におけるノイズの原因となる電圧振動を低減させるために、おもて面側から裏面側に向かってｎ-型半導体基板１５００の深い位置でのドーピング濃度コントロールが求められている。
キャリア濃度コントロールの方法として、比較的低い加速電圧で、シリコン中に深い飛程が得られるプロトン注入を用いたドナー生成の方法が知られている。この方法は、所定の濃度の酸素が含まれる領域にプロトン注入を行い、ｎ型領域を形成する方法である。このプロトン注入は、シリコン基板中に結晶欠陥を発生させることが知られている。ドナー生成にはこの結晶欠陥が不可欠であるが、欠陥の種類や濃度などによっては、漏れ電流の増加を招き電気特性の悪化を引き起こす。
プロトン注入により導入される欠陥は、プロトンの飛程Ｒｐ（イオン注入によって注入されたイオンが最も高濃度に存在する位置の注入面からの距離）だけでなく、注入面から飛程までのプロトンの通過領域や、注入面近傍に多く残留する。この残留欠陥は、格子位置からの原子（この場合シリコン原子）のずれが大きく、また結晶格子自体の強い乱れにより、アモルファスに近い状態である。そのため、残留欠陥は、電子および正孔といったキャリアの散乱中心となってキャリア移動度を低下させて導通抵抗を増加させるほか、キャリアの発生中心となって漏れ電流を増加させる等、素子の特性不良をもたらす。このように、プロトンの注入により、プロトンの注入面から飛程までのプロトンの通過領域に残留し、キャリア移動度の低下や漏れ電流の原因となるような、結晶状態から強く乱れた欠陥を、特にディスオーダーと呼ぶ。
このようにディスオーダーは、キャリア移動度を低下させ、漏れ電流や導通損失の増加等の特性不良をもたらす。そのため、漏れ電流の増加を抑えつつ、ドナーの生成を行うというような、適切な結晶欠陥の制御技術が必要になっている。
プロトン注入によるドナー生成の方法によれば、主なドナー生成要因の一つはシリコン中に導入した水素が熱処理によりシリコン空孔と酸素原子が結びついたＶＯ欠陥の酸素と置換されて、酸素クラスターによるドナー化を促進することが知られている。
このプロトン注入によるドナー生成において、ドナー生成量を上げるためにはシリコン中に導入した水素量を増やすことが効果的であるが、プロトン注入量を上げると結晶欠陥が増大してしまう。また、高温の熱処理により結晶欠陥を回復させるとプロトンによるドナーが消滅してしまう。このため、ドナー生成量を上げるには上記のようなトレードオフの関係があり、このトレードオフ特性を克服するためにプロトン注入以外で水素をシリコン中に導入する方法を組み合わせるか、高温熱処理以外で結晶欠陥を回復させる必要がある。
例えば、プロトン注入によるドナー生成に対して、プロトン注入量とアニール温度に関する技術（例えば、下記特許文献１参照。）、プロトン注入によるドナー生成方法に対し熱処理条件を記載した技術（例えば、下記特許文献２参照。）、プロトン注入によるドナー生成方法により形成された領域について注入面からの深さを記載した技術（例えば、下記特許文献３参照。）が開示されている。
特許文献１の技術では、シリコンサイリスタペレットを、主接合形成後、周辺部に局所的にプロトンをイオン打ち込みし、低温熱処理し結晶中のプロトンを局所的にドナー化させ、低抵抗のチャンネルストップ層を形成するというものであり、シリコン基板のパターニングの困難な結晶内部の場所に、簡単なプロセスでチャンネルストップ層を形成するというものである。
特許文献２の技術では、半導体基板に埋設された阻止ゾーンを形成する方法にかかり、第１および第２の面を有し、第１伝導型の基本ドーピングがなされた半導体基板を準備する工程と、半導体基板における第１および第２の面の一方に、陽子を注入し、陽子が、注入面と離間して配された、半導体基板の第１の領域に導入されるようにする工程と、半導体基板を所定時間、所定温度に加熱する加熱処理を行い、第１の領域、および該第１の領域と注入面で隣接する第２の領域の両方で、水素によって誘発されたドナーが生成されるようにする工程と、を含む。
特許文献３の技術では、半導体基板へのプロトンの注入により、複数の阻止ゾーンが形成され、そのうち最も深いもので注入面から１５μｍの深さに形成する技術が開示されている。
特開平９−２６０６３９号公報 米国特許出願公開第２００６−０２８６７５３号明細書 米国特許出願公開第２００６−００８１９２３号明細書
しかしながら、特許文献１には、水素雰囲気アニールに関する詳細な記載はない。また、特許文献２には、ドナー生成率を上げる方法は記載されていない。プロトン注入によるドナー生成率を上げるためには、水素をより多くシリコン中に導入する必要があるが、プロトン注入のドーズ量を上げると結晶欠陥も増加してしまい特性劣化を引き起こす。また、高温熱処理で結晶欠陥を回復させるとドナーが消滅してしまう。このように、プロトン注入によるドナー生成において、結晶欠陥低減と、ドナー化率の向上を両立させることができなかった。
また、発明者らが鋭意研究を重ねた結果、プロトン注入の飛程（イオン注入によって注入されたイオンが最も高濃度に存在する位置の注入面からの距離）が、特許文献３にあるような１５μｍを超える場合、プロトンの注入面近傍および通過領域のディスオーダーの低減が十分ではないことが分かった。図１３は、プロトン注入の飛程Ｒｐが１５μｍ前後およびそれより深い場合のキャリア濃度分布を飛程ごとに比較した特性図である。図１３（ａ）には飛程Ｒｐが５０μｍである場合を示し、図１３（ｂ）には飛程Ｒｐが２０μｍである場合を示し、図１３（ｃ）には飛程Ｒｐが１５μｍである場合を示す。
図１３（ｃ）の飛程Ｒｐ＝１５μｍの場合、プロトンの注入面近傍（深さが０μｍ〜５μｍ）および通過領域のキャリア濃度は、シリコン基板の不純物濃度１×１０14（／ｃｍ3）よりも高くなっており、ディスオーダーは十分低減されている。一方、図１３（ｂ）の飛程Ｒｐ＝２０μｍおよび図１３（ａ）の飛程Ｒｐ＝５０μｍでは、プロトンの注入面近傍および通過領域のキャリア濃度が大きく低下しており、ディスオーダーが低減されていないことがわかる。このようにディスオーダーが残留する場合、素子の漏れ電流や導通損失が高くなってしまう。これによって、プロトン注入の飛程Ｒｐが１５μｍを超える場合、ディスオーダーを低減する新たな方法の検討が必要である。
この発明は、上述した従来技術による問題点を解消するため、プロトン注入によるドナー生成において、結晶欠陥低減を図ることを目的とする。また、プロトン注入によるドナー生成において、ドナー化率の向上を図ることを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板の裏面からプロトン注入する注入工程を行う。前記注入工程後に、前記半導体基板をアニール炉でアニール処理を行うことによって、前記半導体基板よりも高い不純物濃度を有する第１導電型の第１半導体領域を形成する形成工程を行う。前記アニール炉は、水素ガスによる爆発を防止するための防爆手段を有する。そして、前記形成工程は、第１，２工程を含む。前記第１工程では、前記アニール炉の内部に前記水素ガスを導入する前に、前記防爆手段によって、常圧雰囲気において雰囲気内の酸素ガスを窒素ガスで置換し、前記アニール炉の内部の酸素分圧を低減させる。または、前記第１工程では、前記アニール炉の内部に前記水素ガスを導入する前に、前記防爆手段によって、前記アニール炉の内部を減圧し、前記アニール炉の内部に窒素ガスと水素ガスとを導入して常圧雰囲気にすることで前記アニール炉の内部の酸素分圧を低減させる。前記第２工程は、前記第１工程の後、前記アニール炉を水素雰囲気とし、当該水素の容積濃度を６％〜３０％とし、３００℃〜４５０℃のアニール温度で前記アニール処理を行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体装置はダイオードであり、前記第１導電型の前記第１半導体領域がｎ型のフィールドストップ層であり、前記半導体基板がドリフト層であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体装置は絶縁ゲート型バイポーラトランジスタであり、前記第１導電型の前記第１半導体領域がｎ型のフィールドストップ層であり、前記半導体基板がドリフト層であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記水素の容積濃度は、ドナー生成率が飽和せずに増加し、前記半導体基板のドリフト層からカソード電極までの領域のキャリア濃度をいずれも高めることができる濃度に設定することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記水素の容積濃度は、ドナー生成率が飽和せずに増加し、前記半導体基板の前記ドリフト層からコレクタ電極までの領域のキャリア濃度をいずれも高めることができる濃度に設定することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記アニール処理のアニール温度は、３３０℃〜３８０℃であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記アニール処理の処理時間は、１時間〜１０時間であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記アニール処理の処理時間は、３時間〜７時間であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記アニール処理の処理時間は、５時間以下であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記プロトン注入のプロトンの注入量は、３×１０12／ｃｍ2〜５×１０14／ｃｍ2であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記プロトン注入のプロトンの注入量は、１×１０13／ｃｍ2〜１×１０14／ｃｍ2であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記プロトン注入のプロトンの注入エネルギーＥの対数ｌｏｇ（Ｅ）をｙとし、前記プロトン注入のプロトンの飛程Ｒｐの対数ｌｏｇ（Ｒｐ）をｘとすると、ｙ＝−０．００４７ｘ4＋０．０５２８ｘ3−０．２２１１ｘ2＋０．９９２３ｘ＋５．０４７４を満たすことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記形成工程において、前記水素の容積濃度を１０％以上３０％以下で行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板を裏面から研削する研削工程を含むことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記プロトン注入は、前記半導体基板の研削面側から行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板に電子線を照射する照射工程を含むことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記電子線を照射した後に、前記半導体基板に熱処理を行う熱処理工程を含むことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記プロトン注入のプロトンの、前記半導体基板の裏面からの飛程が１５μｍ以上であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、ｑを電荷素量、Ｎdを前記ドリフト層の平均濃度、εSを前記半導体基板の誘電率、Ｖrateを定格電圧、ＪFを定格電流密度、ｖsatをキャリアの速度が所定の電界強度で飽和した飽和速度として、距離指標Ｌが下記式（１）で表わされ、前記プロトン注入のプロトンの、前記半導体基板の裏面からの飛程をＸとし、前記半導体基板の厚さをＷ0として、Ｘ＝Ｗ0−γＬであり、γは０．２以上１．５以下であることを特徴とする。
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上述した発明によれば、プロトン注入後のアニールを水素雰囲気中において水素濃度６％〜３０％の範囲中で行うことにより、プロトン注入以外でシリコン中に水素を導入できるようになる。そして、プロトン通過箇所の結晶欠陥を回復させることができ、前記ｎ型のフィールドストップ層からカソード電極までの領域のキャリア濃度の落ち込みを防止できる。
本発明にかかる半導体装置の製造方法によれば、プロトン注入によるドナー生成において、結晶欠陥を増やさずにシリコン基板に水素を導入することができ、結晶欠陥による特性劣化を引き起こさないという効果を奏する。また、本発明にかかる半導体装置の製造方法によれば、プロトン注入によるドナー生成において、ドナー生成率を向上できるという効果を奏する。
図１は、本発明にかかる半導体装置としてダイオードを示す断面図である。 図２は、本発明のダイオードの活性部の製造工程を示す断面図（その１）である。 図３は、本発明のダイオードの活性部の製造工程を示す断面図（その２）である。 図４は、本発明のダイオードの活性部の製造工程を示す断面図（その３）である。 図５は、本発明のダイオードの活性部の製造工程を示す断面図（その４）である。 図６は、本発明のダイオードの活性部の製造工程を示す断面図（その５）である。 図７は、本発明のダイオードの活性部の製造工程を示す断面図（その６）である。 図８は、本発明のダイオードの活性部の製造工程を示す断面図（その７）である。 図９は、第１の実施の形態にかかるダイオードの活性部の製造工程におけるアニール後のキャリア濃度の深さ方向の分布の測定結果を示す図表である。 図１０は、水素濃度に対するドナー生成率の関係を示す図表である。 図１１は、本発明を適用した半導体装置としてＩＧＢＴを示す断面図である。 図１２は、従来技術を説明するダイオードの断面図である。 図１３は、プロトン注入の飛程Ｒｐが１５μｍ前後およびそれより深い場合のキャリア濃度分布を飛程ごとに比較した特性図である。 図１４は、電圧波形が振動を始める閾値電圧について示す特性図である。 図１５は、一般的なダイオードの逆回復時の発振波形である。 図１６は、本発明にかかる半導体装置のプロトンの飛程とプロトンの加速エネルギーとの関係を示す特性図である。 図１７は、本発明にかかる半導体装置において空乏層が最初に達するフィールドストップ層の位置条件を示す図表である。 図１８は、複数のフィールドストップ層を有するＩＧＢＴを示す説明図である。 図１９は、複数のフィールドストップ層を有するダイオードを示す説明図である。 図２０は、本発明にかかる半導体装置のキャリアライフタイムを示す特性図である。 図２１は、本発明にかかる半導体装置の逆回復波形を示す特性図である。 図２２は、第２の実施の形態にかかるダイオードの活性部の製造工程におけるアニール後のキャリア濃度の深さ方向の分布の測定結果を示す特性図である。 図２３は、第３の実施の形態にかかるダイオードの活性部の製造工程におけるアニール後のキャリア濃度の深さ方向の分布の測定結果を示す特性図である。 図２４は、第４の実施の形態にかかるダイオードの活性部の製造工程におけるアニール後のキャリア濃度の深さ方向の分布の測定結果を示す特性図である。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（第１の実施の形態）
図１は、本発明にかかる半導体装置としてダイオードを示す断面図である。図１に示す半導体装置１００は、ダイオードの例を示すが、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であってもよい。
この半導体装置１００は、ｎ-型半導体基板（ｎ-ドリフト領域）１０１の主面の表面層にｐ型アノード層１０２が形成され、対面（裏面）の表面層にはｎ+型カソード層１０１ｂが形成される。そしてｐ型アノード層１０２の外周位置に終端領域１０４となるｐ型の層が形成される。この半導体装置１００は、スイッチング時におけるノイズの原因となる電圧振動を低減させるために、おもて面側から裏面側に対して深い位置でのｎ型ドーピング濃度のコントロールを行っている。
この図１には、プロトン注入後、水素雰囲気アニールによりプロトンのドナー生成を促進させた状態を示している。キャリア濃度コントロールについては、比較的低い加速電圧で、シリコン中に深い飛程が得られるプロトン注入を用いてｎ層１０１ａを形成する。このｎ層１０１ａはプロトン注入によるフィールドストップ（ＦＳ）層となり、ｎ-のドリフト領域（ｎ-型半導体基板１０１）より高い不純物濃度を有する。
ｐ型アノード層１０２上にはアノード電極１０５が設けられ、ｎ+型カソード層１０１ｂの下面（半導体装置１００の裏面）には、カソード電極１０６が設けられる。また、活性部１１０は、半導体装置のオン時に電流が流れる領域であり、耐圧構造部１１１は、ｎ-型半導体基板（ｎ-ドリフト領域）１０１の主面側の電界を緩和し、耐圧を保持する領域である。
耐圧構造部１１１には、例えばフローティングのｐ型領域であるフィールドリミッティングリング（ＦＬＲ：終端領域）１０４と、終端領域１０４に電気的に接続された導電膜であるフィールドプレート（ＦＰ）１０７とが設けられている。符号１０８は絶縁層である。
図２〜図８は、それぞれ本発明のダイオードの活性部の製造工程を示す断面図である。これらの図を用いて活性部１１０の構造について説明する。はじめに、図２に示すように、ｎ-ドリフト領域となるｎ-型半導体基板１０１を水蒸気雰囲気中で熱処理をすることにより初期酸化膜を形成する。この後、フォトリソグラフィとウェットエッチングにより活性部領域のみ酸化膜を取り除く。
そして、図３に示すように、酸化膜１０８をマスクとして、ｎ-型半導体基板１０１の主面側から例えばボロン（Ｂ）をイオン注入し、熱処理することにより、ｐ型アノード層１０２を形成する。また、ｐ型アノード層１０２上にアノード電極１０５をメタルのスパッタにより形成する。１０８は、上記の酸化膜による絶縁層である。
次に、アノード電極１０５を覆うおもて面保護膜（不図示）を作製し、図４に示すように、おもて面側から電子線４０１を照射し、熱処理することにより、ライフタイムキラー制御を行う。この後、図５に示すように、ｎ-型半導体基板１０１を裏面側から研削していき、半導体装置１００として用いる製品厚さの位置５０２まで研削する。
次に、図６に示すように、ｎ-型半導体基板１０１の裏面側から所定の注入エネルギーおよび注入量を有してプロトン６０１を注入する。そして、図７に示すように、プロトン６０１のドナー領域（フィールドストップ層としてのｎ層１０１ａ）を生成するために、炉内の水素Ｈ2雰囲気中で所定温度のアニール７０１を行う。このｎ層１０１ａは、ｐ型アノード層１０２およびｎ+型カソード層１０１ｂとも離れて設けられる。
プロトン６０１の注入エネルギーは０．３ＭｅＶから１０ＭｅＶ、例えば、２．１ＭｅＶ（飛程Ｒｐは５１μｍ）、注入量は１×１０14／ｃｍ2とする。プロトン６０１の注入エネルギーが１．０ＭｅＶ〜５．０ＭｅＶの場合、プロトン６０１の飛程Ｒｐは１６μｍ〜２２０μｍとなる。特に、プロトン６０１の注入エネルギーが１．０ＭｅＶ以上の場合は、プロトン６０１の飛程Ｒｐは１６μｍ以上となり、逆回復の発振抑制効果が大きくなり好ましい。逆回復の発振抑制効果については後述する。さらに、プロトン６０１の注入エネルギーが２．０ＭｅＶ〜３．０ＭｅＶの場合、プロトン６０１の飛程Ｒｐは２０μｍ〜１００μｍとなる。
プロトン６０１の注入量は、例えば、３×１０12／ｃｍ2〜５×１０14／ｃｍ2程度であってもよい。好ましくは、プロトン６０１の注入量は、欠陥回復とドナー化率とが所望の状態となるように、１×１０13／ｃｍ2〜１×１０14／ｃｍ2程度であるのがよい。ドナー生成のためのアニール７０１は、例えば、温度が４２０℃、水素濃度が６％〜３０％の雰囲気であってもよい。アニール７０１の処理時間は、例えば１時間〜１０時間程度であってもよい。好ましくは、アニール７０１の処理時間は、例えば３時間〜７時間程度であるのがよい。その理由は、アニール７０１の開始から１時間程度生じる温度変動を安定させることができるからである。また、製造コストを低く抑える場合には、アニール７０１の処理時間は例えば１時間〜５時間程度であるのがよい。
この後、図８に示すように、ｎ-型半導体基板１０１の裏面側から例えばリン（Ｐ）をイオン注入８０１し、熱処理によりｎ+層（ｎ+型カソード層１０１ｂ、以下、ｎ+層１０１ｂとする）を形成する。この後、ｎ-型半導体基板１０１の裏面にメタルをスパッタしてカソード電極１０６を形成する。ｎ層１０１ａとｎ+層１０１ｂはフィールドストップ領域となり、ｎ-ドリフト領域（ｎ-型半導体基板１０１）より高い不純物濃度を有する。これにより、図１に示すダイオードの活性部が完成する。
（実施例）
次に、上記構成の半導体装置１００についての特性について説明する。図９は、第１の実施の形態にかかるダイオードの活性部の製造工程におけるアニール後のキャリア濃度の深さ方向の分布の測定結果を示す図表である。プロトンのアニールを行うための炉において水素濃度が０％と１６％のそれぞれでアニールを行った際の図１のＸ−Ｘ'軸部分の広がり抵抗測定法（ＳＲＡ：Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ａｎａｌｙｓｉｓ）による測定結果を示している（図２２〜２４においても同様）。このＳＲＡ法により測定したキャリア濃度は、キャリアの移動度が結晶の理想値と同じ場合はほぼドーピング濃度を示す。一方、結晶欠陥が多い場合や結晶の乱れ（ディスオーダー）が多い場合には、移動度が下がるので広がり抵抗が増加し、キャリア濃度が低く測定される（つまり、見かけ上、ドーピング濃度が低い値となる）。図中０の位置は、カソード電極１０６とｎ+層１０１ｂの境界である（図２２〜２４においても同様）。水素Ｈ2濃度が０％の場合に比べて水素濃度が１６％の場合には、ｎ層１０１ａからｎ+層１０１ｂおよびｎ層１０１ａからｎ-ドリフト領域（ｎ-型半導体基板１０１）のいずれにおいても全体的にドナー生成によるキャリア濃度が増加していることがわかる。
図１０は、水素濃度に対するドナー生成率の関係を示す図表である。図１０を用いて、プロトン注入量に対するドナー生成率のアニールの水素濃度依存性を説明する。ドナー生成率として、ドナー活性化率（％）を用いている。例えば、ドナー活性化率は、プロトン注入量が１×１０14／ｃｍ2に対して、２×１０12／ｃｍ2のドナーが生成されたとき２％となる。ドナー活性化率は、実測のプロトンドナー濃度分布（単位ｃｍ3）の突出する部分（図９の山）の領域を深さで積分して（単位ｃｍ2）、算出する。
実験値は、プロトン注入量が１×１０14／ｃｍ2とし、水素濃度が０％のとき、ドナー量が２．３７０×１０12／ｃｍ2、活性化率は２．３７％である。また、水素濃度が１６％のとき、ドナー量が２．７６０×１０12／ｃｍ2、活性化率は２．７６％となる。そして、図１０に示すように、水素濃度が上がると、６％を境にドナー生成率が増加し、３０％で飽和する。飽和特性を示すのはＶＯ欠陥から水素により置換された酸素がすべてドナー化されたためと推測できる。ここで、ＶＯ欠陥とは、空孔（Ｖ）と酸素（Ｏ）との複合欠陥のことである。水素濃度を必要以上に上げると爆発の危険性が上がることを考慮すると、プロトン注入後に水素濃度６％〜３０％の雰囲気で炉アニールを行うことがドナー生成率向上に効果的であることが分かる。さらに、ドナー活性化率がおよそ２．７％以上で安定化し、且つ爆発のリスクを十分低減できるように、水素濃度を１０％以上３０％以下、さらには１５％以上２５％以下とすると、一層好ましい。
上記のように、第１の実施の形態によれば、プロトン注入後の熱処理を水素雰囲気中において水素濃度６％〜３０％の範囲内で行うことにより、プロトン注入以外でシリコン中に水素を導入できるようになる。また、多量の水素は、結晶欠陥のダングリングボンドを終端させ、結晶回復を促進させる効果がある。
そして、上記第１の実施の形態の製造方法によれば、ドナー生成のためのドーズ量を小さくでき、また、炉のアニール温度を下げることができるようになるため、工程時間（リードタイム）を下げることができるようになり、半導体装置１００のチップ単価（コスト）を下げることができるようになる。
（第２の実施の形態）
次に、第２の実施の形態にかかる半導体装置の製造方法について説明する。第２の実施の形態にかかる半導体装置の製造方法は、プロトンの注入エネルギー（加速エネルギーともいう）とアニール条件とが第１の実施の形態にかかる半導体装置の製造方法と異なる。第２の実施の形態にかかる半導体装置の製造方法のプロトンのアニール条件以外の構成は、第１の実施の形態にかかる半導体装置の製造方法と同様である。
具体的には、まず、第１の実施の形態と同様に、ｐ型アノード層１０２の形成からプロトン６０１の注入までの工程を行う（図２〜６）。プロトンの注入エネルギーは、例えば１．１ＭｅＶ（飛程Ｒｐは１８μｍ）である。次に、例えば、水素濃度が６．０％〜３０．０％の雰囲気において３５０℃の温度で１０時間のアニール７０１を行うことでドナー領域（ｎ層１０１ａ）を生成する（図７）。その後、第１の実施の形態と同様に、リンのイオン注入およびレーザーアニールによるｎ+層１０１ｂの形成から以降の工程を行うことで（図８）、図１に示すダイオードが完成する。
このように製造したダイオードのキャリア濃度の深さ方向の分布をＳＲＡ法により測定した結果を図２２に示す。図２２は、第２の実施の形態にかかるダイオードの活性部の製造工程におけるアニール後のキャリア濃度の深さ方向の分布の測定結果を示す特性図である。図２２に示すように、プロトン６０１の注入面近傍および通過領域のキャリア濃度がｎ-型半導体基板１０１の不純物濃度（点線で図示する基板濃度、図２３，２４においても同様）よりも高くなっていることから、第２の実施の形態において結晶欠陥（ディスオーダー）を回復させながらドナー領域を生成することができることがわかる。
以上、説明したように、第２の実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。第２の実施の形態によれば、プロトンのアニール温度を３５０℃以下とすることにより、裏面研削前の厚さの厚いｎ-型半導体基板に基板おもて面側の構造（ｐ型アノード層、アノード電極および層間絶縁膜など）をすべて形成することができるため、ｎ-型半導体基板の厚さが薄い状態で行う工程を少なくすることができる。これにより、歩留りを向上させることができ、かつ製造設備のコストを低減することができる。また、第２の実施の形態によれば、プロトンのアニール温度を３５０℃以下とすることにより、裏面研削前の厚さの厚いｎ-型半導体基板に電子線照射を行うことができるため、歩留りを向上させることができる。また、ドナー化率はアニール温度が３００℃以上３５０℃以下の範囲で最も高くなる（例えば１０％〜５０％）。よって、この温度範囲でアニール処理を行うことで、プロトンのドナー化率を高く維持することができる。
（第３の実施の形態）
次に、第３の実施の形態にかかる半導体装置の製造方法について説明する。第３の実施の形態にかかる半導体装置の製造方法が第１の実施の形態にかかる半導体装置の製造方法と異なる点は、欠陥回復とドナー化率とが所望の状態となるように、３３０℃以上３８０℃以下の温度のプロトンのアニールを行う点である。このため、第３の実施の形態においては、各工程を行う順序が第１の実施の形態と異なり、プロトンのアニール後に、ライフタイム制御のための電子線照射および熱処理を行う。
具体的には、まず、第１の実施の形態と同様に、ｐ型アノード層の形成からおもて面保護膜の形成までの工程を行う。次に、ｎ-型半導体基板を裏面側から研削していき、半導体装置として用いる製品厚さの位置まで研削する。次に、ｎ-型半導体基板の裏面側からプロトンを注入した後、水素濃度が６．０％以上３０．０％未満の雰囲気において例えば３８０℃の温度で５時間のアニールを行うことでドナー領域を生成する。次に、基板おもて面側から電子線を照射し、熱処理することにより、ライフタイムキラー制御を行う。その後、第１の実施の形態と同様に、リンのイオン注入およびレーザーアニールによるｎ+層の形成から以降の工程を行うことで、図１に示すダイオードが完成する。
このように製造したダイオードのキャリア濃度の深さ方向の分布をＳＲＡ法により測定した結果を図２３に示す。図２３は、第３の実施の形態にかかるダイオードの活性部の製造工程におけるアニール後のキャリア濃度の深さ方向の分布の測定結果を示す特性図である。図２３に示すように、プロトンの注入面近傍および通過領域のキャリア濃度がｎ-型半導体基板の不純物濃度よりも高くなっていることから、第３の実施の形態において結晶欠陥（ディスオーダー）を回復させながらドナー領域を生成することができることがわかる。
以上、説明したように、第３の実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。また、第３の実施の形態によれば、プロトンのアニール温度を３８０℃以下とすることにより、欠陥を低減させるとともに、ドナー化率を向上させることができる。また、第２の実施の形態と同様に、裏面研削前の厚さの厚いｎ-型半導体基板に基板おもて面側の構造をすべて形成することができるため、歩留り向上やコスト低減を実現することができる。
（第４の実施の形態）
次に、第４の実施の形態にかかる半導体装置の製造方法について説明する。第４の実施の形態にかかる半導体装置の製造方法が第１の実施の形態にかかる半導体装置の製造方法と異なる点は、ドナー化率を高くするために、３００℃〜４５０℃の温度でプロトンのアニールを行う点である。このため、第４の実施の形態においては、各工程を行う順序が第１の実施の形態と異なり、プロトンのアニール後に、おもて面保護膜の形成と、ライフタイム制御のための電子線照射および熱処理とを行う。
具体的には、まず、第１の実施の形態と同様に、ｐ型アノード層およびアノード電極を形成する。次に、ｎ-型半導体基板を裏面側から研削していき、半導体装置として用いる製品厚さの位置まで研削する。次に、ｎ-型半導体基板の裏面側からプロトンを注入した後、水素濃度が６．０％以上３０．０％未満の雰囲気において例えば４２０℃の温度で３時間のアニールを行うことでドナー領域を生成する。次に、アノード電極を覆うおもて面保護膜を形成する。次に、基板おもて面側から電子線を照射し、熱処理することにより、ライフタイムキラー制御を行う。その後、第１の実施の形態と同様に、リンのイオン注入およびレーザーアニールによるｎ+層の形成から以降の工程を行うことで、図１に示すダイオードが完成する。
このように製造したダイオードのキャリア濃度の深さ方向の分布をＳＲＡ法により測定した結果を図２４に示す。図２４は、第４の実施の形態にかかるダイオードの活性部の製造工程におけるアニール後のキャリア濃度の深さ方向の分布の測定結果を示す特性図である。図２４に示すように、プロトンの注入面近傍および通過領域のキャリア濃度がｎ-型半導体基板の不純物濃度よりも高くなっていることから、第４の実施の形態において結晶欠陥（ディスオーダー）を回復させながらドナー領域を生成することができることがわかる。また、プロトンの注入面近傍および通過領域のキャリア濃度が第２，３の実施の形態の場合よりも高くなっていることから、第２，３の実施の形態よりも結晶欠陥を安定して回復させることができることがわかる。
以上、説明したように、第４の実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。また、第４の実施の形態によれば、プロトンのアニール温度を高くすることにより、裏面研削後、ｎ-型半導体基板の厚さが薄い状態で行う工程数が多くなるが、結晶欠陥を安定して回復させることができる。
（第５の実施の形態）
次に、第５の実施の形態にかかる半導体装置の製造方法について説明する。第５の実施の形態にかかる半導体装置の製造方法が第１の実施の形態にかかる半導体装置の製造方法と異なる点は、常圧( 例えば１００，０００Ｐａ程度)雰囲気において雰囲気内の酸素を窒素で置換し、炉内から酸素分圧を低減させた状態でプロトンのアニールを行う点である。第５の実施の形態は、第２〜４の実施の形態にも適用可能である。
以上、説明したように、第５の実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。また、第５の実施の形態によれば、プロトンのアニールを行うための炉内の酸素分圧を低くすることで水素による爆発を防止することができる。
（第６の実施の形態）
次に、第６の実施の形態にかかる半導体装置の製造方法について説明する。第６の実施の形態にかかる半導体装置の製造方法が第１の実施の形態にかかる半導体装置の製造方法と異なる点は、プロトンのアニールを行うための炉に水素ガスによる爆発を防止する対策が施されている点である。例えば、炉内にｎ-型半導体基板を搬入するための開口部など炉内と外部との連結部や、炉と反応ガス管との連結部にＯリング等の密封用部材を取り付けることで炉内の気密性を高めることにより、炉内での水素ガスによる爆発を防止している。
具体的には、まず、ｎ-型半導体基板（ウェハー）を、大気雰囲気の状態で、常圧でアニール炉内に搬入した後、前述の密閉用部材等により、炉内と外部との連結部等を密閉する。続いて、炉内を例えば０．１Ｐａ程度に減圧して酸素分圧を低くする。次に、密封用部材によって炉内の気密性を保った状態で、炉内に窒素ガスと水素ガスとを導入して例えば常圧雰囲気とする。電気炉により炉内温度を所定の温度増加率にて上述の所定アニール温度まで昇温し、ウェハーに対してプロトンのアニール処理を行う。続いて、炉内温度を所定の温度減少率にてウェハーを搬出する温度まで降温する。続いて、密封用部材によって炉内の気密性を保った状態で、炉内を例えば０．１Ｐａ程度に減圧して水素分圧を十分低くする。続いて、炉内に窒素ガスを導入し、炉内を常圧にする。そして、ウェハーを搬出する。第６の実施の形態は、第２〜４の実施の形態にも適用可能である。
以上、説明したように、第６の実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。また、第６の実施の形態によれば、プロトンのアニールを行うために炉内の気密性を高くして酸素分圧を低くすることで水素による爆発を防止することができる。
（第７の実施の形態）
以上において本発明は、半導体基板にダイオードを形成する半導体装置の製造方法について説明したが、上述した実施の形態に限らず、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のｎ層（フィールドストップ層）１０１ａを作製するものについても同様に適用することが可能である。
図１１は、本発明を適用した半導体装置としてＩＧＢＴを示す断面図である。このＩＧＢＴ２００は、ｎ-型半導体基板（ｎ-ドリフト領域）２０１の主面の表面層にｐ型ベース層２１０が形成されている。さらにこのｐ型ベース層２１０の表面層には、ｎ型エミッタ層２０９が形成されている。そして、ｎ-ドリフト領域（ｎ-型半導体基板２０１）、ｐ型ベース層２１０、ｎ型エミッタ層２０９に対向するように、ゲート酸化膜２１３を介して、トレンチ型のゲート電極２０８が設けられ、金属−酸化膜−半導体（ＭＯＳ）型ゲート電極を形成している。
また、ｎ-型半導体基板２０１の主面の表面層には、トレンチ型のゲート電極２０８のｐ型ベース層２１０側に対して反対側の側面に接するように、フローティング（浮遊）電位のフローティングｐ層２１１が形成される。そして、フローティングｐ層２１１を挟んでトレンチ型のゲート電極２０８と隣り合うように、ゲート酸化膜２１３を介してトレンチ型のダミーゲート２１２が形成される。ダミーゲート２１２の電位は、フローティング電位であってもよいし、エミッタ電位であってもよい。一方、対面（裏面）の表面層にはｐ+型コレクタ層２０３が形成される。そしてｐ型ベース層２１０の外周位置に終端領域１０４となるｐ型のガードリング２０４が形成される。
このＩＧＢＴ２００は、スイッチング時におけるノイズの原因となる電圧振動を低減させるために、おもて面側から裏面側に対して深い位置でのｎ型ドーピング濃度のコントロールを行っている。この図１１には、プロトン注入後、水素雰囲気アニールによりプロトンのドナー生成を促進させた状態を示している。キャリア濃度コントロールについては、比較的低い加速電圧で、シリコン中に深い飛程が得られるプロトン注入を用いてｎ型層２０１ａを形成する。このｎ型層２０１ａはプロトン注入によるフィールドストップ層となり、ｎ-ドリフト領域（ｎ-型半導体基板２０１）より高い不純物濃度を有する。
ｐ型ベース層２１０およびｎ型エミッタ層２０９上にはエミッタ電極２０２が設けられ、ｐ+型コレクタ層２０３の下面（ＩＧＢＴ２００の裏面）には、コレクタ電極２０６が設けられる。また、活性部１１０は、ＩＧＢＴがオンの時に電流が流れる領域であり、終端領域１０４は、ｎ型半導体基板（ｎ-ドリフト領域）２０１の主面側の電界を緩和し、耐圧を保持する領域である。終端領域１０４には、例えばフローティングのｐ型領域であるｐ型ガードリング２０４と、ガードリング２０４に電気的に接続された導電膜であるフィールドプレート（ＦＰ）２０７とが設けられている。２０５は層間絶縁膜、２１４は絶縁層である。
以上、説明したように、第７の実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。
（第８の実施の形態）
次に、フィールドストップ層の位置についての説明を、第８の実施の形態として説明する。プロトン注入によるフィールドストップ層は、当然１つだけでなく複数形成してもよい。以下では、複数回のプロトン注入において、１段目のフィールドストップ層のプロトンピーク位置の好ましい位置について説明する。１段目のフィールドストップ層とは、ダイオードの場合はｎ+型カソード層、ＩＧＢＴの場合はｐ+型コレクタ層側となる基板裏面から、深さ方向で最も深い箇所に位置するフィールドストップ層のことである。
図１５は、一般的なダイオードの逆回復時の発振波形である。アノード電流が定格電流の１／１０以下の場合、蓄積キャリアが少ないために、逆回復が終わる手前で発振することがある。アノード電流をある値に固定して、異なる電源電圧ＶCCにてダイオードを逆回復させる。このとき、電源電圧ＶCCがある所定の値を超えると、カソード・アノード間電圧波形において、通常のオーバーシュート電圧のピーク値を超えた後に、付加的なオーバーシュートが発生するようになる。そして、この付加的なオーバーシュート（電圧）がトリガーとなり、以降の波形が振動する。電源電圧ＶCCがこの所定の値をさらに超えると、付加的なオーバーシュート電圧がさらに増加し、以降の振動の振幅も増加する。このように、電圧波形が振動を始める閾値電圧を発振開始閾値ＶRROと呼ぶ。このＶRROが高ければ高いほど、ダイオードは逆回復時に発振しないことを示すので、好ましい。
発振開始閾値ＶRROは、ダイオードのｐ型アノード層とｎ-ドリフト領域とのｐｎ接合からｎ-ドリフト領域を広がる空乏層端（厳密には、正孔が存在するので空間電荷領域端）が、複数のプロトンピークのうち最初に達する１段目のプロトンピークの位置に依存する。その理由は、次のとおりである。逆回復時に空乏層がおもて面側のｐ型アノード層からｎ-ドリフト領域を広がるときに、空乏層端が１つ目のフィールドストップ層に達することでその広がりが抑えられ、蓄積キャリアの掃き出しが弱まる。その結果、キャリアの枯渇が抑制され、発振が抑えられる。
逆回復時の空乏層は、ｐ型アノード層とｎ-ドリフト領域との間のｐｎ接合からカソード電極に向かって深さ方向に沿って広がる。このため、空乏層端が最初に達するフィールドストップ層のピーク位置は、ｐ型アノード層とｎ-ドリフト領域との間のｐｎ接合に最も近いフィールドストップ層となる。そこで、ｎ-型半導体基板の厚さ（アノード電極とカソード電極とに挟まれた部分の厚さ）をＷ0、空乏層端が最初に達するフィールドストップ層のピーク位置の、カソード電極とｎ-型半導体基板の裏面との界面からの深さ（以下、裏面からの距離とする）をＸとする。ここで、距離指標Ｌを導入する。距離指標Ｌは、下記の（１）式であらわされる。
Figure 0006015745
図１７は、本発明にかかる半導体装置において空乏層が最初に達するフィールドストップ層の位置条件を示す図表である。図１９は、複数のフィールドストップ層を有するダイオードを示す説明図である。図１９（ａ）には、複数のフィールドストップ層を３形成したダイオードの断面図を示す。図１９（ｂ）には、図１９（ａ）の切断線Ｂ−Ｂ'に沿ったネットドーピング濃度分布を示す。ｎ-ドリフト領域１となるｎ-型半導体基板のおもて面側にｐ型アノード層５２を形成し、裏面側にはｎ+型カソード層５３を形成している。符号５１はアノード電極であり、符号５４はカソード電極である。ｎ-ドリフト領域１の内部にはフィールドストップ層３を例えば３段形成している。また、基板裏面から最も深いフィールドストップ層３のピーク位置の、基板裏面からの距離Ｘは５０μｍである。これは、図１７に示す図表に基づいて距離指標Ｌを５８．２μｍとし、後述するγを１．２とした場合である。また、図１９（ｂ）に示したＬの矢印は、例えばｐ型アノード層５２とｎ-ドリフト領域１との間のｐｎ接合からの距離（長さ）を示している。
図１８は、複数のフィールドストップ層を有するＩＧＢＴを示す説明図である。図１８（ａ）には、複数のフィールドストップ層３を形成したＩＧＢＴの断面図を示す。図１８（ｂ）には、図１８（ａ）の切断線Ａ−Ａ'に沿ったネットドーピング濃度分布を示す。ｎ-ドリフト領域１となるｎ-型半導体基板のおもて面側にｐ型ベース層３３を形成し、裏面側にはｐコレクタ層４を形成している。符号２はｎ+エミッタ層であり、符号２３はｐ型ベース層３３とｎ-ドリフト領域１との間のｐｎ接合であり、符号３１はエミッタ電極であり、符号３２はコレクタ電極である。また、符号３８はｎバッファ層であり、符号４１は層間絶縁膜であり、符号４２はゲート電極であり、符号４３はゲート絶縁膜である。ｎ-ドリフト領域１の内部にはフィールドストップ層３を例えば３段形成している。基板裏面から最も深いフィールドストップ層３のピーク位置の、基板裏面からの距離Ｘは５０μｍである。これは、図１７に示す図表に基づいて距離指標Ｌを図１７から５８．２μｍとし、後述するγを１．２とした場合である。また、図１８（ｂ）示したＬの矢印は、例えばｐ型ベース層３３とｎ-ドリフト領域１との間のｐｎ接合からの距離（長さ）を示している。
次に、ダイオードの逆回復発振について説明する。上記（１）式に示す距離指標Ｌは、逆回復時に、カソード・アノード間電圧ＶAKが電源電圧ＶCCとなるときに、ｐ型アノード層とｎ-ドリフト領域との間のｐｎ接合からｎ-ドリフト領域に広がる空乏層（正しくは空間電荷領域）の端部（空乏層端）の、当該ｐｎ接合からの距離を示す指標である。平方根の内部の分数の中で、分母は逆回復時の空間電荷領域（簡単には、空乏層）の空間電荷密度を示している。周知のポアソンの式は、ｄｉｖＥ＝ρ／εSで表され、Ｅは電界強度、ρは空間電荷密度でρ＝ｑ（ｐ−ｎ＋Ｎd−Ｎa）である。ｑは電荷素量、ｐは正孔濃度、ｎは電子濃度、Ｎdはドナー濃度、Ｎaはアクセプタ濃度、εSは半導体の誘電率である。特にドナー濃度Ｎdは、ｎ-ドリフト領域を深さ方向に積分し、積分した区間の距離で割った平均濃度とする。
この空間電荷密度ρは、逆回復時に空間電荷領域（空乏層）を駆け抜ける正孔濃度ｐとｎ-ドリフト領域の平均的なドナー濃度Ｎdで記述され、電子濃度はこれらよりも無視できるほど低く、アクセプタが存在しないため、ρ≒ｑ（ｐ＋Ｎd）と表すことができる。このときの正孔濃度ｐは、ダイオードの遮断電流によって決まり、特に素子の定格電流密度が通電している状況を想定するため、ｐ＝ＪF／（ｑｖsat）で表され、ＪFは素子の定格電流密度、ｖsatはキャリアの速度が所定の電界強度で飽和した飽和速度である。
上記ポアソンの式を距離ｘで２回積分し、電圧ＶとしてＥ＝−ｇｒａｄＶ（周知の電界Ｅと電圧Ｖとの関係）であるため、境界条件を適当にとれば、Ｖ＝（１／２）（ρ／εS）ｘ2となる。この電圧Ｖが、定格電圧ＢＶの１／２としたときに得られる空間電荷領域の長さｘを、上記の距離指標Ｌとしているのである。その理由は、インバーター等の実機では、電圧Ｖとなる動作電圧（電源電圧ＶCC）を、定格電圧の半値程度とするためである。フィールドストップ層は、ドーピング濃度をｎ-ドリフト領域よりも高濃度とすることで、逆回復時に広がる空間電荷領域の伸びを、フィールドストップ層において広がり難くする機能を有する。ダイオードのアノード電流が、回路上の別の位置にあるＩＧＢＴのＭＯＳゲートのオンにより遮断電流から減少を始めるときに、空乏層が最初に達するフィールドストップ層のピーク位置が、ちょうどこの空間電荷領域の長さにあれば、蓄積キャリアがｎ-ドリフト領域に残存した状態で、空間電荷領域の伸びを抑えることができるので、残存キャリアの掃出しが抑えられる。
実際の逆回復動作は、例えばＩＧＢＴモジュールを周知のＰＷＭインバーターでモーター駆動するときには、電源電圧ＶCCや遮断電流が固定ではなく可変である。したがって、このような場合では、空乏層が最初に達するフィールドストップ層のピーク位置の好ましい位置に、ある程度の幅を持たせる必要がある。発明者らの検討の結果、空乏層が最初に達するフィールドストップ層のピーク位置の裏面からの距離Ｘは、図１７に示す図表のようになる。図１７には、定格電圧が６００Ｖ〜６５００Ｖのそれぞれにおいて、最初に空乏層端が達するフィールドストップ層のピーク位置の裏面からの距離Ｘを示す。ここで、Ｘ＝Ｗ0−γＬとおき、γは係数である。このγを、例えば０．７〜１．６まで変化させたときのＸを示している。
図１７に示すように、各定格電圧では、素子（ダイオード）が定格電圧よりも１０％程度高い耐圧を持つように、安全設計をする。そして、オン電圧や逆回復損失がそれぞれ十分低くなるように、図１７に示すようにｎ-型半導体基板の総厚（研削等によって薄くした後の仕上がり時の厚さ）およびｎ-ドリフト領域の平均的な比抵抗とする。平均的とは、フィールドストップ層を含めたｎ-ドリフト領域全体の平均濃度および比抵抗である。定格電圧によって、定格電流密度ＪFも図１７に示したような典型値となる。定格電流密度ＪFは、定格電圧と定格電流密度ＪFとの積によって決まるエネルギー密度が、およそ一定の値となるように設定され、ほぼ図１７に示す値のようになる。これらの値を用いて上記（１）式に従い距離指標Ｌを計算すると、図１７に記載した値となる。最初に空乏層端が達するフィールドストップ層のピーク位置の裏面からの距離Ｘは、この距離指標Ｌに対してγを０．７〜１．６とした値をｎ-型半導体基板の厚さＷ0から引いた値となる。
これら距離指標Ｌおよびｎ-型半導体基板の厚さＷ0の値に対して、逆回復発振が十分抑えられるような、最初に空乏層端が達するフィールドストップ層のピーク位置の裏面からの距離Ｘは、次のようになる。図１４は、電圧波形が振動を始める閾値電圧について示す特性図である。図１４には、このγに対する、発振開始閾値ＶRROの依存性を、典型的ないくつかの定格電圧Ｖrate（６００Ｖ、１２００Ｖ、３３００Ｖ）について示す。ここで、縦軸は、発振開始閾値ＶRROを定格電圧Ｖrateで規格化した値とする。３つの定格電圧ともに、γが１．５以下で発振開始閾値ＶRROを急激に高くできることが分かる。
前述のように、インバーター等の実機では、電圧Ｖとなる動作電圧（電源電圧ＶCC）を定格電圧Ｖrateの半値程度とするため、電源電圧ＶCCを定格電圧Ｖrateの半値とするときには、少なくともダイオードの逆回復発振は生じないようにしなければならない。つまり、ＶRRO／Ｖrateの値は０．５以上とする必要がある。図１４から、ＶRRO／Ｖrateの値が０．５以上となるのは、γが０．２以上１．５以下であるので、少なくともγを０．２〜１．５とすることが好ましい。
また、図示しない６００Ｖ〜１２００Ｖの間（８００Ｖや１０００Ｖなど）、１２００Ｖ〜３３００Ｖの間（１４００Ｖ，１７００Ｖ，２５００Ｖなど）、および３３００Ｖ以上（４５００Ｖ、６５００Ｖなど）のいずれにおいても、図１４に示す３つの曲線から大きく逸脱せず、この３つの曲線と同様の依存性（γに対する発振開始閾値ＶRROの値）を示す。図７から、γが０．７〜１．４の範囲で、いずれの定格電圧も発振開始閾値ＶRROを十分高くできる領域であると分かる。
γが０．７より小さくなると、発振開始閾値ＶRROは定格電圧Ｖrateのおよそ８０％以上であるものの、フィールドストップ層がｐ型ベース層に近くなるため、素子のアバランシェ耐圧が定格電圧Ｖrateより小さくなる場合が生じる。そのため、γは０．７以上が好ましい。また、γが１．４より大きくなると、発振開始閾値ＶRROは定格電圧Ｖrateの約７０％から急速に減少し、逆回復発振が発生し易くなる。したがって、γは１．４以下であるのが好ましい。より好ましくは、γが０．８〜１．３の範囲、さらに好ましくはγが０．９〜１．２の範囲内であれば、素子のアバランシェ耐圧を定格電圧Ｖrateよりも十分高くしつつ、発振開始閾値ＶRROを最も高くすることができる。
この図１４で重要な点は、いずれの定格電圧Ｖrateにおいても、発振開始閾値ＶRROを十分高くできるγの範囲は、ほぼ同じ（０．７〜１．４）となることである。この理由は、空乏層が最初に到達するフィールドストップ層のピーク位置の裏面からの距離Ｘの範囲を、Ｗ0−Ｌ（γ＝１）を中心とすることが最も効果的なためである。γ＝１．０を含むことが最も効果的なのは、パワー密度（定格電圧Ｖrateと定格電流密度ＪFとの積）が略一定（例えば１．８×１０5ＶＡ／ｃｍ2〜２．６×１０5ＶＡ／ｃｍ2）となることに起因する。つまり、ターンオフ等のスイッチング時に、素子の電圧が定格電圧Ｖrate相当になったときに、空間電荷領域端の距離（深さ）は上記（１）式で示す距離指標Ｌ程度となり、この距離指標Ｌの位置に裏面から最も深いフィールドストップ層のピーク位置があれば（すなわちγが約１．０）、スイッチング時の発振は抑制することができる。そして、パワー密度が略一定なので、距離指標Ｌは定格電圧Ｖrateに比例するようになる。これにより、どの定格電圧Ｖrateにおいても、γ＝１を略中心に含む範囲とすれば発振開始閾値ＶRROを十分高くでき、逆回復時の発振抑制効果を最も大きくできる。
以上より、最初に空乏層端が達するフィールドストップ層のピーク位置の裏面からの距離Ｘを上記範囲とすることで、逆回復時にダイオードは蓄積キャリアを十分残存させることができ、発振現象を抑えることができる。したがって、いずれの定格電圧Ｖrateにおいても、最初に空乏層端が達するフィールドストップ層のピーク位置の裏面からの距離Ｘは、距離指標Ｌの係数γを上述の範囲とすることがよい。これにより、逆回復時の発振現象を効果的に抑制することができる。
また、図１７では、定格電圧Ｖrateが６００Ｖ以上において、上述のように裏面から最も深い１つ目（１段目）のフィールドストップ層の裏面からの深さをγ＝１程度とする場合、距離指標Ｌはいずれの定格電圧Ｖrateも２０μｍより深いことがわかる。すなわち裏面から最も深い１段目のプロトンピークを形成するためのプロトンの飛程Ｒｐを基板裏面から１５μｍよりも深く、特に２０μｍ以上とする理由は、まさにこの発振抑制効果を最も高くするためである。
以上のように、良好なスイッチング特性を得るためには、ｎ-型半導体基板の裏面から少なくとも１５μｍよりも深い領域にフィールドストップ層を形成する必要がある。なお、上記の距離指標Ｌの考え方、およびγの好ましい範囲については、ダイオードだけでなく、ＩＧＢＴにおいても同様の範囲とすることが可能である。つまり、逆回復発振はターンオフ発振と置き換えて考えればよく、発振の起きやすさ、および抑制する作用効果についても、類似している。
（第９の実施の形態）
次に、本発明にかかる半導体装置の製造方法におけるプロトンの加速エネルギーについての説明を、第９の実施の形態として説明する。上記のγの範囲を満たすように、空乏層が最初に達するフィールドストップ層のピーク位置が基板裏面からの距離Ｘを有するように当該フィールドストップ層を実際にプロトン注入で形成するには、プロトンの加速エネルギーを図１６に示すの特性図から決めればよい。図１６は、本発明にかかる半導体装置のプロトンの飛程とプロトンの加速エネルギーとの関係を示す特性図である。
発明者らは鋭意研究を重ねた結果、プロトンの飛程Ｒｐ（フィールドストップ層のピーク位置）と、プロトンの加速エネルギーＥについて、プロトンの飛程Ｒｐの対数ｌｏｇ（Ｒｐ）をｘ、プロトンの加速エネルギーＥの対数ｌｏｇ（Ｅ）をｙとすると、下記（２）式の関係があることを見出した。
ｙ＝−０．００４７ｘ4＋０．０５２８ｘ3−０．２２１１ｘ2＋０．９９２３ｘ＋５．０４７４ ・・・（２）
図１６は、上記（２）式を示す特性図であり、プロトンの所望の飛程Ｒｐを得るためのプロトンの加速エネルギーを示している。図１６の横軸はプロトンの飛程Ｒｐの対数ｌｏｇ（Ｒｐ）であり、ｌｏｇ（Ｒｐ）の軸数値の下側の括弧内に対応する飛程Ｒｐ（μｍ）を示す。また、縦軸はプロトンの加速エネルギーＥの対数ｌｏｇ（Ｅ）であり、ｌｏｇ（Ｅ）の軸数値の左側の括弧内に対応するプロトンの加速エネルギーＥを示す。上記（２）式は、実験等によって得られた、プロトンの飛程Ｒｐの対数ｌｏｇ（Ｒｐ）と加速エネルギーの対数ｌｏｇ（Ｅ）との各値を、ｘ（＝ｌｏｇ（Ｒｐ））の４次の多項式でフィッティングさせた式である。
なお、上記のフィッティング式を用いて所望のプロトンの平均飛程Ｒｐからプロトン注入の加速エネルギーＥを算出（以下、算出値Ｅとする）して、この加速エネルギーの算出値Ｅでプロトンをシリコン基板に注入した場合における、実際の加速エネルギーＥ'と実際に広がり抵抗測定法（ＳＲＡ法）等によって得られた平均飛程Ｒｐ'（プロトンピーク位置）との関係は、以下のように考えればよい。
加速エネルギーの算出値Ｅに対して、実際の加速エネルギーＥ'がＥ±１０％程度の範囲にあれば、実際の平均飛程Ｒｐ'も所望の平均飛程Ｒｐに対して±１０％程度の範囲に収まり、測定誤差の範囲内となる。そのため、実際の平均飛程Ｒｐ'の所望の平均飛程Ｒｐからのバラつきが、ダイオードやＩＧＢＴの電気的特性へ与える影響は、無視できる程度に十分小さい。したがって、実際の加速エネルギーＥ'が算出値Ｅ±１０％の範囲にあれば、実際の平均飛程Ｒｐ'は実質的に設定どおりの平均飛程Ｒｐであると判断することができる。あるいは、実際の加速エネルギーＥ'を上記（２）式に当てはめて算出した平均飛程Ｒｐに対して、実際の平均飛程Ｒｐ'が±１０％以内に収まれば、問題ない。
実際の加速器では、加速エネルギーＥおよび平均飛程Ｒｐはいずれも上記の範囲（±１０％）に収まり得るため、実際の加速エネルギーＥ'および実際の平均飛程Ｒｐ'は、所望の平均飛程Ｒｐと算出値Ｅとで表される上記（２）式に示すフィッティング式にしたがっていると考えて、全く差支えない。さらに、バラつきや誤差の範囲が、平均飛程Ｒｐに対して±１０％以下であればよく、好適には±５％に収まれば、申し分なく上記（２）式に従っていると考えることができる。
上記（２）式を用いることにより、所望のプロトンの飛程Ｒｐを得るのに必要なプロトンの加速エネルギーＥを求めることができる。上述したフィールドストップ層を形成するためのプロトンの各加速エネルギーＥも、上記（２）式を用いており、実際に上記の加速エネルギーＥ'でプロトンを注入した試料を周知の広がり抵抗測定法（ＳＲＡ法）にて測定した実測値ともよく一致する。したがって、上記（２）式を用いることで、極めて精度よく、プロトンの飛程Ｒｐに基づいて必要なプロトンの加速エネルギーＥを予測することが可能となった。
（第１０の実施の形態）
次に、本発明にかかる半導体装置の逆回復波形についての説明を、第１０の実施の形態として説明する。図２１は、本発明にかかる半導体装置の逆回復波形を示す特性図である。図２１には、第１の実施の形態にしたがって作製された本発明（以下、実施例１とする）の逆回復波形と、プロトン注入を行わずに電子線照射のみとした比較例の逆回復波形とを示す。定格電圧は１２００Ｖとし、ＦＺシリコン基板のドーピング濃度（平均濃度）Ｎd、および、研削後のＦＺシリコン基板の仕上がり厚さＷ0は図１７の通りである。基板裏面から最も深いフィールドストップ層のγは１である。電子線照射条件は、本発明では線量を３００ｋＧｙとし、加速エネルギーを５ＭｅＶとした。比較例では線量を６０ｋＧｙとした。本発明および比較例のいずれも定格電流密度（図１７の１２００Ｖの欄）における順電圧降下は１．８Ｖとした。試験条件は、電源電圧ＶCCを８００Ｖとし、初期の定常的なアノード電流を定格電流（電流密度×活性面積約１ｃｍ2）とし、チョッパー回路においてダイオード、駆動用ＩＧＢＴ（同じ１２００Ｖ）、中間コンデンサとの浮遊インダクタンスを２００ｎＨとした。
図２１からも明らかなように、実施例１は、比較例よりも、逆回復ピーク電流が小さく、電源電圧ＶCCに対して高い電圧が発生するオーバーシュート電圧も２００Ｖ程度小さくできていることがわかる。すなわち、本発明の逆回復波形はいわゆるソフトリカバリー波形である。これは、高速だがハードリカバリーになりやすい電子線照射によるライフタイム制御でも、極めてソフトな波形を達成することができたことを示し、従来（比較例）では得られない効果である。
このような本発明に見られる効果の作用（理由）について、図２０を参照して説明する。図２０は、本発明にかかる半導体装置のキャリアライフタイムを示す特性図である。図２０には、実施例１のダイオードについて、アノード電極からの深さ方向に対するネットドーピング濃度、点欠陥濃度、およびキャリアライフタイムを示す。本発明がソフトリカバリー化を実現することができる理由は、電子線照射によって導入された点欠陥（空孔（Ｖ）、複空孔（ＶＶ））に対し、基板裏面からのプロトン注入によって導入された水素原子によってダングリングボンドが終端されたためであると推測される。キャリアの生成・消滅を促す欠陥は、点欠陥が主であり、空孔（Ｖ）・複空孔（ＶＶ）を主体とするエネルギー中心（センター）である。点欠陥にはダングリングボンドが形成されている。そこに、基板裏面からプロトンを注入してアニール（熱処理）を行うことにより、欠陥が緩和されて正常な結晶状態に近い状態に戻ろうとする。このとき、ダングリングボンドを周辺の水素原子が終端する。これにより、空孔（Ｖ）および複空孔（ＶＶ）を主体とするセンターは消滅する。一方、水素原子に起因するドナー（水素誘起ドナー）は、空孔（Ｖ）＋酸素（Ｏ）＋水素（Ｈ）のＶＯＨ欠陥が主体であるため、プロトン注入により単にダングリングボンドが水素原子で終端されるだけでなく、ＶＯＨ欠陥も形成される。すなわち、ドナー形成に最も寄与するＶＯＨ欠陥の形成こそが、空孔（Ｖ）および複空孔（ＶＶ）を主体とする点欠陥を消滅させる理由である。これが、漏れ電流やキャリア再結合の原因である空孔（Ｖ）および複空孔（ＶＶ）の密度を低下させつつ、ＶＯＨドナーの生成を促すと推測される。
ここで、通常は、シリコンウェハーをインゴットから製造してウェハー状にスライスした段階で、ウェハーには酸素が含まれている。例えば純ポリシリコンから製造したＦＺウェハーには、酸素は１×１０15／ｃｍ3〜１×１０16／ｃｍ3程度含有されている。ＣＺウェハーを原料とするポリシリコンから引き上げたＦＺウェハーについては、酸素は１×１０16／ｃｍ3〜１×１０17／ｃｍ3程度含有されている。これらの含有されている酸素が、ＶＯＨ欠陥のＯとして寄与する。
なお、従来技術として、ドナーをあまり形成せずにライフタイム低減のみを目的としたプロトン注入は広く知られているが、このプロトン注入は空孔（Ｖ）および複空孔（ＶＶ）を主体とする欠陥を大量に残し、ＶＯＨ欠陥は相対的にほとんど形成していないものと推測される。この点は、本発明の基板裏面からのプロトン注入と水素誘起ドナーとによるフィールドストップ層の形成、および電子線照射によるダングリングボンドを水素原子で終端する効果によって得られる空孔（Ｖ）および複空孔（ＶＶ）を主体とする欠陥の低減と、大きく異なる点である。
このような現象により、点欠陥密度は、図２０の中段に示すように、ｐ型アノード層からフィールドストップ層までは電子線照射による点欠陥が十分残留し、一様なライフタイム分布を形成している。このときのライフタイムは、例えば、０．１μｓ以上３μｓ以下の程度である。一方、フィールドストップ層から基板裏面のカソード側では、プロトンの注入により、基板裏面から５０μｍ程度およびそれよりさらにカソード側に近いところで、水素濃度が増加する。この水素原子がダングリングボンドを終端することで、点欠陥濃度は減少する。これにより、フィールドストップ層を形成している深さ領域（裏面から５０μｍ深さ〜基板裏面表層）のライフタイムは、それより浅い領域よりも増加し、例えば１０μｓ程度となる。この値は、電子線照射を行わないときのライフタイム値（１０μｓ以上）か、それに十分近い値である。これにより、図示しない少数キャリア（この場合正孔）の濃度分布は、アノード側で十分低く、カソード側で十分高い分布とすることができ、ダイオードのソフトリカバリー特性にとって極めて理想的なキャリア濃度分布を達成できる。
以上より、基板の深さ方向に電子線照射により点欠陥を導入し、基板裏面からのプロトン注入によって水素誘起ドナーからなるフィールドストップ層を形成することによって、フィールドストップ層を形成した領域の空孔（Ｖ）および複空孔（ＶＶ）を主体とする点欠陥を減らし、ライフタイム分布をソフトリカバリー特性に有効な分布とすることができる。
以上のように、本発明にかかる半導体装置の製造方法は、例えば産業用あるいは自動車用のモーター制御やエンジン制御に使用されるパワー半導体装置に有用である。
１００ 半導体装置（ダイオード）
１０１ ｎ-型半導体基板
１０１ａ ｎ層（フィールドストップ層）
１０１ｂ ｎ+型カソード層（ｎ+層）
１０２ ｐ型アノード層
１０４ 終端領域
１０５ アノード電極
１０６ カソード電極
１０７ フィールドプレート
１０８ 絶縁層
２００ 半導体装置（ＩＧＢＴ）

Claims (20)

  1. 第１導電型の半導体基板の裏面からプロトン注入する注入工程と、
    前記注入工程後に、前記半導体基板をアニール炉でアニール処理を行うことによって、前記半導体基板よりも高い不純物濃度を有する第１導電型の第１半導体領域を形成する形成工程と、を含み、
    前記アニール炉は、水素ガスによる爆発を防止するための防爆手段を有し、
    前記形成工程は、
    前記アニール炉の内部に前記水素ガスを導入する前に、前記防爆手段によって、常圧雰囲気において雰囲気内の酸素ガスを窒素ガスで置換し、前記アニール炉の内部の酸素分圧を低減させる第１工程と、
    前記第１工程の後、前記アニール炉を水素雰囲気とし、当該水素の容積濃度を６％〜３０％とし、３００℃〜４５０℃のアニール温度で前記アニール処理を行う第２工程と、を含むことを特徴とする半導体装置の製造方法。
  2. 第１導電型の半導体基板の裏面からプロトン注入する注入工程と、
    前記注入工程後に、前記半導体基板をアニール炉でアニール処理を行うことによって、前記半導体基板よりも高い不純物濃度を有する第１導電型の第１半導体領域を形成する形成工程と、を含み、
    前記アニール炉は、水素ガスによる爆発を防止するための防爆手段を有し、
    前記形成工程は、
    前記アニール炉の内部に前記水素ガスを導入する前に、前記防爆手段によって、前記アニール炉の内部を減圧し、前記アニール炉の内部に窒素ガスと水素ガスとを導入して常圧雰囲気にすることで前記アニール炉の内部の酸素分圧を低減させる第１工程と、
    前記第１工程の後、前記アニール炉を水素雰囲気とし、当該水素の容積濃度を６％〜３０％とし、３００℃〜４５０℃のアニール温度で前記アニール処理を行う第２工程と、を含むことを特徴とする半導体装置の製造方法。
  3. 前記半導体装置はダイオードであり、前記第１導電型の前記第１半導体領域がｎ型のフィールドストップ層であり、前記半導体基板がドリフト層であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記半導体装置は絶縁ゲート型バイポーラトランジスタであり、前記第１導電型の前記第１半導体領域がｎ型のフィールドストップ層であり、前記半導体基板がドリフト層であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
  5. 前記水素の容積濃度は、ドナー生成率が飽和せずに増加し、前記半導体基板のドリフト層からカソード電極までの領域のキャリア濃度をいずれも高めることができる濃度に設定することを特徴とする請求項３に記載の半導体装置の製造方法。
  6. 前記水素の容積濃度は、ドナー生成率が飽和せずに増加し、前記半導体基板の前記ドリフト層からコレクタ電極までの領域のキャリア濃度をいずれも高めることができる濃度に設定することを特徴とする請求項４に記載の半導体装置の製造方法。
  7. 前記アニール処理のアニール温度は、３３０℃〜３８０℃であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置の製造方法。
  8. 前記アニール処理の処理時間は、１時間〜１０時間であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置の製造方法。
  9. 前記アニール処理の処理時間は、３時間〜７時間であることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記アニール処理の処理時間は、５時間以下であることを特徴とする請求項８または９に記載の半導体装置の製造方法。
  11. 前記プロトン注入のプロトンの注入量は、３×１０12／ｃｍ2〜５×１０14／ｃｍ2であることを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置の製造方法。
  12. 前記プロトン注入のプロトンの注入量は、１×１０13／ｃｍ2〜１×１０14／ｃｍ2であることを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記プロトン注入のプロトンの注入エネルギーＥの対数ｌｏｇ（Ｅ）をｙとし、前記プロトン注入のプロトンの飛程Ｒｐの対数ｌｏｇ（Ｒｐ）をｘとすると、ｙ＝−０．００４７ｘ 4 ＋０．０５２８ｘ 3 −０．２２１１ｘ 2 ＋０．９９２３ｘ＋５．０４７４を満たすことを特徴とする請求項１〜１２のいずれか一つに記載の半導体装置の製造方法。
  14. 前記形成工程において、前記水素の容積濃度を１０％以上３０％以下で行うことを特徴とする請求項１〜１３のいずれか一つに記載の半導体装置の製造方法。
  15. 前記半導体基板を裏面から研削する研削工程を含むことを特徴とする請求項１〜１４のいずれか一つに記載の半導体装置の製造方法。
  16. 前記プロトン注入は、前記半導体基板の研削面側から行うことを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記半導体基板に電子線を照射する照射工程を含むことを特徴とする請求項１〜１６のいずれか一つに記載の半導体装置の製造方法。
  18. 前記電子線を照射した後に、前記半導体基板に熱処理を行う熱処理工程を含むことを特徴とする請求項１７に記載の半導体装置の製造方法。
  19. 前記プロトン注入のプロトンの、前記半導体基板の裏面からの飛程が１５μｍ以上であることを特徴とする請求項３〜６のいずれか一つに記載の半導体装置の製造方法。
  20. ｑを電荷素量、Ｎ d を前記ドリフト層の平均濃度、ε S を前記半導体基板の誘電率、Ｖ rate を定格電圧、Ｊ F を定格電流密度、ｖ sat をキャリアの速度が所定の電界強度で飽和した飽和速度として、距離指標Ｌが下記式（１）で表わされ、
    前記プロトン注入のプロトンの、前記半導体基板の裏面からの飛程をＸとし、前記半導体基板の厚さをＷ 0 として、Ｘ＝Ｗ 0 −γＬであり、γは０．２以上１．５以下であることを特徴とする請求項１９に記載の半導体装置の製造方法。
    Figure 0006015745
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6020553B2 (ja) 2012-03-19 2016-11-02 富士電機株式会社 半導体装置の製造方法
JP6090329B2 (ja) * 2012-10-23 2017-03-08 富士電機株式会社 半導体装置およびその製造方法
WO2014156791A1 (ja) * 2013-03-29 2014-10-02 富士電機株式会社 半導体装置および半導体装置の製造方法
KR102206507B1 (ko) 2013-06-26 2021-01-22 후지 덴키 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
US20160343838A1 (en) * 2014-01-31 2016-11-24 Hitachi, Ltd. Semiconductor Element Drive Apparatus and Power Conversion Apparatus Using Same
JP6109098B2 (ja) * 2014-02-18 2017-04-05 三菱電機株式会社 絶縁ゲート型半導体装置
JP6237921B2 (ja) * 2014-09-30 2017-11-29 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2016051973A1 (ja) * 2014-10-03 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
CN105789108B (zh) * 2014-12-16 2019-02-12 中芯国际集成电路制造(上海)有限公司 功率晶体管芯片的制作方法及功率晶体管芯片
CN107004723B (zh) * 2015-06-17 2021-03-09 富士电机株式会社 半导体装置及半导体装置的制造方法
WO2017047276A1 (ja) * 2015-09-16 2017-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6908528B2 (ja) * 2015-12-11 2021-07-28 ローム株式会社 半導体装置
JP6610768B2 (ja) 2016-02-23 2019-11-27 富士電機株式会社 半導体装置
DE102016112139B3 (de) * 2016-07-01 2018-01-04 Infineon Technologies Ag Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Halbleiterkörper
JP7018394B2 (ja) 2016-08-19 2022-02-10 ローム株式会社 半導体装置
JP6656475B2 (ja) * 2017-05-12 2020-03-04 三菱電機株式会社 半導体装置および電力変換装置
CN107507870A (zh) * 2017-07-06 2017-12-22 全球能源互联网研究院有限公司 二极管
CN108511512A (zh) * 2018-02-05 2018-09-07 东南大学 一种带有波浪型场限环结构的功率半导体器件及其制备方法
JP6835291B2 (ja) 2018-03-19 2021-02-24 富士電機株式会社 半導体装置および半導体装置の製造方法
IT201800007263A1 (it) * 2018-07-17 2020-01-17 Sensore ottico a bassa potenza per applicazioni di consumo, industriali e automobilistiche
JP7094840B2 (ja) * 2018-09-06 2022-07-04 住重アテックス株式会社 半導体装置の製造方法
WO2021070539A1 (ja) 2019-10-11 2021-04-15 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2021070584A1 (ja) * 2019-10-11 2021-04-15 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2021186944A1 (ja) * 2020-03-17 2021-09-23 信越半導体株式会社 シリコン単結晶基板中のドナー濃度の制御方法
JP7264100B2 (ja) * 2020-04-02 2023-04-25 信越半導体株式会社 シリコン単結晶基板中のドナー濃度の制御方法
CN113921395A (zh) * 2021-10-13 2022-01-11 南瑞联研半导体有限责任公司 一种低损耗igbt芯片集电极结构及其制备方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS592346A (ja) * 1982-06-28 1984-01-07 Semiconductor Res Found 半導体集積回路
JP2751562B2 (ja) * 1990-05-18 1998-05-18 トヨタ自動車株式会社 内燃機関の触媒式排ガス浄化装置
US6165876A (en) * 1995-01-30 2000-12-26 Yamazaki; Shunpei Method of doping crystalline silicon film
JPH09260639A (ja) 1996-03-27 1997-10-03 Hitachi Ltd シリコン半導体装置の製造方法
US6482681B1 (en) 2000-05-05 2002-11-19 International Rectifier Corporation Hydrogen implant for buffer zone of punch-through non epi IGBT
JP4123961B2 (ja) * 2002-03-26 2008-07-23 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
DE10240107B4 (de) 2002-08-30 2008-03-06 Infineon Technologies Ag Randabschluss für Leistungshalbleiterbauelement und für Diode sowie Verfahren zur Herstellung einer n-leitenden Zone für einen solchen Randabschluss
DE102004047749B4 (de) 2004-09-30 2008-12-04 Infineon Technologies Austria Ag Halbleiterbauteil Diode und IGBT sowie dafür geeignetes Herstellungsverfahren
DE102005026408B3 (de) 2005-06-08 2007-02-01 Infineon Technologies Ag Verfahren zur Herstellung einer Stoppzone in einem Halbleiterkörper und Halbleiterbauelement mit einer Stoppzone
WO2007055352A1 (ja) * 2005-11-14 2007-05-18 Fuji Electric Device Technology Co., Ltd. 半導体装置およびその製造方法
CN101512727B (zh) * 2006-09-01 2011-04-20 Nxp股份有限公司 用于改善碳化硅mosfet中反型层迁移率的方法
JP5396689B2 (ja) * 2006-09-07 2014-01-22 富士電機株式会社 半導体装置およびその製造方法
DE102006055885B4 (de) * 2006-11-27 2018-02-15 Infineon Technologies Austria Ag Verfahren zum Dotieren eines Halbleiterkörpers
JP5320679B2 (ja) 2007-02-28 2013-10-23 富士電機株式会社 半導体装置およびその製造方法
JP5203667B2 (ja) * 2007-10-16 2013-06-05 トヨタ自動車株式会社 半導体装置の製造方法
JP5466410B2 (ja) * 2008-02-14 2014-04-09 信越化学工業株式会社 Ｓｏｉ基板の表面処理方法
US20110198616A1 (en) * 2008-10-17 2011-08-18 Kenya Yamashita Semiconductor device and method for manufacturing same
KR101794182B1 (ko) 2009-11-02 2017-11-06 후지 덴키 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP2011230070A (ja) * 2010-04-28 2011-11-17 Mitsubishi Electric Corp プラズマ処理装置およびプラズマ処理方法

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