JP2008148024A - リセット回路 - Google Patents
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Abstract
【課題】回路構成をより簡略化し、消費電流の低減およびチップサイズの縮小を図ることが可能なリセット回路を提供する。
【解決手段】リセット回路100は、電源VDDと接地VSSとの間に接続された第1のバイアス回路1と、電源VDDと接地VSSとの間に接続され、第1のバイアス回路1の出力が入力されるコンパレータ2と、このコンパレータ2の出力を反転しリセット信号Resetを出力するインバータ3と、を備える。コンパレータ2は、電源VDDに一端が接続され、第1のバイアス回路1の第1の出力端子Nodeにゲートが接続されたp型の第1のMOSトランジスタ2aと、この第1のMOSトランジスタ2aの他端に一端が接続され、第1のMOSトランジスタ2aのゲートにゲートが接続され、接地VSSに他端が接続されたn型の第2のMOSトランジスタ2bと、を有する。
【選択図】図1
【解決手段】リセット回路100は、電源VDDと接地VSSとの間に接続された第1のバイアス回路1と、電源VDDと接地VSSとの間に接続され、第1のバイアス回路1の出力が入力されるコンパレータ2と、このコンパレータ2の出力を反転しリセット信号Resetを出力するインバータ3と、を備える。コンパレータ2は、電源VDDに一端が接続され、第1のバイアス回路1の第1の出力端子Nodeにゲートが接続されたp型の第1のMOSトランジスタ2aと、この第1のMOSトランジスタ2aの他端に一端が接続され、第1のMOSトランジスタ2aのゲートにゲートが接続され、接地VSSに他端が接続されたn型の第2のMOSトランジスタ2bと、を有する。
【選択図】図1
Description
本発明は、電源電圧に応じて、リセット信号を出力するリセット回路に関するものである。
外部から内部の論理回路を初期セット(リセット)するためのリセット信号が供給されない回路は、この回路内部でリセット信号を生成する必要がある。
ここで、従来技術には、電源VCCおよびグランドGNDに基づいて内部回路用の動作電圧V1を生成するレギュレータと、動作電圧V1に基づいて活性化されリセット回路に動作電圧V1を供給するためのバイアス回路と、を備えるものがある。該リセット回路は、動作電源V1の電圧を検出して、その検出電圧が予め設定された電圧の範囲内にあるときリセット信号を出力する(例えば、特許文献1参照)。
しかし、上記従来技術では、回路構成が複雑であり、消費電流およびチップサイズが増大するという問題があった。
特開平8−162932号公報
本発明は、回路構成をより簡略化し、消費電流の低減およびチップサイズの縮小を図ることが可能なリセット回路を提供することを目的とする。
本発明の一態様に係る実施例に従ったリセット回路は、
論理回路の論理をリセットするリセット信号を出力するリセット回路であって、
電源と接地との間に接続され、前記電源が出力する電源電圧の上昇に応じて、第1の出力端子から出力する出力電圧が上昇する第1のバイアス回路と、
前記電源に一端が接続され、前記第1のバイアス回路の前記第1の出力端子にゲートが接続された第1導電型の第1のMOSトランジスタと、前記第1のMOSトランジスタの他端に一端が接続され、前記第1のMOSトランジスタのゲートにゲートが接続され、前記接地に他端が接続された第2導電型の第2のMOSトランジスタと、を有するコンパレータと、を備え、
前記第1のMOSトランジスタと前記第2のMOSトランジスタとの間の接続点の電圧に応じた前記リセット信号を出力することを特徴とする。
論理回路の論理をリセットするリセット信号を出力するリセット回路であって、
電源と接地との間に接続され、前記電源が出力する電源電圧の上昇に応じて、第1の出力端子から出力する出力電圧が上昇する第1のバイアス回路と、
前記電源に一端が接続され、前記第1のバイアス回路の前記第1の出力端子にゲートが接続された第1導電型の第1のMOSトランジスタと、前記第1のMOSトランジスタの他端に一端が接続され、前記第1のMOSトランジスタのゲートにゲートが接続され、前記接地に他端が接続された第2導電型の第2のMOSトランジスタと、を有するコンパレータと、を備え、
前記第1のMOSトランジスタと前記第2のMOSトランジスタとの間の接続点の電圧に応じた前記リセット信号を出力することを特徴とする。
本発明の他の態様に係る実施例に従ったリセット回路は、
論理回路の論理をリセットするリセット信号を出力するリセット回路であって、
電源と接地との間に接続され、前記電源が出力する電源電圧の上昇に応じて、第1の出力端子から出力する出力電圧が上昇する第1のバイアス回路と、
前記電源と前記接地との間に接続され、前記電源電圧がある値以上のとき、第2の出力端子から所定の電圧を出力する第2のバイアス回路と、
前記電源に一端が接続され、前記第1のバイアス回路の前記第1の出力端子にゲートが接続された第1導電型の第1のMOSトランジスタと、前記第1のMOSトランジスタの他端に一端が接続され、前記第1のMOSトランジスタのゲートにゲートが接続され、前記接地に他端が接続された第2導電型の第2のMOSトランジスタと、を有するコンパレータと、
前記第2のMOSトランジスタの他端と前記接地との間に接続され、前記第2のバイアス回路の前記第2の出力端子の電圧がある値以上のときオンするスイッチ回路と、
を備え、
前記第1のMOSトランジスタと前記第2のMOSトランジスタとの間の接続点の電圧に応じた前記リセット信号を出力することを特徴とする。
論理回路の論理をリセットするリセット信号を出力するリセット回路であって、
電源と接地との間に接続され、前記電源が出力する電源電圧の上昇に応じて、第1の出力端子から出力する出力電圧が上昇する第1のバイアス回路と、
前記電源と前記接地との間に接続され、前記電源電圧がある値以上のとき、第2の出力端子から所定の電圧を出力する第2のバイアス回路と、
前記電源に一端が接続され、前記第1のバイアス回路の前記第1の出力端子にゲートが接続された第1導電型の第1のMOSトランジスタと、前記第1のMOSトランジスタの他端に一端が接続され、前記第1のMOSトランジスタのゲートにゲートが接続され、前記接地に他端が接続された第2導電型の第2のMOSトランジスタと、を有するコンパレータと、
前記第2のMOSトランジスタの他端と前記接地との間に接続され、前記第2のバイアス回路の前記第2の出力端子の電圧がある値以上のときオンするスイッチ回路と、
を備え、
前記第1のMOSトランジスタと前記第2のMOSトランジスタとの間の接続点の電圧に応じた前記リセット信号を出力することを特徴とする。
本発明のリセット回路によれば、回路構成をより簡略化し、消費電流の低減およびチップサイズの縮小を図ることができる。
以下、本発明に係る各実施例について図面に基づいて説明する。電源電圧投入時に、低電圧でのリセット信号を生成する。
図1は、本発明の一態様である実施例1に係るリセット回路の要部の構成を示す図である。なお、ここでは、第1導電型をp型、第2導電型をn型として説明する。しかし、回路構成の論理を逆にすることにより、第1導電型をn型、第2導電型をp型としてもよい。
図1に示すように、リセット回路100は、内部の論理回路(図示せず)の論理をリセットするリセット信号Restを出力する。
このリセット回路100は、電源VDDと接地VSSとの間に接続された第1のバイアス回路1と、電源VDDと接地VSSとの間に接続され、第1のバイアス回路1の出力が入力されるコンパレータ2と、このコンパレータ2の出力を反転しリセット信号Resetを出力するインバータ3と、を備える。
なお、インバータ3は、必要に応じて、省略し、コンパレータ2の出力をリセット信号Resetとしてもよい。また、さらにインバータ3の出力に入力が接続されたインバータを追加し、このインバータの出力をリセット信号Resetとしてもよい。
コンパレータ2は、電源VDDに一端(ソース)が接続され、第1のバイアス回路1の第1の出力端子Node1にゲートが接続されたp型の第1のMOSトランジスタ2aと、この第1のMOSトランジスタ2aの他端(ドレイン)に一端(ドレイン)が接続され、第1のMOSトランジスタ2aのゲートにゲートが接続され、接地VSSに他端(ソース)が接続されたn型の第2のMOSトランジスタ2bと、を有する。
第1のバイアス回路1は、電源VDDに一端(ソース)が接続されたp型の第3のMOSトランジスタ1aと、この第3のMOSトランジスタ1aの他端(ドレイン)に一端(ドレイン)が接続され、接地VSSに他端(ソース)が接続され、第3のMOSトランジスタ1aの他端(ドレイン)にゲートが接続されたn型の第4のMOSトランジスタ1bと、を有する。
また、第1のバイアス回路1は、電源VDDに一端(ソース)が接続され、第3のMOSトランジスタ1aのゲートに他端(ドレイン)およびゲートが接続されたp型の第5のMOSトランジスタ1cと、この第5のMOSトランジスタ1cの他端(ドレイン)に一端(ドレイン)が接続され、第4のMOSトランジスタ1bのゲートにゲートが接続されたn型の第6のMOSトランジスタ1dと、を有する。
また、第1のバイアス回路1は、第6のMOSトランジスタ1dの他端(ソース)と接地VSSとの間に接続された抵抗1eを有する。
第1のバイアス回路1は、第1の出力端子Node1に第5のMOSトランジスタ1cと第6のMOSトランジスタ1dとの接続点に接続されている。
この第1のバイアス回路1は、電源VDDが出力する電源電圧の上昇に応じて、第1の出力端子Node1から出力する出力電圧が上昇するようになっている。
出力端子Node1の電圧が上昇すると、第1のMOSトランジスタ2aに流れる電流が制限され、第2のMOSトランジスタ2bがオンするようになっている。これにより、第1のMOSトランジスタ2aと第2のMOSトランジスタ2bとの間の接続点(端子2c)の電圧が電源VDD(“High”)から接地VSS(“Low”)に変化するようになっている。そして、インバータ3は、この端子2cの電位を反転して、リセット信号Resetとして出力する。
このように、リセット回路100は、第1のMOSトランジスタ2aと第2のMOSトランジスタ2bとの間の接続点(端子2c)の電圧に応じたリセット信号Resetを出力するようになっている。
そして、リセット回路100は、既述の従来技術と比較して、レギュレータ等を必要とせず、回路構成をより簡略化されており、消費電流の低減およびチップサイズの縮小を図ることができる。
ここで、以上のような構成を有するリセット回路100の動作の一例について説明する。
図2は、実施例1に係るリセット回路の、電源電圧に対する、第1のバイアス回路の出力端子の電圧波形およびリセット信号の電圧波形の関係の一例を示す図である。
図2に示すように、電源投入から電源電圧が0.5Vまでの間(低電圧時)は、第1の出力端子Node1の電圧は0Vに張り付く。したがって、第1のMOSトランジスタ2aがオンし、第2のMOSトランジスタ2bがオフし、端子2cの電圧は電源電圧(“High”)になる。これにより、インバータ3から出力されるリセット信号Resetは、0Vすなわち“Low”になる。
次に、電源電圧が0.5Vから1.1Vまでの間(低電圧時)は、第1の出力端子Node1の電圧は電源電圧の上昇に応じて上昇する。しかし、この範囲では、第1の出力端子Node1の電圧が第2のMOSトランジスタ2bのしきい値を越えない。このため、第1のMOSトランジスタ2aがオンし、第2のMOSトランジスタ2bがオフしたままであり、端子2cの電圧は電源電圧(“High”)を維持する。
次に、電源電圧が1.1V以上になると、第1の出力端子Node1の電圧は0.6V以上になり、第1のMOSトランジスタ2aに流れる電流が制限され、第2のMOSトランジスタ2bがオンする。したがって、端子2cの電圧は接地電位(“Low”)になる。これにより、インバータ3から出力されるリセット信号Resetは、電源電圧すなわち“High”になる。
このように、電源電圧が高くなると、第1のMOSトランジスタ2aは定電流源として動作し、第2のMOSトランジスタ2bはスイッチとして動作する。
以上の動作により、リセット回路100は、電源電圧に応じて、回路内部でリセット信号を生成し出力することができる。
以上のように、本実施例に係るリセット回路によれば、回路構成をより簡略化し、消費電流の低減およびチップサイズの縮小を図ることができる。
既述のように、本実施例において、第1のバイアス回路を第3ないし第6のMOSトランジスタ、抵抗を用いて構成した場合について説明した。しかし、同様の動作をするバイアス回路であればよく、実施例1と同様の作用・効果を奏することができる。
実施例1では、第1のバイアス回路の出力に応じてコンパレータの出力が変化する構成について述べた。
本実施例では、特に、電源電圧がある電圧以下の場合に該コンパレータの出力を固定する構成について述べる。
図3は、本発明の一態様である実施例2に係るリセット回路の要部の構成を示す図である。なお、実施例1と同様の符号を付された構成は、実施例1と同様の構成である。
図3に示すように、リセット回路200は、内部の論理回路(図示せず)の論理をリセットするリセット信号Restを出力する。
リセット回路200は、実施例1と比較して、電源VDDと接地VSSとの間に接続された第2のバイアス回路4と、第2のMOSトランジスタ2bの他端(ソース)と接地VSSとの間に接続されたスイッチ回路5と、をさらに備える。他の構成は、実施例1と同様である。
第2のバイアス回路4は、電源電圧がある値以上のとき、第2の出力端子Node2から所定の電圧を出力するようになっている。すなわち、第2のバイアス回路4には、例えば、バンドギャップリファレンス回路のようなバイアス回路が適用される。
スイッチ回路5は、本実施例では、例えば、第2のMOSトランジスタ2bの他端(ソース)に一端(ドレイン)が接続され、接地VSSに他端(ソース)が接続され、第2のバイアス回路4の第2の出力端子Node2にゲートが接続されたn型の第7のMOSトランジスタで構成される。
このスイッチ回路5は、第2のバイアス回路4の第2の出力端子Nord2の電圧がある値以上のときオンするようになっている。
ここで、実施例1と同様に、第1のバイアス回路1は、電源VDDが出力する電源電圧の上昇に応じて、第1の出力端子Node1から出力する出力電圧が上昇するようになっている。
出力端子Node1の電圧が上昇すると、第1のMOSトランジスタ2aに流れる電流が制限され、第2のMOSトランジスタ2bがオンするようになっている。
また、既述のように、電源電圧がある値未満のとき、第2の出力端子Node2から0Vが出力され、スイッチ回路5はオフするようになっている。一方、電源電圧が上昇しある値以上のとき、第2の出力端子Node2から所定の電圧が出力され、スイッチ回路5がオンするようになっている。
これにより、電源電圧が上昇し、第2のMOSトランジスタ2bおよびスイッチ回路5がオンするとき、第1のMOSトランジスタ2aと第2のMOSトランジスタ2bとの間の接続点(端子2c)の電圧が電源VDD(“High”)から接地VSS(“Low”)に変化するようになっている。
そして、インバータ3は、この端子2cの電位を反転して、リセット信号Resetとして出力する。
このように、リセット回路200は、第1のMOSトランジスタ2aと第2のMOSトランジスタ2bとの間の接続点(端子2c)の電圧に応じたリセット信号Resetを出力するようになっている。
そして、リセット回路200は、既述の従来技術と比較して、レギュレータ等を必要とせず、回路構成をより簡略化されており、消費電流の低減およびチップサイズの縮小を図ることができる。
ここで、以上のような構成を有するリセット回路200の動作の一例について説明する。
図4は、実施例2に係るリセット回路の、電源電圧に対する、第1、第2のバイアス回路の出力端子の電圧波形およびリセット信号の電圧波形の関係の一例を示す図である。
電源投入から電源電圧が0.5Vまでの間(低電圧時)は、第1の出力端子Node1の電圧は0Vに張り付く。したがって、第1のMOSトランジスタ2aがオンし、第2のMOSトランジスタ2bがオフする。また、第2のバイアス回路4は、第2の出力端子Node2から0Vを出力し、スイッチ回路5をオフする。
これにより、端子2cの電圧は電源電圧(“High”)になる。そして、インバータ3から出力されるリセット信号Resetは、0Vすなわち“Low”になる。
次に、電源電圧が0.5Vから1.1Vまでの間(低電圧時)は、第1の出力端子Node1の電圧は電源電圧の上昇に応じて上昇する。しかし、この範囲では、第1の出力端子Node1の電圧が第2のMOSトランジスタ2bのしきい値を越えない。このため、第1のMOSトランジスタ2aがオンし、第2のMOSトランジスタ2bがオフしたままである。また、第2のバイアス回路4は、電源電圧が1V以上で第2の出力端子Node2を上昇させるが、スイッチ回路5はしきい値を越えないためオフしたままである。
これにより、端子2cの電圧は電源電圧(“High”)を維持する。そして、インバータ3から出力されるリセット信号Resetは、0Vすなわち“Low”を維持する。
次に、電源電圧が1.1Vから1.2Vまでの間は、第1の出力端子Node1の電圧は0.6V以上になり、第1のMOSトランジスタ2aに流れる電流が制限され、第2のMOSトランジスタ2bがオンする。一方、また、第2のバイアス回路4は、電源電圧の上昇とともに第2の出力端子Node2を上昇させるが、スイッチ回路5はしきい値を越えないためオフしたままである。
これにより、端子2cの電圧は電源電圧(“High”)を維持する。そして、インバータ3から出力されるリセット信号Resetは、0Vすなわち“Low”を維持する。
次に、電源電圧が1.2Vから1.4Vまでの間は、上記と同様に、第1の出力端子Node1の電圧は0.6V以上になり、第1のMOSトランジスタ2aに流れる電流が制限され、第2のMOSトランジスタ2bがオンする。また、第2のバイアス回路4は、電源電圧が1.2V以上で第2の出力端子Node2から0.6Vを越える電圧を出力し、スイッチ回路5はしきい値を越えるのでオンする。
これにより、端子2cの電圧は電源電圧(“High”)から接地電位(“Low”)に変化する。したがって、インバータ3から出力されるリセット信号Resetは、0Vすなわち“Low”から電源電圧すなわち“High”に変化する。
次に、電源電圧が1.4V以上になると、上記と同様に、第1の出力端子Node1の電圧は0.6V以上になり、第1のMOSトランジスタ2aに流れる電流が制限され、第2のMOSトランジスタ2bがオンする。また、第2のバイアス回路4は、電源電圧が1.4V以上で第2の出力端子Node2から所定の電圧(ここでは1V)を出力し、スイッチ回路5はしきい値を越えているのでオンしたままである。
したがって、端子2cの電圧は接地電位(“Low”)が維持される。これにより、インバータ3から出力されるリセット信号Resetは電源電圧すなわち“High”を維持する。
以上の動作により、リセット回路200は、電源電圧に応じて、回路内部でリセット信号を生成し出力することができる。
既述のように、リセット回路200は、電源電圧が高くなると、第1のMOSトランジスタ2aが定電流源として動作し、第2のMOSトランジスタ2bがスイッチとして動作する。
さらに、リセット回路200は、電源電圧が低電圧時だけではなく、第2のバイアス回路4が十分な電圧を出力していない時にも、例えば、“Low”に固定されたリセット信号Resetを生成することができる。
すなわち、リセット回路200は、より確実に、所望のリセット信号Resetを出力することができる。
以上のように、本実施例に係るリセット回路によれば、回路構成をより簡略化し、消費電流の低減およびチップサイズの縮小を図ることができる。
既述のように、本実施例において、第1のバイアス回路を第3ないし第6のMOSトランジスタ、抵抗を用いて構成した場合について説明した。しかし、同様の動作をするバイアス回路であればよく、実施例2と同様の作用・効果を奏することができる。
1 第1のバイアス回路
1a 第3のMOSトランジスタ
1b 第4のMOSトランジスタ
1c 第5のMOSトランジスタ
1d 第6のMOSトランジスタ
1e 抵抗
2 コンパレータ
2a 第1のMOSトランジスタ
2b 第2のMOSトランジスタ
3 インバータ
4 第2のバイアス回路
5 スイッチ回路(第7のMOSトランジスタ)
100、200 リセット回路
Node1 第1の出力端子
Node2 第2の出力端子
1a 第3のMOSトランジスタ
1b 第4のMOSトランジスタ
1c 第5のMOSトランジスタ
1d 第6のMOSトランジスタ
1e 抵抗
2 コンパレータ
2a 第1のMOSトランジスタ
2b 第2のMOSトランジスタ
3 インバータ
4 第2のバイアス回路
5 スイッチ回路(第7のMOSトランジスタ)
100、200 リセット回路
Node1 第1の出力端子
Node2 第2の出力端子
Claims (5)
- 論理回路の論理をリセットするリセット信号を出力するリセット回路であって、
電源と接地との間に接続され、前記電源が出力する電源電圧の上昇に応じて、第1の出力端子から出力する出力電圧が上昇する第1のバイアス回路と、
前記電源に一端が接続され、前記第1のバイアス回路の前記第1の出力端子にゲートが接続された第1導電型の第1のMOSトランジスタと、前記第1のMOSトランジスタの他端に一端が接続され、前記第1のMOSトランジスタのゲートにゲートが接続され、前記接地に他端が接続された第2導電型の第2のMOSトランジスタと、を有するコンパレータと、を備え、
前記第1のMOSトランジスタと前記第2のMOSトランジスタとの間の接続点の電圧に応じた前記リセット信号を出力する
ことを特徴とするリセット回路。 - 前記第1のバイアス回路は、
前記電源に一端が接続された第1導電型の第3のMOSトランジスタと、
前記第3のMOSトランジスタの他端に一端が接続され、前記接地に他端が接続され、前記第3のMOSトランジスタの他端にゲートが接続された第2導電型の第4のMOSトランジスタと、
前記電源に一端が接続され、前記第3のMOSトランジスタのゲートに他端およびゲートが接続された第1導電型の第5のMOSトランジスタと、
前記第5のMOSトランジスタの他端に一端が接続され、前記第4のMOSトランジスタのゲートにゲートが接続された第2導電型の第6のMOSトランジスタと、
前記第6のMOSトランジスタの他端と接地との間に接続された抵抗と、を有し、
前記第1の出力端子が前記第5のMOSトランジスタと前記第6のMOSトランジスタとの接続点に接続されている
ことを特徴とする請求項1に記載のリセット回路。 - 論理回路の論理をリセットするリセット信号を出力するリセット回路であって、
電源と接地との間に接続され、前記電源が出力する電源電圧の上昇に応じて、第1の出力端子から出力する出力電圧が上昇する第1のバイアス回路と、
前記電源と前記接地との間に接続され、前記電源電圧がある値以上のとき、第2の出力端子から所定の電圧を出力する第2のバイアス回路と、
前記電源に一端が接続され、前記第1のバイアス回路の前記第1の出力端子にゲートが接続された第1導電型の第1のMOSトランジスタと、前記第1のMOSトランジスタの他端に一端が接続され、前記第1のMOSトランジスタのゲートにゲートが接続され、前記接地に他端が接続された第2導電型の第2のMOSトランジスタと、を有するコンパレータと、
前記第2のMOSトランジスタの他端と前記接地との間に接続され、前記第2のバイアス回路の前記第2の出力端子の電圧がある値以上のときオンするスイッチ回路と、
を備え、
前記第1のMOSトランジスタと前記第2のMOSトランジスタとの間の接続点の電圧に応じた前記リセット信号を出力する
ことを特徴とするリセット回路。 - 前記第1のバイアス回路は、
前記電源に一端が接続された第1導電型の第3のMOSトランジスタと、
前記第3のMOSトランジスタの他端に一端が接続され、前記接地に他端が接続され、前記第3のMOSトランジスタの他端にゲートが接続された第2導電型の第4のMOSトランジスタと、
前記電源に一端が接続され、前記第3のMOSトランジスタのゲートに他端およびゲートが接続された第1導電型の第5のMOSトランジスタと、
前記第5のMOSトランジスタの他端に一端が接続され、前記第4のMOSトランジスタのゲートにゲートが接続された第2導電型の第6のMOSトランジスタと、
前記第6のMOSトランジスタの他端と接地との間に接続された抵抗と、を有し、
前記第1の出力端子が前記第5のMOSトランジスタと前記第6のMOSトランジスタとの接続点に接続されている
ことを特徴とする請求項3に記載のリセット回路。 - 前記スイッチ回路は、
前記第2のMOSトランジスタの他端に一端が接続され、前記接地に他端が接続され、前記第2のバイアス回路の第2の出力端子にゲートが接続された第2導電型の第7のMOSトランジスタである
ことを特徴とする請求項3または4に記載のリセット回路。
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---|---|---|---|
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JP2011086989A (ja) * | 2009-10-13 | 2011-04-28 | Oki Semiconductor Co Ltd | パワーオンリセット回路 |
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