JP2008148024A - リセット回路 - Google Patents

Abstract

【課題】回路構成をより簡略化し、消費電流の低減およびチップサイズの縮小を図ることが可能なリセット回路を提供する。
【解決手段】リセット回路１００は、電源ＶＤＤと接地ＶＳＳとの間に接続された第１のバイアス回路１と、電源ＶＤＤと接地ＶＳＳとの間に接続され、第１のバイアス回路１の出力が入力されるコンパレータ２と、このコンパレータ２の出力を反転しリセット信号Ｒｅｓｅｔを出力するインバータ３と、を備える。コンパレータ２は、電源ＶＤＤに一端が接続され、第１のバイアス回路１の第１の出力端子Ｎｏｄｅにゲートが接続されたｐ型の第１のＭＯＳトランジスタ２ａと、この第１のＭＯＳトランジスタ２ａの他端に一端が接続され、第１のＭＯＳトランジスタ２ａのゲートにゲートが接続され、接地ＶＳＳに他端が接続されたｎ型の第２のＭＯＳトランジスタ２ｂと、を有する。
【選択図】図１

Description

本発明は、電源電圧に応じて、リセット信号を出力するリセット回路に関するものである。

外部から内部の論理回路を初期セット（リセット）するためのリセット信号が供給されない回路は、この回路内部でリセット信号を生成する必要がある。

ここで、従来技術には、電源ＶＣＣおよびグランドＧＮＤに基づいて内部回路用の動作電圧Ｖ１を生成するレギュレータと、動作電圧Ｖ１に基づいて活性化されリセット回路に動作電圧Ｖ１を供給するためのバイアス回路と、を備えるものがある。該リセット回路は、動作電源Ｖ１の電圧を検出して、その検出電圧が予め設定された電圧の範囲内にあるときリセット信号を出力する（例えば、特許文献１参照）。

しかし、上記従来技術では、回路構成が複雑であり、消費電流およびチップサイズが増大するという問題があった。
特開平８−１６２９３２号公報

本発明は、回路構成をより簡略化し、消費電流の低減およびチップサイズの縮小を図ることが可能なリセット回路を提供することを目的とする。

本発明の一態様に係る実施例に従ったリセット回路は、
論理回路の論理をリセットするリセット信号を出力するリセット回路であって、
電源と接地との間に接続され、前記電源が出力する電源電圧の上昇に応じて、第１の出力端子から出力する出力電圧が上昇する第１のバイアス回路と、
前記電源に一端が接続され、前記第１のバイアス回路の前記第１の出力端子にゲートが接続された第１導電型の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの他端に一端が接続され、前記第１のＭＯＳトランジスタのゲートにゲートが接続され、前記接地に他端が接続された第２導電型の第２のＭＯＳトランジスタと、を有するコンパレータと、を備え、
前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの間の接続点の電圧に応じた前記リセット信号を出力することを特徴とする。

本発明の他の態様に係る実施例に従ったリセット回路は、
論理回路の論理をリセットするリセット信号を出力するリセット回路であって、
電源と接地との間に接続され、前記電源が出力する電源電圧の上昇に応じて、第１の出力端子から出力する出力電圧が上昇する第１のバイアス回路と、
前記電源と前記接地との間に接続され、前記電源電圧がある値以上のとき、第２の出力端子から所定の電圧を出力する第２のバイアス回路と、
前記電源に一端が接続され、前記第１のバイアス回路の前記第１の出力端子にゲートが接続された第１導電型の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの他端に一端が接続され、前記第１のＭＯＳトランジスタのゲートにゲートが接続され、前記接地に他端が接続された第２導電型の第２のＭＯＳトランジスタと、を有するコンパレータと、
前記第２のＭＯＳトランジスタの他端と前記接地との間に接続され、前記第２のバイアス回路の前記第２の出力端子の電圧がある値以上のときオンするスイッチ回路と、
を備え、
前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの間の接続点の電圧に応じた前記リセット信号を出力することを特徴とする。

本発明のリセット回路によれば、回路構成をより簡略化し、消費電流の低減およびチップサイズの縮小を図ることができる。

以下、本発明に係る各実施例について図面に基づいて説明する。電源電圧投入時に、低電圧でのリセット信号を生成する。

図１は、本発明の一態様である実施例１に係るリセット回路の要部の構成を示す図である。なお、ここでは、第１導電型をｐ型、第２導電型をｎ型として説明する。しかし、回路構成の論理を逆にすることにより、第１導電型をｎ型、第２導電型をｐ型としてもよい。

図１に示すように、リセット回路１００は、内部の論理回路（図示せず）の論理をリセットするリセット信号Ｒｅｓｔを出力する。

このリセット回路１００は、電源ＶＤＤと接地ＶＳＳとの間に接続された第１のバイアス回路１と、電源ＶＤＤと接地ＶＳＳとの間に接続され、第１のバイアス回路１の出力が入力されるコンパレータ２と、このコンパレータ２の出力を反転しリセット信号Ｒｅｓｅｔを出力するインバータ３と、を備える。

なお、インバータ３は、必要に応じて、省略し、コンパレータ２の出力をリセット信号Ｒｅｓｅｔとしてもよい。また、さらにインバータ３の出力に入力が接続されたインバータを追加し、このインバータの出力をリセット信号Ｒｅｓｅｔとしてもよい。

コンパレータ２は、電源ＶＤＤに一端（ソース）が接続され、第１のバイアス回路１の第１の出力端子Ｎｏｄｅ１にゲートが接続されたｐ型の第１のＭＯＳトランジスタ２ａと、この第１のＭＯＳトランジスタ２ａの他端（ドレイン）に一端（ドレイン）が接続され、第１のＭＯＳトランジスタ２ａのゲートにゲートが接続され、接地ＶＳＳに他端（ソース）が接続されたｎ型の第２のＭＯＳトランジスタ２ｂと、を有する。

第１のバイアス回路１は、電源ＶＤＤに一端（ソース）が接続されたｐ型の第３のＭＯＳトランジスタ１ａと、この第３のＭＯＳトランジスタ１ａの他端（ドレイン）に一端（ドレイン）が接続され、接地ＶＳＳに他端（ソース）が接続され、第３のＭＯＳトランジスタ１ａの他端（ドレイン）にゲートが接続されたｎ型の第４のＭＯＳトランジスタ１ｂと、を有する。

また、第１のバイアス回路１は、電源ＶＤＤに一端（ソース）が接続され、第３のＭＯＳトランジスタ１ａのゲートに他端（ドレイン）およびゲートが接続されたｐ型の第５のＭＯＳトランジスタ１ｃと、この第５のＭＯＳトランジスタ１ｃの他端（ドレイン）に一端（ドレイン）が接続され、第４のＭＯＳトランジスタ１ｂのゲートにゲートが接続されたｎ型の第６のＭＯＳトランジスタ１ｄと、を有する。

また、第１のバイアス回路１は、第６のＭＯＳトランジスタ１ｄの他端（ソース）と接地ＶＳＳとの間に接続された抵抗１ｅを有する。

第１のバイアス回路１は、第１の出力端子Ｎｏｄｅ１に第５のＭＯＳトランジスタ１ｃと第６のＭＯＳトランジスタ１ｄとの接続点に接続されている。

この第１のバイアス回路１は、電源ＶＤＤが出力する電源電圧の上昇に応じて、第１の出力端子Ｎｏｄｅ１から出力する出力電圧が上昇するようになっている。

出力端子Ｎｏｄｅ１の電圧が上昇すると、第１のＭＯＳトランジスタ２ａに流れる電流が制限され、第２のＭＯＳトランジスタ２ｂがオンするようになっている。これにより、第１のＭＯＳトランジスタ２ａと第２のＭＯＳトランジスタ２ｂとの間の接続点（端子２ｃ）の電圧が電源ＶＤＤ（“Ｈｉｇｈ”）から接地ＶＳＳ（“Ｌｏｗ”）に変化するようになっている。そして、インバータ３は、この端子２ｃの電位を反転して、リセット信号Ｒｅｓｅｔとして出力する。

このように、リセット回路１００は、第１のＭＯＳトランジスタ２ａと第２のＭＯＳトランジスタ２ｂとの間の接続点（端子２ｃ）の電圧に応じたリセット信号Ｒｅｓｅｔを出力するようになっている。

そして、リセット回路１００は、既述の従来技術と比較して、レギュレータ等を必要とせず、回路構成をより簡略化されており、消費電流の低減およびチップサイズの縮小を図ることができる。

ここで、以上のような構成を有するリセット回路１００の動作の一例について説明する。

図２は、実施例１に係るリセット回路の、電源電圧に対する、第１のバイアス回路の出力端子の電圧波形およびリセット信号の電圧波形の関係の一例を示す図である。

図２に示すように、電源投入から電源電圧が０．５Ｖまでの間（低電圧時）は、第１の出力端子Ｎｏｄｅ１の電圧は０Ｖに張り付く。したがって、第１のＭＯＳトランジスタ２ａがオンし、第２のＭＯＳトランジスタ２ｂがオフし、端子２ｃの電圧は電源電圧（“Ｈｉｇｈ”）になる。これにより、インバータ３から出力されるリセット信号Ｒｅｓｅｔは、０Ｖすなわち“Ｌｏｗ”になる。

次に、電源電圧が０．５Ｖから１．１Ｖまでの間（低電圧時）は、第１の出力端子Ｎｏｄｅ１の電圧は電源電圧の上昇に応じて上昇する。しかし、この範囲では、第１の出力端子Ｎｏｄｅ１の電圧が第２のＭＯＳトランジスタ２ｂのしきい値を越えない。このため、第１のＭＯＳトランジスタ２ａがオンし、第２のＭＯＳトランジスタ２ｂがオフしたままであり、端子２ｃの電圧は電源電圧（“Ｈｉｇｈ”）を維持する。

次に、電源電圧が１．１Ｖ以上になると、第１の出力端子Ｎｏｄｅ１の電圧は０．６Ｖ以上になり、第１のＭＯＳトランジスタ２ａに流れる電流が制限され、第２のＭＯＳトランジスタ２ｂがオンする。したがって、端子２ｃの電圧は接地電位（“Ｌｏｗ”）になる。これにより、インバータ３から出力されるリセット信号Ｒｅｓｅｔは、電源電圧すなわち“Ｈｉｇｈ”になる。

このように、電源電圧が高くなると、第１のＭＯＳトランジスタ２ａは定電流源として動作し、第２のＭＯＳトランジスタ２ｂはスイッチとして動作する。

以上の動作により、リセット回路１００は、電源電圧に応じて、回路内部でリセット信号を生成し出力することができる。

以上のように、本実施例に係るリセット回路によれば、回路構成をより簡略化し、消費電流の低減およびチップサイズの縮小を図ることができる。

既述のように、本実施例において、第１のバイアス回路を第３ないし第６のＭＯＳトランジスタ、抵抗を用いて構成した場合について説明した。しかし、同様の動作をするバイアス回路であればよく、実施例１と同様の作用・効果を奏することができる。

実施例１では、第１のバイアス回路の出力に応じてコンパレータの出力が変化する構成について述べた。

本実施例では、特に、電源電圧がある電圧以下の場合に該コンパレータの出力を固定する構成について述べる。

図３は、本発明の一態様である実施例２に係るリセット回路の要部の構成を示す図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。

図３に示すように、リセット回路２００は、内部の論理回路（図示せず）の論理をリセットするリセット信号Ｒｅｓｔを出力する。

リセット回路２００は、実施例１と比較して、電源ＶＤＤと接地ＶＳＳとの間に接続された第２のバイアス回路４と、第２のＭＯＳトランジスタ２ｂの他端（ソース）と接地ＶＳＳとの間に接続されたスイッチ回路５と、をさらに備える。他の構成は、実施例１と同様である。

第２のバイアス回路４は、電源電圧がある値以上のとき、第２の出力端子Ｎｏｄｅ２から所定の電圧を出力するようになっている。すなわち、第２のバイアス回路４には、例えば、バンドギャップリファレンス回路のようなバイアス回路が適用される。

スイッチ回路５は、本実施例では、例えば、第２のＭＯＳトランジスタ２ｂの他端（ソース）に一端（ドレイン）が接続され、接地ＶＳＳに他端（ソース）が接続され、第２のバイアス回路４の第２の出力端子Ｎｏｄｅ２にゲートが接続されたｎ型の第７のＭＯＳトランジスタで構成される。

このスイッチ回路５は、第２のバイアス回路４の第２の出力端子Ｎｏｒｄ２の電圧がある値以上のときオンするようになっている。

ここで、実施例１と同様に、第１のバイアス回路１は、電源ＶＤＤが出力する電源電圧の上昇に応じて、第１の出力端子Ｎｏｄｅ１から出力する出力電圧が上昇するようになっている。

出力端子Ｎｏｄｅ１の電圧が上昇すると、第１のＭＯＳトランジスタ２ａに流れる電流が制限され、第２のＭＯＳトランジスタ２ｂがオンするようになっている。

また、既述のように、電源電圧がある値未満のとき、第２の出力端子Ｎｏｄｅ２から０Ｖが出力され、スイッチ回路５はオフするようになっている。一方、電源電圧が上昇しある値以上のとき、第２の出力端子Ｎｏｄｅ２から所定の電圧が出力され、スイッチ回路５がオンするようになっている。

これにより、電源電圧が上昇し、第２のＭＯＳトランジスタ２ｂおよびスイッチ回路５がオンするとき、第１のＭＯＳトランジスタ２ａと第２のＭＯＳトランジスタ２ｂとの間の接続点（端子２ｃ）の電圧が電源ＶＤＤ（“Ｈｉｇｈ”）から接地ＶＳＳ（“Ｌｏｗ”）に変化するようになっている。

そして、インバータ３は、この端子２ｃの電位を反転して、リセット信号Ｒｅｓｅｔとして出力する。

このように、リセット回路２００は、第１のＭＯＳトランジスタ２ａと第２のＭＯＳトランジスタ２ｂとの間の接続点（端子２ｃ）の電圧に応じたリセット信号Ｒｅｓｅｔを出力するようになっている。

そして、リセット回路２００は、既述の従来技術と比較して、レギュレータ等を必要とせず、回路構成をより簡略化されており、消費電流の低減およびチップサイズの縮小を図ることができる。

ここで、以上のような構成を有するリセット回路２００の動作の一例について説明する。

図４は、実施例２に係るリセット回路の、電源電圧に対する、第１、第２のバイアス回路の出力端子の電圧波形およびリセット信号の電圧波形の関係の一例を示す図である。

電源投入から電源電圧が０．５Ｖまでの間（低電圧時）は、第１の出力端子Ｎｏｄｅ１の電圧は０Ｖに張り付く。したがって、第１のＭＯＳトランジスタ２ａがオンし、第２のＭＯＳトランジスタ２ｂがオフする。また、第２のバイアス回路４は、第２の出力端子Ｎｏｄｅ２から０Ｖを出力し、スイッチ回路５をオフする。

これにより、端子２ｃの電圧は電源電圧（“Ｈｉｇｈ”）になる。そして、インバータ３から出力されるリセット信号Ｒｅｓｅｔは、０Ｖすなわち“Ｌｏｗ”になる。

次に、電源電圧が０．５Ｖから１．１Ｖまでの間（低電圧時）は、第１の出力端子Ｎｏｄｅ１の電圧は電源電圧の上昇に応じて上昇する。しかし、この範囲では、第１の出力端子Ｎｏｄｅ１の電圧が第２のＭＯＳトランジスタ２ｂのしきい値を越えない。このため、第１のＭＯＳトランジスタ２ａがオンし、第２のＭＯＳトランジスタ２ｂがオフしたままである。また、第２のバイアス回路４は、電源電圧が１Ｖ以上で第２の出力端子Ｎｏｄｅ２を上昇させるが、スイッチ回路５はしきい値を越えないためオフしたままである。

これにより、端子２ｃの電圧は電源電圧（“Ｈｉｇｈ”）を維持する。そして、インバータ３から出力されるリセット信号Ｒｅｓｅｔは、０Ｖすなわち“Ｌｏｗ”を維持する。

次に、電源電圧が１．１Ｖから１．２Ｖまでの間は、第１の出力端子Ｎｏｄｅ１の電圧は０．６Ｖ以上になり、第１のＭＯＳトランジスタ２ａに流れる電流が制限され、第２のＭＯＳトランジスタ２ｂがオンする。一方、また、第２のバイアス回路４は、電源電圧の上昇とともに第２の出力端子Ｎｏｄｅ２を上昇させるが、スイッチ回路５はしきい値を越えないためオフしたままである。

これにより、端子２ｃの電圧は電源電圧（“Ｈｉｇｈ”）を維持する。そして、インバータ３から出力されるリセット信号Ｒｅｓｅｔは、０Ｖすなわち“Ｌｏｗ”を維持する。

次に、電源電圧が１．２Ｖから１．４Ｖまでの間は、上記と同様に、第１の出力端子Ｎｏｄｅ１の電圧は０．６Ｖ以上になり、第１のＭＯＳトランジスタ２ａに流れる電流が制限され、第２のＭＯＳトランジスタ２ｂがオンする。また、第２のバイアス回路４は、電源電圧が１．２Ｖ以上で第２の出力端子Ｎｏｄｅ２から０．６Ｖを越える電圧を出力し、スイッチ回路５はしきい値を越えるのでオンする。

これにより、端子２ｃの電圧は電源電圧（“Ｈｉｇｈ”）から接地電位（“Ｌｏｗ”）に変化する。したがって、インバータ３から出力されるリセット信号Ｒｅｓｅｔは、０Ｖすなわち“Ｌｏｗ”から電源電圧すなわち“Ｈｉｇｈ”に変化する。

次に、電源電圧が１．４Ｖ以上になると、上記と同様に、第１の出力端子Ｎｏｄｅ１の電圧は０．６Ｖ以上になり、第１のＭＯＳトランジスタ２ａに流れる電流が制限され、第２のＭＯＳトランジスタ２ｂがオンする。また、第２のバイアス回路４は、電源電圧が１．４Ｖ以上で第２の出力端子Ｎｏｄｅ２から所定の電圧（ここでは１Ｖ）を出力し、スイッチ回路５はしきい値を越えているのでオンしたままである。

したがって、端子２ｃの電圧は接地電位（“Ｌｏｗ”）が維持される。これにより、インバータ３から出力されるリセット信号Ｒｅｓｅｔは電源電圧すなわち“Ｈｉｇｈ”を維持する。

以上の動作により、リセット回路２００は、電源電圧に応じて、回路内部でリセット信号を生成し出力することができる。

既述のように、リセット回路２００は、電源電圧が高くなると、第１のＭＯＳトランジスタ２ａが定電流源として動作し、第２のＭＯＳトランジスタ２ｂがスイッチとして動作する。

さらに、リセット回路２００は、電源電圧が低電圧時だけではなく、第２のバイアス回路４が十分な電圧を出力していない時にも、例えば、“Ｌｏｗ”に固定されたリセット信号Ｒｅｓｅｔを生成することができる。

すなわち、リセット回路２００は、より確実に、所望のリセット信号Ｒｅｓｅｔを出力することができる。

以上のように、本実施例に係るリセット回路によれば、回路構成をより簡略化し、消費電流の低減およびチップサイズの縮小を図ることができる。

既述のように、本実施例において、第１のバイアス回路を第３ないし第６のＭＯＳトランジスタ、抵抗を用いて構成した場合について説明した。しかし、同様の動作をするバイアス回路であればよく、実施例２と同様の作用・効果を奏することができる。

本発明の一態様である実施例１に係るリセット回路の要部の構成を示す図である。 実施例１に係るリセット回路の、電源電圧に対する、第１のバイアス回路の出力端子の電圧波形およびリセット信号の電圧波形の関係の一例を示す図である。 本発明の一態様である実施例２に係るリセット回路の要部の構成を示す図である。 実施例２に係るリセット回路の、電源電圧に対する、第１、第２のバイアス回路の出力端子の電圧波形およびリセット信号の電圧波形の関係の一例を示す図である。

符号の説明

１ 第１のバイアス回路
１ａ 第３のＭＯＳトランジスタ
１ｂ 第４のＭＯＳトランジスタ
１ｃ 第５のＭＯＳトランジスタ
１ｄ 第６のＭＯＳトランジスタ
１ｅ 抵抗
２ コンパレータ
２ａ 第１のＭＯＳトランジスタ
２ｂ 第２のＭＯＳトランジスタ
３ インバータ
４ 第２のバイアス回路
５ スイッチ回路（第７のＭＯＳトランジスタ）
１００、２００ リセット回路
Ｎｏｄｅ１ 第１の出力端子
Ｎｏｄｅ２ 第２の出力端子

Claims (5)

1. 論理回路の論理をリセットするリセット信号を出力するリセット回路であって、
   電源と接地との間に接続され、前記電源が出力する電源電圧の上昇に応じて、第１の出力端子から出力する出力電圧が上昇する第１のバイアス回路と、
   前記電源に一端が接続され、前記第１のバイアス回路の前記第１の出力端子にゲートが接続された第１導電型の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの他端に一端が接続され、前記第１のＭＯＳトランジスタのゲートにゲートが接続され、前記接地に他端が接続された第２導電型の第２のＭＯＳトランジスタと、を有するコンパレータと、を備え、
   前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの間の接続点の電圧に応じた前記リセット信号を出力する
   ことを特徴とするリセット回路。
2. 前記第１のバイアス回路は、
   前記電源に一端が接続された第１導電型の第３のＭＯＳトランジスタと、
   前記第３のＭＯＳトランジスタの他端に一端が接続され、前記接地に他端が接続され、前記第３のＭＯＳトランジスタの他端にゲートが接続された第２導電型の第４のＭＯＳトランジスタと、
   前記電源に一端が接続され、前記第３のＭＯＳトランジスタのゲートに他端およびゲートが接続された第１導電型の第５のＭＯＳトランジスタと、
   前記第５のＭＯＳトランジスタの他端に一端が接続され、前記第４のＭＯＳトランジスタのゲートにゲートが接続された第２導電型の第６のＭＯＳトランジスタと、
   前記第６のＭＯＳトランジスタの他端と接地との間に接続された抵抗と、を有し、
   前記第１の出力端子が前記第５のＭＯＳトランジスタと前記第６のＭＯＳトランジスタとの接続点に接続されている
   ことを特徴とする請求項１に記載のリセット回路。
3. 論理回路の論理をリセットするリセット信号を出力するリセット回路であって、
   電源と接地との間に接続され、前記電源が出力する電源電圧の上昇に応じて、第１の出力端子から出力する出力電圧が上昇する第１のバイアス回路と、
   前記電源と前記接地との間に接続され、前記電源電圧がある値以上のとき、第２の出力端子から所定の電圧を出力する第２のバイアス回路と、
   前記電源に一端が接続され、前記第１のバイアス回路の前記第１の出力端子にゲートが接続された第１導電型の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの他端に一端が接続され、前記第１のＭＯＳトランジスタのゲートにゲートが接続され、前記接地に他端が接続された第２導電型の第２のＭＯＳトランジスタと、を有するコンパレータと、
   前記第２のＭＯＳトランジスタの他端と前記接地との間に接続され、前記第２のバイアス回路の前記第２の出力端子の電圧がある値以上のときオンするスイッチ回路と、
   を備え、
   前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの間の接続点の電圧に応じた前記リセット信号を出力する
   ことを特徴とするリセット回路。
4. 前記第１のバイアス回路は、
   前記電源に一端が接続された第１導電型の第３のＭＯＳトランジスタと、
   前記第３のＭＯＳトランジスタの他端に一端が接続され、前記接地に他端が接続され、前記第３のＭＯＳトランジスタの他端にゲートが接続された第２導電型の第４のＭＯＳトランジスタと、
   前記電源に一端が接続され、前記第３のＭＯＳトランジスタのゲートに他端およびゲートが接続された第１導電型の第５のＭＯＳトランジスタと、
   前記第５のＭＯＳトランジスタの他端に一端が接続され、前記第４のＭＯＳトランジスタのゲートにゲートが接続された第２導電型の第６のＭＯＳトランジスタと、
   前記第６のＭＯＳトランジスタの他端と接地との間に接続された抵抗と、を有し、
   前記第１の出力端子が前記第５のＭＯＳトランジスタと前記第６のＭＯＳトランジスタとの接続点に接続されている
   ことを特徴とする請求項３に記載のリセット回路。
5. 前記スイッチ回路は、
   前記第２のＭＯＳトランジスタの他端に一端が接続され、前記接地に他端が接続され、前記第２のバイアス回路の第２の出力端子にゲートが接続された第２導電型の第７のＭＯＳトランジスタである
   ことを特徴とする請求項３または４に記載のリセット回路。

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