JP5981906B2 - 画像形成装置 - Google Patents

Description

本発明は、フラッシュメモリーをリフレッシュする画像形成装置に関する。

ＮＡＮＤ型のフラッシュメモリー等では、データの読み出しを所定回数繰り返すと、データを正しく読み出せなくなるエラー、いわゆるリードディスターブが発生する。

このため、フラッシュメモリーに対しては、例えば特許文献１のように、所定のタイミング毎にリフレッシュを行うことが知られている。

特許文献１の技術では、フラッシュメモリーを構成する複数のブロックのうち、任意の数の対象ブロックについてリフレッシュ（再書き込み）する。具体的には、対象ブロック毎にデータをバッファーに読み出し、読み出したデータを別のブロックに再度書き込む。

これにより、特許文献１の技術は、任意の数の対象ブロックをブロック単位で順次リフレッシュすることができる。

しかし、特許文献１の技術では、対象ブロック内のデータを別のブロックに再度書き込むため、理論ブロックと物理ブロックとの対応付け等が必要となり、リフレッシュ処理が煩雑となるという問題があった。

特開２０１０−１５４７７号公報

発明が解決しようとする課題は、フラッシュメモリーのリフレッシュ処理が煩雑になる点である。

本発明は、フラッシュメモリーのリフレッシュ処理を簡素化するために、省電力モードを有する画像形成装置であって、前記画像形成装置は、メインシステムと省電力システムとを備え、前記メインシステムは前記省電力モード時に停止されると共に前記省電力モードからの復帰時に省電力システムによって起動がかけられ、前記メインシステムは、データを格納する複数のブロックを有するフラッシュメモリーと、主制御部と、電圧センサーと、Ｇｅｎｅｒａｌ Ｐｕｒｐｏｓｅ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ（ＧＰＩＯ）と、を備え、前記主制御部は、前記フラッシュメモリー内のプログラムを実行することで、該画像形成装置の制御を実行する演算装置であるＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＣＰＵ）を有し、前記ＣＰＵは、前記複数のブロックに対しブロック単位で順次リフレッシュするリフレッシュ部として機能し、前記電圧センサーは、該画像形成装置の主電源の遮断によって変化した電圧を検出し、電圧の検出信号を前記ＧＰＩＯに対して入力し、前記ＧＰＩＯは、通知用インターフェースを構成し、前記電圧センサーからの前記電圧の検出信号を受信し、前記リフレッシュ部は、前記複数のブロックから一括してデータを読み出す読出部と、前記ブロック単位のリフレッシュ時に、そのリフレッシュの対象ブロックに格納されているデータを消去するデータ消去部と、前記読み出されている複数のデータ中の前記消去されたデータに対応するデータを前記対象ブロックに書き込んで前記ブロック単位のリフレッシュを完了させるデータ書込部と、前記ブロック単位のリフレッシュの開始前に、そのブロック単位のリフレッシュを不能とする電源断の有無をチェックする電源断チェック部と、前記電源断がある場合に前記ブロック単位のリフレッシュを中断するリフレッシュ管理部と、を備え、前記電源断チェック部は、前記電源断の有無を、前記ＧＰＩＯに入力される前記電圧の検出信号に基づいて行ない、前記電源断は、その時点から次に開始される前記ブロック単位のリフレッシュの完了を不能とする電圧の降下であり、前記電源断チェック部は、前記主電源の遮断による電圧の降下途中で直後に行われるブロック単位のリフレッシュが可能な電圧が確保されていれば、電源断が無いものと判断することを最も主要な特徴とする。

本発明のリフレッシュ装置によれば、データを格納する複数のブロックに対して、ブロック単位のリフレッシュを行う際にデータを同一ブロックに再度書き込むことができ、フラッシュメモリーのリフレッシュ処理を簡素化することができる。

しかも、複数のブロックから一括してデータを読み出しておき、データの消去と書き込みとを一組としたブロック単位のリフレッシュを順次行うので、各ブロック単位のリフレッシュ時に対応するブロックからデータを読み出す必要がなく、より確実にフラッシュメモリーのリフレッシュ処理を簡素化することができる。

リフレッシュ装置を適用した画像形成装置を示す要部ブロック図である（実施例）。 図１の画像形成装置のＣＰＵの機能を示すブロック図である（実施例）。 図２のリフレッシュ装置によるリフレッシュ処理を示す概念図である（実施例）。 図２のリフレッシュ装置によるリフレッシュ処理を示すフローチャートである。（実施例）。

フラッシュメモリーのリフレッシュ処理を簡素化するという目的を、フラッシュメモリーの複数のブロックから一括してデータを読み出し、ブロック単位のリフレッシュ時に、そのリフレッシュの対象ブロックに格納されているデータを消去し、読み出されている複数のデータ中の消去されたデータに対応するデータを対象ブロックに書き込むリフレッシュ装置によって実現した。

このリフレッシュ装置においては、ブロック単位のリフレッシュの開始前に、そのブロック単位のリフレッシュを不能とする電源断の有無をチェックし、電源断がある場合にブロック単位のリフレッシュを中断するのが好ましい。

複数のブロックに格納されている複数のデータは、例えば、単一のデータを構成する複数のデータ片とすることができる。単一のデータとしては、電子機器の省電力モード時に停止されるメインシステムが、その起動時に読み込むブートローダーのような起動時プログラム等がある。

以下、本発明の一実施例について図面を参照して説明する。

［画像形成装置］
図１は、リフレッシュ装置が適用される画像形成装置の要部ブロック図である。

本実施例のリフレッシュ装置は、電子機器としての画像形成装置１に適用されるものである。画像形成装置１は、省電力モードを有するデジタル複合機からなり、メインシステム２と、省電力システム３とを備えている。

メインシステム２は、画像形成装置１のシステム制御や画像処理制御等の機器制御を主に行うもので、省電力モード時に停止されると共に省電力モードからの復帰時に省電力システム３によって起動がかけられるようになっている。このメインシステム２は、ＮＡＮＤフラッシュ４及び主制御部５を備える。

ＮＡＮＤフラッシュ４は、ＮＡＮＤ型のフラッシュメモリーであり、ブートローダー等を含む動作制御用のプログラムを記憶している。本実施例のＮＡＮＤフラッシュ４は、ブートローダーの記憶領域に対し、読み出し回数が所定回数以上になったときにリフレッシュが行われる。詳細は後述する。

ＮＡＮＤフラッシュ４は、ＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）６と共に主記憶装置を構成する。ＤＤＲ−ＳＤＲＡＭ６は、プログラムや各種データを一時的に記憶して作業領域等として用いられるメモリーである。

主制御部５は、例えばＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ）として構成され、同一の半導体チップ上にＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）７と、ＮＡＮＤコントローラー８、ＤＤＲ−ＳＤＲＡＭコントローラー９、第１のＥｔｈｅｒコントローラー１０、第１のＩ２Ｃコントローラー１１、ＧＰＩＯ（Ｇｅｎｅｒａｌ Ｐｕｒｐｏｓｅ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）１２等を搭載し、各部がシステムバス１３によって接続されている。

ＣＰＵ７は、ＮＡＮＤフラッシュ４内のプログラムを実行することで、画像形成装置１の各部の制御を実行する演算装置であり、本実施例では、ＮＡＮＤフラッシュ４と共にリフレッシュ装置１４（図２参照）を構成する。リフレッシュ装置１４については、後述する。

ＮＡＮＤコントローラー８は、ＮＡＮＤフラッシュ４に対するデータの送受信を行うローカルバスコントローラーである。

ＤＤＲ−ＳＤＲＡＭコントローラー９は、ＤＤＲ−ＳＤＲＡＭ６に対するデータの送受信を行うメモリーコントローラーである。

第１のＥｔｈｅｒコントローラー１０は、ＬＡＮ等のネットワークを介して、外部装置に対するデータの送受信を行う。

第１のＩ２Ｃコントローラー１１は、省電力システム３との間の通信リンクを提供するもので、省電力モードへ移行するための移行信号や省電力モード時の起動信号を省電力システム３からメインシステム２へ入力可能とする。

ＧＰＩＯ１２は、通知用インターフェースを構成し、電圧センサー１５からの信号を受信する。電圧センサー１５は、画像形成装置１の主電源の遮断等によって変化した電圧を検出し、電圧の検出信号をＧＰＩＯ１２に対して入力する。

省電力システム３は、省電力モードの制御を行い、メインシステム２を停止させて省電力モードとし或いは所定のトリガーに応じて省電力モードから復帰（起動）させるものである。省電力システム３は、省電力制御部１６及び第２のＥｔｈｅｒコントローラー１７を備える。

省電力制御部１６は、第２のＩ２Ｃコントローラー１８及び電源制御部１９を含む。第２のＩ２Ｃコントローラー１８は、メインシステム２との間の通信リンクを提供するもので、省電力モードへの移行のための移行信号や省電力モードからの復帰のための起動信号をメインシステム２へ出力可能とする。電源制御部１９は、メインシステム２に対する省電力モードへの移行及び省電力モードからの復帰のための電源を制御する。

第２のＥｔｈｅｒコントローラー１７は、物理的な接続部であるＥｔｈｅｒＰＨＹ２０を介して、ＬＡＮ等のネットワークにより外部装置に対するデータの送受信を行う。第２のＥｔｈｅｒコントローラー１７は、省電力モード時に、所定の入力に対してメインシステム２に代わって代理応答を行う。通常モード（非省電力モード）時は、第２のＥｔｈｅｒコントローラー１７を介して、メインシステム２の第１のＥｔｈｅｒコントローラー１０によるデータの送受信を可能とする。
［リフレッシュ装置］
図２は、図１の画像形成装置１に適用されたリフレッシュ装置１４のブロック図である。

リフレッシュ装置１４は、上述のように、メインシステム２のＮＡＮＤフラッシュ４と主制御部５のＣＰＵ７とで構成される。

ＮＡＮＤフラッシュ４は、複数のブロック２１から構成されている。各ブロック２１は、ＮＡＮＤフラッシュ４の記憶領域を分割したもので、例えば１２８ＫＢの記憶容量を有している。

本実施例のＮＡＮＤフラッシュ４は、先頭から数ブロック、例えば４ブロックにわたって５１２ＫＢのブートローダーを格納している。すなわち、ＮＡＮＤフラッシュ４は、単一のデータであるブートローダーの複数のデータ片を、複数のブロック２１に各別に格納した構成となっている。

ブートローダーは、メインシステム２の起動時に読み出されて実行される起動時プログラムである。ブートローダーは、通常の画像形成装置２の起動時の他、省電力モードから復帰するための起動時にも読み出しが行われる。省電力モードからの復帰は、例えばネットワークプロトコルの期限切れ発生の監視等のために、３秒毎等のように周期的に行う必要がある。

従って、ＮＡＮＤフラッシュ４は、ブートローダーを格納するブロック２１について、読み出しを所定回数繰り返すことによるリードディスターブが発生しやすい。なお、リードディスターブは、例えば３０万回程度の読み出しによって生じることがあるが、３秒毎に省エネモードから復帰させる場合に数日で発生することになる。

そこで、本実施例のリフレッシュ装置１４では、ブートローダーを格納するブロック２１のリフレッシュを、所定回数の読み出しが行われる前に実行する。

ＣＰＵ７は、ＮＡＮＤフラッシュ４内のプログラムを実行することで、リフレッシュ部２２として動作する。

リフレッシュ部２２は、リフレッシュ機能を実現し、複数のブロック２１に対しブロック単位で順次リフレッシュするものである。本実施例では、リフレッシュ部２２が、読出回数監視部２３と、データ読出部２４と、データ消去部２５と、データ書込部２６と、電源断チェック部２７と、リフレッシュ管理部２８とを備える。

読出回数監視部２３は、読出回数監視機能を実現し、ブートローダーの読出回数を監視する。本実施例では、ブートローダーがメインシステム２の起動時に読み出されるので、メインシステム２の起動回数を監視する。メインシステム２の起動回数は、メインシステム２の起動のたびに図示しない不揮発メモリーにインクリメントされ、読出回数監視部２３は、その不揮発メモリー内の起動回数を監視することになる。

データ読出部２４は、読出機能を実現し、読出回数監視部２３での監視に基づき、メインシステム２の起動回数が所定回数（閾値）を超える場合にブートローダーをＮＡＮＤフラッシュ４から読み出す。

ブートローダーの読み出しとしては、複数ブロック２１のデータ片を一括して読み出すことが行われる。読み出されたデータ片は、ＤＤＲ−ＳＤＲＡＭ６に格納される。これにより、ＮＡＮＤフラッシュ４内のブートローダーが退避されることになる。

データ消去部２５は、データ消去機能を実現し、ブロック単位のリフレッシュ時に、リフレッシュ対象の一つのブロック（対象ブロック）２１に格納されているデータ片を消去する。

データ書込部２６は、データ書込機能を実現し、ブロック単位のリフレッシュ時に、データ消去部２５によって消去されたデータに対応するデータを、退避されている複数のデータ片から読み出して対象ブロック２１に書き込む。これにより、データ書込部２６は、ブロック単位のリフレッシュを完了させる。

なお、ＮＡＮＤフラッシュ４に対するデータ片の読み出し、消去、書き込みは、全て図１のＮＡＮＤコントローラー８を介して行わせることができる。また、ＤＤＲ−ＳＤＲＡＭ６に対するデータ片の格納及び読み出しは、図１のＤＤＲ−ＳＤＲＡＭコントローラー９を介して行わせることができる。

電源断チェック部２７は、電源断チェック機能を実現し、ブロック単位のリフレッシュの開始前にそのブロック単位のリフレッシュを不能とする電源断の有無をチェックする。電源断の有無は、図１のＧＰＩＯ１２に入力される電圧の検出信号に基づいて行われる。

本実施例の電源断は、その時点から次に開始されるブロック単位のリフレッシュの完了を不能とする電源断（電圧の降下）である。このため、電源断チェック部２７は、画像形成装置１に対する主電源の遮断等が生じたとしても、それによる電圧の降下途中で直後に行われるブロック単位のリフレッシュが可能な電圧が確保されていれば、電源断が無いものと判断することになる。

リフレッシュ管理部２８は、リフレッシュ管理機能を実現し、ブロック単位のリフレッシュが完了したときに次のブロック単位のリフレッシュへ移行させる。具体的には、リフレッシュ管理部２８は、ブロック単位のリフレッシュの完了に応じ、リフレッシュされていない次の対象ブロック２１がある場合に、その対象ブロック２１に対するブロック毎のリフレッシュを実行させる。これにより、複数のブロック２１に対しブロック単位で順次リフレッシュすることが可能となる。

なお、リフレッシュされていない次の対象ブロック２１の有無は、例えば、ＮＡＮＤフラッシュ４やＤＤＲ−ＳＤＲＡＭ６内にブートローダーを格納するブロック２１を識別する情報と、それらブロック２１に対するリフレッシュ済みを示す情報とを関連付けて記憶しておくことで確認が可能である。

本実施例のリフレッシュ管理部２８は、電源断チェック部２７でのチェックに基づく電源断がない場合に、ブロック単位のリフレッシュを実行指示する。すなわち、ブロック単位のリフレッシュの開始前に電源断がある場合には、その対象ブロック２１のブロック単位のリフレッシュを中断させる。
［リフレッシュ処理］
図３は、図２のリフレッシュ装置１４によるリフレッシュ処理を示す概念図である。

本実施例のリフレッシュ処理は、図３のように、ブートローダーを格納する４つのブロック２１の全てから一括してデータ片を読み出してＤＤＲ−ＳＤＲＡＭ６上にコピーしておき、各ブロック２１のデータ片の消去と書き込みとを１組みとするブロック単位のリフレッシュを先頭のブロック２１から順に行っていく。各ブロック単位のリフレッシュ前（図３の破線）には、ブロック単位のリフレッシュを不能とする電源断の有無を確認し、電源断が無い場合にのみ各ブロック単位のリフレッシュが実行される。

図３の各ブロック単位のリフレッシュについて具体的に説明すると、まずは、電源断が無いことが確認された後に第１ブロック（先頭のブロック）２１からデータ片を消去し（図３の「ｅｒａｓｅ」）、ＤＤＲ−ＳＤＲＡＭ６から対応するデータ片を読み出して第１ブロック２１に書き込む（図３の「ｗｒｉｔｅ」）。

第２〜第４ブロック２１に対しては、直前のブロック２１のブロック単位のリフレッシュの完了に応じ、電源断が無いことが確認された後にデータ片を消去してＤＤＲ−ＳＤＲＡＭ６から対応するデータ片を読み出して書き込む。

図４は、リフレッシュ処理を示すフローチャートである。

リフレッシュ処理は、まずステップＳ１において「読出回数が所定回数以上？」の処理が行われる。すなわち、読出回数監視部２３は、ブートローダーの読出回数として、図示しない不揮発メモリー内に記憶されているメインシステム２の起動回数が所定回数以上になったか否かを判断する。

起動回数が所定回数以上の場合は、ステップＳ２へ移行し（ＹＥＳ）、起動回数が所定回数未満の場合は、処理が終了する（ＮＯ）。

ステップＳ２では、「ブートローダーの読み出し」が行われる。すなわち、データ読出部２４は、ブートローダーを構成する複数ブロック２１のデータ片を一括して読み出し、ＤＤＲ−ＳＤＲＡＭ６に格納する（図４の「コピー」）。

こうしてステップＳ２が完了すると、ステップＳ３へ移行する。

ステップＳ３〜Ｓ６では、ブートローダーを格納している複数のブロック２１に対して、ブロック単位のリフレッシュが順次行われる。

ステップＳ３では、「電源断なし？」の処理が行われる。すなわち、電源チェック部２７は、対象となるブロック単位のリフレッシュの開始前に（図３の各ブロック毎のリフレッシュ前の破線）、そのブロック単位のリフレッシュを不能とする電源断の有無をチェックする。

電源断が無い場合は、ステップＳ４へ移行し（ＹＥＳ）、電源断がある場合は、リフレッシュ管理部２８がリフレッシュ処理を終了させる（ＮＯ）。

ステップＳ４では、「一ブロックのデータ消去」が行われる。すなわち、リフレッシュ管理部２８は、データ消去部２５に対してリフレッシュ対象となっている一つの対象ブロック２１のデータ片の消去を実行指示する。これに応じ、データ消去部２５は、対象ブロック２１に格納されているブートローダーのデータ片を消去する（図３の各ブロック毎のリフレッシュでの「ｅｒａｓｅ」）。

こうしてステップＳ４が完了すると、ステップＳ５へ移行する。

ステップＳ５では、「データ消去後のブロックへのデータ書込」が行われる。すなわち、データ書込部２６は、ステップＳ４においてデータ片が消去された対象ブロック２１に対し、消去されたデータ片に対応するデータ片をＤＤＲ−ＳＤＲＡＭ６内に退避されている複数のデータ片から読み出して書き込む（図３の各ブロック毎のリフレッシュでの「ｗｒｉｔｅ」）。これにより、対象ブロック２１のブロック単位のリフレッシュを完了させる。

こうしてステップＳ５が完了すると、ステップＳ６へ移行する。

ステップＳ６では、「未リフレッシュの次のブロックあり？」が行われる。すなわち、リフレッシュ管理部２８は、リフレッシュが行われていないブートローダーのデータ片を格納する次のブロックが存在するか否かを判断する。

次のブロックが存在する場合は、ステップＳ３へ戻って次のブロック毎のリフレッシュを行わせ（ＮＯ）、次のブロックが存在しない場合は、リフレッシュ管理部２８がリフレッシュ処理を終了させる（ＹＥＳ）。
［実施例の効果］
本実施例のリフレッシュ装置１４は、ブートローダーのデータ片を格納する複数のブロック２１を有するＮＡＮＤフラッシュ４と、その複数のブロック２１に対しブロック単位で順次リフレッシュするリフレッシュ部２２とを備え、リフレッシュ部２２が、複数のブロック２１から一括してデータ片を読み出すデータ読出部２４と、ブロック単位のリフレッシュ時にリフレッシュ対象の対象ブロック２１に格納されているデータ片を消去するデータ消去部２５と、読み出されている複数のデータ片中の消去されたデータ片に対応するデータ片を対象ブロック２１に書き込んでブロック単位のリフレッシュを完了させるデータ書込部２６とを備える。

従って、本実施例では、ブートローダーのデータ片を格納する複数のブロック２１に対して、ブロック単位のリフレッシュ時にブートローダーのデータ片を同一ブロック２１に再度書き込むことができ、ＮＡＮＤフラッシュ４のリフレッシュ処理を簡素化することができる。

また、本実施例では、単一のブートローダーを構成する複数のデータ片をＮＡＮＤフラッシュの複数のブロック２１から一括して読み出しておき、データ片の消去と再書き込みを一組としたブロック単位のリフレッシュを順次行う。

従って、各ブロック単位のリフレッシュ時にデータ片をＮＡＮＤフラッシュ４から読み出す必要がなく、より確実にＮＡＮＤフラッシュ４のリフレッシュ処理を簡素化することができる。

さらに、リフレッシュ処理中は、データ片の消去と再書き込みのみによって各ブロック単位のリフレッシュに要する時間が短くなるので、ブロック単位のリフレッシュ中に電源断を生じる可能性を低減できる。しかも、各ブロック単位のリフレッシュ後には、ＮＡＮＤフラッシュ４内のブートローダーが、常に全てのデータ片が揃った完全なデータとなっている。

従って、電源断によってリフレッシュ処理が中断されたとしても、ブロック単位のリフレッシュ間において電源断を生じさせ、ＮＡＮＤフラッシュ４内のブートローダーが一部データ片の欠落等によって破損することを防止できる。

さらに、ブロック単位のリフレッシュに要する時間を短くすることができるから、仮にブロック単位のリフレッシュ中に電源断が生じても、その時点で途中まで完了しているブロック単位のリフレッシュであれば、電源断による電圧の降下中に完了させることも可能となる。

従って、本実施例では、ＮＡＮＤフラッシュ４内のブートローダーが破損することをより確実に防止できる。

本実施例のリフレッシュ装置１４は、ブロック単位のリフレッシュの開始前に、そのブロック単位のリフレッシュを不能とする電源断の有無をチェックする電源断チェック部２７と、電源断がある場合にブロック単位のリフレッシュを中断するリフレッシュ管理部２８とを備える。

従って、本実施例では、ブロック単位のリフレッシュ間で電源断を確実に生じさせることができ、且つブロック単位のリフレッシュ中に電源断が生じても途中まで完了しているブロック単位のリフレッシュを確実に完了させることができる。

１ 画像形成装置
２ メインシステム
３ 省電力システム
４ ＮＡＮＤフラッシュ（フラッシュメモリー）
１４ リフレッシュ装置
２１ ブロック
２２ リフレッシュ部
２４ データ読出部
２５ データ消去部
２６ データ書込部
２７ 電源断チェック部
２８ リフレッシュ管理部

Claims (3)

1. 省電力モードを有する画像形成装置であって、
   前記画像形成装置は、メインシステムと省電力システムとを備え、前記メインシステムは前記省電力モード時に停止されると共に前記省電力モードからの復帰時に省電力システムによって起動がかけられ、
   前記メインシステムは、データを格納する複数のブロックを有するフラッシュメモリーと、主制御部と、電圧センサーと、ＧｅｎｅｒａｌＰｕｒｐｏｓｅ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ（ＧＰＩＯ）と、を備え、
   前記主制御部は、前記フラッシュメモリー内のプログラムを実行することで、該画像形成装置の制御を実行する演算装置であるＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＣＰＵ）を有し、
   前記ＣＰＵは、前記複数のブロックに対しブロック単位で順次リフレッシュするリフレッシュ部として機能し、
   前記電圧センサーは、該画像形成装置の主電源の遮断によって変化した電圧を検出し、電圧の検出信号を前記ＧＰＩＯに対して入力し、
   前記ＧＰＩＯは、通知用インターフェースを構成し、前記電圧センサーからの前記電圧の検出信号を受信し、
   前記リフレッシュ部は、前記複数のブロックから一括してデータを読み出す読出部と、前記ブロック単位のリフレッシュ時に、そのリフレッシュの対象ブロックに格納されているデータを消去するデータ消去部と、前記読み出されている複数のデータ中の前記消去されたデータに対応するデータを前記対象ブロックに書き込んで前記ブロック単位のリフレッシュを完了させるデータ書込部と、前記ブロック単位のリフレッシュの開始前に、そのブロック単位のリフレッシュを不能とする電源断の有無をチェックする電源断チェック部と、前記電源断がある場合に前記ブロック単位のリフレッシュを中断するリフレッシュ管理部と、を備え、
   前記電源断チェック部は、前記電源断の有無を、前記ＧＰＩＯに入力される前記電圧の検出信号に基づいて行ない、
   前記電源断は、その時点から次に開始される前記ブロック単位のリフレッシュの完了を不能とする電圧の降下であり、前記電源断チェック部は、前記主電源の遮断による電圧の降下途中で直後に行われるブロック単位のリフレッシュが可能な電圧が確保されていれば、電源断が無いものと判断することを特徴とする画像形成装置。
2. 請求項１記載の画像形成装置であって、
   前記複数のブロックに格納されている複数のデータは、単一のデータを構成する複数のデータ片である、
   ことを特徴とする画像形成装置。
3. 請求項２記載の画像形成装置であって、
   前記単一のデータは、前記メインシステムによって、前記起動がかけられた時に読み込まれる起動時プログラムである、
   ことを特徴とする画像形成装置。