JP5974674B2 - スイッチング電源装置 - Google Patents
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Description
このようにして、上記したスイッチング電源装置は、トランスTに流れる電流を直接検出することなく同期整流期間を生成するため、同期整流用スイッチング素子FET2のオン抵抗には左右されない。よって、よりオン抵抗の小さい同期整流用スイッチング素子FET2を正常に動作できるため、高効率化が可能となる。
(1)素子電圧と出力電圧との電位差×主スイッチング素子がオンしている時間の積
(2)素子電圧と出力電圧との電位差×主スイッチング素子がオフしている時間の積
すなわち、次の(3)、(4)のカウント値は等しい。
(4)主スイッチング素子がオフしている期間に、素子電圧と出力電圧との電位差に比例した周波数でカウントして達するカウント値。
よって、本発明のスイッチング電源装置は、同期整流用スイッチング素子のオフタイミングを正確に決定することができ、同期整流期間を最大限に利用することで、装置の高効率化が可能となる。
したがって、(4)のカウント値が(3)のカウント値と等しくなるタイミングが同期整流用スイッチング素子のオフタイミングである。
したがって、主スイッチング素子のオン・オフ一周期でカウント値は零に戻るため、カウント値が零の時点を同期整流用スイッチング素子のオフタイミングとすれば良い。
本発明の実施例1の回路は、直流電圧を入力する一次側回路と、直流電圧を出力する二次側回路と、電圧検出用の分圧抵抗R1〜R4と、スイッチング素子を駆動する駆動制御部1で構成される。
本発明の実施例1によるスイッチング電源装置の動作の概要を説明する。同期整流用スイッチング素子FET2がオン状態の時に、主スイッチング素子FET1がオンすると、直流電圧出力端子側から電流が逆流してしまう。すなわち、次に主スイッチング素子FET1がオンする前に同期整流用スイッチング素子FET2をオフする必要がある。
<時刻t1>
主スイッチング素子FET1がオンに切り替わり、一次巻線N1を流れる電流が増加を始める。同時に、二次巻線N2には、同期整流用スイッチング素子FET2のドレイン端子と接続された側の電位が高くなる([素子電圧Vs>出力電圧Vo])ように電圧が発生する。
MM14はSRFF12の反転出力のLレベルへの切り替わりを検出してHレベルを出力する。前記Hレベル出力はアップダウンカウンタ18のR端子に入力され、カウント値が零にリセットされる。
<期間t1〜t2>
主スイッチング素子FET1がオン状態のため、一次巻線N1を流れる電流は増加を続け、トランスTにエネルギーが蓄積される。
SRFF12のLレベルに維持された出力がMM13の立ち上がり検出端子に入力され、MM13はLレベル出力を維持する。
比較器9の出力に変化は無く、アップダウンカウンタ18はカウントアップ動作を維持する。よって、アップダウンカウンタ18は短い周期でカウントアップする。
<時刻t2>
主スイッチング素子FET1がオフに切り替わり、一次巻線N1を流れる電流が減少を始める。同時に、二次巻線N2には、同期整流用スイッチング素子FET2のドレイン端子と接続された側の電位が低くなる([素子電圧Vs>出力電圧Vo])ように電圧が発生する。
SRFF12のLレベルからHレベルに切り替わった出力がMM13の立ち上がり検出端子に入力され、MM13の出力はHレベルに切り替わる。
SRFF12のLレベルからHレベルに切り替わった出力がMM14の立ち下がり検出端子に入力されMM14はLレベルを維持する。
<期間t2〜t3>
主スイッチング素子FET1がオフ状態のため、トランスTのエネルギーが放出され、一次巻線N1を流れる電流は減少を続ける。
[素子電圧Vs<出力電圧Vo]の関係を維持するため、SRFF12の反転出力はHレベルを維持し、パルス生成手段17の出力周波数は低い状態を維持する。
SRFF12のHレベルに維持された出力がMM14の立ち下がり検出端子に入力されMM14はLレベルを維持する。
MM13のLレベルに切り替わった出力がSRFF21のS端子に入力される。アップダウンカウンタ18はカウント値に比例した閾値Vthよりも高い電圧値を出力するため、比較器19の出力はLレベルを維持する。よって、SRFF21の出力はHレベルを維持し、同期整流用スイッチング素子FET2はオン状態を維持する。
<時刻t3>
主スイッチング素子FET1がオフ状態のため、トランスTのエネルギーが放出され、一次巻線N1を流れる電流は減少を続ける。
SRFF12のHレベルに維持された出力がMM13の立ち上がり検出端子に入力され、MM13はLレベル出力を維持する。
比較器9の出力に変化は無く、アップダウンカウンタ18はカウントダウン動作を維持する。よって、アップダウンカウンタ18は長い周期でカウントダウンする。
<期間t3〜t4>
主スイッチング素子FET1がオフ状態のため、トランスTのエネルギーが放出され、一次巻線N1を流れる電流は減少を続ける。
SRFF12のHレベルに維持された出力がMM13の立ち上がり検出端子に入力され、MM13はLレベル出力を維持する。
比較器9の出力に変化は無く、アップダウンカウンタ18はカウントダウン動作を維持する。よって、アップダウンカウンタ18は長い周期でカウントダウンする。
(1)素子電圧と出力電圧との電位差×主スイッチング素子FET1がオンしている時間の積
(2)素子電圧と出力電圧との電位差×主スイッチング素子FET1がオフしている時間の積
すなわち、次の(3)、(4)のカウント値は等しい。
(4)主スイッチング素子FET1がオフしている期間に、素子電圧と出力電圧との電位差に比例した周波数でカウントして達するカウント値。
本発明の実施例1では、カウンタ手段としてアップダウンカウンタ18を使用するため、主スイッチング素子FET1のオン・オフ1周期でカウント値が零に戻る。
プリセット値演算手段23と、プリセット許可手段について説明する。プリセット値演算手段23の入力端子はRCフィルタを介した素子電圧検出端子Vsと、出力電圧検出端子Voと、アップダウンカウンタ18の出力端子に接続される。プリセット値演算手段23の出力端子はアップダウンカウンタ18のプリセット端子Pに接続される。アップダウンカウンタ18のクロックパルス入力端子は、パルス生成手段17の出力端子に接続される。
本発明の実施例2によるスイッチング電源装置の動作の概要は実施例1と同様である。
<時刻t1>
主スイッチング素子FET1がオンに切り替わり、一次巻線N1を流れる電流が増加を始める。同時に、二次巻線N2には、同期整流用スイッチング素子FET2のドレイン端子と接続された側の電位が高くなる([素子電圧Vs>出力電圧Vo])ように電圧が発生する。
MM13のLレベル出力がSRFF21のS端子に入力される。また、アップダウンカウンタ18の出力が零のため、比較器19はHレベル出力をSRFF21のR端子に入力する。よって、SRFF21はリセットされてLレベルを出力するため、同期整流用スイッチング素子FET2はオフ状態を維持する。
<期間t1−t2>
主スイッチング素子FET1がオン状態のため、一次巻線N1を流れる電流は増加を続け、トランスTにエネルギーが蓄積される。
比較器9の出力に変化は無く、アップダウンカウンタ18はパルス生成手段17から入力される周波数でのカウントアップ動作を維持する。
MM13のLレベル出力がSRFF21のS端子に入力される。また、アップダウンカウンタ18の出力電圧値は、すぐに比較器19の閾値Vthを超えるため、比較器19のLレベル出力がSRFF21のR端子に入力される。よって、SRFF21は状態を維持してLレベルを出力するため、同期整流用スイッチング素子FET2はオフ状態を維持する。
<時刻t2>
主スイッチング素子FET1がオフに切り替わり、一次巻線N1を流れる電流が減少を始める。同時に、二次巻線N2には、同期整流用スイッチング素子FET2のドレイン端子と接続された側の電位が低くなる([素子電圧Vs>出力電圧Vo])ように電圧が発生する。
SRFF12のLレベルからHレベルに切り替わった出力がMM13の立ち上がり検出端子に入力され、MM13の出力はHレベルに切り替わる。
比較器9のLレベルからHレベルに切り替わった出力は、NOT回路15をとおしてLレベル出力となり、アップダウンカウンタ18のU/D端子に入力される。よって、アップダウンカウンタ18はカウントダウン動作に切り替わる。
<期間t2−t3>
主スイッチング素子FET1がオフ状態のため、トランスTのエネルギーが放出され、一次巻線N1を流れる電流は減少を続ける。
SRFF12のHレベルに維持された出力がMM13の立ち上がり検出端子に入力され、MM13の出力はLレベルに切り替わって維持される。
比較器9の出力に変化は無く、アップダウンカウンタ18はカウントダウン動作を維持する。
MM13のLレベルに切り替わった出力がSRFF21のS端子に入力される。アップダウンカウンタ18はカウント値に比例した閾値Vthよりも高い電圧値を出力するため、比較器19の出力はLレベルを維持する。よって、SRFF21の出力はHレベルを維持し、同期整流用スイッチング素子FET2はオン状態を維持する。
<時刻t3>
主スイッチング素子FET1がオフ状態のため、トランスTのエネルギーが放出され、一次巻線N1を流れる電流は減少を続ける。
SRFF12のHレベルに維持された出力がMM13の立ち上がり検出端子に入力され、MM13はLレベル出力を維持する。
比較器9の出力に変化は無く、アップダウンカウンタ18はカウントダウン動作を維持する。
<期間t3−t4>
主スイッチング素子FET1がオフ状態のため、トランスTのエネルギーが放出され、一次巻線N1を流れる電流は減少を続ける。
SRFF12のHレベルに維持された出力がMM13の立ち上がり検出端子に入力され、MM13はLレベル出力を維持する。
比較器9の出力に変化は無く、アップダウンカウンタ18はカウントダウン動作を維持する。
(5)主スイッチング素子FET1がオンしている期間と主スイッチング素子FET1がオフしている期間の長さは比例する
(6)主スイッチング素子FET1がオンしている期間の素子電圧Vsと出力電圧Voとの電位差と、主スイッチング素子FET1がオフしている期間の長さは比例する。
図7のアップダウンカウンタ25の出力側は、4ビットのデジタル出力端子QA〜QDを有しており、QA、QB端子がOR回路26の各入力端子に、QC、QD端子がOR回路27の各入力端子に接続されている。OR回路26,27の出力端子は、OR回路28の各入力端子に接続されている。OR回路28の出力端子はAND回路29の他方の入力端子に接続されている。
本発明の実施例3の各部動作波形は図5に示す第1の実施形態と同様である。
本発明の実施例3では、比較器8の出力がSRFF12によって反転されたものがAND回路29の一方の入力端子に入力される。すなわち、AND回路29の一方の入力端子には、主スイッチング素子FET1がオンの期間はLレベル、主スイッチング素子FET1がオフの期間はHレベルが入力される。また、AND回路29の他方の入力端子に入力されるOR回路28の出力は、OR回路26〜28の構成により、アップダウンカウンタ25の出力QA〜QDがすべてLレベルのときのみ、Hレベルとなる。結果として、AND回路29の出力がHレベルとなって同期整流用スイッチング素子FET2がオンする期間は、図5の期間t2〜t3となる。
上記した本発明の実施例4によるスイッチング電源装置においても、同期整流用スイッチング素子FET2のオフタイミングを正確に決定することが可能である。よって、同期整流期間を最大限に利用することが可能となるため、装置の高効率化が可能である。
Co 平滑コンデンサ
D ダイオード
Is 二次電流
N1 一次巻線
N2 二次巻線
T トランス
T1、T2 FET
R1、R2、R3、R4 分圧抵抗
Ro 負荷
Sn スナバ回路
Vd 直流電圧源
Claims (6)
- 入力端子に印加された直流電圧を変換して出力端子から直流電圧を出力するスイッチング電源装置であって、
トランスの一次巻線と直列に接続された主スイッチング素子が前記入力端子間に接続され、
前記トランスの二次巻線と直列に接続された同期整流用スイッチング素子が前記出力端子間に接続されてなり、
前記同期整流用スイッチング素子と並列に接続された整流素子と、
前記主スイッチング素子及び同期整流用スイッチング素子を駆動する駆動制御部と
を具備し、
前記同期整流用スイッチング素子の両端電圧値を検出する素子電圧検出手段と、
前記出力端子間の出力電圧値を検出する出力電圧検出手段と、
これら電圧検出手段が検出した前記両端電圧値と前記出力電圧値との差に応じた周波数のクロックパルスを生成する可変パルス生成手段と、
前記クロックパルスによってカウント値を増加または減少させるカウンタ手段と、
前記主スイッチング素子がオフ、かつ、前記カウント値が所定のカウント値に達するまで前記同期整流用スイッチング素子をオンするオン・オフ制御手段と
を備えることを特徴とするスイッチング電源装置。 - 入力端子に印加された直流電圧を変換して出力端子から直流電圧を出力するスイッチング電源装置であって、
主スイッチング素子と直列に接続された同期整流用スイッチング素子が前記直流入力端子間に接続され、
前記主スイッチング素子と前記同期整流用スイッチング素子の接続点にリアクトルの一端が接続され、
前記同期整流用スイッチング素子と前記リアクトルとで構成される直列回路が前記直流出力端子間に接続され、
前記主スイッチング素子及び同期整流用スイッチング素子を駆動する駆動制御部と
を具備し、
前記同期整流用スイッチング素子の両端電圧値を検出する素子電圧検出手段と、
前記直流出力端子間の出力電圧値を検出する出力電圧検出手段と、
これら電圧検出手段が検出した前記両端電圧値と前記出力電圧値との差に応じた周波数のクロックパルスを生成する可変パルス生成手段と、
前記クロックパルスによってカウント値を増加または減少させるカウンタ手段と、
前記主スイッチング素子がオフ、かつ、前記カウント値が所定のカウント値に達するまで前記同期整流用スイッチング素子をオンするオン・オフ制御手段と
を備えることを特徴とするスイッチング電源装置。 - 入力端子に印加された直流電圧を変換して出力端子から直流電圧を出力するスイッチング電源装置であって、
トランスの一次巻線と直列に接続された主スイッチング素子が前記入力端子間に接続され、
前記トランスの二次巻線と直列に接続された同期整流用スイッチング素子が前記出力端子間に接続されてなり、
前記同期整流用スイッチング素子と並列に接続された整流素子と、
前記主スイッチング素子及び同期整流用スイッチング素子を駆動する駆動制御部と
を具備し、
前記同期整流用スイッチング素子の両端電圧値を検出する素子電圧検出手段と、
前記出力端子間の出力電圧値を検出する出力電圧検出手段と、
固定周波数のクロックパルスを生成するパルス生成手段と、
前記クロックパルスによってカウント値を増加または減少させるカウンタ手段と、
前記主スイッチング素子がオフ、かつ、前記カウント値が所定のカウント値に達するまで前記同期整流用スイッチング素子をオンするオン・オフ制御手段と、
前記カウンタ手段に接続され、前記同期整流用スイッチング素子の両端電圧値と、前記直流出力端子間の出力電圧値と、前記主スイッチング素子のオン時間とを用いて、前記カウンタ手段にセットするカウント値を演算するプリセット値演算回路と、
前記主スイッチング素子がオフ状態に切り替わる瞬間を検出した時に、前記カウント値を前記カウンタ手段に入力するプリセット許可手段と
を備えることを特徴とするスイッチング電源装置。 - 入力端子に印加された直流電圧を変換して出力端子から直流電圧を出力するスイッチング電源装置であって、
主スイッチング素子と直列に接続された同期整流用スイッチング素子が前記直流入力端子間に接続され、
前記主スイッチング素子と前記同期整流用スイッチング素子の接続点にリアクトルの一端が接続され、
前記同期整流用スイッチング素子と前記リアクトルとで構成される直列回路が前記直流出力端子間に接続され、
前記主スイッチング素子及び同期整流用スイッチング素子を駆動する駆動制御部と
を具備し、
前記同期整流用スイッチング素子の両端電圧値を検出する素子電圧検出手段と、
前記直流出力端子間の出力電圧値を検出する出力電圧検出手段と、
固定周波数のクロックパルスを生成するパルス生成手段と、
前記クロックパルスによってカウント値を増加または減少させるカウンタ手段と、
前記主スイッチング素子がオフ、かつ、前記カウント値が所定のカウント値に達するまで前記同期整流用スイッチング素子をオンするオン・オフ制御手段と、
前記カウンタ手段に接続され、前記同期整流用スイッチング素子の両端電圧値と、前記直流出力端子間の出力電圧値と、前記主スイッチング素子のオン時間とを用いて、前記カウンタ手段にセットするカウント値を演算するプリセット値演算回路と、
前記主スイッチング素子がオフ状態に切り替わる瞬間を検出した時に、前記カウント値を前記カウンタ手段に入力するプリセット許可手段と
を備えることを特徴とするスイッチング電源装置。 - 前記主スイッチング素子のオフ状態は、前記主スイッチング素子を駆動する制御信号、素子電圧検出手段、または、トランスの両端電圧検出手段のいずれかで検出することを特徴とする請求項1〜4のいずれか一項に記載のスイッチング電源装置。
- 前記カウンタ手段は、前記主スイッチング素子のオン・オフ状態により、カウントアップ、カウントダウンを切り替えるアップ・ダウン切り替え回路を有することを特徴とする請求項1〜5のいずれか一項に記載のスイッチング電源装置。
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