JP5939363B2 - 半導体装置の製造方法 - Google Patents

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Description

この発明は、半導体装置の製造方法に関する。
従来、炭化珪素（ＳｉＣ）半導体を用いた半導体デバイス（炭化珪素半導体装置）において、炭化珪素半導体部と遷移金属層（電極）とのオーミックコンタクト（電気的接触部）を熱処理（アニール）によって形成することが公知である。炭化珪素半導体部と遷移金属層とのオーミックコンタクトを形成するための熱処理温度は、１０００℃以上程度の高温度に及ぶ。熱処理方法としては、炉アニールやレーザーアニール、ランプアニールなどがある。例えば半導体基板の両面に電極を有する縦型デバイスの熱処理について、図１２〜１５を参照しながら説明する。
縦型デバイスでは、半導体基板の両面にそれぞれ電極とのコンタクトを形成する必要がある。このため、図１２〜１５に示すように、半導体おもて面側の素子構造１０２を形成した後、基板裏面側の裏面コンタクト電極１０３を形成した状態で熱処理が行われる。図１２は、炉アニール時の従来の縦型デバイスの状態を模式的に示す断面図である。炉アニール１０４では、裏面コンタクト電極１０３全体を均一に加熱することができるが、半導体基板（半導体ウェハ）１０１全体が一様に加熱される。このため、素子特性や構成材料が劣化したり、製造工程の順序に制約があるなどの問題がある。ハッチングで示す符号１０３ｂの領域はアニール後の裏面コンタクト電極（シリサイド層）である（図１３〜１５においても同様）。
図１３〜１５は、レーザーアニール時の従来の縦型デバイスの状態を模式的に示す断面図である。レーザーアニールでは、図１３に示すように、おもて面側の素子構造１０２を形成した後、例えば、導通損失を低減するために半導体ウェハの厚さを薄くし、薄板化した半導体ウェハ１０１の裏面に裏面コンタクト電極１０３を形成する。そして、スポット径を絞ったレーザー１０５を走査（複数の矢印で示す）しながらアニール前の裏面コンタクト電極１０３ａの所定領域に順に照射してシリサイド化する。これによって、裏面コンタクト電極１０３のみを一様に加熱することができる。例えば、図１４，１５に示すように、半導体ウェハ１０１の厚さが部分的に薄く、素子表面に凹凸や傾斜がある場合であっても同様である。
図１４には、例えば半導体チップ１１１となる領域間のダイシングライン（不図示）に沿って形成した、深さ方向に半導体ウェハ１０１を貫通するトレンチ１０６によって、半導体チップ１１１となる領域の側面がウェハ表面に対して所定角度で傾斜したテーパー状となっている状態を示す。また、図１５には、薄板化した半導体ウェハ１０１が自己応力やウェハ搬送のためのハンドリングによって割れることを防止するために、例えば所定深さのトレンチ１０６によって所定領域１０１ａの厚さのみを薄くし、それ以外の部分１０１ｂの厚さを厚く残すことで、半導体ウェハ１０１の強度を向上させた状態を示す。
炭化珪素からなる半導体基板（以下、炭化珪素基板とする）にオーミックコンタクトを形成する方法として、炭化珪素基板上のコンタクトに遷移金属層を蒸着し、１０００℃の温度で２分間の急速加熱処理により炭化珪素基板全体を加熱して、炭素高含有シリサイドコンタクト電極を形成する方法が提案されている（例えば、下記特許文献１（第００１７段落）参照。）。
また、別の方法として、シリコンウェハにニッケル（Ｎｉ）層を形成した後、チャンバー内に水素（Ｈ2）ガスを導入してチャンバー内を水素ガス雰囲気とし、ヒーターによりサセプタを４５０℃〜５５０℃に加熱して、シリコンウェハに対して熱処理を行う方法が提案されている（例えば、下記特許文献２（第００３７〜００４０段落）参照。）。下記特許文献２では、ニッケル層中に入り込んだ水素原子によりニッケル膜中の不純物が除去され、ウェハのシリコン原子とニッケル層のニッケル原子との反応が促進される。
また、別の方法として、チタン（Ｔｉ）層、アルミニウム（Ａｌ）層およびシリコン層を炭化珪素基板上に、スパッタリングによりこの順に形成してコンタクト電極を形成した後、レーザーでアニールすることにより、コンタクト電極に含まれるチタン、アルミニウムおよびシリコンと、炭化珪素基板に含まれるシリコンおよび炭素とを合金化する方法が提案されている（例えば、下記特許文献３（第００４２〜００４４段落）参照。）。
また、別の方法として、シリコン基板上に、酸化膜（ＳｉＯ2）、シリコンからなる量子ドット、およびニッケル（Ｎｉ）薄膜を順に積層し、６０ＭＨｚの周波数、２００Ｗ〜５００Ｗの超高周波（ＶＨＦ：Ｖｅｒｙ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ）電力で５分間のリモート水素プラズマ処理により量子ドットおよびニッケル薄膜からなる積層膜をニッケルシリサイドドットにする方法が提案されている（例えば、下記特許文献４（第００５６〜００６１段落）参照。）。
特開２００９−１７７１０２号公報 特開２０１１−０６６０６０号公報 特開２０１２−０９９５９９号公報 再公表２００９−１１８７８３号公報
しかしながら、上記特許文献１，２では、オーミックコンタクトを形成する部分（すなわち遷移金属層や、基板と遷移金属層との界面）のみを加熱することができず、基板全体（素子全体）が一様に加熱される。このため、上述したように、半導体部とゲート絶縁膜との界面特性や素子を構成する材料が劣化する虞がある。また、オーミックコンタクトを形成するための熱処理前に、この熱処理温度よりも耐熱温度が低い材料からなる構成部を形成することができない。例えば樹脂やアルミニウムなどの低融点金属からなる構成部は、オーミックコンタクトを形成するための熱処理後に形成することになる。
上記特許文献３では、レーザー１０５のスポット径を絞ることで所定領域を選択的に加熱することができるため（図１３〜１５参照）、上記特許文献１，２で生じる上記問題を解消することができる。しかしながら、レーザー１０５を集光するレンズ（不図示）からレーザー１０５の照射箇所までの距離がずれた場合、加熱効率が低下する。このため、図１４，１５に示すように、ウェハ表面に対して傾斜したテーパー状のトレンチ側壁またはウェハ表面にほぼ直交する急峻なチップ側壁にレーザー１０５を照射するなど、素子表面に凹凸があることでレーザー１０５を集光するレンズから照射箇所までの距離が裏面コンタクト電極１０３ａの全面にわたって一定でない場合、各照射箇所に対応した条件でレーザー１０５を照射する必要があるため、スループットが低下する虞がある。
また、上記特許文献３では、レーザー照射の位置ずれなどによって、照射むらが生じてコンタクト抵抗がばらついたり、遷移金属層の周囲に配置された遷移金属層以外の構成部（例えばゲート絶縁膜など）が加熱されて素子特性が劣化する虞がある。また、遷移金属層の表面積がレーザーのスポット径に対応する面積よりも小さい場合、遷移金属層のみを選択的に加熱することができないという問題がある。
また、例えば深さ方向に半導体ウェハを貫通するトレンチを形成する場合、トレンチ底部には、半導体ウェハを載置しているステージや、半導体ウェハを支持しているサポート基板および接着剤が露出する。この状態で、上記特許文献１〜３のように炉アニールやレーザーアニールを行った場合、トレンチの底部に露出する部材が劣化し、アウトガスやパーティクルが発生したり、硬化するなどの不具合が生じる虞がある。
上記特許文献４では、素子表面の凹凸の有無や遷移金属層のパターンによらず、リモート水素プラズマ処理によって遷移金属層のみが発熱するため、遷移金属層のみを一様に加熱することができる。しかしながら、上記特許文献４では水素原子の寿命をのばすため圧力をさげているので高密度プラズマは作れない。このため、水素原子密度が低くなり、急速加熱ができないという問題がある。実際、２００Ｗ〜５００Ｗの低い電力でプラズマ処理を長時間行うため、プラズマ処理中に、遷移金属層の発熱が熱伝導により、遷移金属層以外の構成部（例えば素子全体）が加熱され、素子特性が劣化する虞がある。
この発明は、上述した従来技術による問題点を解消するため、コンタクト抵抗の低いオーミックコンタクトを形成することができるとともに、素子特性が劣化することを防止することができる半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、半導体基板の表面に素子構造を形成する第１形成工程を行う。次に、前記半導体基板の少なくともいずれか一方の面に、前記半導体基板に接する遷移金属層を形成する第２形成工程を行う。次に、マイクロ波によって形成された水素プラズマ雰囲気に、前記遷移金属層が形成された状態の前記半導体基板をさらすことによって前記遷移金属層を発熱させるプラズマ処理工程を行う。そして、前記プラズマ処理工程では、前記遷移金属層からの熱伝導によって、前記半導体基板の、前記遷移金属層が接する部分を加熱し、前記遷移金属層と前記半導体基板との界面に、前記遷移金属層と前記半導体基板とが反応してなるオーミックコンタクトを形成する。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに次の特徴を有する。前記第２形成工程において前記半導体基板の前記遷移金属層を形成した面は、前記第１形成工程において前記素子構造を形成した面と同じ面であり、前記第１形成工程の後、前記第２形成工程の前に、前記素子構造を覆うように金属層を形成する第３形成工程を行う。ここで、前記第３形成工程では、前記プラズマ処理工程時に前記遷移金属層の表面の酸化膜よりも還元されるのに時間がかかる結合が強固な酸化膜を前記金属層の表面に形成する。前記第２形成工程では、前記半導体基板の、前記素子構造が配置された以外の部分に、前記半導体基板に接する前記遷移金属層を形成する。前記プラズマ処理工程では、前記金属層および前記遷移金属層が形成された状態の前記半導体基板を前記水素プラズマ雰囲気にさらすことによって、前記金属層の表面の結合が強固な酸化膜を還元するとともに前記遷移金属層を発熱させ、前記金属層の表面の結合が強固な酸化膜の還元が終了する前または終了と同時に、前記プラズマ処理工程を終了させる。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１形成工程後、前記第３形成工程前に、前記素子構造を覆うように、前記遷移金属層からの熱伝導を防止する金属からなるバリア層を形成し、前記第３形成工程では、前記バリア層上に前記金属層を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記金属層は、チタンからなることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記遷移金属層は、ニッケルまたはタングステンからなる金属層、もしくはニッケル、チタン、タングステン、モリブデン、タンタルまたは銀を主成分として１つ以上含む合金層であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記素子構造は、金属−酸化膜−半導体からなる絶縁ゲート構造であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２形成工程において前記半導体基板の前記遷移金属層を形成した面は、前記第１形成工程において前記素子構造を形成した面に対して反対側の面であり、前記第１形成工程の後、前記第２形成工程の前に、前記半導体基板の前記素子構造を形成した面に対して反対側の面に所定のパターンを形成する第４形成工程を行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記所定のパターンは、機械的加工または化学的加工による凹凸形状の段差を有し、前記段差の側壁と前記半導体基板の前記素子構造を形成した面に対して反対側の面とのなす角度は４５度以上７５度以下であることを特徴とする。
上述した発明によれば、遷移金属層のみが発熱して加熱され、遷移金属層の発熱が熱伝導されることによって炭化珪素基板の、遷移金属層と接する部分が加熱される。これにより、炭化珪素基板とのオーミックコンタクトとなる金属シリサイド層を形成することができる。また、遷移金属層以外の構成部は発熱しないため、例えばＭＯＳゲート構造のゲート絶縁膜付近は加熱されない。また、表面の凹凸に関係なく選択的に一括して加熱することができる。また、例えばＭＯＳゲート構造などの素子構造をチタン層で覆い、かつチタン層の表面の酸化膜の還元反応が終了する前または終了した時点でプラズマ処理を終了するため、水素プラズマ雰囲気中の水素ラジカルが素子構造に達することを防止するとともに、ＭＯＳゲート構造が加熱されることを防止することができる。したがって、ゲート絶縁膜と炭化珪素半導体部との界面特性が劣化することを防止することができる。
本発明にかかる半導体装置の製造方法によれば、コンタクト抵抗の低いオーミックコンタクトを形成することができるとともに、素子特性が劣化することを防止することができるという効果を奏する。
実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態４にかかる半導体装置の製造方法によって製造される半導体装置の一例を示す断面図である。 プラズマ処理による各遷移金属層の温度プロファイルを示す特性図である。 炉アニール時の従来の縦型デバイスの状態を模式的に示す断面図である。 レーザーアニール時の従来の縦型デバイスの状態を模式的に示す断面図である。 レーザーアニール時の従来の縦型デバイスの状態を模式的に示す断面図である。 レーザーアニール時の従来の縦型デバイスの状態を模式的に示す断面図である。 実施の形態１にかかる半導体装置の製造方法におけるプラズマ処理時の炭化珪素ウェハの状態を示す断面図である。 実施の形態１にかかる半導体装置の製造方法におけるプラズマ処理時に炭化珪素ウェハを支持するステージの一例を示す断面図である。 実施の形態１にかかる半導体装置の製造方法におけるプラズマ処理時に炭化珪素ウェハを支持するステージの一例を示す断面図である。 実施の形態１にかかる半導体装置の製造方法におけるプラズマ処理時に炭化珪素ウェハを支持するステージの一例を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
（実施の形態１）
実施の形態１にかかる半導体装置の製造方法について、炭化珪素からなる半導体基板（炭化珪素基板）を用いて半導体装置を作製（製造）する場合を例に説明する。図１〜３は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、図１に示すように、炭化珪素基板（炭化珪素ウェハ）のおもて面側の、例えば半導体チップ１となる領域に所定の素子構造２を形成する。次に、例えば炭化珪素ウェハを裏面側から研削していき、半導体装置として用いる製品厚さの位置まで炭化珪素ウェハの厚さを薄くする。
次に、半導体チップ１となる領域間のダイシングライン（不図示）に沿って、半導体ウェハの裏面から深さ方向に半導体ウェハを貫通するトレンチ５を形成する。このとき、半導体チップ１となる領域の側面（すなわちトレンチ５の側壁）をウェハ表面に対して所定角度で傾斜したテーパー状にする。ここで、半導体チップ１となる領域の側面の傾斜角度は半導体チップ１となる領域の裏面に対して４５度以上７５度以下であるのがよい。この理由は、半導体チップ１となる領域の側面の傾斜角度が４５度未満では傾斜部の面積が広くなりすぎ、半導体チップ１となる領域の側面の傾斜角度が７５度を超えるとトレンチ５の側壁の金属層の膜厚（厚さ）が薄くなりすぎるからである。次に、半導体ウェハの裏面に露出した部分（半導体チップ１となる領域の側面および裏面）に、例えば所定の導電型の領域を形成するなどの工程を行う。次に、例えばスパッタリング法や蒸着法などによって、半導体ウェハの裏面に露出した部分全体に、遷移金属からなる裏面電極３ａを形成する。
このような素子構造を有する半導体装置として、例えば逆阻止型の絶縁ゲート型電界効果トランジスタ（Ｒｅｖｅｒｓｅ Ｂｌｏｃｋｉｎｇ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＲＢ−ＭＯＳＦＥＴ）が挙げられる。この場合、図示省略するが、チップおもて面側の素子構造２としてＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が形成され、半導体チップ１となる側面および裏面にはドリフト領域となる半導体チップ１と異なる導電型の半導体領域が形成される。
裏面電極３ａを構成する遷移金属とは、元素周期表の第３族元素から第１１族元素までの間に存在する元素（金属）である。好適には、裏面電極３ａを構成する遷移金属は、ニッケル（Ｎｉ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）または銀（Ａｇ）からなる金属、もしくはこれらの金属を主成分として１つ以上含む合金であるのがよい。より好適には、裏面電極３ａを構成する遷移金属は、ニッケル、チタン、タンタルまたはタングステンからなる金属、もしくはこれらの金属を主成分として１つ以上含む合金であるのがよい。その理由は、ニッケル、チタン、タンタルおよびタングステンが他の遷移金属に比べて、材料コストが安く、かつ半導体部とのオーミックコンタクトを形成しやすいため、実用性が高いからである。また、遷移金属層の厚さは、遷移金属層と炭化珪素基板（半導体チップ１）との界面を十分に加熱することができる程度に発熱量を確保することができる厚さであり、かつ熱伝導ロスやオーミックコンタクトの形成に必要なエネルギー不足が生じず、熱拡散による周辺への熱伝導を防止することができる程度に遷移金属層表面が炭化珪素基板との界面に近い（薄い）ことが好ましい。具体的には、遷移金属層の厚さは、例えば、１０ｎｍ以上２００ｎｍ以下、より好ましくは２０ｎｍ以上１００ｎｍ以下であることがよい。
次に、図２に示すように、水素プラズマ雰囲気（ハッチングで示す部分）４ａに炭化珪素ウェハ全体（ウェハ上に形成されているものを含む素子全体）をさらす（プラズマ処理）。これによって、裏面電極３ａの、水素プラズマ雰囲気４ａにさらされている部分、または、裏面電極３ａの厚さが薄い場合には裏面電極３ａ全体が、水素プラズマ雰囲気４ａ中の水素原子または水素ラジカル（Ｈ・）４（以下、まとめて水素ラジカル４とする）が吸着して水素分子となったときに放出される結合エネルギーにより発熱し加熱される。このとき、素子表面全体に水素ラジカル４があたる（照射される）が、水素ラジカル４からエネルギーを受けて発熱が生じるのは遷移金属層のみである。このため、裏面電極３ａ以外の構成部は発熱しない。
水素ラジカル４が吸着して水素分子となったときに放出される結合エネルギーにより生じた裏面電極３ａの発熱は、炭化珪素ウェハ側、すなわち半導体チップ１となる領域の側面および裏面の表面層へと伝導される。これによって、炭化珪素ウェハの裏面電極３ａに接する部分全面が加熱され、図３に示すように、半導体チップ１となる領域の側面から裏面にわたって、炭化珪素ウェハとのオーミックコンタクト（電気的接触部）となるシリサイド層３ｂが形成される。図３には、裏面電極３ａ全体がシリサイド層３ｂになる場合を示す（図６，９においても同様）。水素ラジカル４が吸着して水素分子となったときに放出される結合エネルギーにより生じた裏面電極３ａの発熱による上昇温度は、炭化珪素ウェハとのオーミックコンタクトを形成可能な温度である例えば８００℃以上、望ましくは１０００℃以上である。
上記プラズマ処理に用いる水素プラズマは、例えば、チャンバー内に導入したほぼ１００％の純度の水素（Ｈ2）ガスを所定圧力に減圧し、マイクロ波による電界によって加速させた電子とガス分子との衝突電離を利用して生成されたマイクロ波プラズマである。マイクロ波として、例えば、産業上使用可能な周波数帯であり、かつ密度の高い水素プラズマを生成可能な周波数１ＧＨｚ以上のマイクロ波、より好ましくは周波数２．４５ＧＨｚのマイクロ波を用いるのが好ましい。また、密度の高い水素プラズマを生成するために、例えば１０Ｐａ以上１００Ｐａ以下程度に水素ガスを減圧するのがよい。以下、マイクロ波によって形成された水素プラズマ雰囲気を、単に水素プラズマ雰囲気と示す。
上記プラズマ条件は、例えば、水素プラズマ雰囲気を生成する際のマイクロ波電力を１０００Ｗ以上とし、炭化珪素ウェハ全体を水素プラズマ雰囲気にさらす時間（プラズマ処理時間）が短いほど好ましい。その理由は、プラズマ処理時間が長い場合、プラズマ処理中に裏面電極３ａの発熱が炭化珪素ウェハ全体に熱伝導され、炭化珪素ウェハ全体が加熱されてしまうからである。遷移金属層の発熱に伴う温度上昇は、水素プラズマのプラズマ密度の高さおよび電力の大きさに依存して高くなる。このため、水素プラズマ雰囲気４ａにさらされる短い時間内に裏面電極３ａが水素ラジカル４のエネルギーを受けて所定温度に発熱するように、水素プラズマのプラズマ密度および電力を設定すればよい。
ここで、上述したプラズマ処理時の炭化珪素ウェハの状態について説明する。図１６は、実施の形態１にかかる半導体装置の製造方法におけるプラズマ処理時の炭化珪素ウェハの状態を示す断面図である。図１６に示すように、上述したプラズマ処理時には、炭化珪素ウェハ１１は、ステージ５１によりプラズマ処理装置５０内にて支持される。ステージ５１などの支持体は、水素プラズマにより水素ラジカルが吸着しない非遷移金属材質であることが望ましい。その理由は、炭化珪素ウェハ１１のステージ５１に対向する側の面が水素プラズマ雰囲気にさらされることを防止することができるからである。以下に、プラズマ処理時に炭化珪素ウェハ１１を支持するステージ５１の構造について説明する。
図１７〜１９は、実施の形態１にかかる半導体装置の製造方法におけるプラズマ処理時に炭化珪素ウェハを支持するステージの一例を示す断面図である。図１７には、炭化珪素ウェハ１１を平坦な面５２で支持するステージ５１を示す。ステージ５１の外径は、少なくとも炭化珪素ウェハ１１の外径より大きいことが好ましい。その理由は、水素ラジカルが炭化珪素ウェハ１１のプラズマ処理する側の主面に対して反対側の主面（ステージ５１の面５２に接する主面、すなわちプラズマ照射しない側の主面）側に回りこみ、炭化珪素ウェハ１１のプラズマ照射しない側の主面の端部が加熱されることを避けるためである。
図１８には、炭化珪素ウェハ１１を支持する側の面に凹形状の溝部（以下、凹部とする）５３を有するステージ５１を示す。凹部５３の径は、炭化珪素ウェハ１１の外径より大きい。これによって、凹部５３は、炭化珪素ウェハ１１がステージ５１の炭化珪素ウェハ１１を載置する面に平行な方向に移動しないため、炭化珪素ウェハ１１全体をステージ５１上の所定の位置内に収める位置決めの役割を果たすとともに、炭化珪素ウェハ１１のプラズマ処理しない側の面（ステージ５１に接する側の主面）への水素ラジカルの侵入を防ぐ機能を有する。
図１９には、炭化珪素ウェハ１１を支持する側の面から外側に突出するリブ５４を有するステージ５１を示す。リブ５４の内周の径は、炭化珪素ウェハ１１の外径より大きい。リブ５４は、炭化珪素ウェハ１１がステージ５１の炭化珪素ウェハ１１を載置する面に平行な方向に移動しないため、炭化珪素ウェハ１１全体をステージ５１上の所定の位置内に収める位置決めの役割を果たすとともに、炭化珪素ウェハ１１のプラズマ処理しない側の面への水素ラジカルの侵入を防ぐ機能を有する。リブ５４は、例えばステージ５１上に載置された炭化珪素ウェハ１１の周囲を囲む円状に配置される。リブ５４の配置（平面レイアウト）は、連続した円状であってもよいし、不連続な円状であってもよい。
以上、説明したように、実施の形態１によれば、表面に遷移金属層（裏面電極）を形成した炭化珪素ウェハ全体（素子全体）を水素プラズマ雰囲気にさらすことにより、遷移金属層が、水素プラズマ雰囲気中の水素ラジカルが吸着し水素分子となるときに放出する結合エネルギーにより発熱して加熱され、この遷移金属層の発熱が熱伝導されることによって炭化珪素ウェハの、遷移金属層と接する部分が加熱される。これにより、遷移金属層をシリサイド化させることができ、オーミックコンタクトとなるコンタクト抵抗の低いシリサイド層を形成することができる。また、遷移金属層の発熱によってオーミックコンタクトを形成することができるため、素子表面の凹凸の有無やパターンによらず、炭化珪素ウェハに露出する遷移金属層の部分のみを選択的に一括して加熱することができる。このため、スループットを向上させることができる。
また、実施の形態１によれば、素子全体が水素プラズマ雰囲気にさらされたときに、遷移金属層以外の各構成部は発熱しない。したがって、例えばＭＯＳゲート構造のゲート絶縁膜付近に余分な熱は加わらないため、ゲート絶縁膜と炭化珪素半導体部との界面特性が劣化することを防止することができ、素子特性が劣化することを防止することができる。また、例えば深さ方向に炭化珪素ウェハを貫通するトレンチによって、トレンチ底部に半導体ウェハを載置しているステージや、半導体ウェハを支持しているサポート基板および接着剤が露出した場合であっても、これらの部材は加熱されない。このためサポート基板および接着剤が加熱されることによる不具合は生じない。
また、実施の形態１によれば、制御性よく遷移金属層のみを発熱させて加熱することができるため、レーザーアニールのように複雑なプログラミング制御が必要なく、コンタクト抵抗がばらついたり、意図しない構成部（例えばゲート絶縁膜など）が加熱されて素子特性が劣化することを抑制することができる。また、実施の形態１によれば、加熱可能な最小面積がフォトリソグラフィによる遷移金属層のパターニング技術に依存する。このため、遷移金属層の表面積がレーザーのスポット径に応じた面積よりも小さい場合であっても、遷移金属層のみを加熱することができる。
また、従来の熱処理ではニッケルシリサイド層の表面に炭素が析出および凝集し、炭素が析出および凝集した部分で電極が剥離するなどの問題が生じていたが、本発明においては、ニッケルシリサイド層の表面への炭素の析出量を低減することができ、従来技術において生じていた問題が生じないことが発明者らによって確認されている。その理由は、次の２つの理由によるものと推測される。１つ目の理由は、本発明においては、遷移金属層に吸着する水素ラジカルが水素分子となるときに放出する結合エネルギーを用いて遷移金属層の直下の炭化珪素半導体部を加熱するために、従来の熱処理方法によって加熱する場合に比べて処理時間が短い急速加熱が可能となる。このため、ニッケルシリサイド層（オーミックコンタクト）の表面に炭素が析出する前、または炭素の析出量が増大する前に、ニッケルシリサイド層を形成することができるからである。２つ目の理由は、ニッケルシリサイド層の内部または表面に析出する炭素が水素ラジカルと反応し、メタン（ＣＨ4）ガスとなって外部に排出されるからである。これらの理由により、本発明の方法により形成したシリサイド層には炭素の析出が少なくなるので、コンタクト抵抗を下げることができるとともに、後工程において密着性に与える悪影響が少ないという利点がある。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の製造方法について、チップ裏面側の素子形状が異なる場合を例に説明する。図４〜６は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態２にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、ウェハ裏面から炭化珪素ウェハを貫通しない程度の深さでトレンチ１５を形成している点である。裏面電極３ａは、炭化珪素ウェハの裏面およびトレンチ１５の側壁および底面に形成される（図４）。
このような素子構造を有する半導体装置として、例えば逆阻止型の絶縁ゲート型バイポーラトランジスタ（Ｒｅｖｅｒｓｅ Ｂｌｏｃｋｉｎｇ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＲＢ−ＩＧＢＴ）が挙げられる。この場合、図示省略するが、おもて面側の素子構造２としてＭＯＳゲート構造が形成され、炭化珪素ウェハの、半導体チップ１となる領域の側面および裏面にはドリフト領域となる半導体チップ１と異なる導電型の半導体領域が形成される。
このような素子構造の半導体装置においても、図５に示すように、実施の形態１と同様に炭化珪素ウェハ（素子全体）を水素プラズマ雰囲気にさらすことにより、裏面電極３ａは水素ラジカル４が吸着し水素分子となるときに放出する結合エネルギーにより発熱し加熱される。これによって、図６に示すように、炭化珪素ウェハの、半導体チップ１となる領域の側面（トレンチ１５の側壁および底面）から半導体チップ１となる領域の裏面（ウェハ裏面）にわたって、炭化珪素ウェハとのオーミックコンタクトとなるシリサイド層３ｂが形成される。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の製造方法について、チップ裏面側の素子形状が異なる場合を例に説明する。図７〜９は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態３にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、図７に示すように、チップ裏面側の素子形状を、例えば所定深さのトレンチ２５によって所定領域１ａの厚さのみを薄くし、それ以外の部分１ｂの厚さを厚く残した形状とした点である。例えば、半導体ウェハの厚さを薄くした場合に、半導体ウェハの強度の向上を図ることができ、自己応力やウェハ搬送のためのハンドリングによって割れることを防止した構造となっている。
このような素子構造の半導体装置においても、図８に示すように、実施の形態１と同様に炭化珪素ウェハ（素子全体）を水素プラズマ雰囲気にさらすことにより、裏面電極３ａは水素ラジカル４が吸着し水素分子となるときに放出する結合エネルギーにより発熱し加熱される。裏面電極３ａは、例えば、半導体チップ１となる領域の裏面および側面と、トレンチ２５の側壁および底面とに形成される。これによって、図９に示すように、半導体チップ１となる領域の側面（トレンチ２５の側壁および底面）から半導体チップ１となる領域の裏面および側面にわたって、炭化珪素ウェハとのオーミックコンタクトとなるシリサイド層３ｂが形成される。
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態４）
次に、実施の形態４にかかる半導体装置の製造方法について、ＭＯＳＦＥＴを作製（製造）する場合を例に説明する。図１０は、実施の形態４にかかる半導体装置の製造方法によって製造される半導体装置の一例を示す断面図である。実施の形態４にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、ＭＯＳゲート構造を作製した面において、ＭＯＳゲート構造をチタン層３９で覆った状態で炭化珪素ウェハ全体を水素プラズマ雰囲気にさらすことで、水素プラズマ雰囲気中の水素ラジカルがＭＯＳゲート構造を構成するゲート絶縁膜３５に進入することを防止した点である。
具体的には、まず、図１０に示すように、ドリフト領域３１となる炭化珪素ウェハのおもて面側に、一般的な方法により、ベース領域３２、ソース領域３３、コンタクト領域３４、ゲート絶縁膜３５およびゲート電極３６からなるＭＯＳゲート構造を形成する。次に、炭化珪素ウェハのおもて面に、ＭＯＳゲート構造を覆うように層間絶縁膜３７を形成する。次に、例えばフォトリソグラフィおよびエッチングによって層間絶縁膜３７をパターニングし、ソース領域３３およびコンタクト領域３４を露出するコンタクトホールを形成する。次に、スパッタリング法や蒸着法などによって、層間絶縁膜３７上に、窒化チタン（ＴｉＮ）層（バリア層）３８およびチタン層３９を順に形成する。チタン層３９は、ほぼ純度１００％のチタンからなる。これによって、ＭＯＳゲート構造上の層間絶縁膜３７を覆うようにチタン層３９が形成される。
次に、例えばフォトリソグラフィおよびエッチングによって窒化チタン層３８およびチタン層３９をパターニングし、コンタクトホールにソース領域３３およびコンタクト領域３４を露出させる。次に、スパッタリング法や蒸着法などによって、各コンタクトホールの内部に埋め込むように、ソース領域３３およびコンタクト領域３４に接するニッケル層４０を形成する。次に、例えばフォトリソグラフィおよびエッチングによってニッケル層４０をパターニングし、コンタクトホールの内部にニッケル層４０を残す。ニッケル層４０は、例えば層間絶縁膜３７上のチタン層３９の表面にまで延在されている。後述するが、この段階でチタン層３９の表面には自然酸化膜が形成されており、この自然酸化膜によりプラズマ処理におけるチタン層３９からの発熱を遅らせることができる。
次に、ＭＯＳゲート構造、チタン層３９およびニッケル層４０が形成された状態で炭化珪素ウェハ全体（素子全体）を水素プラズマ雰囲気にさらす。水素プラズマ雰囲気にさらされることにより、ニッケル層４０が水素プラズマ雰囲気中の水素ラジカルが吸着し水素分子となるときに放出する結合エネルギーにより発熱し加熱される。そして、ニッケル層４０の発熱が熱伝導され、ニッケル層４０の直下のソース領域３３およびコンタクト領域３４が加熱される。これによって、ニッケル層４０がシリサイド化され、炭化珪素半導体部（点線楕円で囲む部分）とのオーミックコンタクトとなるニッケルシリサイド層４０ａが形成される。図１０では、ニッケル層４０全体がニッケルシリサイド層４０ａになる場合を示す。
また、このとき、ＭＯＳゲート構造上の層間絶縁膜３７を覆うチタン層３９も遷移金属であるが、チタン層３９の表面にはチタンとの結合が強固な酸化膜が形成されており、チタン層３９は露出されていない。このため、水素プラズマ雰囲気にさらされたときに、チタン層３９の表面の酸化膜の還元に水素ラジカルが消費されるため、酸化膜がある間はチタンが遷移金属であっても加熱されない。例えば、ＭＯＳゲート構造をチタン層３９で覆わない場合、遷移金属であるチタン層３９によってＭＯＳゲート構造が加熱されることはないが、水素ラジカルが層間絶縁膜３７を通ってゲート絶縁膜３５まで到達してしまう。水素ラジカルがゲート絶縁膜３５に到達した場合、ゲート絶縁膜３５と炭化珪素半導体部との間の界面特性が劣化する虞があるが、ＭＯＳゲート構造をチタン層３９で覆うことによって、ＭＯＳゲート構造に水素ラジカルが進入することを防止することができる。
また、チタン層３９の表面に酸化膜が存在している間は、チタン層３９が最表面に露出されないため、水素ラジカルとの反応は起きずチタン層３９は発熱しない。このため、チタン層３９によって覆われたＭＯＳゲート構造はチタン層が表面酸化膜に覆われている間は加熱されない。チタン層３９が発熱するのは、チタン層３９の表面に存在する強固な酸化膜と水素ラジカルとの還元反応が進むことで、水素ラジカルが水蒸気（Ｈ2Ｏ）となって排出され酸化膜が除去された後からである。一方、ニッケル層４０の表面の酸化膜は容易に還元されるため、チタン層３９の表面の酸化膜の還元反応が終了しチタン層３９が露出されるよりも早く、ニッケル層４０が露出される。このため、チタン層３９の表面の酸化膜の還元反応が進行している間、ニッケル層４０のみが水素プラズマにさらされて発熱し加熱される。
したがって、チタン層３９の表面の酸化膜の還元反応が終了する前または終了した時点で、ニッケル層４０をシリサイド化するためのプラズマ処理が終了するようにプラズマ処理時間を設定することで、ニッケル層４０のみを加熱することができる。これによって、ニッケル層４０をシリサイド化することができるとともに、チタン層３９に覆われたＭＯＳゲート構造が加熱されることを防止することができる。プラズマ処理時間は、例えばチタン層３９の表面の酸化膜の厚さに基づいて設定することができる。チタン層３９の表面の酸化膜は、自然酸化膜であってもよいし、チタン層３９の表面を強制的に酸化することによって形成した酸化膜であってもよい。また、このように強固な酸化膜を形成する金属としては、チタン（Ｔｉ）以外にも、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）などが上げられる。また、窒化チタンや窒化珪素などの窒化物でもよい。特に、遷移金属層にチタン（Ｔｉ）を用いる場合には、窒化珪素、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）などが有効である。
このように、遷移金属層であるニッケル層４０からの発熱を利用して、ニッケル層４０の直下のソース領域３３およびコンタクト領域３４のみを加熱する。このとき、ＭＯＳゲート構造上の層間絶縁膜３７を覆うチタン層３９の表面の酸化膜が還元される時間と、オーミックコンタクトを形成するためのニッケル層４０の表面の酸化膜が還元される時間との差を利用することで、ニッケル層４０のみを加熱し、ＭＯＳゲート構造に余分な熱が加わることを防止することができる。
窒化チタン層３８は、ニッケル層４０からの発熱を膜面方向に熱伝導させることで、層間絶縁膜３７をとおってＭＯＳゲート構造（特にゲート絶縁膜３５）に達することを防止する熱バリアとして機能する。したがって、ＭＯＳゲート構造が加熱されることをさらに防止することができる。窒化チタン層３８は、チタン層３９の表面の酸化膜が還元される時間と、ニッケル層４０の表面の酸化膜が還元される時間との差を十分に取れる場合には形成されなくてもよい。窒化チタン層３８に代えて、アルミニウムまたはシリコンからなる金属、もしくはこれらの金属を主成分として１つ以上含む合金であっても熱バリア層として機能する。
次に、ニッケルシリサイド層４０ａに接するように、例えばアルミニウム（Ａｌ）からなる電極パッド（不図示）をコンタクトホールに埋め込むことで、おもて面電極が完成する。その後、ウェハおもて面側のパッシベーション膜などの残りの素子構造（不図示）や、ウェハ裏面にニッケル層４１およびチタン層４２を順に堆積してなる裏面電極などを形成し、チップ状に切断（ダイシング）することにより、ＭＯＳＦＥＴが完成する。窒化チタン層３８およびチタン層３９は、素子特性に悪影響を与えることはないため、完成後の製品として半導体装置に残されていてもよい。裏面電極を形成する場合においても、上述したウェハおもて面にオーミックコンタクトを形成する場合と同様の方法により裏面電極を形成してもよい。また、ウェハおもて面側のオーミックコンタクト（ニッケルシリサイド層４０ａ）と、ウェハおもて面側のオーミックコンタクト（裏面電極）とを同時に形成してもよい。
次に、プラズマ処理による各遷移金属層の温度プロファイルについて説明する。図１１は、プラズマ処理による各遷移金属層の温度プロファイルを示す特性図である。上述した実施の形態４にかかる半導体装置の製造方法にしたがってＭＯＳＦＥＴの作製時において、水素プラズマにさらされたときのニッケル層４０、窒化チタン層３８およびチタン層３９（図１１にはそれぞれＮｉ、ＴｉＮおよびＴｉと示す）の温度プロファイルについて検証した結果を図１１に示す。図１１には、半導体ウェハを搬送する際に、大気中にさらされることによってニッケル層４０およびチタン層３９の表面に自然酸化膜が形成された状態でプラズマ処理を行った場合の温度プロファイルを示している。プラズマ処理では、チャンバー内にほぼ１００％の純度の水素（Ｈ2）ガスを１０ｓｃｃｍの流量で導入し２５Ｐａ程度に減圧した後、１０００Ｗのマイクロ波電力を供給してマイクロ波プラズマを生成した。なお、図１１の縦軸に示す温度は、放射温度計による測定値であるため、各金属の相対的な温度は正確であるが、各金属の実際の上昇温度とは多少異なる測定値となっている。
図１１に示す結果より、プラズマ処理開始（矢印Ａの始点）後、ニッケルが最初に発熱し、１０秒間程度で例えば８００℃程度の高温度にまで加熱されることが確認された。すなわち、炭化珪素半導体部とのオーミックコンタクトを形成するためニッケル層４０の表面の酸化膜が還元される時間が最も短いことがわかる。一方、窒化チタンの加熱開始はニッケルの加熱開始から約２０秒後であり、チタンの加熱開始はニッケルの加熱開始から約４０秒後であることが確認された。すなわち、ＭＯＳゲート構造に余分な熱が加わることを防止するチタン層３９の表面の酸化膜が還元される時間が最も長いことがわかる。
以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態４によれば、ＭＯＳゲート構造をチタン層で覆い、かつチタン層の表面の酸化膜の還元反応が終了する前または終了した時点でプラズマ処理を終了することで、水素プラズマ雰囲気中の水素ラジカルがＭＯＳゲート構造に達することを防止するとともに、ＭＯＳゲート構造が加熱されることを防止することができる。このため、素子特性が劣化することをより防止することができる。
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。また、上述した各実施の形態では、炭化珪素基板を用いた場合を例に説明しているが、シリコンを用いた半導体基板（シリコン基板）においても同様の効果を奏する。なお、シリコン基板を用いる場合、水素ラジカルが吸着し水素分子となるときに放出する結合エネルギーによる遷移金属層の発熱温度は、シリコン基板の状態や遷移金属層の融点などに基づいて設定される。また、上述した各実施の形態では、ＭＯＳゲート構造を備えた半導体装置を例に説明しているが、これに限らず、例えば絶縁膜や半導体部などが加熱されることによって素子特性が変化する虞のある素子構造の半導体装置に適用することができる。
以上のように、本発明にかかる半導体装置の製造方法は、特に炭化珪素半導体を用いた半導体デバイスなどに使用されるパワー半導体装置に有用である。
１ 半導体チップ
１ａ 半導体チップの所定領域
１ｂ 半導体チップの所定領域以外の部分
２ 素子構造
３ａ 裏面電極
３ｂ シリサイド層（裏面電極：プラズマ処理後）
４ 水素ラジカル
４ａ 水素プラズマ雰囲気
５，１５，２５ トレンチ
３１ ドリフト領域
３２ ベース領域
３３ ソース領域
３４ コンタクト領域
３５ ゲート絶縁膜
３６ ゲート電極
３７ 層間絶縁膜
３８ 窒化チタン層
３９ チタン層
４０ ニッケル層（プラズマ処理前）
４０ａ ニッケルシリサイド層（プラズマ処理後）
４１ 裏面電極を構成するニッケル層
４２ 裏面電極を構成するチタン層

Claims (9)

  1. 半導体基板の表面に素子構造を形成する第１形成工程と、
    前記半導体基板の少なくともいずれか一方の面に、前記半導体基板に接する遷移金属層を形成する第２形成工程と、
    前記遷移金属層が形成された状態の前記半導体基板を水素プラズマ雰囲気に所定の時間だけさらすプラズマ処理工程と、
    を含み、
    前記水素プラズマ雰囲気は、前記遷移金属層のみを発熱させて、前記所定の時間で所定の温度まで上昇させるように、所定の電力量のマイクロ波により形成された所定のプラズマ密度の水素プラズマ雰囲気であり、
    前記プラズマ処理工程では、前記遷移金属層からの熱伝導によって、前記半導体基板の、前記遷移金属層が接する部分を加熱し、前記遷移金属層と前記半導体基板との界面に、前記遷移金属層と前記半導体基板とが反応してなるオーミックコンタクトを形成することを特徴とする半導体装置の製造方法。
  2. 前記プラズマ処理工程では、前記遷移金属が形成された状態の前記半導体基板を入れた装置内に水素ガスを１０Ｐａ以上１００Ｐａ以下に導入した状態で、１０００Ｗ以上のマイクロ波電力を供給することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２形成工程において前記半導体基板の前記遷移金属層を形成した面は、前記第１形成工程において前記素子構造を形成した面と同じ面であり、
    前記第１形成工程の後、前記第２形成工程の前に、前記素子構造を覆うように金属層を形成する第３形成工程をさらに含み、
    前記第３形成工程では、前記プラズマ処理工程時に前記遷移金属層の表面の酸化膜よりも還元されるのに時間がかかる結合が強固な酸化膜を前記金属層の表面に形成し、
    前記第２形成工程では、前記半導体基板の、前記素子構造が配置された以外の部分に、前記半導体基板に接する前記遷移金属層を形成し、
    前記プラズマ処理工程では、前記金属層および前記遷移金属層が形成された状態の前記半導体基板を前記水素プラズマ雰囲気にさらすことによって、前記金属層の表面の結合が強固な酸化膜を還元するとともに前記遷移金属層を発熱させ、前記金属層の表面の結合が強固な酸化膜の還元が終了する前または終了と同時に、前記プラズマ処理工程を終了させることを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記第１形成工程後、前記第３形成工程前に、前記素子構造を覆うように、前記遷移金属層からの熱伝導を防止する金属からなるバリア層を形成し、
    前記第３形成工程では、前記バリア層上に前記金属層を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記金属層は、チタンからなることを特徴とする請求項３に記載の半導体装置の製造方法。
  6. 前記遷移金属層は、ニッケル、チタンまたはタングステンからなる金属層、もしくはニッケル、チタン、タングステン、モリブデン、タンタルまたは銀を主成分として１つ以上含む合金層であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置の製造方法。
  7. 前記素子構造は、金属−酸化膜−半導体からなる絶縁ゲート構造であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置の製造方法。
  8. 前記第２形成工程において前記半導体基板の前記遷移金属層を形成した面は、前記第１形成工程において前記素子構造を形成した面に対して反対側の面であり、
    前記第１形成工程の後、前記第２形成工程の前に、前記半導体基板の前記素子構造を形成した面に対して反対側の面に所定のパターンを形成する第４形成工程をさらに含むことを特徴とする請求項１〜７のいずれか一つに記載の半導体装置の製造方法。
  9. 前記所定のパターンは、機械的加工または化学的加工による凹凸形状の段差を有し、
    前記段差の側壁と前記半導体基板の前記素子構造を形成した面に対して反対側の面とのなす角度は４５度以上７５度以下であることを特徴とする請求項８に記載の半導体装置の製造方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112015000137T5 (de) * 2014-04-18 2016-04-28 Fuji Electric Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung
CN105593975B (zh) * 2014-04-18 2018-05-08 富士电机株式会社 半导体装置的制造方法
JP6801200B2 (ja) * 2016-03-16 2020-12-16 富士電機株式会社 炭化珪素半導体素子の製造方法
JP6531731B2 (ja) * 2016-07-21 2019-06-19 株式会社デンソー 半導体装置
JP7135443B2 (ja) * 2018-05-29 2022-09-13 富士電機株式会社 炭化ケイ素半導体装置及びその製造方法
CN111276395A (zh) * 2020-02-19 2020-06-12 华芯威半导体科技(北京)有限责任公司 一种碳化硅器件原料的制造方法及使用该原料制备的碳化硅器件
CN112289811B (zh) * 2020-10-28 2022-06-24 京东方科技集团股份有限公司 一种显示基板及其制备方法、显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135635A (ja) * 2006-11-29 2008-06-12 Fujitsu Ltd 半導体装置の製造方法
WO2009118783A1 (ja) * 2008-03-26 2009-10-01 国立大学法人広島大学 半導体メモリ、それを用いた半導体メモリシステム、および半導体メモリに用いられる量子ドットの製造方法
JP2012186189A (ja) * 2011-03-03 2012-09-27 Toshiba Corp 半導体装置の製造方法
JP2013178917A (ja) * 2012-02-28 2013-09-09 Nagoya Univ 導電性膜の形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1631776A (zh) * 2004-11-11 2005-06-29 上海交通大学 微波氢等离子体制备金属硅化物薄膜的方法
JP2009177102A (ja) * 2008-01-28 2009-08-06 Nissan Motor Co Ltd 半導体装置の電極の製造方法
JP2011066060A (ja) 2009-09-15 2011-03-31 Tokyo Electron Ltd 金属シリサイド膜の形成方法
JP5668414B2 (ja) * 2010-11-01 2015-02-12 住友電気工業株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135635A (ja) * 2006-11-29 2008-06-12 Fujitsu Ltd 半導体装置の製造方法
WO2009118783A1 (ja) * 2008-03-26 2009-10-01 国立大学法人広島大学 半導体メモリ、それを用いた半導体メモリシステム、および半導体メモリに用いられる量子ドットの製造方法
JP2012186189A (ja) * 2011-03-03 2012-09-27 Toshiba Corp 半導体装置の製造方法
JP2013178917A (ja) * 2012-02-28 2013-09-09 Nagoya Univ 導電性膜の形成方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JPN6008002052; Ｉｎｓｕｐ　Ｎｏｈ，　Ｓｔｅｖｅｎ　Ｌ．　Ｇｏｏｄｍａｎ　ａｎｄ　Ｊｅｆｆｒｅｙ　Ａ．　Ｈｕｂｂｅｌｌ: ''Ｃｈｅｍｉｃａｌ　ｍｏｄｉｆｉｃａｔｉｏｎ　ａｎｄ　ｐｈｏｔｏｇｒａｆｔ　ｐｏｌｙｍｅｒｉｚａｔｉｏｎ　ｕｐｏｎ　ｅｘｐａｎｄｅｄ　ｐｏｌｙ（ｔｅｔｒａｆｌｕｏｒｏｅｔｈｙｌｅｎｅ）' Ｊｏｕｒｎａｌ　ｏｆ　Ｂｉｏｍａｔｅｒｉａｌｓ　Ｓｃｉｅｎｃｅ Ｖｏｌ．９，　Ｎｏ．５, 1998 *

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