JP5934925B2 - ゲートドライバおよびこれを備えたパワーモジュール - Google Patents
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Description
本開示は、電界効果トランジスタを駆動するゲートドライバおよびこれを備えたパワーモジュールに関する。
炭化珪素(シリコンカーバイド:SiC)は、珪素(Si)と比べてバンドギャップが大きい半導体材料であり、パワー素子に応用されている。SiCを用いたパワー素子としては、例えば、金属−絶縁体−半導体電界効果トランジスタ(Metal−Insulator−Semiconductor Field−Effect Transistor:MISFET)が挙げられる(例えば、特許文献1、2参照)。金属−酸化物−半導体電界効果トランジスタ(Metal−Oxide−Semiconductor Field−Effect Transistor:MOSFET)は、MISFETの一種である。
特許文献1には、チャネル層を備えた電界効果トランジスタが開示されている。この電界効果トランジスタは、ゲートソース間の電圧がゲート閾値電圧未満の場合に、ドレインソース間の電圧が負電圧であればソースからドレインに電流を流す。このとき、電流はチャネル層を通過するので、チャネルダイオードと称される。特許文献1には、チャネルダイオードを還流ダイオードとして用いることが開示されている。なお、本明細書では、ドレインソース間の電圧は、ソースを基準としたドレインの電圧を指す。また、ゲートソース間の電圧は、ソースを基準としたゲートの電圧を指す。
電界効果トランジスタでは、ゲートソース間に印加される電圧によってオン/オフ制御が行われる。電界効果トランジスタをオン状態からオフ状態に切り替えるときに、ゲートソース間に負電圧を印加することにより、ノイズ等による誤点弧を抑制することが提案されている(例えば、特許文献3、4参照)。
電界効果トランジスタを駆動するゲートドライバには、電界効果トランジスタのチャネルダイオードの導通特性が低下することを抑制し、かつ、電界効果トランジスタの誤点弧を抑制することが望まれる。
本開示の一態様は、チャネルダイオードの導通特性が低下することを抑制し、かつ、電界効果トランジスタの誤点弧を抑制することが可能なゲートドライバを提供する。
本開示の一態様に係るゲートドライバは、入力信号に基づいて電界効果トランジスタを駆動するゲートドライバであって、コンパレータとゲート電圧切替回路とを備える。コンパレータは、電界効果トランジスタのドレインソース間に印加された印加電圧と、電界効果トランジスタのドレインソース間に現われるノイズを検出するための参照電圧とを比較する。ゲート電圧切替回路は、入力信号が電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、コンパレータの出力が、ドレインソース間の印加電圧が参照電圧未満を示す状態からドレインソース間の印加電圧が参照電圧以上を示す状態に遷移したとき、電界効果トランジスタのゲートソース間に印加する電圧を、第1の電圧から第2の電圧に切り替える。電界効果トランジスタの閾値電圧をVth、第1の電圧をV1、第2の電圧をV2とすると、Vth>V1>V2の関係を満たし、かつ、第2の電圧は負の電圧である。
なお、これらの包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラム、または記録媒体で実現されてもよく、システム、装置、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。
本開示に係るゲートドライバによれば、チャネルダイオードの導通特性が低下することを抑制し、かつ、電界効果トランジスタの誤点弧を抑制することが可能となる。
(本開示の基礎となった知見)
図19に、チャネル層を備えたFETの模式図を示す。FET102Lは、基板10、ドリフト領域20、ボディ領域30、ボディコンタクト領域32、ソース領域40、ソース電極45、チャネル層50、ゲート絶縁層60、ゲート電極65およびドレイン電極70を備える。チャネル層50のうち、ボディ領域30とゲート電極65との間に位置する領域がチャネル領域55として機能する。基板10、ドリフト領域20、ボディ領域30、ボディコンタクト領域32、ソース領域40、チャネル層50は、何れもSiCにより構成されている。FET102Lは、ドレインソース間に印加される電圧Vdsが正電圧であり、かつ、ゲートソース間に印加される電圧がゲート閾値電圧Vth以上であれば、ドレイン電極70からチャネル層50を介してソース電極45に電流を流す。一方、FET102Lは、ドレインソース間に印加される電圧Vdsが負電圧であり、かつ、ゲートソース間に印加される電圧がゲート閾値Vth未満であれば、ソース電極45からチャネル層50を介してドレイン電極70に電流を流す。このときチャネル層50はチャネルダイオードとして機能する。チャネル層50がチャネルダイオードとして機能しているときの電流90の経路は、寄生のボディダイオードを流れる電流92の経路とは異なる。なお、寄生のボディダイオードは、p型のボディ領域30とn型のドリフト領域20とにより構成される。このFET102Lによれば、電流をボディダイオードではなくチャネル層50を介して流すので、ダイオードの立ち上がり電圧を低減することができる。その結果、FET102Lの導通損失を低減することができる。
図19に、チャネル層を備えたFETの模式図を示す。FET102Lは、基板10、ドリフト領域20、ボディ領域30、ボディコンタクト領域32、ソース領域40、ソース電極45、チャネル層50、ゲート絶縁層60、ゲート電極65およびドレイン電極70を備える。チャネル層50のうち、ボディ領域30とゲート電極65との間に位置する領域がチャネル領域55として機能する。基板10、ドリフト領域20、ボディ領域30、ボディコンタクト領域32、ソース領域40、チャネル層50は、何れもSiCにより構成されている。FET102Lは、ドレインソース間に印加される電圧Vdsが正電圧であり、かつ、ゲートソース間に印加される電圧がゲート閾値電圧Vth以上であれば、ドレイン電極70からチャネル層50を介してソース電極45に電流を流す。一方、FET102Lは、ドレインソース間に印加される電圧Vdsが負電圧であり、かつ、ゲートソース間に印加される電圧がゲート閾値Vth未満であれば、ソース電極45からチャネル層50を介してドレイン電極70に電流を流す。このときチャネル層50はチャネルダイオードとして機能する。チャネル層50がチャネルダイオードとして機能しているときの電流90の経路は、寄生のボディダイオードを流れる電流92の経路とは異なる。なお、寄生のボディダイオードは、p型のボディ領域30とn型のドリフト領域20とにより構成される。このFET102Lによれば、電流をボディダイオードではなくチャネル層50を介して流すので、ダイオードの立ち上がり電圧を低減することができる。その結果、FET102Lの導通損失を低減することができる。
発明者は、このようなチャネル層を備えたFETにおいて誤点弧を抑制するため、FETをオフ状態とする場合に、ゲートソース間に負電圧を印加することを検討した。
しかしながら、ゲートソース間の電圧をゼロから負方向に変化させるにしたがって、チャネルダイオードの導通特性が低下してしまう。これについて、以下で詳細に説明する。
図20は、特許文献2に開示されたFETのIV特性を示す図である。図20の横軸はドレインソース間に印加される電圧Vdsを示す。また、図20の縦軸はドレイン電流を示す。ここでは、ソースからドレインに向かって電流が流れるため、ドレイン電流が負の値で示されている。同図には、FETのゲートソース間に+20V、0V、−20Vをそれぞれ印加させたときのIV特性が示されている。
図20により、ドレインソース間の電圧Vdsが同じ場合でも、ゲートソース間の電圧Vgsを負電圧とすると、ドレイン電流が小さくなることがわかる。これは、ゲートソース間の電圧Vgsを負の方向に大きくするほど、チャネルダイオードの導通特性が低下することを意味する。
また、図20により、ゲートソース間の電圧Vgsが0Vのときに流れるドレイン電流は、ドレインソース間の電圧Vdsが約−1.25Vで立ち上がっていることから、チャネルダイオードを流れていることがわかる。一方、ゲートソース間の電圧Vgsが−20Vのときに流れるドレイン電流は、ドレインソース間の電圧Vdsが約−3Vで立ち上がっていることから、寄生のボディダイオードを流れていることがわかる。FETのボディダイオードに電流が流れると、炭化珪素の結晶が劣化するという報告がある(特許文献1、2参照)。
以上のことから、FETのチャネルダイオードを還流ダイオードとして用いる場合、FETのゲートソース間に絶対値の大きな負電圧を印加した状態では、還流ダイオードの導通特性が低下すると共に、炭化珪素の結晶が劣化するおそれがあることがわかる。
本明細書において開示されるゲートドライバは、FETをオフ状態にする場合に、平常時には、ゲートソース間に第1の電圧V1を印加する。FETのゲート閾値電圧をVthとすると、Vth>V1の関係を満たす。また、ゲートドライバは、FETのドレインソース間にノイズが現われることでFETの誤点弧の可能性が高くなった場合に、FETのゲートソース間の電圧を第1の電圧V1から第2の電圧V2に切り替える。ここで、V1>V2の関係を満たし、かつV2は負の電圧である。したがって、FETのドレインソース間に現われたノイズの影響によりゲートソース間の電圧が高まったとしても、ゲート電圧がゲート閾値電圧以上となることを抑制することができる。また、ゲートドライバは、FETの誤点弧の可能性が低くなった場合に、FETのゲートソース間の電圧を第2の電圧V2から第1の電圧V1に切り替える。誤点弧の可能性の低下は、例えば、ノイズの低減の検出や、ノイズが現われてからの一定時間の経過の検出により判断することができる。
このように、第1と第2の電圧を適切に選択することで、FETのチャネルダイオードの導通特性が低下することを抑制し、かつ、FETの誤点弧を抑制することが可能となる。
また、FETのチャネルダイオードを還流ダイオードとして用いる場合、FETがオフ状態のときに常にチャネルダイオードに電流が流れるとは限らない。チャネルダイオードに電流が流れない状況であれば、FETのゲートソース間に第2の電圧を印加したとしても、そもそも導通特性の低下の問題が生じない。しかし、FETをオフ状態にする場合に、常にFETのゲートソース間に絶対値の大きな負電圧を印加するという方法では、チャネルダイオードに電流が流れる際にもFETのゲートソース間に絶対値の大きな負電圧が印加されてしまう。このため、導通特性が低下した状態でチャネルダイオードに電流が流れていた。
それに対して、本ゲートドライバによれば、FETのチャネルダイオードに電流が流れる期間と誤点弧の可能性が高まる期間とに重なりが無い場合には、そもそも導通特性の低下の問題を生じなくすることができる。また、本ゲートドライバによれば、FETのチャネルダイオードに電流が流れる期間と誤点弧の可能性が高まる期間とに重なりが有る場合でも、導通特性の低下の問題を最小限に抑えることができる。
本開示の一態様に係るゲートドライバは、入力信号に基づいて電界効果トランジスタを駆動するゲートドライバであって、コンパレータとゲート電圧切替回路とを備える。コンパレータは、電界効果トランジスタのドレインソース間に印加された印加電圧と、電界効果トランジスタのドレインソース間に現われるノイズを検出するための参照電圧とを比較する。ゲート電圧切替回路は、入力信号が電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、コンパレータの出力が、ドレインソース間の印加電圧が参照電圧未満を示す状態からドレインソース間の印加電圧が参照電圧以上を示す状態に遷移したとき、電界効果トランジスタのゲートソース間に印加する電圧を、第1の電圧から第2の電圧に切り替える。電界効果トランジスタの閾値電圧をVth、第1の電圧をV1、第2の電圧をV2とすると、Vth>V1>V2の関係を満たし、かつ、第2の電圧は負の電圧である。
本開示の他の態様に係るゲートドライバにおいて、前記ゲート電圧切替回路は、さらに、前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧以上を示す状態から前記参照電圧未満を示す状態に遷移したとき、前記電界効果トランジスタのゲートソース間に印加する電圧を、前記第2の電圧から第3の電圧に切り替えてもよい。前記第3の電圧をV3とすると、Vth>V3>V2の関係を満たす。
本開示の他の態様に係るゲートドライバにおいて、前記第3の電圧は、前記第1の電圧と等しく、前記ゲート電圧切替回路は、前記電界効果トランジスタのゲートと前記第1の電圧を生成する第1の電源とを結ぶ配線に挿入された第1スイッチと、前記電界効果トランジスタのゲートと前記第2の電圧を生成する第2の電源とを結ぶ配線に挿入された第2スイッチと、前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示す場合に、前記第1スイッチをオン状態にすると共に前記第2スイッチをオフ状態にし、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧以上を示す場合に、前記第1スイッチをオフ状態にすると共に前記第2スイッチをオン状態にするスイッチ制御回路とを備えてもよい。
本開示の他の態様に係るゲートドライバにおいて、前記第1の電圧V1と前記第3の電圧V3が、V3<V1を満たし、前記ゲート電圧切替回路は、前記電界効果トランジスタのゲートとソースとを結ぶ配線に挿入された第1スイッチと、前記電界効果トランジスタのゲートと前記第2の電圧を生成する第2の電源とを結ぶ配線に挿入された第2スイッチと、前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、(a)前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示し、且つ、前記電界効果トランジスタのゲートソース間の電圧が前記第1の電圧よりも正の電圧である場合に、前記第1スイッチをオフ状態にすると共に前記第2スイッチをオン状態にし、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示し、且つ、前記電界効果トランジスタのゲートソース間の電圧が前記第1の電圧から前記第3の電圧までの範囲に含まれる場合に、前記第1スイッチをオフ状態にすると共に前記第2スイッチをオフ状態にし、(b)前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧以上を示す場合に、前記第1スイッチをオフ状態にすると共に前記第2スイッチをオン状態にし、(c)前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示し、且つ、前記電界効果トランジスタのゲートソース間の電圧が前記第3の電圧から前記第2の電圧までの範囲に含まれる場合に、前記第1スイッチをオン状態にすると共に前記第2スイッチ素子をオフ状態にするスイッチ制御回路とを備えてもよい。
本開示の他の態様に係るゲートドライバにおいて、さらに、前記コンパレータの出力が、前記電界効果トランジスタのドレインソース間の印加電圧が前記参照電圧未満であることを示す状態から前記参照電圧以上であることを示す状態に遷移してから所定期間が経過しているか否かを検出する期間検出部を備え、前記ゲート電圧切替回路は、さらに、前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、前記期間検出部の検出結果が、前記所定期間の未経過の状態から前記所定期間の経過の状態に遷移したとき、前記電界効果トランジスタのゲートソース間に印加する電圧を、前記第2の電圧から第3の電圧に切り替え、前記第3の電圧をV3とすると、Vth>V3>V2の関係を満たしてもよい。
本開示の他の態様に係るゲートドライバにおいて、前記第1の電圧と前記第3の電圧が等しく、前記ゲート電圧切替回路は、前記電界効果トランジスタのゲートと前記第1の電圧を生成する第1の電源とを結ぶ配線に挿入された第1スイッチと、前記電界効果トランジスタのゲートと前記第2の電圧を生成する第2の電源とを結ぶ配線に挿入された第2スイッチと、前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示す場合に、前記第1スイッチをオン状態にすると共に前記第2スイッチをオフ状態にし、前記期間検出部の検出結果が、前記所定期間の未経過の状態から前記所定期間の経過の状態に遷移したとき、前記第1スイッチをオフ状態にすると共に前記第2スイッチをオン状態にするスイッチ制御回路とを備えてもよい。
本開示の他の態様に係るゲートドライバにおいて、前記第1の電圧V1と前記第3の電圧V3が、V3<V1を満たし、前記ゲート電圧切替回路は、前記電界効果トランジスタのゲートとソースとを結ぶ配線に挿入された第1スイッチと、前記電界効果トランジスタのゲートと前記第2の電圧を生成する第2の電源とを結ぶ配線に挿入された第2スイッチと、前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、(a)前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示し、且つ、前記電界効果トランジスタのゲートソース間の電圧が前記第1の電圧よりも正の電圧である場合に、前記第1スイッチをオフ状態にすると共に前記第2スイッチをオン状態にし、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示し、且つ、前記電界効果トランジスタのゲートソース間の電圧が前記第1の電圧から前記第3の電圧までの範囲に含まれる場合に、前記第1スイッチをオフ状態にすると共に前記第2スイッチをオフ状態にし、(b)前記期間検出部の検出結果が、前記所定期間の未経過の状態を示す場合に、前記第1スイッチをオフ状態にすると共に前記第2スイッチをオン状態にし、(c)前記期間検出部の検出結果が、前記所定期間の経過の状態を示し、且つ、前記電界効果トランジスタのゲートソース間の電圧が前記第3の電圧から前記第2の電圧までの範囲に含まれる場合に、前記第1スイッチをオン状態にすると共に前記第2スイッチをオフ状態にするスイッチ制御回路とを備えてもよい。
本開示の他の態様に係るゲートドライバにおいて、さらに、前記電界効果トランジスタのドレインソース間の印加電圧を前記電界効果トランジスタから前記コンパレータまで伝達する経路に挿入され、前記電界効果トランジスタのドレインソース間の印加電圧の時間変化率が所定値以上の場合にのみ、前記電界効果トランジスタのドレインソース間の印加電圧を前記コンパレータに伝達するハイパスフィルタを備えてよい。
本開示の他の態様に係るゲートドライバにおいて、さらに、前記コンパレータの出力が、前記電界効果トランジスタのドレインソース間の印加電圧が前記参照電圧未満であることを示す状態から前記参照電圧以上であることを示す状態に遷移してから所定期間が経過しているか否かを検出する期間検出部を備え、前記ゲート電圧切替回路は、さらに、前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、前記期間検出部の検出結果が、前記所定期間の未経過の状態から前記所定期間の経過の状態に遷移したとき、前記電界効果トランジスタのゲートソース間に印加する電圧を、前記第2の電圧から第3の電圧に切り替え、前記第3の電圧をV3とすると、Vth>V3>V2の関係を満たしてもよい。
本開示の他の態様に係るゲートドライバにおいて、さらに、前記電界効果トランジスタのドレイン電流を検出する電流検出部と、前記電界効果トランジスタのドレインソース間の印加電圧を前記電界効果トランジスタから前記コンパレータまで伝達する経路に挿入され、前記電界効果トランジスタがオフ状態の場合に前記電界効果トランジスタのドレインソース間の印加電圧を前記コンパレータに伝達し、前記電界効果トランジスタがオン状態の場合に前記電流検出部の検出結果を前記コンパレータに伝達するスイッチとを備えてもよい。
本開示の一態様に係るパワーモジュールは、本開示の一態様に係るゲートドライバと、前記電界効果トランジスタとを備える。
本開示の他の態様に係るパワーモジュールにおいて、前記電界効果トランジスタはチャネル層を備え、前記電界効果トランジスタは、ゲートソース間に負電圧が印加されている状態でドレインソース間に負電圧が印加されたときに前記チャネル層を介してソースからドレインに電流を流すダイオードとして機能してもよい。
以下、本開示の実施形態について、図面を参照しながら説明する。
(第1の実施形態)
(構成)
図1は、第1の実施形態に係るパワーモジュールの全体構成を示す図である。
(構成)
図1は、第1の実施形態に係るパワーモジュールの全体構成を示す図である。
パワーモジュール100は、ゲートドライバ101とブリッジ回路102より構成される。
ブリッジ回路102は、上アーム用のFET102U、下アーム用のFET102Lより構成される。FET102U、102Lとして、図19のFETが採用されている。
ゲートドライバ101は、制御部103、上アーム用ドライバ104、下アーム用ドライバ105より構成される。上アーム用ドライバ104は、電源トランス106、内部電源107、アイソレーショントランス108、インターフェイス部109、ゲート駆動部110、ソースクランプ部111より構成される。下アーム用ドライバ105は、上アーム用ドライバ104と同じ構成を有する。
制御部103には、+5V電源とGNDが接続される。制御部103は、+5Vのパルスを生成し、生成したパルスを電源トランス106に出力する。各内部電源107は、DC−DCコンバータ107a、107b、107cより構成される。DC−DCコンバータ107aは、電源トランス106より入力されたパルスから+20Vの直流電圧を生成する。DC−DCコンバータ107b、107cは、それぞれ、電源トランス106より入力されたパルスから+5Vの直流電圧を生成する。DC−DCコンバータ107aが正電圧電源(+20V)として機能する。DC−DCコンバータ107bが第1の電源(−5V)として機能する。DC−DCコンバータ107bおよび107cが第2の電源(−10V)として機能する。
また、制御部103には、上アーム制御信号Ugate、下アーム制御信号Lgateが入力される。制御部103は、上アーム制御信号Ugateを上アーム用ドライバ104のアイソレーショントランス108を介してインターフェイス部109に伝達する。また、制御部103は、下アーム制御信号Lgateを下アーム用ドライバ105のアイソレーショントランス108を介してインターフェイス部109に伝達する。
さらに、制御部103には、上アーム用ドライバ104のアイソレーショントランス108を介してインターフェイス部109から過電流検出信号U_failが入力される。また、制御部103には、下アーム用ドライバ105のアイソレーショントランス108を介してインターフェイス部109から過電流検出信号L_failが入力される。制御部103は、過電流検出信号U_fail、L_failの論理和を、過電流検出信号failとして出力する。
上アーム用ドライバ104のインターフェイス部109は、上アーム制御信号Ugateの非反転信号であるゲート駆動信号U_GATEと、上アーム制御信号Ugateの反転信号であるソースクランプイネーブル信号U_SCEとを生成する。同様に、下アーム用ドライバ105のインターフェイス部109は、下アーム制御信号Lgateの非反転信号であるゲート駆動信号L_GATEと、下アーム制御信号Lgateの反転信号であるソースクランプイネーブル信号L_SCEとを生成する。
各ゲート駆動部110には、正電圧(+20V)が供給されている。上アーム用ドライバ104のゲート駆動部110は、ゲート駆動信号U_GATEがFET102Uをオン状態にする指示を示す場合(本実施形態ではハイレベル)に、FET102Uのゲートソース間に正電圧(+20V)を印加することで、FET102Uをオン状態にする役割を持つ。同様に、下アーム用ドライバ105のゲート駆動部110は、ゲート駆動信号L_GATEがFET102Lをオン状態にする指示を示す場合(本実施形態ではハイレベル)に、FET102Lのゲートソース間に正電圧(+20V)を印加することで、FET102Lをオン状態にする役割を持つ。
各ソースクランプ部111には、正電圧(+20V)、第1の電圧(−5V)、第2の電圧(−10V)が供給されている。上アーム用ドライバ104のソースクランプ部111は、ソースクランプイネーブル信号U_SCEがFET102Uをオフ状態にする指示を示す場合に、FET102Uのゲートソース間に第1の電圧(−5V)または第2の電圧(−10V)を印加することで、FET102Uをオフ状態にする役割を持つ。同様に、下アーム用ドライバ105のソースクランプ部111は、ソースクランプイネーブル信号L_SCEがFET102Lをオフ状態にする指示を示す場合に、FET102Lのゲートソース間に第1の電圧(−5V)または第2の電圧(−10V)を印加することで、FET102Lをオフ状態にする役割を持つ。なお、本実施形態では、ソースクランプイネーブル信号がFETをオフ状態にする指示を示す場合とは、ソースクランプイネーブル信号がハイレベルである場合に相当する。各ソースクランプ部111が第1の電圧(−5V)と第2の電圧(−10V)の何れを印加するかは、FET102U、102Lの誤点弧の可能性に応じて決定される。
以下、ソースクランプ部111の構成および動作を詳細に説明する。
図2に、下アーム用ドライバのソースクランプ部の構成を示す。ソースクランプ部111は、分圧回路121、122、スイッチ123、コンパレータ124、レベルシフト回路125、電流検出部126、ゲート電圧切替回路130、コンパレータ143、レベルシフト回路145、ANDゲート147、及びラッチ回路149により構成される。
分圧回路121は、FET102Lのドレインソース間の電圧Voutを分圧することにより、ドレインソース間の電圧を反映した電圧Vout’を生成する。
分圧回路122は、正電圧(+20V)を分圧することにより電圧Vref’を生成する。電圧Vref’は、分圧回路121の分圧比および分圧回路122の分圧比を用いて、FET102Lのドレインソース間の参照電圧Vrefに換算することができる。参照電圧Vrefは、FET102Lのドレインソース間の平常時の電圧VPNよりも高く、FET102Lのドレインソース間にノイズが現われることによりFET102Lに誤点弧が生じる電圧よりも低い。本実施形態では、電圧VPNは、ブリッジ回路102の両端に印加される電源電圧である。
スイッチ123は、FET102Lがオン状態のときa側に接続され、FET102Lがオフ状態のときb側に接続される。
コンパレータ124は、FET102Lがオフ状態の場合、スイッチ123の働きにより、分圧回路121の出力電圧Vout’と分圧回路122の出力電圧Vref’とを比較することになる。即ち、FET102Lのドレインソース間の電圧Voutと参照電圧Vrefとが比較される。コンパレータ124は、FET102Lのドレインソース間の電圧Voutが参照電圧Vref以上の場合にハイレベルを出力し、印加電圧Voutが参照電圧Vref未満の場合にローレベルを出力する。コンパレータ124の出力は、レベルシフト回路125を介してゲート電圧切替回路130に伝達される。一方、コンパレータ124は、FET102Lがオン状態の場合、スイッチ123の働きにより、電流検出部126の出力電圧と分圧回路122の出力電圧Vref’とを比較することになる。電流検出部126の出力電圧は、FET102Lのドレイン電流を反映している。コンパレータ124は、ドレイン電流が過電流の場合にハイレベルを出力し、過電流ではない場合にローレベルを出力する。コンパレータ124の出力は、過電流検出信号L_failとしてインターフェイス部109に伝達される。
ゲート電圧切替回路130は、FET102Lがオフ状態の場合に、ドレインソース間の電圧Voutが参照電圧Vref未満であれば、FET102Lのゲートソース間に第1の電圧(−5V)を印加し、印加電圧Voutが参照電圧Vref以上であれば、ゲートソース間に第2の電圧(−10V)を印加する。具体的には、ゲート電圧切替回路130は、第1スイッチ131、第2スイッチ132、スイッチ制御回路133より構成される。第1スイッチ131は、FET102Lのゲートと第1の電圧(−5V)電源Vbb1とを接続する配線に挿入されている。第1スイッチ131は、具体的には、NMOSトランジスタ134、ダイオード135、PMOSトランジスタ136、ダイオード137、インバータ138より構成される。第2スイッチ132は、FET102Lのゲートと第2の電圧(−10V)電源Vbb2とを接続する配線に挿入されている。第2スイッチ132は、具体的には、NMOSトランジスタより構成される。スイッチ制御回路133は、ANDゲート139、140、インバータ141より構成される。
コンパレータ143の正側および負側の入力端子は、それぞれ、FET102Lのソースおよび分圧回路121の出力に接続されている。分圧回路121の出力電圧Vout’は、FET102Lのドレインソース間の電圧Voutを反映している。したがって、電圧Voutが正のとき、コンパレータ143の出力Aはローレベルとなり、電圧Voutが負のとき、コンパレータ143の出力Aはハイレベルとなる。FET102Lがオン状態からオフ状態に遷移した後に、下アーム側の還流ダイオードに還流電流が流れている場合、電圧Voutは負であるので、コンパレータ143の出力Aはハイレベルとなる。コンパレータ143の出力Aは、レベルシフト回路145を介してANDゲート147に伝達される。FET102Lがオフ状態の場合、下アーム側のソースクランプイネーブル信号L_SCEはハイレベルであるため、コンパレータ143の出力Aがハイレベルになると、ANDゲート147の出力はハイレベルとなる。ANDゲート147の出力はラッチ回路149に伝達される。上アーム側のゲート駆動信号U_GATEは、下アーム側のゲート駆動信号L_GATEがハイレベルからローレベルに遷移した後、所定期間後に、ローレベルからハイレベルに遷移する。上アーム側のゲート駆動信号U_GATEの立ち上がりの時点でANDゲート147の出力がラッチ回路149に保持され、ラッチ回路149の出力Bがハイレベルとなる。このとき、ANDゲート139、140の出力は、コンパレータ124の出力に依存する。また、ANDゲート139、140の出力は、一方がハイレベルであれば他方がローレベルというように相補的となる。FET102Lのドレインソース間に平常時の電圧VPNが印加されていれば、コンパレータ124の出力がローレベルとなり、その結果、第1スイッチ131がオン状態となると共に第2スイッチ132がオフ状態となる。このとき、FET102Lのゲートソース間の電圧V_gateが第1の電圧(−5V)となる。一方、FET102Lのドレインソース間にノイズが現われることで、ドレインソース間の電圧Voutが参照電圧Vref以上になれば、コンパレータ124の出力がハイレベルとなり、その結果、第1スイッチ131がオフ状態となると共に第2スイッチ132がオン状態となる。このとき、FET102Lのゲートソース間の電圧V_gateが第2の電圧(−10V)となる。
(動作)
図3に、下アーム用ドライバのソースクランプ部の動作を示す。
図3に、下アーム用ドライバのソースクランプ部の動作を示す。
FET102Lの誤点弧は、ドレインソース間の電圧を拡大させるノイズが現われたときに誘発される。以下、出力電圧Voutを上昇させることにより、ドレインソース間の電圧を拡大させるノイズの例で説明する。
まず、時刻t0から時刻t1までの期間では、FET102Lのドレインソース間の電圧Voutは、平常時の電圧VPNである。このとき、コンパレータ124の出力がローレベルとなるので、第1スイッチ131がオン状態となると共に第2スイッチ132がオフ状態となる。その結果、FET102Lのゲートソース間の電圧V_gateは第1の電圧(−5V)になる。
時刻t1を経過するとFET102Lのドレインソース間の電圧を拡大させるノイズが現われる。FET102Lのゲートドレイン間の寄生容量Cgdとゲートソース間の寄生容量Cgsは直列接続されていると見なせる(図2参照)。そのため、FET102Lのドレインソース間の電圧を拡大させるノイズが現われると、寄生容量Cgsの両端の電圧は寄生容量Cgd、Cgsの分圧比に応じた分だけ拡大しようとする。これは、FET102Lのゲートソース間の電圧V_gateを上昇させるように働く。ただし、ゲート電圧切替回路130は、FET102Lのゲートソース間の電圧を第1の電圧(−5V)に維持しようとする。FET102Lのゲートソース間の電圧V_gateは、これらの兼ね合いに応じて上昇する。
時刻t2でFET102Lのドレインソース間の電圧Voutが参照電圧Vref以上となる。このとき、コンパレータ124の出力がローレベルからハイレベルに反転し、第1スイッチ131がオフ状態となると共に第2スイッチ132がオン状態となる。その結果、FET102Lのゲートソース間の電圧V_gateが第1の電圧(−5V)から第2の電圧(−10V)に切り替わる。このため、ゲートソース間の電圧V_gateがゲート閾値電圧Vth以上となるのを抑制することができる。即ち、FET102Lの誤点弧を抑制することができる。
なお、FET102Lがオン状態からオフ状態に遷移する期間において、下アーム側のソースクランプイネーブル信号L_SCEがハイレベルであり、かつFET102Lのゲートソース間の電圧Voutが負となった後、上アーム側のゲート駆動信号U_GATEがハイレベルとなった時点で、ラッチ回路149の出力Bがハイレベルとなる。上アーム側のゲート駆動信号U_GATEは、FET102Lがオン状態からオフ状態に遷移し終わった後に、ハイレベルとなる。したがって、本開示に係る下アーム用ドライバのソースクランプ部は、FET102Lがオン状態からオフ状態に遷移する途中では、FET102Lのゲートソース間の電圧V_gateを第1の電圧(−5V)から第2の電圧(−10V)に切り替える動作は行わない。
時刻t3でFET102Lのドレインソース間の電圧Voutが参照電圧Vref未満となる。このとき、コンパレータ124の出力がハイレベルからローレベルに反転し、第1スイッチ131がオン状態となると共に第2スイッチ132がオフ状態となる。その結果、FET102Lのゲートソース間の電圧V_gateが第2の電圧(−10V)から第1の電圧(−5V)に切り替わる。このため、チャネルダイオードの導通特性が低下することを抑制することができる。
図4に、上アーム用ドライバのソースクランプ部の構成を示す。上アーム用ドライバのソースクランプ部は、下アーム用ドライバのソースクランプ部と同じ構成である。また、図5に、上アーム用ドライバのソースクランプ部の動作を示す。FET102Uの誤点弧は、ドレインソース間の電圧を拡大させるノイズが現われたときに誘発される。ここでは、出力電圧Voutを下降させることにより、ドレインソース間の電圧を拡大させるノイズの例を挙げている。上アーム用ドライバでも、下アーム用ドライバと同様の効果を得ることができる。
(まとめ)
以上説明したように、ゲートドライバ101は、FETの誤点弧の可能性が高まることを、FETのドレインソース間の電圧が参照電圧以上となることを検出することで判断している。ゲートドライバ101は、誤点弧の可能性が高まれば、FETのゲートソース間に印加する電圧を、第1の電圧から第2の電圧に切り替える。ここで、第1の電圧をV1とし、第2の電圧をV2とすると、Vth>V1>V2を満たし、且つ、第2の電圧V2が負の電圧である。これにより、FETのゲート電圧V_gateがゲート閾値電圧Vth以上になるのを抑制することができる。
以上説明したように、ゲートドライバ101は、FETの誤点弧の可能性が高まることを、FETのドレインソース間の電圧が参照電圧以上となることを検出することで判断している。ゲートドライバ101は、誤点弧の可能性が高まれば、FETのゲートソース間に印加する電圧を、第1の電圧から第2の電圧に切り替える。ここで、第1の電圧をV1とし、第2の電圧をV2とすると、Vth>V1>V2を満たし、且つ、第2の電圧V2が負の電圧である。これにより、FETのゲート電圧V_gateがゲート閾値電圧Vth以上になるのを抑制することができる。
また、ゲートドライバ101は、FETの誤点弧の可能性が低下することをFETのドレインソース間の電圧が参照電圧未満となることを検出することで判断している。ゲートドライバ101は、誤点弧の可能性が低下すれば、FETのゲートソース間に印加する電圧を、第2の電圧から第1の電圧に切り替える。これにより、FETのチャネルダイオードの導通特性が低下することを抑制することができる。
このように、ゲートドライバ101は、FETがオフ状態のときに、ゲートソース間に印加する電圧を、第1の電圧と第2の電圧とで適切に選択することで、FETのチャネルダイオードの導通特性が低下することを抑制し、かつ、FETの誤点弧を抑制することが可能となる。
また、FETのチャネルダイオードを還流ダイオードとして用いる場合、FETがオフ状態のときに常にチャネルダイオードに電流が流れるとは限らない。チャネルダイオードに電流が流れない状況であれば、FETのゲートソース間に第2の電圧を印加したとしても、そもそも導通特性の低下の問題が生じない。そのため、ゲートドライバ101によれば、FETのチャネルダイオードに電流が流れる期間と誤点弧の可能性が高まる期間とに重なりが無い場合には、そもそも導通特性の低下の問題を生じなくすることができる。また、ゲートドライバ101によれば、FETのチャネルダイオードに電流が流れる期間と誤点弧の可能性が高まる期間とに重なりが有る場合でも、導通特性の低下の問題を最小限に抑えることができる。
また、ゲートドライバ101は、FETがオン状態の場合にはそもそも誤点弧の可能性を検出する必要がない。そのため、本実施形態では、FETがオン状態の場合には、ソースクランプ部111に内蔵されたコンパレータ124をドレイン電流の過電流を検出する用途で利用している。このように、ソースクランプ部111内の回路を2つの用途で共有化することで、部品点数の削減とコストダウンが可能となる。
(第2の実施形態)
第2の実施形態では、第1の実施形態とソースクランプ部の構成が異なる。これにより、内部電源のDC−DCコンバータの数量を削減している。以下、第1の実施形態と同じ構成には同じ符号を付し、説明を省略する。
第2の実施形態では、第1の実施形態とソースクランプ部の構成が異なる。これにより、内部電源のDC−DCコンバータの数量を削減している。以下、第1の実施形態と同じ構成には同じ符号を付し、説明を省略する。
(構成)
図6は、第2の実施形態に係るパワーモジュールの全体構成を示す図である。
図6は、第2の実施形態に係るパワーモジュールの全体構成を示す図である。
パワーモジュール200は、ゲートドライバ201とブリッジ回路102より構成される。
ゲートドライバ201は、制御部103、上アーム用ドライバ204、下アーム用ドライバ205より構成される。上アーム用ドライバ204は、電源トランス106、内部電源207、アイソレーショントランス108、インターフェイス部109、ゲート駆動部110、ソースクランプ部211より構成される。下アーム用ドライバ205は、上アーム用ドライバ204と同じ構成を有する。
各内部電源207は、DC−DCコンバータ207a、207dより構成される。DC−DCコンバータ207a、207dは、電源トランス106より入力されたパルスから、それぞれ+20V、+10Vの直流電圧を生成する。DC−DCコンバータ207aが正電圧電源(+20V)として機能する。DC−DCコンバータ207dが第2の電源(−10V)として機能する。
図7に、下アーム用ドライバのソースクランプ部の構成を示す。ソースクランプ部211は、分圧回路121、122、スイッチ123、コンパレータ124、レベルシフト回路125、電流検出部126、ゲート電圧切替回路230、コンパレータ143、レベルシフト回路145、ANDゲート147、及びラッチ回路149により構成される。
ゲート電圧切替回路230は、第1スイッチ231、第2スイッチ232、スイッチ制御回路233より構成される。第1スイッチ231は、FET102Lのゲートとソースとを結ぶ配線に挿入されている。第1スイッチ231は、具体的には、PMOSトランジスタ234、ダイオード235より構成される。第2スイッチ232は、FET102Lのゲートと第2の電圧(−10V)電源Vbb2とを接続する配線に挿入されている。第2スイッチ232は、具体的には、NMOSトランジスタより構成される。スイッチ制御回路233は、分圧回路236、237、コンパレータ238、ORゲート239、ANDゲート240、コンパレータ241、インバータ242、243、NANDゲート244より構成される。分圧回路236は、FET102Lのゲートソース間の電圧を反映した電圧V1を出力する。分圧回路237は、第1の電圧(−5V)を反映した電圧V2と第3の電圧(−5.5V)を反映した電圧V3とを出力する。
ゲート電圧切替回路230は、FET102Lがオフ状態であり、かつラッチ回路149の出力Bがハイレベルである場合に、少なくとも以下の3通りの状態となる。
(a)ノイズが現れておらず、−5V≦V_gateの場合
FET102Lのドレインソース間に平常時の電圧VPNが印加されていれば、コンパレータ124の出力がローレベルとなる。また、FET102Lのゲートソース間の電圧V_gateが第1の電圧(−5V)よりも正の電圧である場合、コンパレータ238の出力はハイレベルとなる。このとき、ANDゲート240の出力がハイレベルとなるので、第2スイッチ232がオン状態となる。
FET102Lのドレインソース間に平常時の電圧VPNが印加されていれば、コンパレータ124の出力がローレベルとなる。また、FET102Lのゲートソース間の電圧V_gateが第1の電圧(−5V)よりも正の電圧である場合、コンパレータ238の出力はハイレベルとなる。このとき、ANDゲート240の出力がハイレベルとなるので、第2スイッチ232がオン状態となる。
また、コンパレータ241の出力はハイレベルとなり、インバータ242の出力がローレベルとなる。このとき、NANDゲート244の出力がハイレベルとなるので、第1スイッチ231がオフ状態となる。
このように、第1スイッチ231がオフ状態となると共に第2スイッチ232がオン状態となるので、FET102Lのゲートソース間の電圧V_gateが次第に低下していく。そして、第1の電圧(−5V)に到達すると、コンパレータ238の出力がハイレベルからローレベルに反転するので、第2スイッチ232がオフ状態となる。これにより、FET102Lのゲートソース間の電圧が第1の電圧(−5V)に設定される(図8の時刻t0からt1までの期間)。
(b)ノイズが現われている場合
FET102Lのドレインソース間にノイズが現われることで、ドレインソース間の電圧Voutが参照電圧Vref以上になれば、コンパレータ124の出力がハイレベルとなる。このとき、ANDゲート240の出力がハイレベルとなるので、第2スイッチ232がオン状態となる。
FET102Lのドレインソース間にノイズが現われることで、ドレインソース間の電圧Voutが参照電圧Vref以上になれば、コンパレータ124の出力がハイレベルとなる。このとき、ANDゲート240の出力がハイレベルとなるので、第2スイッチ232がオン状態となる。
また、コンパレータ124の出力がハイレベルなので、インバータ243の出力がローレベルとなる。このとき、NANDゲート244の出力がハイレベルとなるので、第1スイッチ231がオフ状態となる。
コンパレータ124の出力がハイレベルになると、コンパレータ238の出力に関係なく、強制的に第2スイッチ232がオン状態となる。そのため、FET102Lのゲートソース間の電圧V_gateが第2の電圧(−10V)に設定される(図8の時刻t2からt3までの期間)。
(c)ノイズが現れておらず、−10V≦V_gate≦−5.5Vの場合
FET102Lのドレインソース間に平常時の電圧VPNが印加されていれば、コンパレータ124の出力がローレベルとなる。また、FET102Lのゲートソース間の電圧V_gateが第2の電圧(−10V)から第3の電圧(−5.5V)までの範囲に含まれる場合、コンパレータ238の出力はローレベルとなる。このとき、ANDゲート240の出力がローレベルとなるので、第2スイッチ232がオフ状態となる。
FET102Lのドレインソース間に平常時の電圧VPNが印加されていれば、コンパレータ124の出力がローレベルとなる。また、FET102Lのゲートソース間の電圧V_gateが第2の電圧(−10V)から第3の電圧(−5.5V)までの範囲に含まれる場合、コンパレータ238の出力はローレベルとなる。このとき、ANDゲート240の出力がローレベルとなるので、第2スイッチ232がオフ状態となる。
一方、コンパレータ241の出力はローレベルとなり、インバータ242の出力がハイレベルとなる。また、コンパレータ124の出力がローレベルなのでインバータ243の出力がハイレベルとなる。さらに、ラッチ回路149の出力Bはハイレベルである。従って、NANDゲート244の出力がローレベルとなるので、第1スイッチ231がオン状態となる。
このように、第1スイッチ231がオン状態となると共に第2スイッチ232がオフ状態となるので、FET102Lのゲートソース間の電圧V_gateが次第に上昇していく。そして、第3の電圧(−5.5V)に到達すると、コンパレータ241の出力がローレベルからハイレベルに反転するので、第1スイッチ231がオフ状態となる。これにより、FET102Lのゲートソース間の電圧が第3の電圧(−5.5V)に設定される(図8の時刻t3以降の期間)。
(まとめ)
以上説明したように、第2の実施形態では、スイッチ制御回路233に電圧レギュレータ機能を持たせている。これにより、内部電源207のDC−DCコンバータの数量を2台に削減している。なお、上アーム用ドライバについても同様の効果を得ることができる。
以上説明したように、第2の実施形態では、スイッチ制御回路233に電圧レギュレータ機能を持たせている。これにより、内部電源207のDC−DCコンバータの数量を2台に削減している。なお、上アーム用ドライバについても同様の効果を得ることができる。
(第3の実施形態)
第3の実施形態では、誤点弧の可能性が低下したことの検出方法が第1の実施形態と異なる。即ち、第1の実施形態では、ドレインソース間の電圧が参照電圧未満になることにより、誤点弧の可能性が低下したと見なしている。これに対し、第3の実施形態では、ドレインソース間の電圧が参照電圧以上になった時点から一定期間を経過したことにより、誤点弧の可能性が低下したと見なす。以下、第1の実施形態と同じ構成には同じ符号を付し、説明を省略する。
第3の実施形態では、誤点弧の可能性が低下したことの検出方法が第1の実施形態と異なる。即ち、第1の実施形態では、ドレインソース間の電圧が参照電圧未満になることにより、誤点弧の可能性が低下したと見なしている。これに対し、第3の実施形態では、ドレインソース間の電圧が参照電圧以上になった時点から一定期間を経過したことにより、誤点弧の可能性が低下したと見なす。以下、第1の実施形態と同じ構成には同じ符号を付し、説明を省略する。
(構成)
図9に、下アーム用ドライバのソースクランプ部の構成を示す。ソースクランプ部311は、分圧回路121、122、スイッチ123、コンパレータ124、レベルシフト回路125、電流検出部126、ワンショット回路151、ゲート電圧切替回路130、コンパレータ143、レベルシフト回路145、ANDゲート147、及びラッチ回路149により構成される。
図9に、下アーム用ドライバのソースクランプ部の構成を示す。ソースクランプ部311は、分圧回路121、122、スイッチ123、コンパレータ124、レベルシフト回路125、電流検出部126、ワンショット回路151、ゲート電圧切替回路130、コンパレータ143、レベルシフト回路145、ANDゲート147、及びラッチ回路149により構成される。
ワンショット回路151は、コンパレータ124の出力をゲート電圧切替回路130に伝達する経路に挿入されている。図10に、ワンショット回路の構成の一例を示し、図11にワンショット回路の動作を示す。ワンショット回路151は、ディレイ回路152、インバータ153、ANDゲート154より構成される。この構成により、出力OUTは、入力INがローレベルからハイレベルに反転したときにローレベルからハイレベルに反転する。その後、出力OUTは、ディレイ回路152の特性により定まる一定期間が経過したときにハイレベルからローレベルに反転する。これにより、ワンショット回路151は、FET102Lのドレインソース間にノイズが現われてから一定期間が経過したことを検出する期間検出部として機能する。一定期間の長さは、FET102Lのドレインソース間にノイズが現われることにより誤点弧の可能性が高まった時点から、ドレインソース間の電圧が安定することで誤点弧の可能性が低下する時点までの期間の長さに設定される。この期間の適切な長さは、シミュレーション等により求めることができる。
図12に下アーム用ドライバのソースクランプ部の動作を示す。
時刻t0から時刻t1までの期間では、FET102Lのドレインソース間の電圧Voutは、電圧VPNである。このとき、FET102Lのゲートソース間の電圧V_gateは第1の電圧(−5V)になる。
時刻t1を経過するとノイズが現われ、時刻t2でFET102Lのドレインソース間の電圧Voutが参照電圧Vref以上となる。このとき、コンパレータ124の出力がローレベルからハイレベルに反転し、ワンショット回路151の出力がローレベルからハイレベルに反転する。その結果、FET102Lのゲートソース間の電圧V_gateが第1の電圧(−5V)から第2の電圧(−10V)に切り替わる。
その後、時刻t5で、一定期間が経過したことによりワンショット回路151の出力がハイレベルからローレベルに反転する。その結果、FET102Lのゲートソース間の電圧V_gateが第2の電圧(−10V)から第1の電圧(−5V)に切り替わる。
(まとめ)
例えば、図12に示すように台形波のノイズの場合、FETの誤点弧の可能性は、ドレインソース間の電圧が拡大する期間に高まり、その後、ドレインソース間の電圧が安定すれば低下すると考えられる。本実施形態のゲートドライバは、FETのドレインソース間の電圧が参照電圧以上になれば、ゲートソース間の電圧を第1の電圧(−5V)から第2の電圧(−10V)に切り替える。これにより、ゲート電圧V_gateがゲート閾値電圧Vth以上になるのを抑制することができる。また、ゲートドライバは、その後、一定期間が経過すれば、ゲートソース間の電圧を第2の電圧(−10V)から第1の電圧(−5V)に切り替える。これにより、FETのゲートソース間の電圧を早めに第1の電圧に戻すことができるので、チャネルダイオードに良好な導通特性を発揮させる期間を長くとることができる。
例えば、図12に示すように台形波のノイズの場合、FETの誤点弧の可能性は、ドレインソース間の電圧が拡大する期間に高まり、その後、ドレインソース間の電圧が安定すれば低下すると考えられる。本実施形態のゲートドライバは、FETのドレインソース間の電圧が参照電圧以上になれば、ゲートソース間の電圧を第1の電圧(−5V)から第2の電圧(−10V)に切り替える。これにより、ゲート電圧V_gateがゲート閾値電圧Vth以上になるのを抑制することができる。また、ゲートドライバは、その後、一定期間が経過すれば、ゲートソース間の電圧を第2の電圧(−10V)から第1の電圧(−5V)に切り替える。これにより、FETのゲートソース間の電圧を早めに第1の電圧に戻すことができるので、チャネルダイオードに良好な導通特性を発揮させる期間を長くとることができる。
以上、下アーム用ドライバについて説明したが、上アーム用ドライバについても同様の効果を得ることができる。また、図13に示すソースクランプ部411のように、第2の実施形態のソースクランプ部211にワンショット回路151を追加した構成でも、同様の効果を得ることができる。
(第4の実施形態)
第4の実施形態は、誤点弧の可能性が低い状況であるのに誤点弧の可能性が高い状況であると誤検出してしまうのを防止する構成を備える。以下、第1の実施形態と同じ構成には同じ符号を付し、説明を省略する。
第4の実施形態は、誤点弧の可能性が低い状況であるのに誤点弧の可能性が高い状況であると誤検出してしまうのを防止する構成を備える。以下、第1の実施形態と同じ構成には同じ符号を付し、説明を省略する。
(構成)
図14に、下アーム用ドライバのソースクランプ部の構成を示す。ソースクランプ部511は、分圧回路121、122、スイッチ123、コンパレータ124、レベルシフト回路125、電流検出部126、キャパシタ161、パルスラッチ回路162、ゲート電圧切替回路130、コンパレータ143、レベルシフト回路145、ANDゲート147、及びラッチ回路149により構成される。
図14に、下アーム用ドライバのソースクランプ部の構成を示す。ソースクランプ部511は、分圧回路121、122、スイッチ123、コンパレータ124、レベルシフト回路125、電流検出部126、キャパシタ161、パルスラッチ回路162、ゲート電圧切替回路130、コンパレータ143、レベルシフト回路145、ANDゲート147、及びラッチ回路149により構成される。
キャパシタ161は、FET102Lのドレインソース間の電圧をコンパレータ124に伝達する経路に挿入されており、ハイパスフィルタとして機能する。フィルタの特性は、キャパシタ161の容量と分圧回路121の抵抗とで決まる。FET102Lのドレインソース間の電圧の時間変化率が低い場合は、寄生容量Cgd、Cgsを介してゲートソース間の電圧に与える影響は小さく、誤点弧の可能性は低いと考えられる。逆に、ドレインソース間の電圧の時間変化率が高い場合は、寄生容量Cgd、Cgsを介してゲートソース間の電圧に与える影響が大きく、誤点弧の可能性が高いと考えられる。キャパシタ161は、ドレインソース間の電圧の時間変化率がフィルタの特性により定まる所定値以上の場合にのみ、ドレインソース間の電圧をコンパレータ124に伝達する。これにより、ドレインソース間の電圧の時間変化率が低く、その結果、誤点弧の可能性が低い状況では、ドレインソース間の電圧がコンパレータ124に伝達されるのが防止される。従って、誤点弧の可能性が低い状況であるのに誤点弧の可能性が高い状況であると誤検出してしまうのを防止することができる。
パルスラッチ回路162は、コンパレータ124の出力をゲート電圧切替回路130に伝達する経路に挿入されている。図15に、パルスラッチ回路の構成の一例を示し、図16にパルスラッチ回路の動作を示す。パルスラッチ回路162は、インバータ163、NANDゲート164、165、ディレイ回路166、インバータ167、ANDゲート168より構成される。この構成により、出力OUTは、入力INがローレベルからハイレベルに反転したときにローレベルからハイレベルに反転する。その後、出力OUTは、ディレイ回路166の特性により定まる一定期間が経過したときにハイレベルからローレベルに反転する。これにより、パルスラッチ回路162は、ノイズが現われてから一定期間が経過したことを検出する期間検出部として機能する。
キャパシタ161を設けた場合、ノイズが立ち上がる期間のみコンパレータ124の出力がハイレベルになる。この場合、FET102Lのゲートソース間の電圧を第2の電圧に維持する期間の長さが十分に確保できないことがある。また、ゲート電圧切替回路130の動作も不安定となる恐れがある。そのため、パルスラッチ回路162を設けることで、ノイズが現われてから一定期間が経過するまでFET102Lのゲートソース間の電圧を第2の電圧に維持するようにしている。一定期間の長さは、第3の実施形態と同様に決定することができる。
(まとめ)
以上説明したように、第4の実施形態では、ハイパスフィルタを設けている。これにより、誤点弧の可能性が低い状況であるのに誤点弧の可能性が高い状況であると誤検出してしまうのを防止することができる。さらに、第4の実施形態では、パルスラッチ回路162を設けている。これにより、FETのゲートソース間の電圧を第2の電圧に維持する期間の長さを十分に確保することができる。
以上説明したように、第4の実施形態では、ハイパスフィルタを設けている。これにより、誤点弧の可能性が低い状況であるのに誤点弧の可能性が高い状況であると誤検出してしまうのを防止することができる。さらに、第4の実施形態では、パルスラッチ回路162を設けている。これにより、FETのゲートソース間の電圧を第2の電圧に維持する期間の長さを十分に確保することができる。
以上、下アーム用ドライバについて説明したが、上アーム用ドライバについても同様の効果を得ることができる。また、図17に示すソースクランプ部611のように、第2の実施形態のソースクランプ部211にキャパシタ161とパルスラッチ回路162を追加した構成でも、同様の効果を得ることができる。
(変形例)
上記実施形態では、ソースクランプ部がレベルシフト回路を備えている。例えば、図2のソースクランプ部111では、コンパレータ124は+20Vの正電圧と0Vの基準電圧とを電源として利用している。一方、ANDゲート140およびインバータ141は0Vの基準電圧と−5Vの第1の電圧とを電源として利用している。そのため、レベルシフト回路125を設ける必要がある。これに対し、図18のソースクランプ部711に示すように、レベルシフト回路を省略することができる。ソースクランプ部711では、コンパレータ124は0Vの基準電圧と−5Vの第1の電圧とを電源として利用する。そのため、0Vの基準電圧と−5Vの第1の電圧とを電源としているANDゲート140およびインバータ141に直結することができる。他の実施形態のソースクランプ部に対しても、同様に、レベルシフト回路を備えない構造を適用することができる。
上記実施形態では、ソースクランプ部がレベルシフト回路を備えている。例えば、図2のソースクランプ部111では、コンパレータ124は+20Vの正電圧と0Vの基準電圧とを電源として利用している。一方、ANDゲート140およびインバータ141は0Vの基準電圧と−5Vの第1の電圧とを電源として利用している。そのため、レベルシフト回路125を設ける必要がある。これに対し、図18のソースクランプ部711に示すように、レベルシフト回路を省略することができる。ソースクランプ部711では、コンパレータ124は0Vの基準電圧と−5Vの第1の電圧とを電源として利用する。そのため、0Vの基準電圧と−5Vの第1の電圧とを電源としているANDゲート140およびインバータ141に直結することができる。他の実施形態のソースクランプ部に対しても、同様に、レベルシフト回路を備えない構造を適用することができる。
上記実施形態では、ゲートドライバは、上アーム用ドライバと下アーム用ドライバとで制御部を共用しているが、これに限らない。例えば、上アーム用ドライバと下アーム用ドライバとに個別に制御部を用意してもよい。
上記実施形態では、ノイズの出現を検出する機能と過電流を検出する機能とでコンパレータを共用しているが、これに限らない。例えば、各機能に個別にコンパレータを用意してもよい。
上記実施形態では、ゲートドライバが駆動する対象がブリッジ回路に内蔵されたFETであるが、これに限らない。例えば、チョッパ回路に内蔵されたFETを駆動することとしてもよい。
上記実施形態では、ゲートドライバが駆動する対象がSiCを用いたFETであるが、これに限らない。例えば、GaNを用いたFETを駆動することとしてもよい。
上記実施形態では、正電圧を+20V、第1の電圧を−5V、第2の電圧を−10V、第3の電圧を−5.5Vとしているが、これに限らない。これらの電圧は、FETの特性に応じて適宜設定すればよい。
上記実施形態では、第1の電圧が負電圧として説明しているが、これに限らない。第1の電圧がFETのゲート閾値電圧Vth未満であれば、正電圧または0であってもよい。即ち、第1の電圧をV1、第2の電圧をV2とすると、Vth>V1>V2を満たしていればよい。また、同様に、第3の電圧も、第1の電圧未満であれば、正電圧または0であってもよい。即ち、第3の電圧をV3とすると、Vth>V1>V3>V2を満たしていればよい。
上記実施形態では、図19のFETを採用しているが、これに限らない。FETのゲートソース間に印加する電圧を負に大きくするほど導通特性が低下するFETであれば、同様の効果を得ることができる。
本開示に係るゲートドライバは、例えば、ハイブリッド電気自動車、電気自動車、パワーコンディショナー等において用いられるパワー素子の駆動に利用可能である。
10 基板
20 ドリフト領域
30 ボディ領域
32 ボディコンタクト領域
40 ソース領域
45 ソース電極
50 チャネル層
55 チャネル領域
60 ゲート絶縁層
65 ゲート電極
70 ドレイン電極
100,200 パワーモジュール
101,201 ゲートドライバ
102U,102L FET
102 ブリッジ回路
103 制御部
104,204 上アーム用ドライバ
105,205 下アーム用ドライバ
106 電源トランス
107,207 内部電源
107a,107b,107c,207a,207d DC−DCコンバータ
108 アイソレーショントランス
109 インターフェイス部
110 ゲート駆動部
111,211,311,411,511,611,711 ソースクランプ部
121,122,236,237 分圧回路
123 スイッチ
124,143,238,241 コンパレータ
125,145 レベルシフト回路
126 電流検出部
130,230 ゲート電圧切替回路
131,231 第1スイッチ
132,232 第2スイッチ
133,233 スイッチ制御回路
134 NMOSトランジスタ
135,137,235 ダイオード
136,234 PMOSトランジスタ
138,141,153,163,167,242,243 インバータ
139,140,147,154,168,240 ANDゲート
149 ラッチ回路
151 ワンショット回路
152,166 ディレイ回路
161 キャパシタ
162 パルスラッチ回路
164,165,244 NANDゲート
239 ORゲート
20 ドリフト領域
30 ボディ領域
32 ボディコンタクト領域
40 ソース領域
45 ソース電極
50 チャネル層
55 チャネル領域
60 ゲート絶縁層
65 ゲート電極
70 ドレイン電極
100,200 パワーモジュール
101,201 ゲートドライバ
102U,102L FET
102 ブリッジ回路
103 制御部
104,204 上アーム用ドライバ
105,205 下アーム用ドライバ
106 電源トランス
107,207 内部電源
107a,107b,107c,207a,207d DC−DCコンバータ
108 アイソレーショントランス
109 インターフェイス部
110 ゲート駆動部
111,211,311,411,511,611,711 ソースクランプ部
121,122,236,237 分圧回路
123 スイッチ
124,143,238,241 コンパレータ
125,145 レベルシフト回路
126 電流検出部
130,230 ゲート電圧切替回路
131,231 第1スイッチ
132,232 第2スイッチ
133,233 スイッチ制御回路
134 NMOSトランジスタ
135,137,235 ダイオード
136,234 PMOSトランジスタ
138,141,153,163,167,242,243 インバータ
139,140,147,154,168,240 ANDゲート
149 ラッチ回路
151 ワンショット回路
152,166 ディレイ回路
161 キャパシタ
162 パルスラッチ回路
164,165,244 NANDゲート
239 ORゲート
Claims (12)
- 入力信号に基づいて電界効果トランジスタを駆動するゲートドライバであって、
前記電界効果トランジスタのドレインソース間に印加された印加電圧と、前記電界効果トランジスタのドレインソース間に現われるノイズを検出するための参照電圧とを比較するコンパレータと、
前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示す状態から前記ドレインソース間の印加電圧が前記参照電圧以上を示す状態に遷移したとき、前記電界効果トランジスタのゲートソース間に印加する電圧を、第1の電圧から第2の電圧に切り替えるゲート電圧切替回路と、
を備え、
前記電界効果トランジスタの閾値電圧をVth、前記第1の電圧をV1、前記第2の電圧をV2とすると、
Vth>V1>V2の関係を満たし、かつ、前記第2の電圧は負の電圧である、
ゲートドライバ。 - 前記ゲート電圧切替回路は、さらに、
前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧以上を示す状態から前記参照電圧未満を示す状態に遷移したとき、前記電界効果トランジスタのゲートソース間に印加する電圧を、前記第2の電圧から第3の電圧に切り替え、
前記第3の電圧をV3とすると、
Vth>V3>V2の関係を満たす、
請求項1に記載のゲートドライバ。 - 前記第3の電圧は、前記第1の電圧と等しく、
前記ゲート電圧切替回路は、
前記電界効果トランジスタのゲートと前記第1の電圧を生成する第1の電源とを結ぶ配線に挿入された第1スイッチと、
前記電界効果トランジスタのゲートと前記第2の電圧を生成する第2の電源とを結ぶ配線に挿入された第2スイッチと、
前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示す場合に、前記第1スイッチをオン状態にすると共に前記第2スイッチをオフ状態にし、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧以上を示す場合に、前記第1スイッチをオフ状態にすると共に前記第2スイッチをオン状態にするスイッチ制御回路と、
を備える請求項2に記載のゲートドライバ。 - 前記第1の電圧V1と前記第3の電圧V3が、V3<V1を満たし、
前記ゲート電圧切替回路は、
前記電界効果トランジスタのゲートとソースとを結ぶ配線に挿入された第1スイッチと、
前記電界効果トランジスタのゲートと前記第2の電圧を生成する第2の電源とを結ぶ配線に挿入された第2スイッチと、
前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、(a)前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示し、且つ、前記電界効果トランジスタのゲートソース間の電圧が前記第1の電圧よりも正の電圧である場合に、前記第1スイッチをオフ状態にすると共に前記第2スイッチをオン状態にし、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示し、且つ、前記電界効果トランジスタのゲートソース間の電圧が前記第1の電圧から前記第3の電圧までの範囲に含まれる場合に、前記第1スイッチをオフ状態にすると共に前記第2スイッチをオフ状態にし、(b)前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧以上を示す場合に、前記第1スイッチをオフ状態にすると共に前記第2スイッチをオン状態にし、(c)前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示し、且つ、前記電界効果トランジスタのゲートソース間の電圧が前記第3の電圧から前記第2の電圧までの範囲に含まれる場合に、前記第1スイッチをオン状態にすると共に前記第2スイッチ素子をオフ状態にするスイッチ制御回路と、
を備える請求項2に記載のゲートドライバ。 - さらに、前記コンパレータの出力が、前記電界効果トランジスタのドレインソース間の印加電圧が前記参照電圧未満であることを示す状態から前記参照電圧以上であることを示す状態に遷移してから所定期間が経過しているか否かを検出する期間検出部を備え、
前記ゲート電圧切替回路は、さらに、
前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、前記期間検出部の検出結果が、前記所定期間の未経過の状態から前記所定期間の経過の状態に遷移したとき、前記電界効果トランジスタのゲートソース間に印加する電圧を、前記第2の電圧から第3の電圧に切り替え、
前記第3の電圧をV3とすると、
Vth>V3>V2の関係を満たす、
請求項1に記載のゲートドライバ。 - 前記第1の電圧と前記第3の電圧が等しく、
前記ゲート電圧切替回路は、
前記電界効果トランジスタのゲートと前記第1の電圧を生成する第1の電源とを結ぶ配線に挿入された第1スイッチと、
前記電界効果トランジスタのゲートと前記第2の電圧を生成する第2の電源とを結ぶ配線に挿入された第2スイッチと、
前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示す場合に、前記第1スイッチをオン状態にすると共に前記第2スイッチをオフ状態にし、前記期間検出部の検出結果が、前記所定期間の未経過の状態から前記所定期間の経過の状態に遷移したとき、前記第1スイッチをオフ状態にすると共に前記第2スイッチをオン状態にするスイッチ制御回路と、
を備える請求項5に記載のゲートドライバ。 - 前記第1の電圧V1と前記第3の電圧V3が、V3<V1を満たし、
前記ゲート電圧切替回路は、
前記電界効果トランジスタのゲートとソースとを結ぶ配線に挿入された第1スイッチと、
前記電界効果トランジスタのゲートと前記第2の電圧を生成する第2の電源とを結ぶ配線に挿入された第2スイッチと、
前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、(a)前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示し、且つ、前記電界効果トランジスタのゲートソース間の電圧が前記第1の電圧よりも正の電圧である場合に、前記第1スイッチをオフ状態にすると共に前記第2スイッチをオン状態にし、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示し、且つ、前記電界効果トランジスタのゲートソース間の電圧が前記第1の電圧から前記第3の電圧までの範囲に含まれる場合に、前記第1スイッチをオフ状態にすると共に前記第2スイッチをオフ状態にし、(b)前記期間検出部の検出結果が、前記所定期間の未経過の状態を示す場合に、前記第1スイッチをオフ状態にすると共に前記第2スイッチをオン状態にし、(c)前記期間検出部の検出結果が、前記所定期間の経過の状態を示し、且つ、前記電界効果トランジスタのゲートソース間の電圧が前記第3の電圧から前記第2の電圧までの範囲に含まれる場合に、前記第1スイッチをオン状態にすると共に前記第2スイッチをオフ状態にするスイッチ制御回路と、
を備える請求項5に記載のゲートドライバ。 - さらに、前記電界効果トランジスタのドレインソース間の印加電圧を前記電界効果トランジスタから前記コンパレータまで伝達する経路に挿入され、前記電界効果トランジスタのドレインソース間の印加電圧の時間変化率が所定値以上の場合にのみ、前記電界効果トランジスタのドレインソース間の印加電圧を前記コンパレータに伝達するハイパスフィルタを備える、
請求項1に記載のゲートドライバ。 - さらに、前記コンパレータの出力が、前記電界効果トランジスタのドレインソース間の印加電圧が前記参照電圧未満であることを示す状態から前記参照電圧以上であることを示す状態に遷移してから所定期間が経過しているか否かを検出する期間検出部を備え、
前記ゲート電圧切替回路は、さらに、
前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、前記期間検出部の検出結果が、前記所定期間の未経過の状態から前記所定期間の経過の状態に遷移したとき、前記電界効果トランジスタのゲートソース間に印加する電圧を、前記第2の電圧から第3の電圧に切り替え、
前記第3の電圧をV3とすると、
Vth>V3>V2の関係を満たす、
請求項8に記載のゲートドライバ。 - さらに、前記電界効果トランジスタのドレイン電流を検出する電流検出部と、
前記電界効果トランジスタのドレインソース間の印加電圧を前記電界効果トランジスタから前記コンパレータまで伝達する経路に挿入され、前記電界効果トランジスタがオフ状態の場合に前記電界効果トランジスタのドレインソース間の印加電圧を前記コンパレータに伝達し、前記電界効果トランジスタがオン状態の場合に前記電流検出部の検出結果を前記コンパレータに伝達するスイッチと、を備える、
請求項1に記載のゲートドライバ。 - 請求項1から10の何れかに記載のゲートドライバと、前記電界効果トランジスタと、を備える、パワーモジュール。
- 前記電界効果トランジスタはチャネル層を備え、
前記電界効果トランジスタは、ゲートソース間に負電圧が印加されている状態でドレインソース間に負電圧が印加されたときに前記チャネル層を介してソースからドレインに電流を流すダイオードとして機能する、請求項11に記載のパワーモジュール。
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