JP5927666B2

JP5927666B2 - 半導体スイッチ素子の試験方法

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Inventors: 宮澤　直行; 直行宮澤
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Description

本発明は、半導体スイッチ素子の試験方法に関し、例えばシャントＦＥＴを備えた半導体スイッチ素子の試験方法に関する。

マイクロ波、準ミリ波およびミリ波等の高周波信号をスイッチングするスイッチとして、ＳＰＤＴ（Single Pole Double Throw）スイッチが知られている（例えば特許文献１）。ＳＰＤＴスイッチは、１つの共通ノードを２つの入出力端子のいずれかと接続するスイッチである。ＳＰＤＴスイッチには、同一の半導体チップに形成された複数のＦＥＴ（Field Effect Transistor）が用いられる。ＳＰＤＴスイッチは、第１および第２直列ＦＥＴと、第１および第２シャントＦＥＴと、を有している。第１および第２直列ＦＥＴは、ソースおよびドレインの一方が共通ノードに電気的に接続され、ソースおよびドレインの他方がそれぞれ第１および第２入出力ノードに電気的に接続されている。第１および第２シャントＦＥＴは、ソースおよびドレインの一方がそれぞれ第１および第２入出力ノードに電気的に接続されている。

特開平１０−１５０３９５号公報

ＳＰＤＴスイッチは、半導体チップ上において、第１直列ＦＥＴと第２シャントＦＥＴとのゲートが電気的に接続されている。さらに、第２直列ＦＥＴと第１シャントＦＥＴとのゲートが電気的に接続されている。よって、第１および第２直列ＦＥＴ並びに第１および第２シャントＦＥＴを独立に試験することができない。

一般的に、半導体スイッチ素子は、スイッチ素子としての通過特性や遮断特性などが評価される。スイッチ素子としては、第１直列ＦＥＴと第２シャントＦＥＴのゲートが電気的に接続されており、また第２直列ＦＥＴと第１シャントＦＥＴとのゲートが電気的に接続されていることで回路が完成する。このため、これらゲートは、半導体チップの製造プロセスにおいて形成される配線工程によって、互いに接続されている。

しかし、各ＦＥＴ個々の諸特性を試験する場合、上記のように半導体チップのレベルで各ゲートが接続されていると、正確な試験を実施することができない。

本発明は、上記課題に鑑みなされたものであり、各ＦＥＴを独立に試験可能とすることを目的とする。

本発明は、直列に接続された第１直列ＦＥＴおよび第２直列ＦＥＴと、前記第１直列ＦＥＴおよび前記第２直列ＦＥＴの間に接続された共通ノードと、前記第１直列ＦＥＴの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第１入出力ノードと、前記第２直列ＦＥＴの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第２入出力ノードと、前記第１入出力ノードに接続された第１シャントＦＥＴと、前記第２入出力ノードに接続された第２シャントＦＥＴと、前記第１直列ＦＥＴ、前記第２直列ＦＥＴ、前記第１シャントＦＥＴおよび前記第２シャントＦＥＴのゲートにそれぞれ対応して電気的に接続して設けられるとともに、それぞれ互いに電気的に分離してなる複数の第１パッドと、を備える半導体チップを準備する工程と、前記複数の第１パッドのうち、１つを選択して前記ゲートに入力を与えて、対応する前記ＦＥＴの試験を実施する工程と、前記試験を実施する工程の後、前記第１直列ＦＥＴと前記第２シャントＦＥＴとに接続された前記第１パッド同士、および前記第２直列ＦＥＴと前記第１シャントＦＥＴとに接続された前記第１パッド同士を互いに電気的に接続する工程と、を有することを特徴とする半導体スイッチ素子の試験方法である。

本発明は、直列に接続された第１直列ＦＥＴおよび第２直列ＦＥＴと、前記第１直列ＦＥＴおよび前記第２直列ＦＥＴの間に接続された共通ノードと、前記第１直列ＦＥＴの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第１入出力ノードと、前記第２直列ＦＥＴの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第２入出力ノードと、前記第１入出力ノードに接続された第１シャントＦＥＴと、前記第２入出力ノードに接続された第２シャントＦＥＴと、前記第１直列ＦＥＴ、前記第２直列ＦＥＴ、前記第１シャントＦＥＴおよび前記第２シャントＦＥＴのゲートにそれぞれ対応して電気的に接続して設けられるとともに、それぞれ互いに電気的に分離してなる複数の第１パッドと、を備える半導体チップと、前記第１直列ＦＥＴに接続される前記第１パッドと前記第２シャントＦＥＴに接続される前記第１パッドとを電気的に接続する第１接続手段と、前記第２直列ＦＥＴに接続される前記第１パッドと前記第１シャントＦＥＴに接続される前記第１パッドとを電気的に接続する第２接続手段と、を備える半導体スイッチ素子を準備する工程と、前記第１接続手段および前記第２接続手段の少なくとも一方を切断する工程と、前記複数の第１パッドのうち、１つを選択して前記ゲートに入力を与えて、対応する前記ＦＥＴの試験を実施する工程と、を有することを特徴とする半導体スイッチ素子の試験方法である。

本発明は、半導体チップ上に、互いに直列に接続された第１直列ＦＥＴおよび第２直列ＦＥＴと、前記第１直列ＦＥＴおよび前記第２直列ＦＥＴの間に接続された共通ノードと、前記第１直列ＦＥＴの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第１入出力ノードと、前記第２直列ＦＥＴの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第２入出力ノードと、前記第１入出力ノードに接続された第１シャントＦＥＴと、前記第２入出力ノードに接続された第２シャントＦＥＴと、前記第１直列ＦＥＴ、前記第２直列ＦＥＴ、前記第１シャントＦＥＴおよび前記第２シャントＦＥＴのゲートにそれぞれ対応して電気的に接続して設けられるとともに、前記半導体チップ上においては、それぞれ互いに電気的に分離してなる複数の第１パッドとが設けられ、前記第１直列ＦＥＴに接続される前記第１パッドと前記第２シャントＦＥＴに接続される前記第１パッドとは、互いに隣接して配置され、前記第２直列ＦＥＴに接続される前記第１パッドと前記第１シャントＦＥＴに接続される前記第１パッドとは、互いに隣接して配置され、前記第１直列ＦＥＴに接続される前記第１パッドと前記第２シャントＦＥＴに接続される前記第１パッドとを電気的に接続する第１接続手段と、前記第２直列ＦＥＴに接続される前記第１パッドと前記第１シャントＦＥＴに接続される前記第１パッドとを電気的に接続する第２接続手段と、を備えることを特徴とする半導体スイッチ素子である。

本発明によれば、各ＦＥＴを独立に試験可能とすることができる。

図１（ａ）は、比較例に係るスイッチの半導体チップ内の回路図、図１（ｂ）は、半導体チップの平面図、図１（ｃ）は、半導体チップを搭載部に搭載した平面図である。図２（ａ）は、実施例１に係るスイッチの半導体チップ内の回路図、図２（ｂ）は、半導体チップの平面図、図２（ｃ）は、半導体チップを搭載部に搭載した平面図である。図３は、実施例２に係るスイッチの半導体チップを搭載部に搭載した平面図である。図４は、実施例３に係るスイッチの回路図である。図５は、実施例４に係るスイッチの半導体チップを搭載部に搭載した平面図である。図６（ａ）および（ｂ）は、それぞれ実施例５および実施例６に係る試験方法を示すフローチャートである。

まず、比較例に係るスイッチについて説明する。図１（ａ）は、比較例に係るスイッチの半導体チップ内の回路図、図１（ｂ）は、半導体チップの平面図、図１（ｃ）は、半導体チップを搭載部に搭載した平面図である。図１（ａ）に示すように、直列ＦＥＴ１２（第１直列ＦＥＴ）のソースおよびドレインのいずれか一方が共通ノード４１に、ソースおよびドレインの他方が入出力ノード４３（第１入出力ノード）にそれぞれ電気的に接続されている。直列ＦＥＴ１４（第２直列ＦＥＴ）のソースおよびドレインのいずれか一方が共通ノード４１に、ソースおよびドレインの他方が入出力ノード４５（第２入出力ノード）に電気的に接続されている。このように、直列ＦＥＴ１２と１４とは直接に電気的に接続され、直列ＦＥＴ１２と１４との間に共通ノード４１が電気的に接続されている。入出力ノード４３は、直列ＦＥＴ１２の共通ノード４１とは反対側のソースおよびドレインのいずれか一方に電気的に接続されている。入出力ノード４５は、直列ＦＥＴ１４の共通ノード４１とは反対側のソースおよびドレインのいずれか一方に電気的に接続されている。

シャントＦＥＴ１６（第１シャントＦＥＴ）のソースおよびドレインのいずれか一方が入出力ノード４３に、ソースおよびドレインの他方がグランドに電気的に接続されている。シャントＦＥＴ１８（第２シャントＦＥＴ）のソースおよびドレインのいずれか一方が入出力ノード４５に、ソースおよびドレインの他方がグランドに電気的に接続されている。

直列ＦＥＴ１２およびシャントＦＥＴ１８のゲートが共通にそれぞれ抵抗２２および２８を介しパッド３１に電気的に接続されている。直列ＦＥＴ１４およびシャントＦＥＴ１６のゲートが共通にそれぞれ抵抗２４および２６を介しパッド３５に電気的に接続されている。共通ノード４１にはパッド４０が電気的に接続されている。入出力ノード４３および入出力ノード４５にはそれぞれパッド４２および４４が電気的に接続されている。

例えば、パッド３１にハイレベルの制御信号を入力することにより、ＦＥＴ１２および１８がオン状態となる。パッド３５にローレベルの制御信号を入力することにより、ＦＥＴ１４および１６がオフ状態となる。この状態において、パッド４０に入力した高周波信号はパッド４２から出力される。または、パッド４２に入力した高周波信号はパッド４０から出力される。パッド３１および３５にそれぞれローレベルおよびハイレベルを入力することにより、ＦＥＴ１２および１８がオフ状態となり、ＦＥＴ１４および１６がオン状態となる。この状態において、パッド４０に入力した高周波信号はパッド４４から出力される。または、パッド４４に入力した高周波信号はパッド４２から出力される。このように、比較例においては、パッド３１および３５に入力される制御信号に基づき、パッド４０と４２との間と、パッド４０と４４との間のいずれか一方を導通状態とし、他方を遮断状態とすることができる。

図１（ｂ）に示すように、半導体チップ１０の上面には、Ａｕ等の金属を含むパッド３１、３５、４０、４２および４４が形成されている。各ＦＥＴ等の図示は省略している。図１（ｃ）に示すように、半導体チップ１０がパッケージ等の搭載部５０上に搭載されている。搭載部５０上面には、Ａｕ等の金属を含むパッド５１、５５、６０、６２および６４が形成されている。パッド３１、３５、４０、４２および４４とパッド５１、５５、６０、６２および６４とは、Ａｕ等の金属を含むボンディングワイヤ７０により電気的に接続されている。

比較例においては、半導体チップ１０上で直列ＦＥＴ１２とシャントＦＥＴ１８とのゲートが半導体チップ１０上で共通に接続されている。また、半導体チップ１０上で直列ＦＥＴ１４とシャントＦＥＴ１６とのゲートが共通に接続されている。このため、個々のＦＥＴ１２から１８を、チップ状態またはウエハ状態において試験することができない。例えば、チップ状態またはウエハ状態においてＤＣ（直流）試験することができない。以下に、チップ状態またはウエハ状態において試験することが可能な実施例について説明する。

図２（ａ）は、実施例１に係るスイッチの半導体チップ内の回路図、図２（ｂ）は、半導体チップの平面図、図２（ｃ）は、半導体チップを搭載部に搭載した平面図である。図２（ａ）に示すように、直列ＦＥＴ１２、１４、シャントＦＥＴ１６、１８はそれぞれ抵抗２２から２８を介しパッド３２から３８（第１パッド）に電気的に接続されている。その他の構成は比較例の図１（ａ）と同じであり、説明を省略する。

図２（ｂ）に示すように、半導体チップ１０の上面にパッド３２から３８が電気的に分離され設けられている。図２（ｃ）に示すように、搭載部５０の上面にパッド５２から５８が設けられている。パッド３２から３８は、それぞれパッド５２から５８とボンディングワイヤ７０を介し電気的に接続されている。その他の構成は、比較例の図１（ｂ）および図１（ｃ）と同じであり、説明を省略する。

表１は、パッド５２から５８にハイレベルまたはローレベルの制御信号を印加した場合に、パッド６０と６２との間、およびパッド６０と６２との間が導通状態または遮断状態になるかを示した真偽表である。

表１に示すように、動作１として、パッド５２および５８にハイレベルの制御信号、パッド５４および５６にローレベルの制御信号を印加すると、パッド６０と６２との間は導通状態、パッド６０と６４との間は遮断状態となる。これは、比較例のパッド５１にハイレベル、パッド５５にローレベルを印加した場合と同様である。動作２として、パッド５２および５８にローレベル、パッド５４および５６にハイレベルを印加すると、パッド６０と６２との間は遮断状態、パッド６０と６４との間は導通状態となる。これは、比較例のパッド５１にハイレベル、パッド５５にローレベルを印加した場合と同様である。動作３として、パッド５２および５４にローレベル、パッド５６および５８にハイレベルを印加すると、パッド６０と６２との間は遮断状態、パッド６０と６４との間は遮断状態となる。この動作は、比較例においては実現できない。動作４として、パッド５２および５４にハイレベル、パッド５６および５８にローレベルを印加すると、パッド６０と６２との間は導通状態、パッド６０と６４との間は導通状態となる。この動作は、比較例においては実現できない。

実施例１によれば、パッド３２から３８は、直列ＦＥＴ１２および１４並びに、シャントＦＥＴ１６および１８のゲートに対応して設けられ、それぞれゲートに電気的に接続されている。パッド３２から３８は、半導体チップ１０上において互いに電気的に分離され設けられている。これにより、半導体チップ１０をチップ状態またはウエハ状態において試験する際に、例えば、図２（ｂ）の状態において、各ＦＥＴ１２から１８を独立に試験することができる。また、表１のように、比較例では実現できなかったパッド６０と６２との間、およびパッド６０と６４との間の両方を遮断状態または導通状態にすることができる。

実施例１ではパッド３２とパッド３８、パッド３４とパッド３６とは互いに電気的に接続されていないが、半導体スイッチ素子として完成させるためには、パッド３２とパッド３８とをボンディングワイヤまたは配線等の第１接続手段を用い電気的に接続し、パッド３４とパッド３６とをボンディングワイヤまたは配線等の第２接続手段を用い電気的に接続すればよい。また、例えば、パッド５２と５８とを電気的に接続し、パッド５４と５６とを電気的に接続してもよい。

図３は、実施例２に係るスイッチの半導体チップを搭載部に搭載した平面図である。図３のように、パッド５２から５８とパッド８２から８８との間に抵抗７２から７８が接続されている。その他の構成は実施例１と同じであり説明を省略する。

１ＧＨｚ程度の高い周波数においては、ＦＥＴ１２から１８のゲートとソースとの間の容量Ｃｇｓおよびゲートとドレインとの間の容量Ｃｇｄによるインピーダンスは、抵抗２２から２８（例えば抵抗値は２０ｋΩ）に比べ十分小さい。よって、ＦＥＴ１２から１８のゲートに制御信号を印加でき、安定に動作する。一方、数十ＭＨｚ程度の低い周波数は、容量ＣｇｓおよびＣｇｄのインピーダンスが抵抗２２から２８程度となってしまう。例えば直列ＦＥＴ１２および１４においては、ソースとゲートとの間に低い周波数の信号が流れる。この場合、抵抗２２および２４が十分機能せず、直列ＦＥＴ１２および１４の動作が不安定になる。

実施例２によれば、搭載部５０は、複数のパッド５２から５８にそれぞれ直列に電気的に接続された複数の抵抗７２から７８を備える。このように、各ＦＥＴ１２から１８のゲートにそれぞれ直列に抵抗７２から７８（例えば抵抗値は１００ｋΩ）を接続する。抵抗７２から７８の抵抗値を抵抗２２から２８より大きくすることにより、低い周波数においてもスイッチを安定に動作させることができる。すなわち、スイッチング可能な下限周波数をより低くすることができる。抵抗７２から７８に相当する抵抗を半導体チップ１０に形成すると、チップサイズが大きくなってしまう。そこで、抵抗７２から７８を半導体チップ１０の外に設けることにより、下限周波数が低くなくてもよい用途には、実施例１のように抵抗７２から７８を設けずに用い、下限周波数が低い用途には、実施例２のように、抵抗７２から７８を設けることができる。これにより、用途によらず同じ半導体チップ１０を用いることができる。

直列ＦＥＴ１２および１４とシャントＦＥＴ１６および１８とでは、抵抗７２から７８の最適な抵抗値が異なる。実施例２では、各ＦＥＴ１６および１８に独立に抵抗７２から７８を接続できる。よって、スイッチの最適化がより容易となる。実施例２においては、パッド５２から５８とパッド８２から８８との間に抵抗７２から７８を接続する例を説明したが、抵抗７２から７８に代えインダクタを接続することもできる。また、抵抗とインダクタとの両方を接続することもできる。さらに、その他の回路素子を接続することもできる。

実施例２ではパッド８２とパッド８８、パッド８４とパッド８６とは互いに電気的に接続されていないが、半導体スイッチ素子として完成させるためには、これらを互いに接続すればよい。

図４は、実施例３に係るスイッチの回路図である。図４に示すように、実施例３に係るスイッチは、搭載部５０に２つの半導体チップ１０ａおよび１０ｂを搭載している。２つの半導体チップ１０および１０ｂのパッド４０が共通に共通端子９０に電気的に接続されている。２つの半導体チップ１０ａおよび１０ｂそれぞれにおいて、パッド４２と４４とが共通に入出力端子９２および９４に電気的に接続されている。端子９０、９２および９４は、搭載部５０に形成されたパッドである。これにより、実施例３に係るスイッチをＳＰＤＴとして機能させることができる。例えば、一方の半導体チップ１０ａのパッド３２から３８に表１の動作３の制御信号を印加する。他方の半導体チップ１０ｂのパッド３２から３８に表１の動作４の信号を印加する。これにより、端子９０と９２との間が遮断状態となり、端子９０と９４との間が導通状態となる。半導体チップ１０ａに動作４の制御信号を印加し、半導体チップ１０ｂに動作３の制御信号を印加する。これにより、端子９０と９２との間が導通状態となり、端子９０と９４との間が遮断状態となる。導通状態の半導体チップ１０ａまた１０ｂにおいては、ＦＥＴ１２および１４との導通状態となるため、１つのＦＥＴ１２または１４が信号を通過させるのに比べ、２倍の電力の信号を通過させることができる。

実施例３は、搭載部５０に２つの半導体チップ１０ａおよび１０ｂを搭載する例を説明したが、半導体チップを３つ以上搭載してもよい。このように、搭載部５０が、複数の半導体チップ１０を搭載する。搭載部５０は共通端子９０と複数の入出力端子９２および９４を備えている。共通端子９０は、複数の半導体チップ１０の共通ノード４１が共通に電気的に接続されている。複数の入出力端子９２および９４は、それぞれ複数の半導体チップ１０ａおよび１０ｂの入出力ノード４３と４５とに共通に電気的に接続されている。これにより、半導体チップ１０を用い２倍の電力の信号をスイッチングできるＳＰＮＴ（Single Pole N Throw）スイッチを実現できる。

図５は、実施例４に係るスイッチの半導体チップを搭載部に搭載した平面図である。半導体チップ１０の回路図および平面図は、実施例２の図２（ａ）および図２（ｂ）と同じであり、説明を省略する。図５に示すように、搭載部５０には、パッド５２および５８の代わりにパッド５１が、パッド５４および５６の代わりにパッド５５設けられている。半導体チップ１０のパッド３２および３８は、それぞれボンディングワイヤ７０を用いパッド５１に電気的に接続されている。ボンディングワイヤ７０およびパッド５１はパッド３２と３８とを電気的に接続する第１接続手段である。半導体チップ１０のパッド３４および３６は、それぞれボンディングワイヤ７０を用いパッド５５に電気的に接続されている。ボンディングワイヤ７０およびパッド５５はパッド３４と３６とを電気的に接続する第２接続手段である。その他の構成は、実施例１の図２（ｃ）と同じであり説明を省略する。

実施例４によれば、パッド３２と３８とが共通にパッド５１（第２パッド）に電気的に接続され、パッド３４と３６とが共通にパッド５５（第２パッド）に電気的に接続されている。これにより、半導体チップ１０の各ＦＥＴ１２から１８をチップ状態またはウエハ状態で試験することができる。また、搭載部５０のパッドを比較例と同じ配置とすることができる。

パッド３２と３８とは半導体チップ１０上において隣接して配置されている。パッド３４と３６とは半導体チップ１０上において隣接して配置されている。例えば、パッド３２と３８との間には他のパッドが設けられておらず、パッド３２ト３８との間には他のパッドが設けられていない。これにより、ボンディングワイヤ７０を短くできる。

実施例１から４において、ＦＥＴ１２から１８は、ＧａＡｓ系半導体層として、例えばＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓおよびＡｌＩｎＧａＡｓの少なくとも１つの層を含んでもよい。また、ＦＥＴ１２から１８は、窒化物半導体層としては、例えばＧａＮ、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＮおよびＡｌＩｎＧａＮの少なくとも１つの層を含んでもよい。実施例１から４において、シャントＦＥＴ１６および１８のソースおよびドレインの他方は、グランドに直接接続されているが、基準電位に接続されていてもよい。また、他の回路要素を介しグランド等の基準電位に電気的に接続されていてもよい。

また、実施例１から４において、ＦＥＴ１２から１８は、それぞれ複数のＦＥＴが直列に電気的に接続されていてもよい。例えば、ＦＥＴ１２は、共通ノード４１と入出力ノード４３との間に、複数のＦＥＴにうち隣接するＦＥＴのソースとドレインとが電気的に接続され、複数のＦＥＴのゲートは抵抗２２を介しパッド３２に共通に電気的に接続されていてもよい。ＦＥＴ１４から１８についても同様である。

さらに、実施例１から４において、搭載部５０は、例えばパッケージまたは配線基板とすることができる。搭載部５０は、例えばセラミックまたは樹脂から形成される絶縁層と、絶縁層上に形成されたパッド５２から６４と、を含む。半導体チップ１０は、搭載部５０の上面に、バンプを用いフリップチップ実装されていてもよい。

実施例５は試験方法に関する例である。図６（ａ）は、実施例５に係る試験方法を示すフローチャートである。図６（ａ）に示すように、ウエハ状態、チップ状態（例えば図２（ｂ）の状態）または搭載部５０に半導体チップ１０が搭載された状態（例えば図２（ｃ）または図３の状態）の半導体チップ１０を準備する（ステップＳ１０）。この状態においては、パッド３２とパッド３８とは電気的に接続されていない。また、パッド３４とパッド３６とは電気的に接続されていない。

次に、半導体チップ１０を試験する（ステップＳ１２）。例えばバッド３２から３８のうち１つを選択して、ＦＥＴ１６および１８のいずれかのゲートに入力（例えば電圧等の信号）を与えて、対応するＦＥＴ１６および１８の試験を実施する。ＦＥＴ１６から１８の全てについて試験してもよいし、一部の試験を行なってもよい。なお、ステップＳ１２は、例えばスイッチ素子の出荷前の試験等に適用できる。

試験を実施した後、第１直列ＦＥＴ１２と第２シャントＦＥＴ１８とに接続されたパッド３２と３８同士を互いに電気的に接続する。さらに、第２直列ＦＥＴ１４と第１シャントＦＥＴ１６とに接続されたパッド３４と３６同士を互いに電気的に接続する。パッドの電気的な接続方法としては、例えばボンデキングワイヤを用いる方法がある。

実施例５によれば、各ＦＥＴ１２から１８を独立に試験することができる。

実施例６はスイッチ素子が完成した後の特性解析に用いる試験方法に関する例である。図６（ｂ）は、実施例６に係る試験方法を示すフローチャートである。まず、半導体スイッチ素子を準備する（ステップＳ２０）。例えば実施例４の半導体スイッチ素子を準備する。

次に、パッド３２と３８とを接続する第１接続手段と、パッド３４と３６とを接続する第２接続手段と、の少なくとも一方を切断する（ステップＳ２２）。切断は、例えば図５のボンディングワイヤ７０を切断する。第１接続手段および第２接続手段がボンディングワイヤを含む場合、ボンディングワイヤ７０を切断することにより、第１接続手段および第２接続手段を容易に切断することができる。または、搭載部５０に設けられたパッドを切断してもよい。切断は、パッド３２とパッド３８との間と、あるいはパッド３４とパッド３６の間と、のいずれか一方だけでもよいし、両方切断してもよい。片方だけ切断する場合には、切断によってゲートが電気的に分離されたＦＥＴだけが、ステップＳ２４において独立に試験できる。

次に、半導体チップを電気的に試験する（ステップＳ２４）。例えばバッド３２から３８のうち１つを選択して、ＦＥＴ１６および１８のいずれかのゲートに入力を与えて、対応するＦＥＴ１６および１８の試験を実施する。ＦＥＴ１６から１８の全てについて試験してもよいし、一部の試験を行なってもよい。

実施例６によれば、各ＦＥＴ１２から１８のゲートに個別にパッド３２から３８が設けられているため、各ＦＥＴ１２から１８を個別に試験をすることができる。これにより、例えば、スイッチ素子に障害が発生した場合、ＦＥＴ毎に特性を解析することができる。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０半導体チップ
１２〜１８ＦＥＴ
２２〜２８抵抗
３２〜３８第１パッド
５０搭載部
５１〜６４第２パッド

Claims

直列に接続された第１直列ＦＥＴおよび第２直列ＦＥＴと、
前記第１直列ＦＥＴおよび前記第２直列ＦＥＴの間に接続された共通ノードと、
前記第１直列ＦＥＴの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第１入出力ノードと、
前記第２直列ＦＥＴの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第２入出力ノードと、
前記第１入出力ノードに接続された第１シャントＦＥＴと、
前記第２入出力ノードに接続された第２シャントＦＥＴと、
前記第１直列ＦＥＴ、前記第２直列ＦＥＴ、前記第１シャントＦＥＴおよび前記第２シャントＦＥＴのゲートにそれぞれ対応して電気的に接続して設けられるとともに、それぞれ互いに電気的に分離してなる複数の第１パッドと、
を備える半導体チップを準備する工程と、
前記複数の第１パッドのうち、１つを選択して前記ゲートに入力を与えて、対応するＦＥＴの試験を実施する工程と、
前記試験を実施する工程の後、前記第１直列ＦＥＴと前記第２シャントＦＥＴとに接続された前記第１パッド同士、および前記第２直列ＦＥＴと前記第１シャントＦＥＴとに接続された前記第１パッド同士を互いに電気的に接続する工程と、
を有することを特徴とする半導体スイッチ素子の試験方法。
直列に接続された第１直列ＦＥＴおよび第２直列ＦＥＴと、
前記第１直列ＦＥＴおよび前記第２直列ＦＥＴの間に接続された共通ノードと、
前記第１直列ＦＥＴの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第１入出力ノードと、
前記第２直列ＦＥＴの前記共通ノードとは反対側のソースおよびドレインのいずれか一方に接続された第２入出力ノードと、
前記第１入出力ノードに接続された第１シャントＦＥＴと、
前記第２入出力ノードに接続された第２シャントＦＥＴと、
前記第１直列ＦＥＴ、前記第２直列ＦＥＴ、前記第１シャントＦＥＴおよび前記第２シャントＦＥＴのゲートにそれぞれ対応して電気的に接続して設けられるとともに、それぞれ互いに電気的に分離してなる複数の第１パッドと、を備える半導体チップと、
前記第１直列ＦＥＴに接続される前記第１パッドと前記第２シャントＦＥＴに接続される前記第１パッドとを電気的に接続する第１接続手段と、
前記第２直列ＦＥＴに接続される前記第１パッドと前記第１シャントＦＥＴに接続される前記第１パッドとを電気的に接続する第２接続手段と、
を備える半導体スイッチ素子を準備する工程と、
前記第１接続手段および前記第２接続手段の少なくとも一方を切断する工程と、
前記複数の第１パッドのうち、前記切断する工程により切断された第１接続手段に接続されていた第１パッド、および前記切断する工程により切断された第２接続手段に接続されていた第１パッドの少なくとも一方を選択して前記ゲートに入力を与えて、対応するＦＥＴの試験を実施する工程と、
を有することを特徴とする半導体スイッチ素子の試験方法。