JP5918568B2 - 論理モジュール - Google Patents

Description

本発明は、プログラム可能な複数の論理素子に検証対象の論理をプログラムし、大規模集積回路の論理検証を行うハードウェアエミュレーション用の論理モジュールに係り、特に複数の論理素子に論理を分割搭載した論理モジュールに関するものである。

近年、情報処理装置に適用する大規模集積回路（ＬＳＩ）の大規模化、高機能化、高性能化に伴い、ＬＳＩの論理検証において、ＬＳＩをプログラム可能な論理素子であるＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）化し、ＦＰＧＡ等をボード上に搭載したエミュレーションボードを用いて論理検証を行う論理モジュールが、例えば特許文献１等で知られている。しかしながら、全論理が、ひとつのＦＰＧＡに収まるとはかぎらず、複数のＦＰＧＡに分割搭載した環境で構築せざるを得ない。このとき、分割論理間の信号数が各ＦＰＧＡ間の接続経路に収まらない場合がある。

このような場合に対応するため、複数のＦＰＧＡを接続切替回路を介して接続する装置が提案されている。この接続切替回路は、検証対象論理の回路構成に合わせて接続経路を切替えるようにしたものである。論理モジュールでは、論理接続形態に対応して接続切替回路を切替えるための接続切替制御信号を出力する。この種の論理モジュールは、例えば特許文献２、特許文献３等に記載されている。

特開２００１−３１８１２４号公報 特開２００７−２０１８４３号公報 特開２００９−２４６４５６号公報

しかし、従来の手法では、論理モジュール内の複数のＦＰＧＡ等の論理素子間を配線で接続する際に、接続経路が接続切替制御信号により一意に決まってしまう。そのため、この種の論理モジュールでは、一意に決まった経路以外の未使用経路が存在しても活用できないという問題があった。

本発明の目的は、上記問題点を解決し、従来のものに比べ論理モジュール内の論理素子の使用経路を増大することができる論理モジュールを提供することにある。

本発明は、上記目的を達成するため以下のような論理モジュールを提供する。
（１）プログラム可能な第１論理素子および第２論理素子と、前記第１論理素子および第２論理素子にそれぞれ接続された外部接続用の第１コネクタおよび第２コネクタと、前記第１論理素子と第２論理素子間を接続する２本の配線をストレート接続とクロス接続に切替可能な接続切替回路と、前記第１論理素子および第２論理素子の共通の論理動作周波数に係るクロックに基づいて前記接続切替回路をストレート接続とクロス接続に交互に切り替えるための切替制御信号を生成する切替制御信号生成回路とを備えたことを特徴とする論理モジュール。
（２）前記第１論理素子と第２論理素子間を接続する２本の配線が前記第１論理素子および第２論理素子内に配置された素子内接続切替回路に接続され、前記素子内接続切替回路が前記第１論理素子と第２論理素子間の接続切替回路属性信号により前記第１論理素子および第２論理素子内のストレート接続論理群とクロス接続論理群との接続を切り替えることを特徴とする上記（１）に記載の論理モジュール。
（３）前記素子内接続切替回路と前記ストレート接続論理群およびクロス接続論理群との間に信号方向変換を行う双方向切替回路が接続され、前記双方向切替回路が前記第１論理素子と第２論理素子間の信号方向属性信号により信号方向を切り替えることを特徴とする上記（２）に記載の論理モジュール。

請求項１に係る発明によれば、従来のものに比べ論理モジュール内の論理素子の使用経路を増大することができる。
請求項２に係る発明によれば、論理モジュール内のストレート接続論理群とクロス接続論理群との接続切替を簡単に行うことができる。
請求項３に係る発明によれば、双方向（ＩＮＯＵＴ）切替において論理モジュール間の接続信号の衝突を防止することができる。

本発明に係る論理モジュールの一実施例を示す図である。 （ａ），（ｂ）は、図１の接続切替回路を説明するための図である。 （ａ），（ｂ）は、図１の切替制御信号生成回路および切替信号生成回路を説明するための図である。 接続切替回路がストレート接続される例を示す図である。 接続切替回路がクロス接続される例を示す図である。 （ａ），（ｂ），（ｃ）は、図１のＦＰＧＡ１０１中の素子内接続切替回路１３１とＦＰＧＡ１０１とＦＰＧＡ１０２の間信号接続切替を説明するための図である。 （ｄ），（ｅ），（ｆ）は、図１のＦＰＧＡ１０１中の素子内接続切替回路１３１とＦＰＧＡ１０１とＦＰＧＡ１０２の間信号接続切替を説明するための図である。 図１のＦＰＧＡ１０２中の素子内接続切替回路１３１を説明するための図である。

以下、本発明の実施の形態について図面を参照しながら説明する。
図１は、本発明に係る論理モジュールの一実施例を示す図である。本論理モジュールは、複数のプログラム可能な論理素子と外部とを接続するためのコネクタと、複数のプログラム可能な論理素子とコネクタとを接続するための接続切替回路とを基板に備えたボードである。図示のように、本例の論理モジュール１００は、プログラム可能な論理素子としてＦＰＧＡを用いたもので、２つのＦＰＧＡ１０１およびＦＰＧＡ１０２を実装したものである。

図１において、外部接続用コネクタ１０５と外部接続用コネクタ１０６の間には、論理信号用配線（以下、単に「配線」という）の接続切替回路１０３が配線１１０と配線１１１を介して接続される。また、接続切替回路１０３は、ＦＰＧＡ１０１とＦＰＧＡ１０２の間に、配線１１０、１１２と配線１１１、１１３を介して接続される。同様に、外部接続用コネクタ１０７と外部接続用コネクタ１０８の間には、接続切替回路１０４が配線１２０と配線１２１を介して接続される。また、接続切替回路１０４は、ＦＰＧＡ１０１とＦＰＧＡ１０２の間に、配線１２０、１２２と配線１２１、１２３を介して接続される。すなわち、接続切替回路１０３（１０４）は、ＦＰＧＡ１０１とＦＰＧＡ１０２との接続、外部接続用コネクタ１０５（１０７）と外部接続用コネクタ１０６（１０８）との接続、ＦＰＧＡ１０１と外部接続用コネクタ１０６（１０８）との接続、およびＦＰＧＡ１０２と外部接続用コネクタ１０５（１０７）との接続のうちの少なくとも１つを接続可能とするものである。

ＦＰＧＡ１０１は、図示のように、素子内接続切替回路１３１、およびダイナミック（動的）に切替制御信号を生成する切替制御信号生成回路３４０、およびダイナミックに切替信号を生成する切替信号生成回路３４１を備える。素子内接続切替回路１３１は、配線１１０，１１２に接続される。切替信号生成回路３４１は、切替制御信号生成回路３４０に接続される。切替制御信号生成回路３４０は、接続切替制御信号１１４，１１５，１１６および１２４，１２５，１２６を接続切替回路１０３、１０４および素子内接続切替回路１３１にそれぞれ出力する。接続切替回路１０３、１０４は、接続切替制御信号１１４，１１５，１１６および１２４，１２５，１２６により、それぞれストレート接続またはクロス接続に切り替えることができる。切替制御信号生成回路３４０の出力信号は検証対象論理間の接続形態に対応している。ＦＰＧＡ１０２も、図示のように、素子内接続切替回路１３１を備える。ＦＰＧＡ１０１およびＦＰＧＡ１０２の素子内接続切替回路１３１は、接続切替回路１０３および１０４で切り替わった際の既接続信号の衝突を防止するため、信号方向属性信号１２７，１２８および接続切替回路属性信号１２９，１３０により信号方向を切り替えることができる。これらについては後述する。

このように本論理モジュールは、プログラム可能なＦＰＧＡ１０１、１０２と、ＦＰＧＡ１０１、１０２にそれぞれ接続された外部接続用のコネクタ１０５、１０６、１０７、１０８と、ＦＰＧＡ１０１、１０２間を接続する２本の配線をストレート接続とクロス接続に切替可能な接続切替回路１０３、１０４と、ＦＰＧＡ１０１、１０２の共通の論理動作周波数に係るクロックに基づいて接続切替回路１０３、１０４をストレート接続とクロス接続に交互に切り替えるための切替制御信号を生成する切替制御信号生成回路３４０とを備える。そして、ＦＰＧＡ１０１、１０２間を接続する２本の配線がＦＰＧＡ１０１、１０２内に配置された接続切替回路１０３に接続され、接続切替回路１０３、１０４がＦＰＧＡ１０１、１０２間の信号方向属性信号により信号方向を切り替えることができるように構成される。

図２（ａ），（ｂ）は、図１の接続切替回路を説明するための図である。図２（ａ）において、信号ピン２１０、２１１と２２０、２２１との間にそれぞれＭＯＳＦＥＴ２０１、２０２、２０３、２０４を実装する。接続切替制御ピン２３０、２３１、２３２に接続切替制御信号（Ｈｉｇｈ、Ｌｏｗ）を入力し信号デコード回路２４０を介することで、信号ピン２１０、２１１と２２０、２２１の接続経路を切替えることができる。図２（ｂ）は、図２（ａ）中の接続切替制御ピンの入力信号と各ＭＯＳＦＥＴのＯＮ／ＯＦＦの関係を示す図である。図２（ｂ）に示す信号デコード回路真理値表により、例えば、接続切替制御ピン２３０が”Ｈｉｇｈ”、接続切替制御ピン２３１、２３２が”Ｌｏｗ”のとき、ＭＯＳＦＥＴ２０１がＯＮし、ＭＯＳＦＥＴ２０２、２０３、２０４がＯＦＦし、その結果、信号ピン２１０と２２０が接続状態となる。また、例えば、接続切替制御ピン２３２が”Ｈｉｇｈ”、接続切替制御ピン２３０、２３１が”Ｌｏｗ”のとき、ＭＯＳＦＥＴ２０４がＯＮし、ＭＯＳＦＥＴ２０１、２０２、２０３がＯＦＦし、その結果、配線２１１と２２１が接続状態となる。この信号デコード回路真理値表に従って、信号ピン２１０、２１１と２２０、２２１との接続状態が制御される。図２に示す接続切替制御ピン２３０、２３１、２３２に入力する接続切替制御信号は、図１の接続切替回路１０３，１０４に入力される接続切替制御信号１１４，１１５，１１６および１２４，１２５，１２６に対応する。

図３（ａ），（ｂ）は、図１の切替制御信号生成回路および切替信号生成回路を説明するための図である。図３（ａ）に示すように、切替制御信号生成回路３４０は、ダイナミックに切替信号を生成する切替信号生成回路３４１より切替制御ピン３３０を介して切替信号を入力し、そして接続切替制御ピン２３０、２３１、２３２を介して切替制御信号を信号デコード回路２４０に出力する。信号デコード回路２４０の出力は、図２に示すＭＯＳＦＥＴ２０１、２０２、２０３、２０４に与えられる。ここで、切替信号生成回路３４１は、ＦＰＧＡ１０１とＦＰＧＡ１０２の共通の論理動作周波数に係るクロックに基づいて、信号方向属性“ＩＮＰＵＴ”、“ＯＵＴＰＵＴ”、“ＩＮＯＵＴ”の３種存在するが、２種の“ＩＮＰＵＴ”、“ＯＵＴＰＵＴ”の方向信号を生成する。切替信号生成回路３４１は、上記クロックで動作するカウンタ回路を有し、カウンタ回路の生成値により信号方向属性“ＩＮＯＵＴ”については、信号方向属性“ＩＮＰＵＴ”、“ＯＵＴＰＵＴ”の信号方向属性を有しているため、２種の“ＩＮＰＵＴ”、“ＯＵＴＰＵＴ”信号方向属性に準ずる。すなわち、このクロックは切替動作クロックとして用いられ、例えばその周波数は６６ＭＨｚであり、クロックの立ち上がりで上記の方向信号を生成する。

図３（ｂ）に示すダイナミック切替制御信号デコード回路真理値表は、信号方向属性“ＩＮＰＵＴ”、“ＯＵＴＰＵＴ”の２種の方向属性ごとの接続切替回路入力となる接続切替制御ピン２３０、２３１、２３２の関係を示す。例えば、切替制御ピン３３０の入力信号（切替信号）が“Ｌｏｗ”のとき、信号方向属性を“ＩＮＰＵＴ”とし、切替動作クロックの例えば立ち上がりで、ストレート接続の接続切替制御信号として、接続切替制御ピン２３０に“Ｌｏｗ”、２３１に“Ｈｉｇｈ”、２３２に“Ｈｉｇｈ”をそれぞれ出力し、また、クロス接続の接続切替制御信号として、接続切替制御ピン２３０に“Ｈｉｇｈ”、２３１に“Ｈｉｇｈ”、２３２に“Ｈｉｇｈ”をそれぞれ出力する。他の信号方向属性“ＯＵＴＰＵＴ”（“ＩＮＯＵＴ”は、“ＩＮＰＵＴ”、“ＯＵＴＰＵＴ”の信号方向属性を有しているため、２種の“ＩＮＰＵＴ”、“ＯＵＴＰＵＴ”信号方向属性に準ずる。）についても、図３（ｂ）の真理値表に示すように、同様の制御が行われる。このように、切替制御信号生成回路３４０は、ＦＰＧＡ１０１とＦＰＧＡ１０２の共通の論理動作周波数に係るクロックに基づいて接続切替回路１０３，１０４をストレート接続とクロス接続に交互に切り替えるための切替制御信号を生成する。この切替制御信号を使った切替の例を図４および図５に示す。

図４は、接続切替回路がストレート接続される例を示す図である。図中の符号は図１のものと同じものを示す。図示のように、接続切替回路１０３がストレート接続され、ＦＰＧＡ１０１とＦＰＧＡ１０２間で、配線１１２と配線１１３が接続され、かつ配線１１０と配線１１１が接続される。また、接続切替回路１０４がストレート接続され、ＦＰＧＡ１０１とＦＰＧＡ１０２間で、配線１２２と配線１２３が接続され、かつ配線１２０と配線１２１が接続される。

図５は、接続切替回路がクロス接続される例を示す図である。図中の符号は図１のものと同じものを示す。図示のように、接続切替回路１０３がクロス接続され、ＦＰＧＡ１０１とＦＰＧＡ１０２間で、配線１１１と配線１１２が接続され、かつ配線１１０と配線１１３が接続される。また、接続切替回路１０４がクロス接続され、ＦＰＧＡ１０１とＦＰＧＡ１０２間で、配線１２１と配線１２２が接続され、かつ配線１２０と配線１２３が接続される。

接続切替回路１０３、１０４においてストレート接続とクロス接続が切り替わった際、既接続信号の衝突を防止するため、ＦＰＧＡ１０１、ＦＰＧＡ１０２には、個々に素子内接続切替回路１３１が配置され、ここでＦＰＧＡ間接続信号方向属性信号１２７，１２８による信号方向切り替えと接続切替回路属性信号１２９，１３０により接続先を切り替えることで、既接続信号の衝突を回避することができる。信号方向の切替は、信号方向属性“ＩＮＰＵＴ”、“ＯＵＴＰＵＴ”（“ＩＮＯＵＴ”は、“ＩＮＰＵＴ”、“ＯＵＴＰＵＴ”の信号方向属性を有しているため、２種の“ＩＮＰＵＴ”、“ＯＵＴＰＵＴ”信号方向属性に準ずる。）の２種の方向属性ごとに行なう。

図６Ａ（ａ），（ｂ），（ｃ）は、ＦＰＧＡ１０１の接続切替回路１３１での切替を説明する図である。図６Ｂ（ｄ），（ｅ），（ｅ）は、ＦＰＧＡ１０１とＦＰＧＡ１０２の間信号接続切替を説明する図である。図中の符号は図１のものと同じものを示す。図６Ａ（ａ）において、配線１１０、配線１１２とＦＰＧＡ１０１内のストレート接続論理群、クロス接続論理群との間にそれぞれＭＯＳＦＥＴ４００、４０１、４０２、４０３を実装する。接続切替回路属性信号１２９（Ｈｉｇｈ、Ｌｏｗ）を入力し接続切替信号デコード回路４１０を介することで、配線１１０、配線１１２とストレート接続論理群、クロス接続論理群との接続経路を切替えることができる。図６Ａ（ｂ）は、図６Ａ（ａ）中の接続切替回路属性信号１２９の入力信号と各ＭＯＳＦＥＴのＯＮ／ＯＦＦの関係を示す図である。図６Ａ（ｂ）に示す接続切替信号デコード回路真理値表により、例えば、接続切替回路属性信号１２９が”Ｌｏｗ”のとき、ＭＯＳＦＥＴ４００，ＭＯＳＦＥＴ４０２がＯＮし、ＭＯＳＦＥＴ４０１、４０３がＯＦＦし、その結果、配線１１０、配線１１２がストレート接続論理群との接続状態となる。また、接続切替回路属性信号１２９が”Ｈｉｇｈ”のとき、ＭＯＳＦＥＴ４００，ＭＯＳＦＥＴ４０２がＯＦＦし、ＭＯＳＦＥＴ４０１、４０３がＯＮし、その結果、配線１１０、配線１１２がクロス接続論理群と接続状態となる。この信号デコード回路真理値表に従って、配線１１０、配線１１２とストレート接続論理群、クロス接続論理群との接続状態が制御される。図６Ａ（ｃ）において、素子内接続切替回路とストレート接続論理群およびクロス接続論理群との間にそれぞれ双方向（ＩＮＯＵＴ）切替回路４２０を実装する。ＦＰＧＡ間信号方向属性信号１２７（Ｈｉｇｈ、Ｌｏｗ）を入力することでストレート接続論理群、クロス接続論理群の信号方向を切替えることができる。例えば、ＦＰＧＡ間信号方向属性信号１２７が“Ｌｏｗ”のとき、信号の流れが左から右への“ＩＮＰＵＴ”となる。また、ＦＰＧＡ間信号方向属性信号１２７が“Ｈｉｇｈ”のとき、信号の流れが右から左への“ＯＵＴＰＵＴ”となる。これにより、信号方向“ＩＮＰＵＴ”、“ＯＵＴＰＵＴ”の信号方向変換を行なう。図６Ａに示したものは、図１にあるＦＰＧＡ１０１の左系統を示し、同様に右系統も存在する。この場合、信号方向属性信号１２８および接続切替回路属性信号１３０が上記と同様に用いられる。また、図６Ａ（ａ），（ｂ）と同様な構成は、ＦＰＧＡ１０２の左右両系統にも存在する。この場合、信号方向属性信号１２７，１２８および接続切替回路属性信号１２９，１３０が上記と同様に用いられる。信号方向属性信号１２７については、図６Ｂ（ｄ）に示すようにダイナミック切替信号生成回路３４１よりＦＰＧＡ間信号方向属性ピン４３０を介し、変換せずそのまま出力する。接続切替回路属性信号１２９については、図６Ｂ（ｅ）に示すように接続切替制御信号１１４，１１５，１１６（Ｈｉｇｈ，Ｌｏｗ）を接続切替回路属性信号エンコード回路４３１が入力し、接続切替回路属性を決定する。図６Ｂ（ｆ）に示す接続切替信号エンコード回路真理値表により、例えば、接続切替制御信号１１４が“Ｌｏｗ”，接続切替制御信号１１５が“Ｈｉｇｈ”，接続切替制御信号１１６が“Ｈｉｇｈ”のとき、“Ｌｏｗ”とし、信号方向属性“ＩＮＰＵＴ”とする。接続切替制御信号１１４が“Ｈｉｇｈ”，接続切替制御信号１１５が“Ｈｉｇｈ”，接続切替制御信号１１６が“Ｈｉｇｈ”のとき、“Ｈｉｇｈ”とし、信号方向属性“ＯＵＴＰＵＴ”とする。図６Ｂ（ｄ），（ｅ），（ｅ）は図１にあるＦＰＧＡ１０１の左系統を示し、同様に右系統も存在する。
図６Ａ（ｃ）については、ＦＰＧＡ１０１において、信号方向が“ＩＮＰＵＴ”の場合、ＦＰＧＡ１０２では、“ＯＵＴＰＵＴ”となり、ＦＰＧＡ１０１信号方向が“ＯＵＴＰＵＴ”の場合、ＦＰＧＡ１０２では、“ＩＮＰＵＴ”となるため、ＦＰＧＡ１０２においては、図６Ａ（ｃ）の双方向（ＩＮＯＵＴ）切替回路４２０とは逆の信号方向変換となる。これらについては後述する。

図７は、ＦＰＧＡ１０２の左系統中の接続切替回路１３１内の双方向（ＩＮＯＵＴ）切替回路例を示す図である。上記のように図６Ａ（ｃ）については、ＦＰＧＡ１０１において、信号方向が“ＩＮＰＵＴ”の場合、ＦＰＧＡ１０２では、“ＯＵＴＰＵＴ”となり、ＦＰＧＡ１０１信号方向が“ＯＵＴＰＵＴ”の場合、ＦＰＧＡ１０２では、“ＩＮＰＵＴ”となるため、ＦＰＧＡ１０２においては、図６Ａ（ｃ）の双方向（ＩＮＯＵＴ）切替回路４２０とは逆の信号方向変換となる。ストレート接続論理群、クロス接続論理群との間にそれぞれ双方向（ＩＮＯＵＴ）切替回路４２１を実装する。ＦＰＧＡ間信号方向属性信号１２８（Ｈｉｇｈ、Ｌｏｗ）を入力することでＦＰＧＡ１０２内のストレート接続論理群、クロス接続論理群の信号方向を切替えることができる。例えば、ＦＰＧＡ間信号方向属性信号１２７が“Ｌｏｗ”のとき、図６Ａ（ｃ）のように信号の流れが左から右への“ＩＮＰＵＴ”となるため、双方向（ＩＮＯＵＴ）切替回路４２１では、信号の流れを右から左への“ＯＵＴＰＵＴ”とする。また、ＦＰＧＡ間信号方向属性信号１２７が“Ｈｉｇｈ”のとき、図６Ａ（ｃ）のように信号の流れが右から左への“ＯＵＴＰＵＴ”となるため、双方向（ＩＮＯＵＴ）切替回路４２１では、信号の流れを左から右への“ＩＮＰＵＴ”とする。これにより、ＦＰＧＡ１０１とＦＰＧＡ１０２の間の信号方向“ＩＮＰＵＴ”、“ＯＵＴＰＵＴ”の信号方向変換を行なう。これにより接続信号の衝突を防止する。

これにより、従来一意に決まった経路以外の経路を利用可能とすることができる。すなわち、これまで利用不可能だった経路を利用することにより、より多くの分割論理間信号を各ＦＰＧＡ間の接続経路に収めることが可能となり、従来のものに比べ論理モジュール内のＦＰＧＡ等の論理素子の使用経路を増大することができる。

本発明は、プログラム可能な複数の論理素子に検証対象の論理をプログラムし、大規模集積回路の論理検証を行うハードウェアエミュレーション用の論理モジュールに係り、特に複数の論理素子に分割搭載した論理モジュールに関するものであり、産業上の利用可能性がある。

１００・・・論理モジュール
１０１，１０２・・・ＦＰＧＡ
１０３，１０４・・・接続切替回路
１０５，１０６，１０７，１０８・・・外部接続用コネクタ
１１０，１１１，１１２，１１３，１２０，１２１，１２２，１２３・・・配線
１１４，１１５，１１６，１２４，１２５，１２６・・・接続切替制御信号
１２７，１２８・・・ＦＰＧＡ間信号方向属性信号
１２９，１３０・・・接続切替回路属性信号
１３１・・・素子内接続切替回路
２００・・・接続切替回路
２０１，２０２，２０３，２０４・・・ＭＯＳＦＥＴ
２１０，２１１，２２０，２２１・・・信号ピン
２３０，２３１，２３２・・・接続切替制御ピン
２４０・・・信号デコード回路
３３０・・・切替制御ピン
３４０・・・ダイナミック切替制御信号生成回路
３４１・・・ダイナミック切替信号生成回路
４００，４０１，４０２，４０３・・・ＭＯＳＦＥＴ
４１０・・・接続切替信号デコード回路
４２０，４２１・・・双方向（ＩＮＯＵＴ）切替回路
４３０・・・ＦＰＧＡ間信号方向属性ピン
４３１・・・接続切替回路属性信号エンコード回路

Claims (2)

1. プログラム可能な第１論理素子および第２論理素子と、前記第１論理素子および第２論理素子にそれぞれ接続された外部接続用の第１コネクタおよび第２コネクタと、前記第１論理素子と第２論理素子間を接続する２本の配線をストレート接続とクロス接続に切替可能な接続切替回路と、前記第１論理素子および第２論理素子の共通の論理動作周波数に係るクロックに基づいて前記接続切替回路をストレート接続とクロス接続に交互に切り替えるための切替制御信号を生成する切替制御信号生成回路とを備え、
   前記第１論理素子と第２論理素子間を接続する２本の配線が前記第１論理素子および第２論理素子内に配置された素子内接続切替回路に接続され、前記素子内接続切替回路が接続切替回路属性信号により、前記第１論理素子および第２論理素子内のストレート接続論理群とクロス接続論理群と、前記第１論理素子と第２論理素子間を接続する２本の配線との接続を切り替えることを特徴とする論理モジュール。
2. 前記素子内接続切替回路と前記ストレート接続論理群およびクロス接続論理群との間に信号方向変換を行う双方向切替回路が接続され、前記双方向切替回路が信号方向属性信号により前記第１論理素子と第２論理素子間の信号方向を切り替えることを特徴とする請求項１に記載の論理モジュール。
   

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