KR101904142B1 - 테스트 모드 신호 생성 회로 - Google Patents
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Abstract
본 기술에 따른 테스트 모드 신호 생성 회로는 제 1 내지 제 2 어드레스 신호에 응답하여 제 1 내지 제 2 제어신호 및 테스트 어드레스 신호를 출력하는 프리 디코더; 및 상기 제 1 제어신호에 응답하여 상기 테스트 어드레스 신호를 디코딩하여 각각이 복수의 테스트 모드 신호를 포함하는 제 1 내지 제 2 테스트 모드 그룹 신호를 생성하는 신호 생성부를 포함한다.
Description
본 발명은 테스트 모드 신호 생성 회로에 관한 것으로, 어드레스 신호로부터 테스트 모드 신호를 생성하는 테스트 모드 신호 생성 회로에 관한 것이다.
반도체 메모리 장치는 공정 중 발생한 불량들을 검증하기 위한 다양한 테스트 모드를 구비하고 있다. 최근, 반도체 메모리 장치의 공정이 더 미세화됨에 따라 발생되는 불량들도 증가하고 있고, 이와 같이 증가하는 불량들을 검증하기 위해 필요한 테스트 모드들의 수도 증가하고 있다.
종래기술에 따른 테스트 모드 신호 생성 방법은 복수의 어드레스 신호들(A<0:N>)를 디코딩하여 복수의 테스트 모드 신호(TM<0:M>)를 생성한다. 예를 들어, 테스트 모드 신호를 생성하기 위해 7개의 어드레스가 입력된다면 128개의 서로 다른 테스트 모드로 진입할 수 있는 테스트 모드 신호를 생성할 수 있다. 따라서, 글로벌 라인을 통해 테스트 모드 신호를 직접 전송하는 경우, 글로벌 라인 수도 128개가 될 수밖에 없다. 반도체 장치의 노멀 동작을 위해 많은 회로가 구비되는 상기 주변부에 위와 같은 무수히 많은 글로벌 라인이 배치되면, 배선을 복잡하게 하고, 레이아웃 마진을 감소시킨다. 또한, 종래기술에 따른 테스트 모드 신호 생성 방법은 한정된 어드레스 신호에 따라 제한된 숫자의 테스트 모드 신호를 생성할 수밖에 없다.
본 발명은 테스트 모드 신호 생성 회로를 변경함으로써, 글로벌 라인의 숫자를 감소시키고, 어드레스 신호의 수에 제한 없는 테스트 모드 신호를 생성할 수 있는 테스트 모드 신호 생성 회로를 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 테스트 모드 신호 생성 회로는 제 1 내지 제 2 어드레스 신호에 응답하여 제 1 내지 제 2 제어신호 및 테스트 어드레스 신호를 출력하는 프리 디코더; 및 상기 제 1 제어신호에 응답하여 상기 테스트 어드레스 신호를 디코딩하여 각각이 복수의 테스트 모드 신호를 포함하는 제 1 내지 제 2 테스트 모드 그룹 신호를 생성하는 신호 생성부를 포함한다.
본 발명의 다른 실시예에 따른 테스트 모드 신호 생성 회로는 복수의 어드레스 신호에 응답하여 복수의 제어신호 및 복수의 테스트 어드레스 신호를 출력하는 프리 디코더; 및 상기 복수의 제어신호에 응답하여 상기 복수의 테스트 어드레스 신호를 디코딩하여 개수가 지수적으로 증가하는 테스트 모드 신호를 포함하는 복수의 테스트 모드 그룹 신호를 생성하는 신호 생성부를 포함하며, 상기 복수의 테스트 모드 그룹 신호는 제 1 테스트 모드 그룹 신호 내지 제 m 테스트 모드 그룹 신호(m은 2이상의 자연수)를 포함하고, 복수의 테스트 어드레스 신호의 개수를 n(n은 자연수)이라 할 때, 제 1 테스트 모드 그룹 신호에 포함되는 테스트 모드 신호의 수는 2의 (1*n)승 개이고, 제 m 테스트 모드 그룹 신호에 포함되는 테스트 모드 신호의 수는 2의 (m*n)승 개인 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 테스트 모드 신호 생성 회로는 복수의 제어신호에 응답하여 복수의 어드레스 신호를 디코딩하여 개수가 지수적으로 개수가 증가하는 테스트 모드 신호를 포함하는 복수의 테스트 모드 그룹 신호를 생성하는 신호 생성부를 포함하며, 상기 복수의 테스트 모드 그룹 신호는 제 1 테스트 모드 그룹 신호 내지 제 m 테스트 모드 그룹 신호(m은 2이상의 자연수)를 포함하고, 복수의 어드레스 신호의 개수를 n(n은 자연수)이라 할 때, 제 1 테스트 모드 그룹 신호에 포함되는 테스트 모드 신호의 수는 2의 (1*n)승 개이고, 제 m 테스트 모드 그룹 신호에 포함되는 테스트 모드 신호의 수는 2의 (m*n)승 개인 것을 특징으로 한다.
본 발명에 의하면, 글로벌 라인의 수를 감소시켜, 배선을 간소화하고 본 발명이 배치되는 반도체 장치의 레이아웃 마진 확보를 용이하게 한다.
또한, 어드레스 신호의 수에 제한 없이 테스트 모드 신호를 생성할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 테스트 모드 신호 생성 회로의 블록도,
도 2는 본 발명의 다른 실시예에 따른 테스트 모드 신호 생성 회로의 블록도이다.
도 2는 본 발명의 다른 실시예에 따른 테스트 모드 신호 생성 회로의 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 테스트 모드 신호 생성 회로의 블록도이다.
본 발명의 실시예에 따른 테스트 모드 신호 생성 회로는 프리 디코더부(100) 및 신호 생성부(200)를 포함한다. 신호 생성부(200)는 어드레스 디코더부(210) 및 인에이블 신호 생성부(220)를 포함한다. 어드레스 디코더부(210)는 제 1 내지 제 4 어드레스 디코더 유닛(211, 212, 213, 214)을 포함한다. 인에이블 신호 생성부(220)는 제 1 내지 제 3 인에이블 생성 유닛(221, 222, 223)을 포함한다.
도 1을 참조하여, 본 발명의 실시예에 따른 테스트 모드 신호 생성 회로의 동작을 설명하면 다음과 같다.
프리 디코더부(100)는 복수의 어드레스 신호(A<0:6>)를 입력받아 복수의 제어신호(EN0:3) 및 복수의 테스트 어드레스 신호(TA<0:4>)를 출력한다.
프리 디코더부(100)는 복수의 어드레스 신호(A<0:6>) 중에 일부 어드레스 신호를 디코딩하여 복수의 제어신호(EN0:3)를 생성하고, 나머지 어드레스 신호는 복수의 테스트 어드레스 신호(TA<0:4>)로 출력한다. 예를 들어, 프리 디코더부(100)는 제 1 내지 2 어드레스 신호(A<0:1>)를 이용하여 제 1 내지 4 제어신호(EN0:3)를 생성하고, 나머지 제 3 내지 7 어드레스 신호(A<2:6>)는 제 1 내지 5 테스트 어드레스 신호(TA<0:4>)로 출력한다.
신호 생성부(200)는 복수의 테스트 어드레스 신호(TA<0:3>) 및 복수의 제어신호(EN0:3)에 응답하여 복수의 테스트 모드 그룹 신호(TM0:3)를 생성한다. 복수의 테스트 모드 그룹 신호(TM0:3) 각각은 복수의 테스트 모드 신호를 포함한다.
어드레스 디코더부(210)는 제 1 제어신호(EN0) 및 제 1 내지 제 3 인에이블 그룹 신호(S0:2)에 응답하여 복수의 테스트 모드 그룹 신호(TM0:3)를 출력한다. 인에이블 신호 생성부(220)는 제 1 내지 제 3 테스트 모드 그룹 신호(TM0:3) 및 제 2 내지 제 4 제어신호(EN1:3)에 응답하여 제 1 내지 제 3 인에이블 그룹 신호(S0:2)를 생성한다.
제 1 어드레스 디코더 유닛(211)은 제 1 제어신호(EN0)가 인에이블되면 제 1 내지 제 5 테스트 어드레스 신호(TA<0:4>)를 디코딩하여 제 1 테스트 모드 그룹 신호(TM0)를 출력한다. 본 발명의 실시예에서 제 1 어드레스 디코더 유닛(211)은 제 1 내지 제 5 테스트 어드레스(TA<0:4>)를 입력받아 최대 2^5개의 테스트 모드 신호를 포함하는 제 1 테스트 모드 그룹 신호(TM0)를 출력한다. 즉, 제 1 테스트 모드 그룹 신호(TM0:3)는 복수의 테스트 모드 신호를 포함하며, 복수의 테스트 모드 신호는 최대 2^5개의 테스트 모드 신호를 포함할 수 있다.
제 1 인에이블 신호 생성 유닛(221)은 제 1 테스트 모드 그룹 신호(TM0) 및 제 2 제어신호(EN1)에 응답하여 제 1 인에이블 그룹 신호(S0)를 생성한다. 제 1 인에이블 신호 생성 유닛(221)은 복수의 논리회로로 구성될 수 있다. 복수의 논리회로는 논리곱 연산을 수행하는 복수의 앤드(AND)게이트일 수 있다. 제 1 인에이블 신호 생성 유닛(221)에 포함되는 복수의 논리회로의 개수는 제 1 테스트 모드 그룹 신호(TM0)에 포함된 복수의 테스트 모드 신호의 수와 동일할 수 있다. 즉, 제 1 인에인블 신호 생성 유닛(221)에 포함되는 복수의 논리회로의 개수는 2^5개일 수 있다. 각각의 논리회로는 제 2 제어회로(EN1) 및 복수의 테스트 모드 신호 각각을 입력받아 논리연산하여 2^5개의 인에이블 신호를 포함하는 제 1 인에이블 그룹 신호(S0)를 생성한다.
제 2 어드레스 디코더 유닛(212)은 제 1 인에이블 그룹 신호(S0)에 응답하여 인에이블되면 제 1 내지 제 5 테스트 어드레스 신호(TA<0:4>)를 디코딩하여 제 1 테스트 모드 그룹 신호(TM0)를 출력한다.
제 2 어드레스 디코더 유닛(212)은 복수의 어드레스 디코더를 포함한다. 복수의 어드레스 디코더 각각은 제 1 내지 제 5 테스트 어드레스 신호(TA<0:4>)가 입력된다. 또한, 복수의 어드레스 디코더 각각은 복수의 인에이블 신호를 포함하는 제 1 인에이블 그룹 신호(S0)중 하나의 신호가 입력된다. 즉, 제 2 어드레스 디코더 유닛(212)에 포함되는 복수의 어드레스 디코더의 수는 제 1 인에이블 그룹 신호(S0)의 포함된 인에이블 신호의 수인 2^5개가 될 수 있다. 2^5개의 어드레스 디코더 각각은 제 1 인에이블 그룹 신호(S0)에 응답하여 제 1 내지 5 테스트 어드레스 신호(TA<0:4>)를 디코딩하게 되고 각각의 디코더에서 최대 2^5개의 테스트 모드 신호를 출력하게 된다. 각각의 디코더에서 최대 2^5개의 테스트 모드 신호를 출력하게 되면 결과적으로 제 2 어드레스 디코더 유닛(212)은 최대 2^10개의 테스트 모드 신호를 포함하는 제 2 테스트 모드 그룹 신호(TM1)를 출력한다.
제 2 인에이블 신호 생성 유닛(222)은 제 2 테스트 모드 그룹 신호(TM1) 및 제 3 제어신호(EN2)에 응답하여 제 2 인에이블 그룹 신호(S1)를 생성한다. 제 2 인에이블 신호 생성 유닛(222)은 복수의 논리회로로 구성될 수 있다. 복수의 논리회로는 논리곱 연산을 수행하는 복수의 앤드(AND)게이트일 수 있다. 제 2 인에이블 신호 생성 유닛(222)에 포함되는 복수의 논리회로의 개수는 제 2 테스트 모드 그룹 신호(TM1)에 포함된 복수의 테스트 모드 신호의 수와 동일할 수 있다. 즉, 제 2 인에인블 신호 생성 유닛(222)에 포함되는 복수의 논리회로의 개수는 최대 2^10개일 수 있다. 각각의 논리회로는 제 3 제어회로(EN2) 및 복수의 테스트 모드 신호 각각을 입력받아 논리연산하여 2^10개의 인에이블 신호를 포함하는 제 2 인에이블 그룹 신호(S1)를 생성한다.
제 3 어드레스 디코더 유닛(213)은 복수의 어드레스 디코더를 포함한다. 복수의 어드레스 디코더 각각은 제 1 내지 제 5 테스트 어드레스 신호(TA<0:4>)가 입력된다. 또한, 복수의 어드레스 디코더 각각은 복수의 인에이블 신호를 포함하는 제 2 인에이블 그룹 신호(S1)중 하나의 신호가 입력된다. 즉, 제 3 어드레스 디코더 유닛(213)에 포함되는 복수의 어드레스 디코더의 수는 제 2 인에이블 그룹 신호(S1)의 포함된 인에이블 신호의 수인 2^10개가 될 수 있다. 2^10개의 어드레스 디코더 각각은 제 2 인에이블 그룹 신호(S1)에 응답하여 제 1 내지 5 테스트 어드레스 신호(TA<0:4>)를 디코딩하게 되고 각각의 디코더에서 최대 2^5개의 테스트 모드 신호를 출력하게 된다. 각각의 디코더에서 최대 2^5개의 테스트 모드 신호를 출력하게 되면 결과적으로 제 2 어드레스 디코더 유닛(212)은 최대 2^15개의 테스트 모드 신호를 포함하는 제 3 테스트 모드 그룹 신호(TM2)를 출력한다.
제 3 인에이블 신호 생성 유닛(223)은 제 3 테스트 모드 그룹 신호(TM2) 및 제 4 제어신호(EN3)에 응답하여 제 3 인에이블 그룹 신호(S2)를 생성한다. 제 3 인에이블 신호 생성 유닛(223)은 복수의 논리회로로 구성될 수 있다. 복수의 논리회로는 논리곱 연산을 수행하는 복수의 앤드(AND)게이트일 수 있다. 제 3 인에이블 신호 생성 유닛(223)에 포함되는 복수의 논리회로의 개수는 제 3 테스트 모드 그룹 신호(TM2)에 포함된 복수의 테스트 모드 신호의 수와 동일할 수 있다. 즉, 제 3 인에인블 신호 생성 유닛(223)에 포함되는 복수의 논리회로의 개수는 최대 2^15개일 수 있다. 각각의 논리회로는 제 3 제어회로(EN2) 및 복수의 테스트 모드 신호 중 하나를 입력받아 논리연산하여 2^15개의 인에이블 신호를 포함하는 제 3 인에이블 그룹 신호(S2)를 생성한다.
제 4 어드레스 디코더 유닛(214)은 복수의 어드레스 디코더를 포함한다. 복수의 어드레스 디코더 각각은 제 1 내지 제 5 테스트 어드레스 신호(TA<0:4>)가 입력된다. 또한, 복수의 어드레스 디코더 각각은 복수의 인에이블 신호를 포함하는 제 3 인에이블 그룹 신호(S2)중 하나의 신호가 입력된다. 즉, 제 4 어드레스 디코더 유닛(214)에 포함되는 복수의 어드레스 디코더의 수는 제 3 인에이블 그룹 신호(S2)의 포함된 인에이블 신호의 수인 2^15개가 될 수 있다. 2^15개의 어드레스 디코더 각각은 제 3 인에이블 그룹 신호(S2)에 응답하여 제 1 내지 5 테스트 어드레스 신호(TA<0:4>)를 디코딩하게 되고 각각의 디코더에서 최대 2^5개의 테스트 모드 신호를 출력하게 된다. 각각의 디코더에서 최대 2^5개의 테스트 모드 신호를 출력하게 되면 결과적으로 제 2 어드레스 디코더 유닛(212)은 최대 2^20개의 테스트 모드 신호를 포함하는 제 3 테스트 모드 그룹 신호(TM2)를 출력한다.
즉, 본 발명의 실시예에 따른 신호 생성부(200)는 어드레스 디코더부(210)에 포함된 복수의 어드레스 디코더 유닛(211, 212, 213, 214)와 인에이블 신호 생성부(220)에 포함된 복수의 인에이블 신호 생성 유닛(221, 222, 223)은 서로 교차하면서 복수의 인에이블 그룹 신호(S0:2) 및 복수의 테스트 모드 그룹 신호(TM0:3)를 생성한다.
본 발명의 실시예에 따른 테스트 모드 신호 생성 회로는 복수의 제어신호(EN0:3)에 응답하여 복수의 테스트 어드레스 신호(TA<0:4>)를 디코딩하고 2진 지수(Binary Exponential)적으로 제 1 내지 제 4 테스트 모드 그룹 신호(TM0:3)가 포함하는 복수의 테스트 모드 신호를 생성한다.
본 발명의 실시예에 따른 테스트 모드 신호 생성 회로는 회로는 복수의 제어신호(EN0:3)에 응답하여 복수의 테스트 어드레스 신호(TA<0:4>)를 디코딩하고 다단(Multi-Stage)으로 제 1 내지 제 4 테스트 모드 그룹 신호(TM0:3)를 출력한다.
도 2는 본 발명의 다른 실시예에 따른 테스트 모드 신호 생성 회로의 블록도이다.
도 2를 참조하여 본 발명의 다른 실시예에 따른 테스트 모드 신호 생성 회로를 설명하면 다음과 같다.
본 발명의 다른 실시예에 따른 테스트 모드 신호 생성 회로는 신호 생성부(300)를 포함한다. 신호 생성부(300)는 어드레스 디코더부(310) 및 인에이블 신호 생성부(320)를 포함한다. 어드레스 디코더부(310)는 제 1 내지 제 4 어드레스 디코더 유닛(311, 312, 313, 314)을 포함한다. 인에이블 신호 생성부(320)는 제 1 내지 제 3 인에이블 생성 유닛(321, 322, 323)을 포함한다.
도 1 및 도 2를 참조하여, 본 발명의 다른 실시예에 따른 테스트 모드 신호 생성 회로의 동작을 설명하면 다음과 같다.
도 1과 비교하면, 도 1의 테스트 모드 신호 생성 회로는 복수의 어드레스 신호(A<0:6>)를 어드레스 디코더부(320)에 입력시키기 전에 미리 디코딩하여 복수의 제어신호(EN0:3) 및 테스트 어드레스(TA<0:4>)를 생성하여 복수의 테스트 모드 그룹 신호(TM0:3)를 출력한다. 그러나, 도 2의 테스트 모드 신호 생성 회로는 복수의 어드레스 신호(A<2:6>)를 직접 신호 생성부(300)에 입력시키고 복수의 제어신호(EN0:3)에 응답하여 복수의 테스트 모드 그룹 신호(TM0:3)를 생성한다. 도 2의 본 발명의 다른 실시예에 따른 테스트 모드 신호 생성 회로에 이용되는 복수의 제어신호(EN0:3)는 어드레스 신호들(A<0:1>)을 디코딩하여 생성한 신호일 수 있다.
도 2에서, 신호 생성부(300)는 복수의 어드레스 신호(A<2:6>) 및 복수의 제어신호(EN0:3)에 응답하여 복수의 테스트 모드 그룹 신호(TM0:3)를 생성한다. 복수의 테스트 모드 그룹 신호(TM0:3) 각각은 복수의 테스트 모드 신호를 포함한다.
어드레스 디코더부(310)는 제 1 제어신호(EN0) 및 제 1 내지 제 3 인에이블 그룹 신호(S0:2)에 응답하여 복수의 테스트 모드 그룹 신호(TM0:3)를 출력한다. 인에이블 신호 생성부(320)는 제 1 내지 제 3 테스트 모드 그룹 신호(TM0:3) 및 제 2 내지 제 4 제어신호(EN1:3)에 응답하여 제 1 내지 제 3 인에이블 그룹 신호(S0:2)를 생성한다.
제 1 어드레스 디코더 유닛(311)은 제 1 제어신호(EN0)가 인에이블되면 제 1 내지 제 5 어드레스 신호(A<2:6>)를 디코딩하여 제 1 테스트 모드 그룹 신호(TM0)를 출력한다. 제 1 어드레스 디코더 유닛(311)은 제 1 내지 제 5 테스트 어드레스(A<2:6>)를 입력받아 최대 2^5개의 테스트 모드 신호를 포함하는 제 1 테스트 모드 그룹 신호(TM0)를 출력한다. 즉, 제 1 테스트 모드 그룹 신호(TM0:3)는 복수의 테스트 모드 신호를 포함하며, 복수의 테스트 모드 신호는 최대 2^5개의 테스트 모드 신호를 포함할 수 있다.
제 1 인에이블 신호 생성 유닛(321)은 제 1 테스트 모드 그룹 신호(TM0) 및 제 2 제어신호(EN1)에 응답하여 제 1 인에이블 그룹 신호(S0)를 생성한다. 제 1 인에이블 신호 생성 유닛(321)은 복수의 논리회로로 구성될 수 있다. 복수의 논리회로는 논리곱 연산을 수행하는 복수의 앤드(AND)게이트일 수 있다. 제 1 인에이블 신호 생성 유닛(321)에 포함되는 복수의 논리회로의 개수는 제 1 테스트 모드 그룹 신호(TM0)에 포함된 복수의 테스트 모드 신호의 수와 동일할 수 있다. 즉, 제 1 인에인블 신호 생성 유닛(321)에 포함되는 복수의 논리회로의 개수는 2^5개일 수 있다. 각각의 논리회로는 제 2 제어회로(EN1) 및 복수의 테스트 모드 신호 각각을 입력받아 논리연산하여 2^5개의 인에이블 신호를 포함하는 제 1 인에이블 그룹 신호(S0)를 생성한다.
제 2 어드레스 디코더 유닛(312)은 제 1 인에이블 그룹 신호(S0)에 응답하여 인에이블되면 제 1 내지 제 5 어드레스 신호(TA<2:6>)를 디코딩하여 제 1 테스트 모드 그룹 신호(TM0)를 출력한다.
제 2 어드레스 디코더 유닛(312)은 복수의 어드레스 디코더를 포함한다. 복수의 어드레스 디코더 각각은 제 1 내지 제 5 어드레스 신호(A<2:6>)가 입력된다. 또한, 복수의 어드레스 디코더 각각은 복수의 인에이블 신호를 포함하는 제 1 인에이블 그룹 신호(S0)중 하나의 신호가 입력된다. 즉, 제 2 어드레스 디코더 유닛(312)에 포함되는 복수의 어드레스 디코더의 수는 제 1 인에이블 그룹 신호(S0)의 포함된 인에이블 신호의 수인 2^5개가 될 수 있다. 2^5개의 어드레스 디코더 각각은 제 1 인에이블 그룹 신호(S0)에 응답하여 제 1 내지 5 어드레스 신호(A<2:6>)를 디코딩하게 되고 각각의 디코더에서 최대 2^5개의 테스트 모드 신호를 출력하게 된다. 각각의 디코더에서 최대 2^5개의 테스트 모드 신호를 출력하게 되면 제 2 어드레스 디코더 유닛(312)은 최대 2^10개의 테스트 모드 신호를 포함하는 제 2 테스트 모드 그룹 신호(TM1)를 출력한다.
제 2 인에이블 신호 생성 유닛(322)은 제 2 테스트 모드 그룹 신호(TM1) 및 제 3 제어신호(EN2)에 응답하여 제 2 인에이블 그룹 신호(S1)를 생성한다. 제 2 인에이블 신호 생성 유닛(222)은 복수의 논리회로로 구성될 수 있다. 복수의 논리회로는 논리곱 연산을 수행하는 복수의 앤드(AND)게이트일 수 있다. 제 2 인에이블 신호 생성 유닛(322)에 포함되는 복수의 논리회로의 개수는 제 2 테스트 모드 그룹 신호(TM1)에 포함된 복수의 테스트 모드 신호의 수와 동일할 수 있다. 즉, 제 2 인에인블 신호 생성 유닛(322)에 포함되는 복수의 논리회로의 개수는 최대 2^10개일 수 있다. 각각의 논리회로는 제 3 제어회로(EN2) 및 복수의 테스트 모드 신호 각각을 입력받아 논리연산하여 2^10개의 인에이블 신호를 포함하는 제 2 인에이블 그룹 신호(S1)를 생성한다.
제 3 어드레스 디코더 유닛(313)은 복수의 어드레스 디코더를 포함한다. 복수의 어드레스 디코더 각각은 제 1 내지 제 5 어드레스 신호(TA<2:6>)가 입력된다. 또한, 복수의 어드레스 디코더 각각은 복수의 인에이블 신호를 포함하는 제 2 인에이블 그룹 신호(S1)중 하나의 신호가 입력된다. 즉, 제 3 어드레스 디코더 유닛(313)에 포함되는 복수의 어드레스 디코더의 수는 제 2 인에이블 그룹 신호(S1)의 포함된 인에이블 신호의 수인 2^10개가 될 수 있다. 2^10개의 어드레스 디코더 각각은 제 2 인에이블 그룹 신호(S1)에 응답하여 제 1 내지 5 어드레스 신호(A<2:6>)를 디코딩하게 되고 각각의 디코더에서 최대 2^5개의 테스트 모드 신호를 출력하게 된다. 각각의 디코더에서 최대 2^5개의 테스트 모드 신호를 출력하게 되면 제 3 어드레스 디코더 유닛(313)은 최대 2^15개의 테스트 모드 신호를 포함하는 제 3 테스트 모드 그룹 신호(TM2)를 출력한다.
제 3 인에이블 신호 생성 유닛(323)은 제 3 테스트 모드 그룹 신호(TM2) 및 제 4 제어신호(EN3)에 응답하여 제 3 인에이블 그룹 신호(S2)를 생성한다. 제 3 인에이블 신호 생성 유닛(223)은 복수의 논리회로로 구성될 수 있다. 복수의 논리회로는 논리곱 연산을 수행하는 복수의 앤드(AND)게이트일 수 있다. 제 3 인에이블 신호 생성 유닛(323)에 포함되는 복수의 논리회로의 개수는 제 3 테스트 모드 그룹 신호(TM2)에 포함된 복수의 테스트 모드 신호의 수와 동일할 수 있다. 즉, 제 3 인에인블 신호 생성 유닛(323)에 포함되는 복수의 논리회로의 개수는 최대 2^15개일 수 있다. 각각의 논리회로는 제 3 제어회로(EN2) 및 복수의 테스트 모드 신호 중 하나를 입력받아 논리연산하여 2^15개의 인에이블 신호를 포함하는 제 3 인에이블 그룹 신호(S2)를 생성한다.
제 4 어드레스 디코더 유닛(314)은 복수의 어드레스 디코더를 포함한다. 복수의 어드레스 디코더 각각은 제 1 내지 제 5 어드레스 신호(A<2:6>)가 입력된다. 또한, 복수의 어드레스 디코더 각각은 복수의 인에이블 신호를 포함하는 제 3 인에이블 그룹 신호(S2)중 하나의 신호가 입력된다. 즉, 제 4 어드레스 디코더 유닛(314)에 포함되는 복수의 어드레스 디코더의 수는 제 3 인에이블 그룹 신호(S2)의 포함된 인에이블 신호의 수인 2^15개가 될 수 있다. 2^15개의 어드레스 디코더 각각은 제 3 인에이블 그룹 신호(S2)에 응답하여 제 1 내지 5 어드레스 신호(A<2:6>)를 디코딩하게 되고 각각의 디코더에서 최대 2^5개의 테스트 모드 신호를 출력하게 된다. 각각의 디코더에서 최대 2^5개의 테스트 모드 신호를 출력하게 되면 제 4 어드레스 디코더 유닛(314)은 최대 2^20개의 테스트 모드 신호를 포함하는 제 3 테스트 모드 그룹 신호(TM2)를 출력한다.
즉, 본 발명의 실시예에 따른 신호 생성부(300)는 어드레스 디코더부(310)에 포함된 복수의 어드레스 디코더 유닛(311, 312, 313, 314)와 인에이블 신호 생성부(220)에 포함된 복수의 인에이블 신호 생성 유닛(321, 322, 323)은 서로 교차하면서 복수의 인에이블 그룹 신호(S0:2) 및 복수의 테스트 모드 그룹 신호(TM0:3)를 생성한다.
본 발명의 실시예에 따른 테스트 모드 신호 생성 회로는 복수의 제어신호(EN0:3)에 응답하여 복수의 어드레스 신호(A<2:6>)를 디코딩하고 2진 지수(Binary Exponential)적으로 제 1 내지 제 4 테스트 모드 그룹 신호(TM0:3)가 포함하는 복수의 테스트 모드 신호를 생성한다.
본 발명의 실시예에 따른 테스트 모드 신호 생성 회로는 회로는 복수의 제어신호(EN0:3)에 응답하여 복수의 어드레스 신호(A<2:6>)를 디코딩하고 다단(Multi-Stage)으로 제 1 내지 제 4 테스트 모드 그룹 신호(TM0:3)를 출력한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 프리 디코더부 200: 신호 생성부
210: 어드레스 디코더부 211: 제 1 어드레스 디코더 유닛
212: 제 2 어드레스 디코더 유닛 213: 제 3 어드레스 디코더 유닛
214: 제 4 어드레스 디코더 유닛 220: 인에이블 신호 생성부
221: 제 1 인에이블 신호 생성 유닛
222: 제 2 인에이블 신호 생성 유닛
223: 제 3 인에이블 신호 생성 유닛
224: 제 4 인에이블 신호 생성 유닛
300: 신호 생성부
310: 어드레스 디코더부 311: 제 1 어드레스 디코더 유닛
312: 제 2 어드레스 디코더 유닛 313: 제 3 어드레스 디코더 유닛
314: 제 4 어드레스 디코더 유닛 320: 인에이블 신호 생성부
321: 제 1 인에이블 신호 생성 유닛
322: 제 2 인에이블 신호 생성 유닛
323: 제 3 인에이블 신호 생성 유닛
324: 제 4 인에이블 신호 생성 유닛
210: 어드레스 디코더부 211: 제 1 어드레스 디코더 유닛
212: 제 2 어드레스 디코더 유닛 213: 제 3 어드레스 디코더 유닛
214: 제 4 어드레스 디코더 유닛 220: 인에이블 신호 생성부
221: 제 1 인에이블 신호 생성 유닛
222: 제 2 인에이블 신호 생성 유닛
223: 제 3 인에이블 신호 생성 유닛
224: 제 4 인에이블 신호 생성 유닛
300: 신호 생성부
310: 어드레스 디코더부 311: 제 1 어드레스 디코더 유닛
312: 제 2 어드레스 디코더 유닛 313: 제 3 어드레스 디코더 유닛
314: 제 4 어드레스 디코더 유닛 320: 인에이블 신호 생성부
321: 제 1 인에이블 신호 생성 유닛
322: 제 2 인에이블 신호 생성 유닛
323: 제 3 인에이블 신호 생성 유닛
324: 제 4 인에이블 신호 생성 유닛
Claims (21)
- 삭제
- 제 1 내지 제 2 어드레스 신호에 응답하여 제 1 내지 제 2 제어신호 및 테스트 어드레스 신호를 출력하는 프리 디코더; 및
상기 제 1 제어신호에 응답하여 상기 테스트 어드레스 신호를 디코딩하여 각각이 복수의 테스트 모드 신호를 포함하는 제 1 내지 제 2 테스트 모드 그룹 신호를 생성하는 신호 생성부를 포함하며,
상기 신호 생성부는,
상기 제 1 제어신호에 응답하여 상기 테스트 어드레스 신호를 디코딩하여 상기 제 1 테스트 모드 그룹 신호를 생성하고 상기 복수의 테스트 모드 신호 각각과 상기 제 2 제어신호를 논리 연산하여 복수의 인에이블 신호를 생성하고 상기 복수의 인에이블 신호에 응답하여 상기 제 2 테스트 모드 그룹 신호를 생성하는 테스트 모드 신호 생성 회로.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 2항에 있어서,
상기 신호 생성부는,
상기 제 2 제어신호 및 상기 제 1 테스트 모드 그룹 신호를 논리 연산하여 상기 복수의 인에이블 신호를 포함하는 인에이블 그룹 신호를 생성하는 인에이블 신호 생성부; 및
상기 제 1 내지 제 2 제어신호 및 상기 인에이블 그룹 신호에 응답하여 테스트 어드레스 신호를 디코딩하여 상기 제 1 내지 제 2 테스트 모드 그룹 신호를 생성하는 어드레스 디코더부를 포함하는 테스트 모드 신호 생성 회로.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 3항에 있어서,
상기 어드레스 디코더부는,
상기 제 1 제어신호에 응답하여 상기 테스트 어드레스 신호를 디코딩하여 복수의 테스트 모드 신호를 포함하는 상기 제 1 테스트 모드 그룹 신호를 출력하는 제 1 어드레스 디코더 유닛;
상기 인에이블 그룹 신호에 응답하여 상기 테스트 어드레스 신호를 디코딩하여 복수의 테스트 모드 신호를 포함하는 제 2 테스트 모드 그룹 신호를 출력하는 제 2 어드레스 디코더 유닛을 포함하는 테스트 모드 신호 생성 회로.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 3항에 있어서,
상기 인에이블 신호 생성부는,
상기 제 1 테스트 모드 그룹 신호에 포함된 복수의 테스트 모드 신호 각각과 상기 제 2 제어신호를 논리연산하여 복수의 인에이블 신호를 포함하는 상기 인에이블 그룹 신호를 생성하는 인에이블 신호 생성 유닛을 포함하는 테스트 모드 신호 생성 회로.
- 복수의 어드레스 신호에 응답하여 복수의 제어신호 및 복수의 테스트 어드레스 신호를 출력하는 프리 디코더; 및
상기 복수의 제어신호에 응답하여 상기 복수의 테스트 어드레스 신호를 디코딩하여 개수가 지수적으로 증가하는 테스트 모드 신호를 포함하는 복수의 테스트 모드 그룹 신호를 생성하는 신호 생성부를 포함하며, 상기 복수의 테스트 모드 그룹 신호는 제 1 테스트 모드 그룹 신호 내지 제 m 테스트 모드 그룹 신호(m은 2이상의 자연수)를 포함하고, 복수의 테스트 어드레스 신호의 개수를 n(n은 자연수)이라 할 때, 제 1 테스트 모드 그룹 신호에 포함되는 테스트 모드 신호의 수는 2의 (1*n)승 개이고, 제 m 테스트 모드 그룹 신호에 포함되는 테스트 모드 신호의 수는 2의 (m*n)승 개인 테스트 모드 신호 생성 회로.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 6항에 있어서,
상기 신호 생성부는,
상기 복수의 제어신호 및 상기 복수의 테스트 모드 그룹 신호를 논리 연산하여 각각 복수의 인에이블 신호를 포함하는 제 1 내지 3 인에이블 그룹 신호를 생성하는 인에이블 신호 생성부; 및
상기 복수의 제어신호 및 상기 제 1 내지 3 인에이블 그룹 신호에 응답하여 상기 복수의 테스트 어드레스 신호를 디코딩하여 상기 복수의 테스트 모드 그룹 신호를 생성하는 어드레스 디코더부를 포함하는 테스트 모드 신호 생성 회로.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 7항에 있어서,
상기 어드레스 디코더부는,
상기 복수의 제어신호 중 어느 한 신호에 응답하여 상기 복수의 테스트 어드레스 신호를 디코딩하여 복수의 테스트 모드 신호를 포함하는 제 1 테스트 모드 그룹 신호를 출력하는 제 1 어드레스 디코더 유닛;
상기 제 1 인에이블 그룹 신호에 응답하여 상기 복수의 테스트 어드레스 신호를 디코딩하여 복수의 테스트 모드 신호를 포함하는 제 2 테스트 모드 그룹 신호를 출력하는 제 2 어드레스 디코더 유닛;
상기 제 2 인에이블 그룹 신호에 응답하여 상기 복수의 테스트 어드레스 신호를 디코딩하여 복수의 테스트 모드 신호를 포함하는 제 3 테스트 모드 그룹 신호를 출력하는 제 3 어드레스 디코더 유닛; 및
상기 제 3 인에이블 그룹 신호에 응답하여 상기 복수의 테스트 어드레스 신호를 디코딩하여 복수의 테스트 모드 신호를 포함하는 제 4 테스트 모드 그룹 신호를 출력하는 제 4 어드레스 디코더 유닛을 포함하는 테스트 모드 신호 생성 회로.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 8항에 있어서,
상기 인에이블 신호 생성부는,
상기 제 1 테스트 모드 그룹 신호에 포함된 복수의 테스트 모드 신호 각각과 상기 복수의 제어신호 중 어느 한 신호를 논리연산하여 복수의 인에이블 신호를 생성하며, 상기 복수의 인에이블 신호를 포함한 상기 제 1 인에이블 그룹 신호를 생성하는 제 1 인에이블 신호 생성 유닛;
상기 제 2 테스트 모드 그룹 신호에 포함된 복수의 테스트 모드 신호 각각과 상기 복수의 제어신호 중 어느 한 신호를 논리연산하여 복수의 인에이블 신호를 생성하며, 상기 복수의 인에이블 신호를 포함한 상기 제 2 인에이블 그룹 신호를 생성하는 제 2 인에이블 신호 생성 유닛; 및
상기 제 3 테스트 모드 그룹 신호에 포함된 복수의 테스트 모드 신호 각각과 상기 복수의 제어신호 중 어느 한 신호를 논리연산하여 복수의 인에이블 신호를 생성하며, 상기 복수의 인에이블 신호를 포함한 상기 제 3 인에이블 그룹 신호를 생성하는 제 3 인에이블 신호 생성 유닛을 포함하는 테스트 모드 신호 생성 회로.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 8항에 있어서,
상기 제 1 테스트 모드 그룹 신호는,
상기 복수의 제어신호 중 상기 제 1 어드레스 디코더 유닛에 입력되는 제어신호가 인에이블되면 출력되며, 상기 복수의 테스트 어드레스 신호의 수를 n이라(n은 자연수)할 때, 최대 2의 n승 만큼의 테스트 모드 신호를 포함하는 것을 특징으로 하는 테스트 모드 신호 생성 회로.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 8항에 있어서,
상기 제 2 테스트 모드 그룹 신호는,
상기 제 1 인에이블 그룹 신호가 인에이블되면 출력되며, 상기 복수의 테스트 어드레스 신호의 수를 n이라(n은 자연수)할 때, 최대 2의 2*n승 만큼의 테스트 모드 신호를 포함하는 것을 특징으로 하는 테스트 모드 신호 생성 회로.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 8항에 있어서,
상기 제 3 테스트 모드 그룹 신호는,
상기 제 2 인에이블 그룹 신호가 인에이블되면 출력되며, 상기 복수의 테스트 어드레스 신호의 수를 n이라(n은 자연수)할 때, 최대 2의 3*n승 만큼의 테스트 모드 신호를 포함하는 것을 특징으로 하는 테스트 모드 신호 생성 회로.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 8항에 있어서,
상기 제 4 테스트 모드 그룹 신호는,
상기 제 3 인에이블 그룹 신호가 인에이블되면 출력되며, 상기 복수의 테스트 어드레스 신호의 수를 n이라(n은 자연수)할 때, 최대 2의 4*n승 만큼의 테스트 모드 신호를 포함하는 것을 특징으로 하는 테스트 모드 신호 생성 회로.
- 복수의 제어신호에 응답하여 복수의 어드레스 신호를 디코딩하여 개수가 지수적으로 개수가 증가하는 테스트 모드 신호를 포함하는 복수의 테스트 모드 그룹 신호를 생성하는 신호 생성부를 포함하며, 상기 복수의 테스트 모드 그룹 신호는 제 1 테스트 모드 그룹 신호 내지 제 m 테스트 모드 그룹 신호(m은 2이상의 자연수)를 포함하고, 복수의 어드레스 신호의 개수를 n(n은 자연수)이라 할 때, 제 1 테스트 모드 그룹 신호에 포함되는 테스트 모드 신호의 수는 2의 (1*n)승 개이고, 제 m 테스트 모드 그룹 신호에 포함되는 테스트 모드 신호의 수는 2의 (m*n)승 개인 테스트 모드 신호 생성 회로.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 14항에 있어서,
상기 신호 생성부는,
상기 복수의 제어신호 및 상기 복수의 테스트 모드 그룹 신호를 논리 연산하여 각각 복수의 인에이블 신호를 포함하는 제 1 내지 3 인에이블 그룹 신호를 생성하는 인에이블 신호 생성부; 및
상기 복수의 제어신호 및 상기 제 1 내지 3 인에이블 그룹 신호에 응답하여 상기 복수의 어드레스 신호를 디코딩하여 상기 복수의 테스트 모드 그룹 신호를 생성하는 어드레스 디코더부를 포함하는 테스트 모드 신호 생성 회로.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 15항에 있어서,
상기 어드레스 디코더부는,
상기 복수의 제어신호 중 어느 한 신호에 응답하여 상기 복수의 어드레스 신호를 디코딩하여 복수의 테스트 모드 신호를 포함하는 제 1 테스트 모드 그룹 신호를 출력하는 제 1 어드레스 디코더 유닛;
상기 제 1 인에이블 그룹 신호에 응답하여 상기 복수의 어드레스 신호를 디코딩하여 복수의 테스트 모드 신호를 포함하는 제 2 테스트 모드 그룹 신호를 출력하는 제 2 어드레스 디코더 유닛;
상기 제 2 인에이블 그룹 신호에 응답하여 상기 복수의 어드레스 신호를 디코딩하여 복수의 테스트 모드 신호를 포함하는 제 3 테스트 모드 그룹 신호를 출력하는 제 3 어드레스 디코더 유닛; 및
상기 제 3 인에이블 그룹 신호에 응답하여 상기 복수의 어드레스 신호를 디코딩하여 복수의 테스트 모드 신호를 포함하는 제 4 테스트 모드 그룹 신호를 출력하는 제 4 어드레스 디코더 유닛을 포함하는 테스트 모드 신호 생성 회로.
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제 16항에 있어서,
상기 인에이블 신호 생성부는,
상기 제 1 테스트 모드 그룹 신호에 포함된 복수의 테스트 모드 신호 각각과 상기 복수의 제어신호 중 어느 한 신호를 논리연산하여 복수의 인에이블 신호를 생성하며, 상기 복수의 인에이블 신호를 포함한 상기 제 1 인에이블 그룹 신호를 생성하는 제 1 인에이블 신호 생성 유닛;
상기 제 2 테스트 모드 그룹 신호에 포함된 복수의 테스트 모드 신호 각각과 상기 복수의 제어신호 중 어느 한 신호를 논리연산하여 복수의 인에이블 신호를 생성하며, 상기 복수의 인에이블 신호를 포함한 상기 제 2 인에이블 그룹 신호를 생성하는 제 2 인에이블 신호 생성 유닛; 및
상기 제 3 테스트 모드 그룹 신호에 포함된 복수의 테스트 모드 신호 각각과 상기 복수의 제어신호 중 어느 한 신호를 논리연산하여 복수의 인에이블 신호를 생성하며, 상기 복수의 인에이블 신호를 포함한 상기 제 3 인에이블 그룹 신호를 생성하는 제 3 인에이블 신호 생성 유닛을 포함하는 테스트 모드 신호 생성 회로.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제 16항에 있어서,
상기 제 1 테스트 모드 그룹 신호는,
상기 복수의 제어신호 중 상기 제 1 어드레스 디코더 유닛에 입력되는 제어신호가 인에이블되면 출력되며, 상기 복수의 어드레스 신호의 수를 n이라(n은 자연수)할 때, 최대 2의 n승 만큼의 테스트 모드 신호를 포함하는 것을 특징으로 하는 테스트 모드 신호 생성 회로.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제 16항에 있어서,
상기 제 2 테스트 모드 그룹 신호는,
상기 제 1 인에이블 그룹 신호가 인에이블되면 출력되며, 상기 복수의 어드레스 신호의 수를 n이라(n은 자연수)할 때, 최대 2의 2*n승 만큼의 테스트 모드 신호를 포함하는 것을 특징으로 하는 테스트 모드 신호 생성 회로.
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제 16항에 있어서,
상기 제 3 테스트 모드 그룹 신호는,
상기 제 2 인에이블 그룹 신호가 인에이블되면 출력되며, 상기 복수의 어드레스 신호의 수를 n이라(n은 자연수)할 때, 최대 2의 3*n승 만큼의 테스트 모드 신호를 포함하는 것을 특징으로 하는 테스트 모드 신호 생성 회로.
- ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제 16항에 있어서,
상기 제 4 테스트 모드 그룹 신호는,
상기 제 3 인에이블 그룹 신호가 인에이블되면 출력되며, 상기 복수의 어드레스 신호의 수를 n이라(n은 자연수)할 때, 최대 2의 4*n승 만큼의 테스트 모드 신호를 포함하는 것을 특징으로 하는 테스트 모드 신호 생성 회로.
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