JP5915669B2 - A/d変換装置 - Google Patents
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Description
信号処理部は、複数段の回路ブロックからなり、アナログ入力信号を処理して量子化部に出力する。信号処理部の回路ブロックは、最終段の回路ブロックの出力が少なくとも一つの前段の回路ブロックに接続されることでループを形成するように構成されている。量子化部は、信号処理部を構成する回路ブロックのうち、少なくとも最終段を含む一つ以上の回路ブロックの出力とさらに必要に応じてアナログ入力信号に対し重み付け加算等の適切な演算処理を施した結果を量子化した量子化値を生成する。制御部は、回路ブロック内の接続状態を切り替えるための制御信号を生成し、信号処理部および量子化部を、デルタシグマ変調器として動作するデルタシグマモード、または巡回型A/D変換器として動作する巡回モードのいずれかに切り替えると共に、量子化値に従ってアナログ入力信号のA/D変換結果を生成する。
または、回路ブロックの一つは、アナログ入力信号を第1処理対象入力とし、この1つの回路ブロックと異なる回路ブロックは、ループの前段の回路ブロックを構成する演算増幅器の出力である前段出力を第2処理対象入力とし、更に他の回路ブロックは、前段出力を第1処理対象入力および第2処理対象入力とする。
<全体構成>
本実施形態に係るA/D変換装置1は、アナログ入力信号を処理対象として、デルタシグマ(ΔΣ)型A/D変換器として動作し、その量子化の残余値を処理対象として、巡回型A/D変換器として動作することで、アナログ入力信号のA/D変換結果Doを生成するハイブリッド型のA/D変換装置である。
<信号処理部>
信号処理部10は、第1回路ブロックBL1と第2回路ブロックBL2とを備える。なお、第1回路ブロックBL1および第2回路ブロックBL2は、キャパシタの容量が一部異なる以外は同じ構成を有しているため、以下では、特に区別しない場合は、単に回路ブロックBLと表記する。
演算増幅器16は、非反転入力端子が基準電位を供給するグランド線(アナロググランド)に接続され、出力端子が回路ブロックBLの出力端子Toに接続されている。
このように構成された回路ブロックBLは、リセット動作、ΔΣサンプル動作、ΔΣホールド動作、巡回サンプル動作、巡回ホールド動作からなる5つの動作状態を有する。
リセット動作では、制御部30によって、スイッチSS2,SS4,SC2,SC4,SC5がオンに設定され、それ以外のスイッチがオフに設定される。この動作状態では、図2に示すように、キャパシタC1〜C3の両端がいずれもアナロググランドに接続されることによって、キャパシタC1〜C3はリセット(蓄積電荷がすべて放電)される。
ΔΣサンプル動作では、制御部30によって、スイッチSS1,SS2,SI1,SI2がオンに設定され、それ以外のスイッチがオフに設定される。
ΔΣホールド動作では、スイッチSDT_S,SDM_S,SDB_Sのうちいずれか一つと、スイッチSS3,スイッチSI1,SI2がオンに設定され、その他のスイッチがオフに設定される。
巡回サンプル動作では、スイッチSC1,SC2,SS2,SS4がオンに設定され、それ以外のスイッチはオフに設定される。この動作状態では、図4(a)に示すように、キャパシタC2,C3は、巡回用入力端子Ticの入力電圧、即ち、前段に接続された回路ブロックBLの出力電圧Voによって充電される。なお、スイッチSS2,SS4は、必ずしもオンである必要はないが、キャパシタC1の両端の電位が変動することを防ぐために、ここではオンにして、両端をアナロググランドに接続している。
巡回ホールド動作では、スイッチSDT_C,SDM_C,SDB_Cのうちいずれか一つと、スイッチSI1,SS2,SS4がオンに設定され、それ以外のスイッチがオフに設定される。なお、スイッチSS2,SS4をオンにする理由は、巡回サンプル動作時と同様である。
図1に戻り、量子化部20は、第1回路ブロックBL1からの出力電圧Vo1の信号レベルをA/D変換するA/D変換器21と、第2回路ブロックBL2からの出力電圧Vo2の信号レベルをA/D変換するA/D変換器22とを備える。なお、A/D変換器21,22は、いずれも3レベル(1.5ビット)のデジタルデータを量子化値Qo1,Qo2として生成する周知のものであるため、ここでは説明を省略する。但し、量子化値Qo1,Qo2は3レベルに限るものではなく、2レベルまたは4レベル以上であってもよく、このレベル数に応じて、D/A変換部111,121で設定可能な変換出力VRのレベル数も変化させればよい。
制御部30は、信号処理部10を構成する各スイッチを制御するスイッチ制御信号を生成することによって、信号処理部10および量子化部20を、ΔΣモードまたは巡回モードで動作させる。また、制御部30は、これと共に、量子化部20で生成された量子化値Qo1,Qo2に基づいて、アナログ入力信号をA/D変換した結果であるA/D変換結果Doを生成する。
以上に説明したようにA/D変換装置1では、巡回モードでの動作時に、演算増幅器16と共に増幅回路を構成するキャパシタC2,C3と演算増幅器16の入力端子とを結ぶ経路にスイッチが介在せず直結されている。これによりA/D変換装置1によれば、ΔΣ変調器と巡回型A/D変換器とで演算増幅器16を共用することで小型化を図ることができる。しかも、巡回モードでは、演算増幅器16の入力端子に直結されたキャパシタC2,C3を用いて回路が構成されるため、巡回型A/D変換器の動作速度が、スイッチの影響によって低下することがなく、高速な動作を実現することができる。
以上、本発明の実施形態について説明したが、本発明は、上記実施形態に限定されることなく、種々の形態を採り得ることは言うまでもない。
Claims (7)
- 複数段の回路ブロック(BL1、BL2、BL2a)からなり、最終段の回路ブロックの出力が少なくとも一つの前段の回路ブロックに接続されることでループを形成するように構成され、アナログ入力信号を処理する信号処理部(10)と、
前記信号処理部を構成する回路ブロックのうち、少なくとも最終段を含む一つ以上の回路ブロックの出力を量子化した量子化値を生成する量子化部(20、20a、20b)と、
前記回路ブロック内の接続状態を切り替えるための制御信号を生成し、前記信号処理部および量子化部を、デルタシグマ変調器として動作させるデルタシグマモード、または巡回型A/D変換器として動作させる巡回モードのいずれかに切り替える共に、前記量子化値に従って、前記アナログ入力信号のA/D変換結果を生成する制御部(30)と、
を備え、
前記信号処理部を構成する各回路ブロックは、
演算増幅器(16)と、
それぞれの一端が前記演算増幅器の入力端子に接続された第1〜第3のキャパシタ(C1〜C3)と、
前記デルタシグマモードでの動作時に、前記第1のキャパシタが予め設定された第1処理対象入力をサンプリングして保持する第1サンプル回路、または前記演算増幅器および前記第3のキャパシタと共に積分回路を構成し、前記巡回モードでの動作時に、前記第1のキャパシタが前記演算増幅器の入力端子から切り離されるように、前記第1のキャパシタの接続先を切り替える第1切替手段(11)と、
前記デルタシグマモードでの動作時に、前記第2のキャパシタが前記演算増幅器の入力端子と出力端子との間に接続され、前記巡回モードでの動作時に、前記第2のキャパシタが予め設定された第2処理対象入力をサンプリングして保持する第2サンプル回路、または前記演算増幅器および前記第3のキャパシタと共に増幅回路を構成するように、前記第2のキャパシタの接続先を切り替える第2切替手段(12、14)と、
前記デルタシグマモードでの動作時に、前記第3のキャパシタが前記演算増幅器および前記第1のキャパシタと共に前記積分回路を構成して該積分回路の出力を保持し、前記巡回モードでの動作時に、前記演算増幅器および前記第2のキャパシタと共に前記増幅回路を構成して該増幅回路の出力を保持するように、前記第3のキャパシタの接続先を切り替える第3切替手段(13、14)と、
を備え、
前記第2のキャパシタおよび前記第3のキャパシタの前記演算増幅器側端と前記演算増幅器の入力端子が直接接続されており、
前記回路ブロックの一つは、前記アナログ入力信号を前記第1処理対象入力とし、前記ループにおいて前段に位置する回路ブロックの前記演算増幅器の出力である前段出力を前記第2処理対象入力とし、他の回路ブロックは、前記前段出力を前記第1処理対象入力および第2処理対象入力とする、
または、
前記回路ブロックの一つは、前記アナログ入力信号を前記第1処理対象入力とし、当該1つの回路ブロックと異なる回路ブロックは、前記ループにおいて前段に位置する回路ブロックの前記演算増幅器の出力である前段出力を前記第2処理対象入力とし、更に他の回路ブロックは、前記前段出力を前記第1処理対象入力および第2処理対象入力とすることを特徴とするA/D変換装置。 - 前記第1切替手段(11)は、前記第1のキャパシタの演算増幅器側端に基準電位を印加するスイッチ(SS2)、前記第1のキャパシタの演算増幅器側端と前記演算増幅器の入力端子との接続をオンオフするスイッチ(SS3)、および前記第1のキャパシタの非演算増幅器側端に前記基準電位および前記第1処理対象入力、前記量子化値に従ったD/A変換値である変換出力のいずれかを印加するスイッチ(SS1、SS4、SDT_S、SDM_S、SDB_S)を備え、
前記第2切替手段(12,14)は、前記第2のキャパシタの演算増幅器側端に前記基準電位を印加するスイッチ(14:SC2)、前記第2のキャパシタの非演算増幅器側端と前記演算増幅器の出力端子との接続をオンオフするスイッチ(12:SI2)、および前記第2のキャパシタの非演算増幅器側端に前記基準電位、および前記前段出力、前記変換出力のいずれかを印加するスイッチ(12:SC1、SC5、SDT_C、SDM_C、SDB_C)を備え、
前記第3切替手段(13,14)は、前記第3のキャパシタの演算増幅器側端に前記基準電位を印加するスイッチ(14:SC2)、前記第3のキャパシタの非演算増幅器側端と前記演算増幅器の出力端子との接続をオンオフするスイッチ(13:SI1)および前記第3のキャパシタの非演算増幅器側端に前記基準電位、前記前段出力のいずれかを印加するスイッチ(13:SC1、SC4)を備える
ことを特徴とする請求項1に記載のA/D変換装置。 - 前記量子化部(20)は、前記演算増幅器の出力を、前記回路ブロック毎に個別に量子化する複数のA/D変換器(21,22)を備えることを特徴とする請求項2に記載のA/D変換装置。
- 前記量子化部(20a)は、前記制御部からの指示に従って、前記回路ブロックの出力のいずれかを選択する選択回路(23)と、
前記選択回路にて選択された出力を量子化するA/D変換器(24)と、
を備えることを特徴とする請求項2に記載のA/D変換装置。 - 前記第1回路ブロック(BL1)は、
前記第1切替手段が、前記第1のキャパシタの演算増幅器側端に基準電位を印加するスイッチ、前記第1のキャパシタの演算増幅器側端と前記演算増幅器の入力端子との接続をオンオフするスイッチ、および前記第1のキャパシタの非演算増幅器側端に前記基準電位および前記第1処理対象入力、前記量子化値に従ったD/A変換値である変換出力のいずれかを印加するスイッチを備え、前記第2切替手段は、前記第2のキャパシタの演算増幅器側端に前記基準電位を印加するスイッチ、前記第2のキャパシタの非演算増幅器側端と前記演算増幅器の出力端子との接続をオンオフするスイッチ、および前記第2のキャパシタの非演算増幅器側端に前記基準電位、および前記前段出力、前記変換出力のいずれかを印加するスイッチを備え、前記第3切替手段は、前記第3のキャパシタの演算増幅器側端に前記基準電位を印加するスイッチ、および前記第3のキャパシタの非演算増幅器側端に前記自段出力または前記前段出力のいずれかを印加するスイッチを備え
前記第2回路ブロック(BL2a)は、
前記第1切替手段が、前記第1キャパシタの非演算増幅器側端への印加対象から前記変換出力が省略されている以外は、前記第1回路ブロックと同様に構成され、
前記量子化部(20b)は、
前記信号処理部を構成する各回路ブロックの前記演算増幅器の出力および前記アナログ入力信号を動作状態に応じて重み付け加算する加算器(25)と、
前記加算器での加算結果を量子化するA/D変換器(26)と、
を備えることを特徴とする請求項1に記載のA/D変換装置。 - 前記第2のキャパシタの非演算器側端に前記基準電位を印加するスイッチ(14)は、前記第3のキャパシタの非演算器側端に前記基準電位を印加するスイッチを兼ねることを特徴とする請求項2ないし請求項5のいずれか1項に記載のA/D変換装置。
- 前記第1切替手段または前記第2切替手段において、前記変換出力は少なくとも前記基準電位を含む複数段に設定され、該変換出力の一つとして前記基準電位を印加するスイッチは、前記第1のキャパシタまたは前記第2のキャパシタの非演算増幅器側端に前記基準電位を印加するスイッチを兼ねることを特徴とする請求項2ないし請求項5のいずれか1項に記載のA/D変換装置。
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