JP5912368B2 - シリコンウェーハの熱処理方法及びシリコンウェーハ - Google Patents

シリコンウェーハの熱処理方法及びシリコンウェーハ Download PDF

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Description

本発明は、シリコンウェーハ(以下、単にウェーハともいう)に対して熱処理を行うシリコンウェーハの熱処理方法に関し、特に、半導体デバイス形成熱処理において、熱処理温度が高温で行われる場合であっても、該熱処理における表面粗さの悪化を抑制することができ、更に、凹形状のピットの発生も抑制することができるシリコンウェーハに関する。
半導体デバイス形成用基板として用いられるシリコンウェーハは、デバイス活性領域となるウェーハの表面近傍(以下、表層部という)において、COP(Crystal Originated Particle)やLSTD(Laser Scattering Tomography Defects)等のボイド欠陥を低減させて無欠陥とする努力が求められている。
近年、このようなシリコンウェーハを高生産性で製造する方法として、少なくとも半導体デバイスが形成される表面が鏡面研磨されたシリコンウェーハ(以下、前記鏡面研磨された表面を研磨面ともいう)に、急速昇降温熱処理(Rapid Thermal Process:以下、単にRTPともいう)を行う技術が知られている。
このような技術として、特許文献1には、主としてアルゴンまたはヘリウムである酸素含有ガス雰囲気(本願発明でいう不活性ガス雰囲気)中で約1175℃を超える温度において、約5000ppma未満の酸素分圧下、60秒未満の時間、ウェーハを加熱する熱処理方法が開示されている。
しかしながら、特許文献1に記載の方法は、アルゴンまたはヘリウム等の不活性ガス雰囲気でRTPを行うため、ウェーハの表層部のボイド欠陥を大きく低減することが可能であるが、このような不活性ガス雰囲気や水素等の還元性ガス雰囲気において、1175℃を超えるような高温下でRTPを行う場合には、前記RTP前にウェーハの研磨面に形成されている自然酸化膜の影響によりRTP後の研磨面の表面粗さが悪化するという問題がある。
このような問題に対し、特許文献2には、ウェーハ表面上の自然酸化膜をフッ酸処理により除去した後、RTP装置を用いて、水素100%あるいは水素を10%以上含有するアルゴンの混合ガス雰囲気下で熱処理することで、ウェーハ表面のマイクロラフネスを小さくし、ウェーハ表面に存在するボイド欠陥をも除去することができる熱処理方法が開示されている。
特表2001−509319号公報 特開2000−91342号公報
このような特許文献2に記載の方法は、フッ酸処理によってウェーハ表面のシリコン原子に水素が終端されるため、前記表面に自然酸化膜が形成されにくい状態となる。従って、前記RTPを行ってもウェーハ表面における表面粗さの悪化を抑制することができる。
しかしながら、ウェーハの表層部に存在するボイド欠陥をRTPで消滅させるためには、前記不活性ガス雰囲気や還元性ガス雰囲気にて、最低でも1000℃以上の高温熱処理が必要であり、このような高温下では、シリコン原子に終端された水素原子の結合が切れやすくなり、ウェーハ表面にシリコン原子が露出しやすくなる。このように露出したシリコン原子は不安定であり、他の原子と結合しやすい状態となっている。
そのため、例えば、前記雰囲気中に他の反応性ガス(窒素等)が存在すると、これが露出したシリコン原子と反応して結合し、更には、その結合が前記雰囲気によってエッチングされるという現象が繰り返し発生するため、ウェーハの表面形状が変化し、表面粗さが悪化するという問題がある。
更に、前記雰囲気に微量の酸素が含まれている場合には、前記露出したシリコン原子と酸素が反応して、ウェーハ表面にアイランド状に酸化膜が形成され、この酸化膜は前記雰囲気によってエッチングされるが、当該エッチングされた部分には凹形状のピットが形成されてしまうという問題もある。
以上の問題は、RTPにおける熱処理温度が高くなるほどより顕著となるものであるが、その一方で熱処理温度が高くなるほど、ウェーハの表層部のボイド欠陥の消滅力が高くなるという利点を有している。
また、上記問題は、シリコンウェーハの表面に半導体デバイスを形成する半導体デバイス形成熱処理においても同様な傾向がある。
すなわち、半導体デバイス形成熱処理において、熱処理温度が高温(例えば、1000℃以上)となる場合には、同様に、表面粗さの悪化や凹形状のピットの形成等の問題がある。
本発明は、上述の事情に鑑みてなされたものであり、ボイド欠陥の消滅力が高い高温下でRTPを行っても、表面粗さの悪化を抑制することができ、更に、凹形状のピットの発生も抑制することができるシリコンウェーハの熱処理方法を提供することを目的とする。
また、半導体デバイス形成熱処理において、熱処理温度が高温で行われる場合であっても、該熱処理における表面粗さの悪化を抑制することができ、更に、凹形状のピットの発生も抑制することができるシリコンウェーハを提供することを目的とする。
本発明に係るシリコンウェーハの熱処理方法は、少なくとも半導体デバイスが形成される表面が鏡面研磨されたシリコンウェーハの前記表面のシリコン原子を水素で終端させる工程と、前記水素で終端させたシリコンウェーハの前記表面のシリコン原子をフッ素で終端させる工程と、前記水素及びフッ素で終端させたシリコンウェーハを、不活性ガス雰囲気又は還元性ガス雰囲気中、1300℃以上1400℃以下の温度範囲に急速昇温し保持した後、急速降温する急速昇降温熱処理を行う工程と、を備えることを特徴とする。
前記水素で終端させる工程は、前記シリコンウェーハをフッ化水素系溶液又は過酸化水素系溶液により洗浄する工程であり、前記フッ素で終端させる工程は、前記シリコンウェーハをフッ素系ガス雰囲気中、900℃以上1250℃以下の温度範囲で熱処理する工程であることが好ましい。
また、本発明に係るシリコンウェーハの熱処理方法は、少なくとも半導体デバイスが形成される表面が鏡面研磨されたシリコンウェーハをフッ化水素系溶液又は過酸化水素系溶液により、前記表面のシリコン原子を水素で終端させる工程と、前記水素で終端させたシリコンウェーハをフッ素系ガス雰囲気中、900℃以上1250℃以下の第1の温度範囲まで急速昇温し、前記表面のシリコン原子をフッ素で終端させる工程と、前記フッ素で終端させる工程に連続して、前記第1の温度範囲で前記フッ素系ガス雰囲気を不活性ガス雰囲気又は還元性ガス雰囲気に切り替えて、1300℃以上1400℃以下の第2の温度範囲まで急速昇温し保持した後、急速降温する急速昇降温熱処理を行う工程と、を備えることを特徴とする。
本発明に係るシリコンウェーハは、少なくとも半導体デバイスが形成される表面が鏡面研磨され、かつ、前記表面から少なくとも深さ5μmまでの表層部における欠陥密度が1個/cm2未満であり、更に、前記表面のシリコン原子に水素及びフッ素が終端され、かつ、前記水素及びフッ素の面密度が1×10 22 個/cm 2 以上であることを特徴とする。
本発明によれば、ボイド欠陥の消滅力が高い高温下でRTPを行っても、表面粗さの悪化を抑制することができ、更に、凹形状のピットの発生も抑制することができるシリコンウェーハの熱処理方法が提供される。また、半導体デバイス形成熱処理において、熱処理温度が高温で行われる場合であっても、該熱処理における表面粗さの悪化を抑制することができ、更に、凹形状のピットの発生も抑制することができるシリコンウェーハが提供される。
本発明に係わるシリコンウェーハの熱処理方法に適用されるRTP装置の一例を示す断面概念図である。 本発明に係わるシリコンウェーハの熱処理方法に適用されるRTPにおける熱処理シーケンスの一例を示す概念図である。 本発明に係るシリコンウェーハの熱処理方法における好ましい態様を説明するためのRTPにおける熱処理シーケンスの一例を示す概念図である。 本発明に係るシリコンウェーハの熱処理方法におけるより好ましい態様を説明するためのRTPにおける熱処理シーケンスの一例を示す概念図である。
以下、本発明の実施形態について図面等を参照して詳細に説明する。
本発明に係るシリコンウェーハの熱処理方法は、少なくとも半導体デバイスが形成される表面が鏡面研磨されたシリコンウェーハの前記表面のシリコン原子を水素で終端させる工程と、前記水素で終端させたシリコンウェーハの前記表面のシリコン原子をフッ素で終端させる工程と、前記水素及びフッ素で終端させたシリコンウェーハを、不活性ガス雰囲気又は還元性ガス雰囲気中、1300℃以上1400℃以下の温度範囲に急速昇温し保持した後、急速降温するRTPを行う工程と、を備える。
このように、シリコンウェーハの少なくとも半導体デバイスが形成される研磨面のシリコン原子を水素及びフッ素で終端させることで、ボイド欠陥の消滅力が高い1300℃以上1400℃以下の高温下でRTPを行っても、表面粗さの悪化を抑制することができ、更に、雰囲気中に含まれる微量の酸素の影響による凹形状のピットの発生も抑制することができる。
すなわち、研磨面のシリコン原子に対して、水素に加え、フッ素も終端させることにより、水素のみが終端されている場合よりも当該水素とシリコン原子との結合力を高めることができる。従って、1300℃以上1400℃以下の高温下であっても前記結合が切れにくく安定した状態となる。
そのため、雰囲気中に他の反応性ガス(窒素等)が存在しても、シリコン原子と当該反応性ガスとの結合を抑制することができるため、ウェーハの研磨面の表面粗さの悪化を抑制することができる。また、前記雰囲気に微量の酸素が含まれている場合であっても、酸素とシリコン原子との反応を抑制することができるため、凹形状のピットの発生も抑制することができる。
前記RTPは、1300℃以上1400℃以下の温度範囲に保持することが好ましい。
前記温度範囲が1300℃未満である場合には、ボイド欠陥の消滅力が低下するという問題がある。前記温度範囲が1400℃を超える場合には、当該温度範囲がシリコンの融点に近くなるため、シリコンウェーハが軟化又は融解する可能性があり好ましくない。
前記温度範囲は、前記RTPを行うために使用するRTP装置(後述)としての装置寿命の観点から1300℃以上1380℃以下であることがより好ましい。
前記不活性ガスは、ヘリウムガス(He)、アルゴンガス(Ar)、キセノンガス(Xe)等の希ガスが好適に用いられる。好ましくは、前記不活性ガスは、アルゴンガス(Ar)である。
前記還元性ガスは、水素ガス(H)が好適に用いられる。
前記少なくとも半導体デバイスが形成される表面が鏡面研磨されたシリコンウェーハは、チョクラルスキー法(以下、CZ法という)により育成したシリコン単結晶インゴットから切り出して製造される。
CZ法によるシリコン単結晶インゴットの育成は周知の方法で行う。
具体的には、シリコン単結晶インゴットは、石英ルツボに充填したシリコン原料を加熱してシリコン融液とし、該シリコン融液の液面に種結晶を接触させて、種結晶と石英ルツボを回転させながら種結晶を引上げて、種結晶にネック部、クラウン部及び直胴部を結晶成長させて、その後、シリコン融液から切り離すことで育成することができる。
次に、周知の方法により、前記育成したシリコン単結晶インゴットを切り出して、少なくとも半導体デバイスが形成される表面が鏡面研磨されたシリコンウェーハに加工する。
具体的には、シリコン単結晶インゴットの直胴部を内周刃又はワイヤソーによりウェーハ状に切り出し、外周部の面取り、ラッピング、エッチング、鏡面研磨等の加工を行う。
前記水素で終端させる工程は、前記シリコンウェーハをフッ化水素系溶液又は過酸化水素系溶液により洗浄する工程であり、前記フッ素で終端させる工程は、前記シリコンウェーハをフッ素系ガス雰囲気中、900℃以上1250℃以下の温度範囲で熱処理する工程であることが好ましい。
このような構成とすることで、効率よく、シリコンウェーハの表面のシリコン原子に水素及びフッ素を終端させることができる。
前記フッ素で終端させる工程の温度範囲が900℃未満である場合には、シリコン原子にフッ素を終端させることが難しい場合がある。前記工程の温度範囲が1250℃を超える場合には、フッ素系ガスによりウェーハの研磨面がエッチングされてしまい、表面粗さが悪化する場合がある。
前記フッ化水素系溶液は、主に、フッ酸溶液(HF)、バッファードHF溶液(NHF+HF)が含まれる。前記過酸化水素系溶液は、主に、過酸化水素水(H)、硫化水素(HSO)と過酸化水素水(H)との混合溶液が含まれる。また、前記フッ素系ガスは、主に、四フッ化メタン(CF)、六フッ化硫黄(SF)、三フッ化窒素(NF)が含まれる。
図1は、本発明に係わるシリコンウェーハの熱処理方法に適用されるRTP装置の一例を示す断面概念図である。
図1に示すRTP装置10は、ウェーハWを収容して熱処理を施すための反応室20と、反応室20内に設けられ、ウェーハWを保持するウェーハ保持部30と、ウェーハWを加熱する加熱部40と、を備える。ウェーハWがウェーハ保持部30に保持された状態では、反応室20の内壁とウェーハWの表面(デバイス形成面)W1側とで囲まれた空間である第1空間20aと、反応室20の内壁と表面W1側に対向するウェーハWの裏面W2側とで囲まれた空間である第2空間20bとが形成される。
反応室20は、第1空間20a及び第2空間20b内に雰囲気ガスF(実線矢印)を供給する供給口22と、前記供給した雰囲気ガスFを第1空間20a及び第2空間20bから排出する排出口26と、を備える。反応室20は、例えば、石英で構成されている。
ウェーハ保持部30は、ウェーハWの裏面W2の外周部をリング状に保持するサセプタ32と、サセプタ32を保持すると共に、ウェーハWの中心を軸としてサセプタ32を回転させる回転体34とを備える。サセプタ32及び回転体34は、例えば、SiCで構成されている。
加熱部40は、ウェーハ保持部30に保持されたウェーハWの表面W1の上方及び裏面W2の下方の反応室20外に配置され、ウェーハWを両面から加熱する。加熱部40は、例えば、複数のハロゲンランプ50で構成されている。
図1に示すRTP装置10を用いて、RTPを行う場合は、反応室20に設けられた図示しないウェーハ導入口より、ウェーハWを反応室20内に導入して、ウェーハWの裏面W2の外周部をウェーハ保持部30のサセプタ32上にリング状に保持し、雰囲気ガスFを供給すると共に、ウェーハWを回転させながら、加熱部40によってウェーハWを加熱することで行う。
図2は、本発明に係わるシリコンウェーハの熱処理方法に適用されるRTPにおける熱処理シーケンスの一例を示す概念図である。
前記RTPに用いられる熱処理シーケンスは、図2に示すように、温度T0(例えば、500℃)で保持された図1に示すようなRTP装置10の反応室20内に少なくとも半導体デバイスが形成される表面W1側が鏡面研磨され、更に、前記表面W1のシリコン原子を水素及びフッ素で終端させたウェーハWを設置し、前記第1空間20a及び第2空間20b内に不活性ガス又は還元性ガスを供給する。
次に、温度T0(℃)から1300℃以上1400℃以下(温度T1(℃))の温度範囲まで、昇温速度ΔTu(℃/秒)で急速昇温し、その後、温度T1(℃)にて所定時間t(秒)一定に保持した後、例えば、温度T0(℃)まで、降温速度ΔTd(℃/秒)で急速降温する。
なお、温度T0、T1は、図1に示すようなRTP装置10の反応室20内にウェーハWを設置した場合において、ウェーハ保持部30の下方に設置された図示しない放射温度計によって測定されたウェーハWの表面温度(放射温度計がウェーハWの径方向に複数配置されている場合はその平均温度)である。
前記フッ素で終端させる工程は、前記RTPを行う前にRTP装置以外の装置(例えば、縦型ボートを用いて熱処理を行う縦型熱処理装置)で、図2に示すような熱処理シーケンス(雰囲気はフッ素系ガス、温度T1(℃)は、900℃以上1250℃以下の温度範囲)で別々に行ってもよい。また、前記RTPを行う装置とは別の又は同一のRTP装置で、図2に示すような熱処理シーケンス(雰囲気はフッ素系ガス、温度T1(℃)は、900℃以上1250℃以下の温度範囲)によって行ってもよい。
より好ましくは、前記フッ素で終端させる工程は、同一のRTP装置で、かつ、前記RTPと同時に(図2に示すような熱処理シーケンス中にフッ素で終端させる工程を導入して)行うことが好ましい。
この好ましい態様について、次に、説明する。
本発明に係るシリコンウェーハの熱処理方法における好ましい態様は、少なくとも半導体デバイスが形成される表面が鏡面研磨されたシリコンウェーハをフッ化水素系溶液又は過酸化水素系溶液により、前記表面のシリコン原子を水素で終端させる工程と、前記水素で終端させたシリコンウェーハをフッ素系ガス雰囲気中、900℃以上1250℃以下の第1の温度範囲まで急速昇温し、前記表面のシリコン原子をフッ素で終端させる工程と、前記フッ素で終端させる工程に連続して、前記第1の温度範囲で前記フッ素系ガス雰囲気を不活性ガス雰囲気又は還元性ガス雰囲気に切り替えて、1300℃以上1400℃以下の第2の温度範囲まで急速昇温し保持した後、急速降温するRTPを行う工程と、を備えることを特徴とする。
すなわち、前記RTPを行う際、その急速昇温時に、フッ素系ガス雰囲気にて熱処理を行ってシリコン原子をフッ素で終端させた後、連続して、フッ素系ガス雰囲気を不活性ガス雰囲気又は還元性ガス雰囲気に切り替えて行う。その他の工程は前述した方法と同様であるため説明を省略する。
このような方法とすることで、前記フッ素を終端させるための熱処理工程を一つ削減することができるため、生産性の向上及びコストダウンを図ることができる。
図3は、本発明に係るシリコンウェーハの熱処理方法における好ましい態様を説明するためのRTPにおける熱処理シーケンスの一例を示す概念図である。
図3に示す熱処理シーケンスは、温度T0(例えば、500℃)で保持された図1に示すようなRTP装置10の反応室20内に少なくとも半導体デバイスが形成される表面W1側が鏡面研磨され、更に、前記表面W1のシリコン原子を水素で終端させたウェーハWを設置し、第1空間20a及び第2空間20b内にフッ素系ガスを供給する。
次に、温度T0(℃)から900℃以上1250℃以下(温度T2(℃))の第1の温度範囲まで、昇温速度ΔTu(℃/秒)で急速昇温することで、フッ素を終端させる(フッ素終端工程)。その後、連続して、前記第1の温度範囲(温度T2(℃))で前記フッ素系ガス雰囲気を不活性ガス雰囲気又は還元性ガス雰囲気に切り替えて、前記第1空間20a及び前記第2空間20b内に供給する。
次に、前記第1の温度範囲(温度T2(℃))から1300℃以上1400℃以下の第2の温度範囲(温度T3(℃))まで、昇温速度ΔTu(℃/秒)で急速昇温し、前記第2の温度範囲(温度T3(℃))にて所定時間t(秒)一定に保持した後、例えば、温度T0(℃)まで、降温速度ΔTd(℃/秒)で急速降温を行う。
図4は、本発明に係るシリコンウェーハの熱処理方法におけるより好ましい態様を説明するためのRTPにおける熱処理シーケンスの一例を示す概念図である。
図4に示すように、フッ素系ガス雰囲気から不活性ガス雰囲気又は還元性ガス雰囲気への切替えは、前記第1の温度範囲(温度T2(℃))で一定に保持した状態で行うことが好ましい。
すなわち、前記表面W1のシリコン原子を水素で終端させたシリコンウェーハをフッ素系ガス雰囲気中、900℃以上1250℃以下の第1の温度範囲(温度T2(℃))まで昇温速度ΔTu1(℃/秒)で急速昇温し、前記第1の温度範囲(温度T2(℃))で所定時間(tM1(秒))一定に保持した後、前記フッ素系ガス雰囲気を不活性ガス雰囲気又は還元性ガス雰囲気に切り替えて、更に、所定時間(tM2(秒))一定に保持し、その後、昇温速度ΔTu2(℃/秒)で1300℃以上1400℃以下の第2の温度範囲(温度T3(℃))まで急速昇温して、前記RTPを行う事が好ましい。
このような方法とすることで、生産性は若干低下するものの、フッ素系ガス雰囲気で確実にフッ素を終端させることが可能となり、更に、ガス切り替えの際、反応室20内から前記フッ素系ガスを完全に排出させやすくなる。従って、1250℃を超える高温下でウェーハの研磨面がフッ素系ガスに晒される危険性が少なくなるため、前記研磨面における表面粗さの悪化を抑制することができる。
前記フッ素系ガス雰囲気にて、前記第1の温度範囲(温度T2(℃))を保持する保持時間(tM1(秒))は、1秒以上5秒以下であり、前記切り替え後、不活性ガス雰囲気又は還元性ガス雰囲気中、前記第1の温度範囲(温度T2(℃))を保持する保持時間(tM2(秒))は、1秒以上5秒以下であることが好ましい。
このような保持時間とすることで、生産性の低下を抑制しつつ、確実にフッ素を終端させることができ、かつ、フッ素系ガスによる表面粗さの悪化も抑制することができる。
前記RTPにおける昇温速度ΔTu、ΔTu1、ΔTu2は10℃/秒以上150℃/秒以下であることが好ましい。
このような昇温速度ΔTu、ΔTu1、ΔTu2とすることで、前記RTPにおいて、生産性が低下するのを抑制しつつ、急速昇温時の急激な温度変化による接触痕やスリップの発生を抑制することができる。
前記RTPにおける降温速度ΔTdは、10℃/秒以上150℃/秒以下であることが好ましい。
このような降温速度ΔTdとすることで、前記RTPにおいて、生産性が低下するのを抑制しつつ、急速降温時の急激な温度変化による接触痕やスリップの発生を抑制することができる。
図4の熱処理シーケンスにおける第1の温度範囲(温度T2(℃))までの昇温速度ΔTu1(℃/秒)及び前記切り替え後、前記第1の温度範囲(温度T2(℃))から第2の温度範囲(温度T3(℃))までの昇温速度ΔTu2(℃/秒)は、10℃/秒以上150℃/秒以下であれば同じ昇温速度であってもよく、異なる昇温速度であってもよい。
前記RTPにおける1300℃以上1400℃以下の温度範囲(図2においては温度T1(℃)、図3、4においては温度T3(℃))における保持時間tは、1秒以上30秒以下であることが好ましい。
このような保持時間tとすることで、生産性が低下するのを抑制しつつ、効率よくボイド欠陥の消滅を図ることができる。
本発明に係るシリコンウェーハは、少なくとも半導体デバイスが形成される表面が鏡面研磨され、かつ、前記表面から少なくとも深さ5μmまでの表層部における欠陥密度が1個/cm未満であり、更に、前記表面のシリコン原子に水素及びフッ素が終端されていることを特徴とする。
このように、シリコンウェーハの少なくとも半導体デバイスが形成される研磨面のシリコン原子に水素及びフッ素が終端されているため、半導体デバイス形成熱処理において熱処理温度が高温で行われる場合であっても、該熱処理における表面粗さの悪化を抑制することができ、更に、雰囲気中に含まれる微量の酸素の影響による凹形状のピットの発生も抑制することができる。
すなわち、研磨面のシリコン原子に対して、水素に加え、フッ素も終端させることにより、水素のみが終端されている場合よりも当該水素とシリコン原子との結合力を高めることができる。従って、1300℃以上1400℃以下の高温下であっても前記結合が切れにくく安定した状態となる。
そのため、半導体デバイス形成熱処理の雰囲気中に他の反応性ガス(窒素等)が存在しても、シリコン原子と当該反応性ガスとの結合を抑制することができるため、ウェーハの研磨面の表面粗さの悪化を抑制することができる。また、前記雰囲気に微量の酸素が含まれている場合であっても、酸素とシリコン原子との反応を抑制することができるため、凹形状のピットの発生も抑制することができる。
前記シリコンウェーハの表面における水素及びフッ素の面密度は1×1022個/cm以上であることが好ましい。
このような面密度とすることで、確実に上記効果を得ることができる。
以下、本発明を実施例に基づいてさらに具体的に説明するが、本発明は、下記実施例により限定解釈されるものではない。
(実施例1)
CZ法によりv/G(v:引上速度、G:単結晶内の引上軸方向の温度勾配)を制御して空孔型点欠陥が存在する領域を有するシリコン単結晶インゴットを製造し、該領域から切り出して得られた両面が鏡面研磨されたシリコンウェーハ(直径300mm、厚さ775μm、酸素濃度1.2〜1.3×1018atoms/cm)に対して、フッ素濃度5%のフッ酸溶液にウェーハ全体を浸漬させて5分間洗浄を行った後(水素終端処理)、ウェーハを純水洗浄して、スピン乾燥により乾燥させた。
次に、乾燥させたウェーハに対して、図1に示すようなRTP装置10を用いて、図3に示すような熱処理シーケンスにてRTPを行い、アニールウェーハを作製した。
具体的には、500℃で保持された反応室内に前記乾燥させたウェーハを投入し、雰囲気として、四フッ化メタンガス(CF)を供給し、昇温速度75℃/秒で、1000℃(第1の温度範囲)まで急速昇温し、その後、1000℃で雰囲気を四フッ化メタンガス(CF)からアルゴンガス(Ar)に切り替えた後に、昇温速度75℃/秒で1300℃(第2の温度範囲)まで急速昇温して、1300℃で15秒間保持した後に、降温速度90℃/秒で500℃まで急速降温させた。なお、このアルゴンガス(Ar)には、反応室内に設置された酸素濃度計による測定において0.1ppm以下の非常に微量の酸素が含まれていることが分かっている。
(実施例2)
前記RTPにおける第2の温度範囲を1350℃として、その他は実施例1と同様な条件にて、アニールウェーハを作製した。
(実施例3)
図4に示すような熱処理シーケンスを用いてRTPを行って、その他は、実施例1と同様な条件にて、アニールウェーハを作製した。
具体的には、500℃で保持された反応室内に前記乾燥させたウェーハを投入し、雰囲気として、四フッ化メタンガス(CF)を供給し、昇温速度75℃/秒で、1000℃(第1の温度範囲)まで急速昇温し、その後、1000℃で5秒間一定に保持した後、雰囲気を四フッ化メタンガス(CF)からアルゴンガス(Ar)に切り替えて、更に、1000℃を5秒間一定に保持し、その後、昇温速度75℃/秒で1300℃(第2の温度範囲)まで急速昇温して、1300℃で15秒間保持した後に、降温速度90℃/秒で500℃まで急速降温させた。なお、このアルゴンガス(Ar)には、反応室内に設置された酸素濃度計による測定において0.1ppm以下の非常に微量の酸素が含まれていることが分かっている。
(実施例4)
前記RTPにおける第2の温度範囲を1350℃として、その他は実施例3と同様な条件にて、アニールウェーハを作製した。
(比較例1)
前記フッ素終端処理を行わないで前記水素終端処理を行ったウェーハに対してRTPを行って、その他は実施例1と同様な条件にて、アニールウェーハを作製した。
(比較例2)
前記RTPにおける第2の温度範囲を1200℃として、その他は実施例1と同様な条件にて、アニールウェーハを作製した。
以上の実施例1から4及び比較例1から2で得られたアニールウェーハの半導体デバイス形成面における表面粗さをAFM(Atomic Force Microscope)を用いて、RMS(測定範囲:3μm×3μm)を評価した。
また、半導体デバイス形成面における凹形状のピットの発生状況を外観目視にて評価した。
更に、ウェーハ表面から深さ5μmまでの表層部における欠陥密度に関し、LSTDスキャナ(LaserScattering Topography DefectScanner)にて波長680nmで評価した。
また、参考例としてフッ素終端処理後RTP前のウェーハの半導体デバイス形成面における表面粗さRMS(測定範囲:3μm×3μm)もAFMを用いて評価した。
本試験における評価結果を表1に示す。
Figure 0005912368
表1に示すように、前記フッ素終端処理を行わない比較例1に関しては、参考例よりも表面粗さが悪化する傾向が認められる。また、RTPの第2の温度範囲を1200℃とした比較例2に関しては、欠陥密度の消滅力が低いことが認められる。更に、フッ素終端処理を行った実施例1〜4に関しては、表面粗さが比較例及び参考例よりも良化する傾向が認められる。加えて、図4の熱処理シーケンスにより行った実施例3、4に関しては、図3に示す熱処理シーケンス(実施例1、2)よりも、表面粗さが良化する傾向が認められる。
(温度変更試験1:実施例5から10)
前記フッ素終端処理における第1の温度範囲を変化させて、その他は、実施例1と同様な条件にて、アニールウェーハを作製した。
得られたアニールウェーハの半導体デバイス形成面における表面粗さ(RMS)及び凹形状のピットの発生状況を実施例1と同様な方法で評価した。
本試験における試験条件及び評価結果を表2に示す。
Figure 0005912368
表2に示すように、第1の温度範囲を900℃以上1250℃以下とすることで、表面粗さ:RMS(nm)が良化する傾向が認められる。
(温度変更試験2:実施例11から16)
前記RTPにおける第2の温度範囲を1350℃として、その他は温度変更試験1と同様な条件にて、アニールウェーハを作製した。
得られたアニールウェーハの半導体デバイス形成面における表面粗さ(RMS)及び凹形状のピットの発生状況を実施例1と同様な方法で評価した。
本試験における試験条件及び評価結果を表3に示す。
Figure 0005912368
本試験においても、表3に示すように、温度変更試験1と同様な傾向(第1の温度範囲を900℃以上1250℃以下とすることで、表面粗さ:RMS(nm)が良化する傾向)があることが認められる。
(半導体デバイス形成熱処理試験:実施例17から32)
上記実施例1から16で得られたアニールウェーハを、更に、最高到達温度1350℃でRTPを行った。このRTPを、半導体デバイス形成の際に施される熱処理(半導体デバイス形成熱処理)と想定した。
具体的には、500℃で保持された反応室内に実施例1から16で得られたアニールウェーハを投入し、雰囲気として、アルゴンガス(Ar)を供給し、昇温速度75℃/秒で、1350℃まで急速昇温して、1350℃で15秒間保持した後に、降温速度90℃/秒で500℃まで急速降温させた。なお、このアルゴンガス(Ar)には、反応室内に設置された酸素濃度計による測定において0.1ppm以下の非常に微量の酸素が含まれていることが分かっている。
以上の半導体デバイス形成熱処理を行ったウェーハの半導体デバイス形成面における表面粗さをAFM(Atomic Force Microscope)を用いて、RMS(測定範囲:3μm×3μm)を評価した。
また、半導体デバイス形成面における凹形状のピットの発生状況を外観目視にて評価した。
本試験における試験条件及び評価結果を表4に示す。
Figure 0005912368
表4に示すように、実施例1から16で得られたアニールウェーハに対して、上記半導体デバイス形成熱処理を行っても(実施例17から32)、表面粗さの悪化及び凹形状のピットの発生も抑制されることが認められる。
なお、上記半導体デバイス形成熱処理前の実施例1から16で得られたアニールウェーハの半導体デバイスが形成される表面(研磨面)の水素及びフッ素の面密度を、XPS(X−ray PhotoelectronSpectroscopy)を用いて測定したところ、いずれの実施例においても、水素の面密度は1×1022個/cm以上であり、フッ素の面密度も1×1022個/cm以上であった。
10 RTP装置
20 反応室
30 ウェーハ保持部
40 加熱部

Claims (4)

  1. 少なくとも半導体デバイスが形成される表面が鏡面研磨されたシリコンウェーハの前記表面のシリコン原子を水素で終端させる工程と、
    前記水素で終端させたシリコンウェーハの前記表面のシリコン原子をフッ素で終端させる工程と、
    前記水素及びフッ素で終端させたシリコンウェーハを、不活性ガス雰囲気又は還元性ガス雰囲気中、1300℃以上1400℃以下の温度範囲に急速昇温し保持した後、急速降温する急速昇降温熱処理を行う工程と、を備えることを特徴とするシリコンウェーハの熱処理方法。
  2. 前記水素で終端させる工程は、前記シリコンウェーハをフッ化水素系溶液又は過酸化水素系溶液により洗浄する工程であり、
    前記フッ素で終端させる工程は、前記シリコンウェーハをフッ素系ガス雰囲気中、900℃以上1250℃以下の温度範囲で熱処理する工程であることを特徴とする請求項1に記載のシリコンウェーハの熱処理方法。
  3. 少なくとも半導体デバイスが形成される表面が鏡面研磨されたシリコンウェーハをフッ化水素系溶液又は過酸化水素系溶液により、前記表面のシリコン原子を水素で終端させる工程と、
    前記水素で終端させたシリコンウェーハをフッ素系ガス雰囲気中、900℃以上1250℃以下の第1の温度範囲まで急速昇温し、前記表面のシリコン原子をフッ素で終端させる工程と、
    前記フッ素で終端させる工程に連続して、前記第1の温度範囲で前記フッ素系ガス雰囲気を不活性ガス雰囲気又は還元性ガス雰囲気に切り替えて、1300℃以上1400℃以下の第2の温度範囲まで急速昇温し保持した後、急速降温する急速昇降温熱処理を行う工程と、
    を備えることを特徴とするシリコンウェーハの熱処理方法。
  4. 少なくとも半導体デバイスが形成される表面が鏡面研磨され、かつ、前記表面から少なくとも深さ5μmまでの表層部における欠陥密度が1個/cm2未満であり、
    更に、前記表面のシリコン原子に水素及びフッ素が終端され、かつ、前記水素及びフッ素の面密度は1×10 22 個/cm 2 以上であることを特徴とするシリコンウェーハ。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5641538B2 (ja) * 2011-03-30 2014-12-17 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの熱処理方法
US9945048B2 (en) * 2012-06-15 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method
CN107154354B (zh) * 2016-03-03 2020-12-11 上海新昇半导体科技有限公司 晶圆热处理的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0955379A (ja) * 1995-08-14 1997-02-25 Sony Corp 半導体基板の処理方法及び半導体装置の製造方法
US5994761A (en) 1997-02-26 1999-11-30 Memc Electronic Materials Spa Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
FR2777115B1 (fr) * 1998-04-07 2001-07-13 Commissariat Energie Atomique Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede
EP0984484A2 (en) 1998-09-04 2000-03-08 Canon Kabushiki Kaisha Semiconductor subtrate and method for producing the same
JP3478141B2 (ja) 1998-09-14 2003-12-15 信越半導体株式会社 シリコンウエーハの熱処理方法及びシリコンウエーハ
JP4552415B2 (ja) * 2003-10-14 2010-09-29 信越半導体株式会社 シリコンウエーハの製造方法
JP4854936B2 (ja) * 2004-06-15 2012-01-18 信越半導体株式会社 シリコンウエーハの製造方法及びシリコンウエーハ
US8992791B2 (en) 2008-10-03 2015-03-31 Sumco Techxiv Corporation Method of cleaning semiconductor wafer and semiconductor wafer
JP2010199337A (ja) * 2009-02-25 2010-09-09 Sumco Corp シリコンウェーハの製造方法
DE102009011622B4 (de) 2009-03-04 2018-10-25 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung einer epitaxierten Siliciumscheibe
JP5597378B2 (ja) * 2009-03-27 2014-10-01 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの熱処理方法
JP2011029609A (ja) * 2009-06-26 2011-02-10 Semiconductor Energy Lab Co Ltd Soi基板の作製方法およびsoi基板

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