JP5909067B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に係り、特に、一対の伝送線路を介して、入力信号が差動シリアル伝送方式で供給される表示装置に適用して有効な技術に関する。

アクティブ素子として薄膜トランジスタを使用するＴＦＴ方式の液晶表示装置は高精細な画像を表示できるため、テレビ、パソコン用ディスプレイ等の表示装置として使用されている。特に、小型のＴＦＴ方式の液晶表示装置は、携帯電話機の表示部として多用されている。
一般に、液晶表示装置では、隣接する２本の走査線（ゲート線ともいう。）と、隣接する２本の映像線（ソース線またはドレイン線ともいう。）とで囲まれる領域に、走査線からの走査信号によってオンする薄膜トランジスタと、映像線からの映像信号が薄膜トランジスタを介して供給される画素電極とが形成されて、所謂、サブピクセルが構成される。 これら複数のサブピクセルが形成された領域が表示領域であり、当該表示領域を囲んで周辺領域が存在する。周辺領域には、各映像線に映像電圧（階調電圧）を供給するドレインドライバ（ソースドライバともいう。）、及び各走査線に走査電圧を供給するゲートドライバが設けられる。
ドレインドライバおよびゲートドライバには、表示制御回路（タイミングコントローラともいう）から表示制御信号が入力され、ドレインドライバおよびゲートドライバは、表示制御回路により制御・駆動される。

特開平１０−２５８２２９号公報

近年、中小形機器向け液晶表示パネルは、高解像度化か進み、ＷＶＧＡクラスの高精細の液晶表示パネルが主流を占めているが、高精細・高画質化の要求は留まることなく、タブレット端末等のハイエンドモデルではＷＸＧＡ化が主流となっている。
このような状況に鑑み、低解像度〜高解像度クラスの幅広い液晶表示パネルに対応する為に、低解像度クラスの液晶表示パネルは、液晶ドライバを１チップ構成、高解像度クラスの液晶表示パネルは、液晶ドライバを複数チップ構成とし、１チップ構成と、複数チップ構成を切り替えられるようにすることが、低コスト化を図るためにも望ましい。
前記要望に答えるために、液晶ドライバに設けた端子により、液晶ドライバを１チップ構成、あるいは、複数チップ構成とすることが想定される。
その様な状況下において、差動シリアル伝送方式で入力信号が供給するための一対の伝送線路を終端する必要があり、さらには、一対の伝送線路を介して信号を読み出す時に、複数の信号が衝突するのを防止することが必要となる。
本発明は、前記要望に答えるためになされたものであり、本発明の目的は、表示装置において、端子設定により、一対の伝送線路の終端方法の切り替えること、あるいは、一対の伝送線路を介する信号の読み出し時に、信号が衝突するのを防止することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素と、前記複数の画素を駆動するｎ（ｎ＞２）個の駆動回路を備える表示装置であって、前記各駆動回路には、本体側より、一対の伝送線路を介して、表示データが差動シリアル伝送方式で供給され、前記ｎ個の駆動回路の中の１つの駆動回路は、マスタの駆動回路として動作し、前記ｎ個の駆動回路の中の前記マスタの駆動回路以外の駆動回路はスレーブの駆動回路として動作し、前記各駆動回路は、ＳＥＬＣ端子を有し、前記ＳＥＬＣ端子に入力される電圧が第１電圧レベルの時に、前記マスタの駆動回路は、その内部で前記一対の伝送線路の間に抵抗値がＲａの抵抗を接続して前記一対の伝送線路を終端し、前記スレーブの駆動回路は、その内部で前記一対の伝送線路の間に抵抗を接続しないで前記一対の伝送線路を開放し、前記ＳＥＬＣ端子に入力される電圧が前記第１電圧レベルとは異なる第２電圧レベルの時に、前記ｎ個の駆動回路の各々が、その内部で前記一対の伝送線路の間に抵抗値が（ｎ×Ｒａ）の抵抗を接続して前記一対の伝送線路を終端する。
（２）（１）において、前記各駆動回路は、ＳＥＬＡ端子と、ＳＥＬＢ端子を有し、前記ＳＥＬＡ端子に入力される電圧が第２電圧レベル、前記ＳＥＬＢ端子に入力される電圧が第１電圧レベルの時に、前記各駆動回路は、前記マスタの駆動回路として動作し、前記ＳＥＬＡ端子に入力される電圧が第２電圧レベル、前記ＳＥＬＢ端子に入力される電圧が第２電圧レベルの時に、前記各駆動回路は、前記スレーブの駆動回路として動作する。
（３）（１）または（２）において、前記各駆動回路は、ＳＥＬＤ１端子ないしＳＥＬＤ（ｎ−２）端子を有し、前記ＳＥＬＤ１端子ないしＳＥＬＤ（ｎ−２）端子のそれぞれに入力される電圧レベルに応じて、前記スレーブの駆動回路の各々は、何番目のスレーブの駆動回路かを認識する。

（４）複数の画素と、前記複数の画素を駆動する複数の駆動回路を備える表示装置であって、前記各駆動回路には、本体側より、一対の伝送線路を介して、入力信号が差動シリアル伝送方式で供給され、前記各駆動回路は、ＲＥＶＳ端子を有し、前記本体側が前記各駆動回路から信号を読み出す時に、前記ＲＥＶＳ端子に第２電圧 レベルの電圧が入力される駆動回路のみが、前記一対の伝送線路にデータを送出する。
（５）複数の画素と、前記複数の画素を駆動する複数の駆動回路を備える表示装置であって、前記各駆動回路には、本体側より、一対の伝送線路を介して、入力信号が差動シリアル伝送方式で供給され、前記各駆動回路は、レジスタを有し、前記本体側が前記各駆動回路から信号を読み出す時に、前記レジスタ内に読み出し許可のデータが書き込まれた駆動回路のみが、前記一対の伝送線路に信号を送出する。
（６）（５）において、本体側から前記読み出し許可のデータを、次に読み出し対象となる駆動回路内のレジスタに書き込む。
（７）（１）ないし（６）の何れかにおいて、前記各駆動回路は、表示制御回路を有する映像線駆動回路である。

（８）複数の画素と、前記複数の画素を駆動するｎ（ｎ＞２）個の映像線駆動回路と、表示制御回路を備える表示装置であって、前記各映像線駆動回路には、前記表示制御回路より、一対の伝送線路を介して、入力信号が差動シリアル伝送方式で供給され、前記各映像線駆動回路は、ＳＥＬＣ端子を有し、前記ＳＥＬＣ端子に入力される電圧が第１電圧レベルの時に、１番目の映像線駆動回路が、その内部で前記一対の伝送線路の間に抵抗値がＲａの抵抗を接続して前記一対の伝送線路を終端し、残りの映像線駆動回路が、その内部で前記一対の伝送線路の間に抵抗を接続しないで前記一対の伝送線路を開放し、前記ＳＥＬＣ端子に入力される電圧が前記第１電圧レベルとは異なる第２電圧レベルの時に、前記ｎ個の駆動回路の各々が、その内部で前記一対の伝送線路の間に抵抗値が（ｎ×Ｒａ）の抵抗を接続して前記一対の伝送線路を終端する。
（９）複数の画素と、前記複数の画素を駆動するｎ（ｎ＞２）個の映像線駆動回路と、表示制御回路を備える表示装置であって、前記各映像線駆動回路には、前記表示制御回路より、一対の伝送線路を介して、入力信号が差動シリアル伝送方式で供給され、前記各映像線駆動回路は、ＲＥＶＳ端子を有し、前記表示制御回路が前記各映像線駆動回路から信号を読み出す時に、前記ＲＥＶＳ端子に第２電圧レベルの電圧が入力される映像線駆動回路のみが、前記一対の伝送線路に信号を送出する。
（１０）複数の画素と、前記複数の画素を駆動するｎ（ｎ＞２）個の映像線駆動回路と、表示制御回路を備える表示装置であって、前記各映像線駆動回路には、前記表示制御回路より、一対の伝送線路を介して、入力信号が差動シリアル伝送方式で供給され、前記各駆動回路は、レジスタを有し、前記表示制御回路が前記各映像線駆動回路から信号を読み出す時に、前記レジスタ内に読み出し許可のデータが書き込まれた映像線駆動回路のみが、前記−対の伝送線路に信号を送出する。
（１１）（１０）において、前記表示制御回路から前記読み出し許可のデータを、次に読み出し対象となる映像線駆動回路内のレジスタに書き込む。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、端子設定により、一対の伝送線路の終端方法の切り替えること、あるいは、一対の伝送線路を介する信号の読み出し時に、信号が衝突するのを防止することが可能となる。

本発明の実施例１の液晶表示装置の概略構成を示すブロック図である。 本発明の実施例１のドレインドライバの端子設定を説明するための図である。 本発明の実施例１のドレインドライバの端子設定を説明するための図である。 本発明の実施例１のドレインドライバの端子設定を説明するための図である。 本発明の実施例１のドレインドライバの端子設定を説明するための図である。 本発明の実施例１の液晶表示装置の問題点を説明するための図である。 本発明の実施例２のドレインドライバの端子設定を説明するための図である。 本発明の実施例２のドレインドライバの端子設定を説明するための図である。 従来の液晶表示装置の概略構成を示すブロック図である。

以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
［実施例１］
図１は、本発明の実施例１の液晶表示装置の概略構成を示すブロック図である。
本実施例の液晶表示装置は、液晶表示パネル１、ドレインドライバ（２ａ〜２ｃ）、ゲートドライバ３、電源回路５で構成される。
ドレインドライバ（２ａ〜２ｃ）と、ゲートドライバ３は、液晶表示パネル１の周辺部に設置される。例えば、ドレインドライバ（２ａ〜２ｃ）と、ゲートドライバ３は、液晶表示パネル１の一対の基板の第１の基板（例えば、ガラス基板）の２辺の周辺部に、それぞれＣＯＧ方式で実装される。あるいは、ドレインドライバ（２ａ〜２ｃ）と、ゲートドライバ３は、液晶表示パネル１の第１の基板の２辺の周辺部に配置されるフレキシブル回路基板に、それぞれＣＯＦ方式で実装される。
また、電源回路５は、液晶表示パネル１の周辺部（例えば、液晶表示装置の裏側）に配置される回路基板に実装される。
図１において、４０は表示制御回路であり、本実施例の液晶表示装置は、表示制御回路４０を、それぞれのドレインドライバに内蔵している。

表示制御回路４０は、本体コンピュータ８から入力する表示信号を、データの交流化等、液晶表示パネル１の表示に適したタイミング調整を行い、表示形式の入力信号に変換して同期信号（クロック信号）と共にドレインドライバ（２ａ〜２ｃ）、ゲートドライバ３に入力する。
ゲートドライバ３は、表示制御回路４０の制御の基に走査線（ゲート線ともいう；ＧＬ）に選択走査電圧を順次供給し、また、ドレインドライバ（２ａ〜２ｃ）は、映像線（ドレイン線、ソース線ともいう；ＤＬ）に映像電圧を供給して映像を表示する。電源回路５は液晶表示装置に要する各種の電圧を生成する。
液晶表示パネル１は、複数のサブピクセルを有し、各サブピクセルは、映像線（ＤＬ）と走査線（ＧＬ）とで囲まれた領域に設けられる。
各サブピクセルは、薄膜トランジスタ（ＴＦＴ）を有し、薄膜トランジスタ（ＴＦＴ）の第１の電極（ドレイン電極またはソース電極）は映像線（ＤＬ）に接続され、薄膜トランジスタ（ＴＦＴ）の第２の電極（ソース電極またはドレイン電極）は画素電極（ＰＸ）に接続される。また、薄膜トランジスタ（ＴＦＴ）のゲート電極は、走査線（ＧＬ）に接続される。
なお、図１において、ＣＬは、画素電極（ＰＸ）と対向電極（ＣＴ）との間に配置される液晶層を等価的に示す液晶容量であり、Ｃａｄｄは、画素電極（ＰＸ）と対向電極（ＣＴ）との間に形成される保持容量である。

図１に示す液晶表示パネル１において、列方向に配置された各サブピクセルの薄膜トランジスタ（ＴＦＴ）の第１の電極は、それぞれ映像線（ＤＬ）に接続され、各映像線（ＤＬ）は列方向に配置されたサブピクセルに、表示データに対応する映像電圧を供給するドレインドライバ（２ａ〜２ｃ）に接続される。
また、行方向に配置された各サブピクセルにおける薄膜トランジスタ（ＴＦＴ）のゲート電極は、それぞれ走査線（ＧＬ）に接続され、各走査線（ＧＬ）は、１水平走査時間、薄膜トランジスタ（ＴＦＴ）のゲートに走査電圧（正または負のバイアス電圧）を供給するゲートドライバ３に接続される。
液晶表示パネル１に画像を表示する際、ゲートドライバ３は、走査線（ＧＬ）を、順次、例えば、上から下に向かって選択し、一方、ある走査線の選択期間中に、ドレインドライバ（２ａ〜２ｃ）は、表示データに対応する映像電圧を、映像線（ＤＬ）に供給する。
映像線（ＤＬ）に供給された電圧は、薄膜トランジスタ（ＴＦＴ）を経由して、画素電極（ＰＸ）に印加され、最終的に、保持容量（Ｃａｄｄ）と、液晶容量（ＣＬ）に電荷がチャージされ、液晶分子をコントロールすることにより画像が表示される。

液晶表示パネル１は、画素電極（ＰＸ）、薄膜トランジスタ（ＴＦＴ）等が形成される第１の基板と、カラーフィルタ等が形成される第２の基板とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入ロから両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
なお、対向電極（ＣＴ）は、ＴＮ方式やＶＡ方式の液晶表示パネルであれば第２の基板側に設けられる。ＩＰＳ方式の場合は、第１の基板側に設けられる。
また、本発明は、液晶パネルの内部構造とは関係がないので、液晶パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶パネルであっても適用可能である。

本実施例の液晶表示装置では、表示制御回路４０を、それぞれのドレインドライバに内蔵しているが、ドレインドライバ（２ａ〜２ｃ）のそれぞれに、表示制御回路４０を内蔵すると、それぞれのドレインドライバに内蔵された各表示制御回路４０の同期を取る必要が生じる。そこで、本実施例では、複数のドレインドライバの中の１つのドレインドライバをマスタのドレインドライバ（図１では、２ａで示すドレインドライバ）として動作させ、それ以外のドレインドライバをスレーブのドレインドライバ（図１では、２ｂ、２ｃで示すドレインドライバ）として動作させる。
マスタのドレインドライバ（２ａ）は、自走用クロックを生成し、スレーブのドレインドライバ（２ｂ、２ｃ）には、マスタのドレインドライバ（２ａ）で生成された自走用クロックが入力される。これにより、マスタのドレインドライバ（２ａ）も、スレーブのドレインドライバ（２ｂ、２ｃ）も同期して動作することが可能となる。
また、マスタのドレインドライバ（２ａ）からゲートドライバ制御信号６が先頭のゲートドライバ３に入力され、ゲートドライバデータ転送信号７により、先頭のゲートドライバ３から後段のゲートドライバ３に対して、ゲートドライバ制御信号が転送される。
このように、本実施例の液晶表示装置では、ドレインドライバ（２ａ〜２ｃ）内に、表示制御回路４０を内蔵することにより、部品点数を削減することができるので、コストを低減することが可能となる。

本実施例では、外部の本体コンピュータ８から入力される表示信号は、表示データを含み、表示データを含む入力信号は、本体コンピュー夕８から一対の伝送線路を介して、差動シリアル伝送方式で、ドレインドライバ（２ａ〜２ｃ）に供給される。
図２ないし図４は、本実施例のドレインドライバの端子設定を説明するための図である。なお、図２ないし図４、及び、後述する図５において、本体コンピュータは、信号の送受信部のみを、ドレインドライバは、信号の受信部のみを図示している。また、図２ないし図４、図５において、ＴＸ＋は、正極性側の送受信部、ＴＸ−は、負極性側の送受信部、Ｐは、一対の伝送線路３０の中の正極性側の伝送線路、Ｎは、一対の伝送線路３０の中の負極性側の伝送線路である。
図２ないし図４に示すように、本実施例のドレインドライバでは、ＳＥＬＡ端子、ＳＥＬＢ端子、ＳＥＬＣ端子が設けられる。
ＳＥＬＡ端子に入力される電圧がＬｏｗ（以下、Ｌレベル）の時に、図２に示すように、１チップ構成となり、ＳＥＬＡ端子に入力される電圧がＨｉｇｈ（以下、Ｈレベル）の時に、図３、図４に示すように、複数チップ構成となる。
そして、図２、図３に示すように、ＳＥＬＡ端子に入力される電圧がＨｉｇｈ（以下、Ｈレベル）、ＳＥＬＢ端子に入力される電圧がＬレベルの時に、本実施例のドレインドライバは、マスタのドレインドライバ（２ａ）として動作し、ＳＥＬＡ端子に入力される電圧がＨレベル、ＳＥＬＢ端子に入力される電圧がＨレベルの時に、本実施例のドレインドライバは、スレーブのドレインドライバ（２ｂ）として動作する。

表示データを含む入力信号は、本体コンピュータ８から一対の伝送線路３０を介して、差動シリアル伝送方式で、ドレインドライバに供給されるが、一対の伝送線路３０は、終端抵抗で終端する必要がある。 ＳＥＬＣ端子は、一対の伝送線路の終端方法を設定するために設けられる。
ＳＥＬＣ端子に入力される電圧がＬレベルの時に、マスタのドレインドライバ（２ａ）は、その内部で一対の伝送線路３０の間に抵抗値がＲａ（ここでは、１００Ω）の抵抗を接続して、一対の伝送線路３０を終端し、スレーブのドレインドライバ（２ｂ）が、その内部で一対の伝送線路３０の間に抵抗を接続しないで、一対の伝送線路３０を開放する。
一般に、差動シリアル伝送方式では、本体コンピュー夕８から各ドレインドライバ （２ａ〜２ｃ）までの、一対の伝送線路のライン長が異なる場合は、最遠端のドレインドライバにおいて、一対の伝送線路３０を終端する。図４は、このような場合を図示している。
ＳＥＬＣ端子に入力される電圧がＨレベルの時に、ドレインドライバ（２ａ、２ｂ）の各々が、一対の伝送線路３０の間に抵抗値が（ｎ×Ｒａ）（ここでは、２００Ω）の抵抗を接続して、一対の伝送線路３０を終端抵抗で終端する。図３は、このような場合を図示している。
以上の端子設定内容を表１に示す。

また、図５に示すように、スレーブのドレインドライバが、２ｂ、２ｃの２つの場合は、１番目のスレーブのドレインドライバと、２番目のスレーブのドレインドライバを認識する端子、ここではＳＥＬＤ１の端子を設ける。
図５では、スレーブのドレインドライバ（２ｂ）のＳＥＬＤ１端子に入力される電圧がＬレベル、スレーブのドレインドライバ（２ｃ）のＳＥＬＤ１端子に入力される電圧がＨレベルとなっているので、スレーブのドレインドライバ（２ｂ）が１番目のスレーブのドレインドライバとして、スレーブのドレインドライバ（２ｃ）が２番目のスレーブのドレインドライバとして認識する。
スレーブのドレインドライバの個数ｍが３つ以上（ｍ≧３）の場合であっても同様に、ＳＥＬＤ１端子ないしＳＥＬＤ（ｍ−１）端子の（ｍ−１）個のＳＥＬＤ端子を設け、ｊ（２≦ｊ≦ｍ）番目のスレーブのドレインドライバのＳＥＬＤ（ｊ−１）端子に、Ｈレベルの電圧を入力し、各スレーブのドレインドライバのそれ以外のＳＥＬＤ端子に、Ｌレベルの電圧を入力することで、各スレーブのドレインドライバが、何番目のスレーブのドレインドライバかを認識することができる。
以上説明したように、本実施例によれば、端子の設定により、一対の伝送線路の終端方法を切り替えることができる。
また、１チップ構成、複数チップ構成を、端子の設定により、ドレインドライバに認識させることができるため、１種類のドレインドライバで低解像度から高解像度までの液晶表示パネルに対応可能であるばかりか、１系統の本体コンピュータで１チップ構成、または、複数チップ構成を制御できるため、本体コンピュータ側のシステムを容易に組むことが可能である。
さらに、高解像度クラスの液晶表示パネルに適用した場合、複数チップ構成とすることでドレインドライバから液晶表示パネルヘの斜め配線長が短くなり、額縁を狭くすることが可能となる。

［実施例２］
図６は、本発明の実施例１の液晶表示装置の問題点を説明するための図である。なお、図６、および後述する図７、図８において、外部の本体コンピュータは、信号の送受信部のみを、ドレインドライバは、信号の送受信部のみを図示している。また、図６、および後述する図７、図８において、ＴＸ＋は、正極性側の送受信部、ＴＸ−は、負極性側の送受信部、Ｐは、一対の伝送線路３０の中の正極性側の伝送線路、Ｎは、一対の伝送線路３０の中の負極性側の伝送線路である。
前述の実施例において、リバース転送時（データリード時）に、即ち、本体コンピュー夕８が、各ドレインドライバ（２ａ〜２ｃ）から信号を読み出す時に、各ドレインドライバが送出する信号（図６では、Ａ信号とＢ信号）が衝突する可能性がある。
そこで、本実施例では、リバース転送時に、リバース対象のドレインドライバを認識させるようにしたものである。
図７、図８は、本発明の実施例２の液晶表示装置における、リバース転送を説明するための図である。
図７、図８では、各ドレインドライバ（２ａ、２ｂ）にＲＥＶＳという端子を設け、ＲＥＶＳ端子に入力される電圧に基づき、選択されたドレインドライバのみが信号を一対の伝送線路３０に送出するようにしたものである。
図７では、マスタのドレインドライバ（２ａ）のＲＥＶＳ端子にＨレベルの電圧が入力され、マスタのドレインドライバ（２ａ）が、一対の伝送線路３０に信号を送出し、スレーブのドレインドライバ（２ｂ）のＲＥＶＳ端子にＬレベルの電圧が入力され、スレーブのドレインドライバ（２ｂ）が、一対の伝送線路３０に接続されているバッファ（トライステートバッファ）３６の出力をハイインピーダンス（Ｈｉ−Ｚ）とし、一対の伝送線路３０に信号を送出しないようにする。

図８では、スレーブのドレインドライバ（２ｂ）のＲＥＶＳ端子にＨレベルの電圧が入力され、スレーブのドレインドライバ（２ｂ）が、一対の伝送線路３０に信号を送出し、マスタのドレインドライバ（２ａ）のＲＥＶＳ端子にＬレベルの電圧が入力され、マスタのドレインドライバ（２ａ）が、一対の伝送線路３０に接続されているバッファ（トライステートバッファ）３６の出力をハイインピーダンス（Ｈｉ−Ｚ）とし、一対の伝送線路３０に信号を送出しないようにする。
この場合、本体コンピュータが、次に、読み出し対象となるドレインドライバのＲＥＶＳ端子にＨレベルの電圧を入力し、それ以外のＲＥＶＳ端子にＬレベルの電圧を入力する。
また、各ドレインドライバ（２ａ、２ｂ）にＲＥＶＳ端子を設ける代わりに、レジスタ３５を設けることにより、前述と同様の動作を行うことができる。
即ち、読み出し対象のドレインドライバのレジスタ３５に、読み出し許可のデータ（例えば、図７では、ドレインドライバ（２ａ）のレジスタ３５の「１」のデータ）を書き込み、読み出し対象のドレインドライバが、一対の伝送線路３０に信号を送出し、それ以外のドレインドライバには、レジスタ３５に、読み出し不許可のデー夕（例えば、図７では、ドレインドライバ（２ｂ）のレジスタ３５の「０」のデータ）を書き込み、読み出し対象以外のドレインドライバが、一対の伝送線路３０に接続されているバッファ（トライステートバッファ）３６の出力をハイインピーダンス（Ｈｉ−Ｚ）として、一対の伝送線路３０に信号を送出しないようにすることもできる。

［実施例３］
図９は、従来の液晶表示装置の概略構成を示すブロック図である。
図９に示す液晶表示装置は、液晶表示パネル１、ドレインドライバ２、ゲートドライバ３、表示制御回路４、電源回路５で構成される。ここで、表示制御回路４と、電源回路５は、液晶表示パネル１の周辺部（例えば、液晶表示装置の裏側）に配置される回路基板にそれぞれ実装される。
図９に示す従来の液晶表示装置は、表示制御回路４が、ドレインドライバ２の内部に内蔵される代わりに、外部に配置されている点で、前述の実施例と相違する。
図９に示す液晶表示装置において、表示制御回路４が、表示データを、一対の伝送線路を介して、差動シリアル伝送方式で、ドレインドライバ２に供給することが想定される。
このような場合に、前述の実施例１に説明した手法を適用することが可能である。但し、この場合、マスタ／スレーブ構成は必要ないので、各ドレインドライバ２は、ＳＥＬＡ端子が必要なく、Ｌレベルの電圧が入力されるＳＥＬＢ端子を有するドレインドライバ２は、表示制御回路４から最も違い位置にあるドレインドライバとなる。
さらに、図９に示す液晶表示装置において、リバース転送時に、即ち、表示制御回路４が、各ドレインドライバ（２ａ〜２ｃ）から信号を読み出す時に、前述の実施例２の手法を適用することも可能である。
なお、前述までの説明では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、例えば、有機ＥＬ表示装置などのサブピクセルを有する表示装置全般に適用可能であることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

１ 液晶表示パネル
２ ドレインドライバ
２ａ マスタのドレインドライバ
２ｂ，２ｃ スレーブのドレインドライバ
３ ゲートドライバ
４，４０ 表示制御回路
５ 電源回路
８ 本体コンピュー夕
３０ 一対の伝送線路
３５ レジスタ
３６ バッファ（トライステートバッファ）
ＧＬ 走査線（ゲート線）
ＤＬ 映像線（ドレイン線，ソース線）
ＴＦＴ 薄膜トランジスタ
ＰＸ 画素電極
ＣＴ 対向電極
ＣＬ 液晶容量
Ｃａｄｄ 保持容量

Claims (11)

1. 複数の画素と、
   前記複数の画素を駆動するｎ（ｎ≧２）個の駆動回路を備える表示装置であって、
   前記各駆動回路には、本体側より、一対の伝送線路を介して、表示データが差動シリアル伝送方式で供給され、
   前記ｎ個の駆動回路の中の１つの駆動回路は、クロックを生成するマスタの駆動回路として動作し、
   前記ｎ個の駆動回路の中の前記マスタの駆動回路以外の駆動回路は、前記クロックが供給されるスレーブの駆動回路として動作し、
   前記各駆動回路は、終端抵抗指定端子を有し、
   前記終端抵抗指定端子に入力される電圧が第１電圧レベルの時に、前記マスタの駆動回路は、その内部で前記一対の伝送線路の間に抵抗値がＲａの抵抗を接続して前記一対の伝送線路を終端し、前記スレーブの駆動回路は、その内部で前記一対の伝送線路の間に抵抗を接続しないで前記一対の伝送線路を開放し、
   前記終端抵抗指定端子に入力される電圧が前記第１電圧レベルとは異なる第２電圧レベルの時に、前記ｎ個の駆動回路の各々が、その内部で前記一対の伝送線路の間に抵抗値が（ｎ×Ｒａ）の抵抗を接続して前記一対の伝送線路を終端することを特徴とする表示装置。
2. 前記各駆動回路は、チップ構成指定端子と、マスタ・スレーブ指定端子を有し、
   前記チップ構成指定端子に入力される電圧が第２電圧レベル、前記マスタ・スレーブ指定端子に入力される電圧が第１電圧レベルの時に、前記各駆動回路は、前記マスタの駆動回路として動作し、
   前記チップ構成指定端子に入力される電圧が第２電圧レベル、前記マスタ・スレーブ指定端子に入力される電圧が第２電圧レベルの時に、前記各駆動回路は、前記スレーブの駆動回路として動作することを特徴とする請求項１に記載の表示装置。
3. 前記ｎが３以上である場合において、
   前記各駆動回路は、第１ないし第（ｎ−２）の順番指定端子を有し、
   前記第１ないし第（ｎ−２）の順番指定端子のそれぞれに入力される電圧レベルに応じて、前記スレーブの駆動回路の各々は、何番目のスレーブの駆動回路かを認識することを特徴とする請求項１または請求項２に記載の表示装置。
4. 前記各駆動回路は、逆伝送指定端子を有し、
   前記本体側が前記各駆動回路から信号を読み出す時に、前記逆伝送指定端子に第２電圧レベルの電圧が入力される駆動回路のみが、前記一対の伝送線路にデータを送出することを特徴とする請求項１に記載の表示装置。
5. 前記各駆動回路は、レジスタを有し、
   前記本体側が前記各駆動回路から信号を読み出す時に、前記レジスタ内に読み出し許可のデータが書き込まれた駆動回路のみが、前記一対の伝送線路に信号を送出することを特徴とする請求項１に記載の表示装置。
6. 本体側から前記読み出し許可のデータを、次に読み出し対象となる駆動回路内のレジスタに書き込むことを特徴とする請求項５に記載の表示装置。
7. 前記各駆動回路は、表示制御回路を有する映像線駆動回路であることを特徴とする請求項１ないし請求項６のいずれか１項に記載の表示装置。
8. 複数の画素と、
   前記複数の画素を駆動するｎ（ｎ≧２）個の映像線駆動回路と、
   表示制御回路を備える表示装置であって、
   前記各映像線駆動回路には、前記表示制御回路より、一対の伝送線路を介して、入力信号が差動シリアル伝送方式で供給され、
   前記各映像線駆動回路は、終端抵抗指定端子とマスタ・スレーブ指定端子とチップ構成指定端子とを有し、
   前記終端抵抗指定端子に入力される電圧が第１電圧レベルの時に、前記チップ構成指定端子に第２電圧レベルを入力され、かつ前記マスタ・スレーブ指定端子に第１電圧レベルを入力されてマスタの駆動回路として動作する映像線駆動回路が、その内部で前記一対の伝送線路の間に抵抗値がＲａの抵抗を接続して前記一対の伝送線路を終端し、残りの映像線駆動回路が、その内部で前記一対の伝送線路の間に抵抗を接続しないで前記一対の伝送線路を開放し、
   前記終端抵抗指定端子に入力される電圧が前記第１電圧レベルとは異なる第２電圧レベルの時に、前記ｎ個の駆動回路の各々が、その内部で前記一対の伝送線路の間に抵抗値が（ｎ×Ｒａ）の抵抗を接続して前記一対の伝送線路を終端することを特徴とする表示装置。
9. 前記各映像線駆動回路は、逆伝送指定端子を有し、
   前記表示制御回路が前記各映像線駆動回路から信号を読み出す時に、前記逆伝送指定端子に第２電圧レベルの電圧が入力される映像線駆動回路のみが、前記一対の伝送線路に信号を送出することを特徴とする請求項８に記載の表示装置。
10. 前記各映像線駆動回路は、レジスタを有し、
    前記表示制御回路が前記各映像線駆動回路から信号を読み出す時に、前記レジスタ内に読み出し許可のデータが書き込まれた映像線駆動回路のみが、前記−対の伝送線路に信号を送出することを特徴とする請求項８に記載の表示装置。
11. 前記表示制御回路から前記読み出し許可のデータを、次に読み出し対象となる映像線駆動回路内のレジスタに書き込むことを特徴とする請求項１０に記載の表示装置。

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