JP2011059492A - 表示装置のソースドライバ及びその制御方法 - Google Patents
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Abstract
【課題】消費電力が大きかった。
【解決手段】本発明は、カスケード接続され、前段から入力するカスケード信号に対応して所定の期間、コントローラからmini―LVDSインターフェイスで伝送される複数の信号に応じて表示装置の信号線を駆動するソースドライバであって、前記複数の信号のうち第1の信号を受信する第1の受信回路と、前記複数の信号のうち第2の信号を受信する第2の受信回路と、前記第1及び第2の受信回路を、それぞれアクティブ状態もしくはスタンバイ状態に制御するイネーブル制御回路と、を有し、前記イネーブル制御回路は、前記前段から入力するカスケード信号に応じて、前記第2の受信回路をアクティブ状態にし、当該ソースドライバが次段に出力するカスケード信号に応じて前記第1及び第2の受信回路をスタンバイ状態とするソースドライバである。
【選択図】図2
【解決手段】本発明は、カスケード接続され、前段から入力するカスケード信号に対応して所定の期間、コントローラからmini―LVDSインターフェイスで伝送される複数の信号に応じて表示装置の信号線を駆動するソースドライバであって、前記複数の信号のうち第1の信号を受信する第1の受信回路と、前記複数の信号のうち第2の信号を受信する第2の受信回路と、前記第1及び第2の受信回路を、それぞれアクティブ状態もしくはスタンバイ状態に制御するイネーブル制御回路と、を有し、前記イネーブル制御回路は、前記前段から入力するカスケード信号に応じて、前記第2の受信回路をアクティブ状態にし、当該ソースドライバが次段に出力するカスケード信号に応じて前記第1及び第2の受信回路をスタンバイ状態とするソースドライバである。
【選択図】図2
Description
本発明は、表示装置のソースドライバ及びその制御方法に関するものである。
液晶ディスプレイ等の平面表示装置は、近年大型化が進んでいる。大型平面表示装置は、ソースドライバと呼ばれるIC(Integrated Circuit)を用いて信号線を駆動する。1つあたりのソースドライバにより駆動可能な信号線には限界がある。よって、大型化や高精細化が進んだ平面表示装置には、図6に示すようにカスケード接続された複数のソースドライバを有しており、順次複数のソースドライバを動作させ、1水平ライン分の全信号線を駆動する。
図6に示すように平面表示装置1は、コントローラ11と、ソースドライバIC1〜IC4と、ディスプレイ12とを有する。コントローラ11は、クロック信号CLKと、ロード信号LOADと、データ信号DD0〜DD5を各ソースドライバに送信している。クロック信号CLKは、ソースドライバIC1〜IC4の動作クロックを生成するための信号である。データ信号DD0〜DD5は、画素データである。ソースドライバIC1〜IC4は、このデータ信号DD0〜DD5に応じた画素駆動信号をディスプレイ12に出力する。ロード信号LOADは、順次ソースドライバIC1〜IC4が行うデータ信号DD0〜DD5の取り込み動作を行わせるストローブ信号である。このロード信号LOADは、1水平期間毎にコントローラ11からソースドライバIC1〜IC4に出力される。なお、図6の例では図面の簡略化のためソースドライバを4つに限定しているが、更に複数であってもよい。
各ソースドライバは、クロック信号CLKと、ロード信号LOADと、データ信号DD0〜DD5を入力する。各ソースドライバは、画素データであるデータ信号DD0〜DD5を順次ラッチする。各ソースドライバが行うデータ信号DD0〜DD5のラッチ動作は、前段ソースドライバから出力されるカスケード信号DOIに応じて行われる。但し、初段ソースドライバは、電源電圧端子VDDからハイレベルの論理信号を前段のカスケード信号DOIとして入力する。
上述したように大型化や高精細化が進んでおり、1水平ラインの画素数も増大化している。このため、コントローラと各ソースドライバ間を伝送するデータ信号等の高速転送化が必要となっている。液晶ディスプレイでは、このコントローラと各ソースドライバ間高速転送用のインターフェイスとしてmini−LVDSが一般的に用いられている。このmini−LVDSのインターフェイス規格は、図7に示すような、LVDS(Low voltage differential signaling)で、データ信号やクロック信号を送信回路、受信回路間でやり取りする。
図7に示すように、LVDSではコントローラ10が有する送信回路Txと、ソースドライバIC1〜IC4が有する受信回路Rx間を、差動信号が流れる信号バスLVDS+、LVDS−で伝送する。送信回路Txは、信号バスLVDS+、終端抵抗R1、LVDS−間に電流を流し、受信回路Rxは、終端抵抗R1の両端に生じる電位差の極性に応じて受信信号の論理値を判定する。このような構成とすることで、信号バスLVDS+、LVDS−間のカップリングによりEMI(Electro Magnetic Interference)等のノイズ対策が行える。
図8に、ソースドライバIC1〜IC4のブロック構成図を示す。なお、ソースドライバIC1〜IC4は、基本的に同様の構成であるため、以下ではソースドライバIC1の構成を説明する。図8に示すように、ソースドライバIC1は、受信回路RxDD0〜RxDD5、RxCLKと、イネーブル制御回路21と、4分周回路22と、DOI信号生成回路23と、データレジスタ24とを有する。
受信回路RxDD0〜RxDD5、RxCLKは、それぞれ図7の受信回路Rxのようにコントローラ11からのVLDS信号を受信する。受信回路RxDD0〜RxDD5、RXCLKは、それぞれVLDS信号であるデータ信号DD0〜DD5、クロック信号CLKを受信する。なお、受信回路RxDD0〜RxDD5、RxCLKは、受信した信号をCMOS信号レベルにして後段回路に出力する。
イネーブル制御回路21は、受信回路RxDD0〜RxDD5、RxCLKをアクティブもしくはスタンバイとするようイネーブル信号REC_ENにより制御する。構成は後述する。
4分周回路22は、受信回路RxCLKが出力したCMOS信号レベルのクロック信号CLKを4分周する。この4分周化されたクロック信号は、ソースドライバIC1の内部の動作クロックとして利用される。このことにより、ソースドライバIC1は、消費電力を低減している。以下、4分周化されたクロック信号を内部動作クロック信号と称す。また、4分周回路22も、イネーブル制御回路21のイネーブル信号REC_ENに応じてアクティブもしくはスタンバイが制御される。
DOI信号生成回路23は、例えば、ハイレベルのカスケード信号DIOを入力すると、所定のクロック数後に、所定の期間ハイレベルのカスケード信号DOIを出力する。DOI信号生成回路23は、シフトレジスタ30を有する。シフトレジスタ30は、受信回路RxCLKが出力したクロック信号CLKを、所定のクロック数カウントする。DOI信号生成回路23の動作の一例を以下に簡単に説明する。
DOI信号生成回路23は、ハイレベルのカスケード信号DIOを入力すると、シフトレジスタ30を動作させ、シフトレジスタ30が所定のクロック数をカウントしたらハイレベルのカスケード信号DOIを所定の期間出力する。このカスケード信号DOIがハイレベルとなる所定の期間は、例えば、動作クロック1周期分である。
ここで、イネーブル制御回路21の構成を図9に示す。図9に示すように、イネーブル制御回路21は、ディレイ回路DLY1、DLY2と、NAND回路NAND1と、NOR回路NOR1と、インバータ回路IV1と、RSラッチ回路RS1とを有する。
ディレイ回路DLY1は、インバータ回路IV11〜IV13を有する。インバータ回路IV11〜IV13は、それぞれ順に直列接続されたインバータチェーンを構成する。初段のインバータ回路IV11は、ロード信号LOADを入力する。そして、所定の期間遅延したロード信号LOADを最終段のインバータ回路IV13が出力する。
NAND回路NAND1は、一方の入力にロード信号LOAD、他方の入力にインバータ回路IV13が出力する所定の期間遅延したロード信号LOADを入力する。そして、その演算結果をインバータ回路IV1に出力する。インバータ回路IV1は、NAND回路NAND1の出力信号を反転し、REC_SET信号として出力する。よって、REC_SET信号は、ロード信号LOADの立ち上がりエッジから、ディレイ回路DLY1で発生する遅延量分ハイレベルとなるパルス信号となる。
ディレイ回路DLY2は、インバータ回路IV21〜IV23を有する。インバータ回路IV21〜IV23は、それぞれ順に直列接続されたインバータチェーンを構成する。初段のインバータ回路IV21は、カスケード信号DOIを入力する。そして、所定の期間遅延したカスケード信号DOIを最終段のインバータ回路IV23が出力する。
NOR回路NOR1は、一方の入力にカスケード信号DOI、他方の入力にインバータ回路IV23が出力する所定の期間遅延したカスケード信号DOIを入力する。そして、その演算結果をREC_RSET信号として出力する。よって、REC_RSET信号は、カスケード信号DOIの立ち下がりエッジから、ディレイ回路DLY2で発生する遅延量分ハイレベルとなるパルス信号となる。
RSラッチ回路RS1は、セット端子SにREC_SET信号を入力し、リセット端子RにREC_RSET信号を入力する。そして、REC_SET信号、REC_RSET信号に応じて、イネーブル信号REC_ENを出力する。更に詳細には、RSラッチ回路RS1は、ハイレベルのREC_SET信号が入力されると出力端子Qからハイレベルのイネーブル信号REC_ENを出力し、ハイレベルのREC_RSET信号が入力されると出力端子Qからロウレベルのイネーブル信号REC_ENを出力する。
図10に、受信回路RxDD0〜RxDD5、RxCLKの回路構成を示す。なお、受信回路RxDD0〜RxDD5、RxCLKは、基本的に同様の構成であるため、以下では受信回路RxDD0の構成を説明する。図10に示すように、PMOSトランジスタMP1〜MP6と、NMOSトランジスタMN1〜NM8と、NAND回路NAND31と、インバータ回路IV31と、電流源CC31とを有する。
電流源CC31と、PMOSトランジスタMP1〜MP2とで、LVDS信号を入力する差動段が構成される。PMOSトランジスタMP3〜MP6と、NMOSトランジスタMN5〜NM8とで、上記差動段からの信号を増幅する増幅段が構成される。この増幅段からは、CMOSレベルの信号が出力される。
イネーブル信号REC_ENがハイレベルの場合、LVDS信号がCMOSレベルの信号となって出力される。逆に、イネーブル信号REC_ENがロウレベルの場合、NMOSトランジスタMN1〜NM4は、電源電圧端子VDDと接地電圧端子VSS間の電流経路を遮断する。また、ロウレベルのイネーブル信号REC_ENによりNAND回路NAND31の出力がハイレベルに固定される。このため、インバータ回路IV31の出力、つまり、受信回路RxDD0の出力がロウレベルに固定され受信回路RxDD0がスタンバイとなる。つまり、受信回路RxDD0は、イネーブル信号REC_ENに応じて、アクティブ、スタンバイを制御される。
図11〜図13に、ソースドライバIC1〜IC4の動作を示すタイミングチャートを示す。なお、図11〜図13の時間で同一符号のものは、同一の時刻を示すものとする。また、時刻t1以前では、全てのソースドライバの受信回路RxCLK、RxDD0〜RxDD5がスタンバイ状態であるとする。
時刻t1において、ハイレベルのロード信号LOADがソースドライバIC1〜IC4に入力される。それぞれのソースドライバのイネーブル制御回路21において、このロード信号LOADの立ち上がりエッジに応じて、パルス信号のREC_SET信号が生成される。このREC_SET信号により、ハイレベルのイネーブル信号REC_ENがRSラッチ回路RS1から出力される。そして、このイネーブル信号REC_ENに応じて、それぞれのソースドライバの受信回路RxCLK、RxDD0〜RxDD5がアクティブ状態となる。
時刻t2において、全てのソースドライバが、ハイレベルのデータ信号DD0をリセットデータRSTとして取り込む。mini−LVDSインターフェイスでは、受信回路Rxがアクティブ状態になった後、クロック信号CLKの4周期分(期間T1)ハイレベルのデータ信号DD0を上記リセットデータRSTとしている。
それぞれのソースドライバは、リセットデータRSTを受信後、時刻t3のタイミングで、4分周回路22から内部動作クロック信号を出力する。この内部動作クロック信号に応じてそれぞれのソースドライバが動作を行う。また、ソースドライバIC1は、カスケード信号DIOがハイレベルであるため、クロック信号CLKの立ち上がり、立ち下がりエッジのタイミングでデータ信号DD0〜DD5のデータの取り込みを開始する。ここで、上述のようにデータの取り込みがクロック信号CLKの立ち上がり、立ち下がりエッジのタイミングで行われるため、データ信号線1つあたり、内部動作クロック1周期で8ビットのデータが取り込まれる。
ここで、1つのソースドライバあたり、(m×6)/8本(m:4の倍数)の画素信号線を駆動する場合、クロック信号CLKのm回目のエッジタイミングで、この1つのソースドライバのデータ取り込みが完了する。このため、ソースドライバIC1は、時刻t3の1回目のクロック信号CLKのエッジから時刻t5のm回目のクロック信号CLKのエッジまでの期間、エッジ毎にデータ信号DD0〜DD5のデータを取り込むことになる。
時刻t4で、ソースドライバIC1のシフトレジスタ30がm−3回目のクロック信号CLKのエッジをカウントし、所定のカウント数になったことをDOI信号生成回路23に知らせる。そして、ソースドライバIC1のDOI信号生成回路23は、このタイミングでカスケード信号DOIをハイレベルに立ち上げる。なお、このソースドライバIC1のカスケード信号DOIは、ソースドライバIC2のカスケード信号DIOとなる。
時刻t4から内部動作クロックの1周期分後の時刻t7でソースドライバIC1のDOI信号生成回路23が、カスケード信号DOIをロウレベルに立ち下げる。また、ソースドライバIC1のイネーブル制御回路21では、この立ち下がりエッジに応じ、パルス信号のREC_RSET信号が生成される。このREC_RSET信号により、ロウレベルのイネーブル信号REC_ENがRSラッチ回路RS1から出力される。そして、このロウレベルのイネーブル信号REC_ENに応じて、ソースドライバIC1の受信回路RxCLK、RxDD0〜RxDD5がスタンバイ状態となる。また、内部動作クロックを生成する4分周回路22もスタンバイ状態となる。よって、ソースドライバIC1がスタンバイ状態となる。
一方、ハイレベルのカスケード信号DIOを入力したソースドライバIC2では、時刻t6の内部動作クロックの立ち上がりエッジから、クロック信号CLKのエッジ毎にデータ信号DD0〜DD5のデータを取り込み始める。なお、時刻t6のクロック信号CLKのエッジは、m+1回目である。よって、ソースドライバIC2は、時刻t6のm+1回目のクロック信号CLKのエッジから時刻t9の2m回目のクロック信号CLKのエッジまでの期間、エッジ毎にデータ信号DD0〜DD5のデータを取り込む。また、時刻t6から、ソースドライバIC2のシフトレジスタ30が、クロック信号CLKのエッジのカウントを開始する。
時刻t8で、ソースドライバIC2のシフトレジスタ30がm−3回目のクロック信号CLKのエッジをカウントし、所定のカウント数になったことをDOI信号生成回路23に知らせる。そして、ソースドライバIC2のDOI信号生成回路23は、このタイミングでカスケード信号DOIをハイレベルに立ち上げる。なお、このソースドライバIC2のカスケード信号DOIは、ソースドライバIC3のカスケード信号DIOとなる。
時刻t8から内部動作クロックの1周期分後の時刻t11でソースドライバIC2のDOI信号生成回路23が、カスケード信号DOIをロウレベルに立ち下げる。また、ソースドライバIC2のイネーブル制御回路21では、この立ち下がりエッジに応じ、パルス信号のREC_RSET信号が生成される。このREC_RSET信号により、ロウレベルのイネーブル信号REC_ENがRSラッチ回路RS1から出力される。そして、このロウレベルのイネーブル信号REC_ENに応じて、ソースドライバIC2の受信回路RxCLK、RxDD0〜RxDD5がスタンバイ状態となる。また、内部動作クロックを生成する4分周回路22もスタンバイ状態となる。よって、ソースドライバIC2がスタンバイ状態となる。
以下、ソースドライバIC3、IC4も同様の動作を行う。つまり、ハイレベルのカスケード信号DIOを入力したソースドライバIC3では、時刻t10の内部動作クロックの立ち上がりエッジから、クロック信号CLKのエッジ毎にデータ信号DD0〜DD5のデータを取り込み始める。なお、時刻t10のクロック信号CLKのエッジは、2m+1回目である。よって、ソースドライバIC3は、時刻t10の2m+1回目のクロック信号CLKのエッジから時刻t13の3m回目のクロック信号CLKのエッジまでの期間、エッジ毎にデータ信号DD0〜DD5のデータを取り込む。また、時刻t10から、ソースドライバIC3のシフトレジスタ30が、クロック信号CLKのエッジのカウントを開始する。
時刻t12で、ソースドライバIC3のシフトレジスタ30がm−3回目のクロック信号CLKのエッジをカウントし、所定のカウント数になったことをDOI信号生成回路23に知らせる。そして、ソースドライバIC3のDOI信号生成回路23は、このタイミングでカスケード信号DOIをハイレベルに立ち上げる。なお、このソースドライバIC3のカスケード信号DOIは、ソースドライバIC4のカスケード信号DIOとなる。
時刻t12から内部動作クロックの1周期分後の時刻t15でソースドライバIC3のDOI信号生成回路23が、カスケード信号DOIをロウレベルに立ち下げる。また、ソースドライバIC3のイネーブル制御回路21では、この立ち下がりエッジに応じ、パルス信号のREC_RSET信号が生成される。このREC_RSET信号により、ロウレベルのイネーブル信号REC_ENがRSラッチ回路RS1から出力される。そして、このロウレベルのイネーブル信号REC_ENに応じて、ソースドライバIC3の受信回路RxCLK、RxDD0〜RxDD5がスタンバイ状態となる。また、内部動作クロックを生成する4分周回路22もスタンバイ状態となる。よって、ソースドライバIC3がスタンバイ状態となる。
ハイレベルのカスケード信号DIOを入力したソースドライバIC4では、時刻t14の内部動作クロックの立ち上がりエッジから、クロック信号CLKのエッジ毎にデータ信号DD0〜DD5のデータを取り込み始める。なお、時刻t14のクロック信号CLKのエッジは、3m+1回目である。よって、ソースドライバIC4は、時刻t14の3m+1回目のクロック信号CLKのエッジから時刻t17の4m回目のクロック信号CLKのエッジまでの期間、エッジ毎にデータ信号DD0〜DD5のデータを取り込む。また、時刻t14から、ソースドライバIC4のシフトレジスタ30が、クロック信号CLKのエッジのカウントを開始する。
時刻t16で、ソースドライバIC4のシフトレジスタ30がm−3回目のクロック信号CLKのエッジをカウントし、所定のカウント数になったことをDOI信号生成回路23に知らせる。そして、ソースドライバIC4のDOI信号生成回路23は、このタイミングでカスケード信号DOIをハイレベルに立ち上げる。なお、このソースドライバIC4のカスケード信号DOIは、次段のソースドライバのカスケード信号DIOとなる。
時刻t16から内部動作クロックの1周期分後の時刻t19でソースドライバIC4のDOI信号生成回路23が、カスケード信号DOIをロウレベルに立ち下げる。また、ソースドライバIC4のイネーブル制御回路21では、この立ち下がりエッジに応じ、パルス信号のREC_RSET信号が生成される。このREC_RSET信号により、ロウレベルのイネーブル信号REC_ENがRSラッチ回路RS1から出力される。そして、このロウレベルのイネーブル信号REC_ENに応じて、ソースドライバIC4の受信回路RxCLK、RxDD0〜RxDD5がスタンバイ状態となる。また、内部動作クロックを生成する4分周回路22もスタンバイ状態となる。よって、ソースドライバIC4がスタンバイ状態となる。
なお、ソースドライバがカスケード接続された液晶表示装置の技術が特許文献1に開示されている。
ここで、従来の平面表示装置1において、ソースドライバIC1〜IC4の受信回路RxCLK、RxDD0〜RxDD5は、図11〜図13に示すように時刻t1からアクティブ状態となっている。これは、mini−LVDSインターフェイス規格上、クロック信号CLKやリセットデータRSTを受信する各ソースドライバの受信回路RxDD0、RxCLKが時刻t1からアクティブ状態となることに起因する。
しかし、カスケード接続されたソースドライバIC1〜IC4は、ハイレベルのカスケード信号DIOが入力されるまでは、受信回路RxDD0、RxCLK以外の受信回路RxDD1〜RxDD5がアクティブ状態となる必要がなく、不要な電力が消費されていることになる。しかも、スタンバイ状態のソースドライバにおいて、高精細化、大型化した液晶ディスプレイ装置等において、ソースドライバの消費電力は大きくなる一方である。このため、ソースドライバの消費電の低減化のため、上記のような無駄な消費電力を削減する必要がある。
本発明は、カスケード接続され、前段から入力するカスケード信号に対応して所定の期間、コントローラからmini―LVDSインターフェイスで伝送される複数の信号に応じて表示装置の信号線を駆動するソースドライバであって、前記複数の信号のうち第1の信号を受信する第1の受信回路と、前記複数の信号のうち第2の信号を受信する第2の受信回路と、前記第1及び第2の受信回路を、それぞれアクティブ状態もしくはスタンバイ状態に制御するイネーブル制御回路と、を有し、前記イネーブル制御回路は、前記前段から入力するカスケード信号に応じて、前記第2の受信回路をアクティブ状態にし、当該ソースドライバが次段に出力するカスケード信号に応じて前記第1及び第2の受信回路をスタンバイ状態とするソースドライバである。
本発明にかかるソースドライバによれば、前段から入力するカスケード信号に応じて、第2の受信回路をアクティブ状態にし、当該ソースドライバが次段に出力するカスケード信号に応じて第2の受信回路をスタンバイ状態とすることができる。このため、カスケード接続されたソースドライバにおいて、アクティブ状態となる必要がない期間、第2の受信回路をスタンバイ状態とし、ソースドライバの消費電力を削減することができる。
本発明にかかるソースドライバによれば、消費電力の低減化が可能となる。
発明の実施の形態
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を液晶表示装置のソースドライバIC101〜IC104に適用したものである。なお、液晶表示装置のブロック構成は、図6と同様なため説明は省略する。よって、図6のソースドライバIC1〜IC4が、本実施の形態のソースドライバIC101〜IC104に置き換えられた構成となっている。
ソースドライバIC101〜IC104のブロック構成図を示す。なお、ソースドライバIC101〜IC104は、同様の構成であるため、以下ではソースドライバIC101の構成を説明する。
図1に示すように、ソースドライバIC101は、受信回路RxDD0〜RxDD5、RxCLKと、イネーブル制御回路100と、4分周回路22と、DOI信号生成回路23と、データレジスタ24とを有する。なお、図1に示された符号のうち、図8と同じ符号を付した構成は、図8と同じか又は類似の構成を示している。ソースドライバIC101とソースドライバIC1とで異なる点はイネーブル制御回路100である。よって、本実施の形態では、その部分を重点的に説明する。
図1に示すように、イネーブル制御回路100が、後述するイネーブル信号REC_EN1とREC_EN3とを出力する。そのイネーブル信号REC_EN1が受信回路RxCLKとRxDD0に入力される。また、イネーブル信号REC_EN3が受信回路RxDD1〜RxDD5に入力される。以後、本実施の形態では、本発明の特徴部分であるイネーブル制御回路100を中心に説明を行う。
イネーブル制御回路100の構成を図2に示す。図2に示すように、イネーブル制御回路100は、ディレイ回路DLY101、DLY111、DLY121と、NAND回路NAND101、102と、NOR回路NOR101と、インバータ回路IV101、IV102と、RSラッチ回路RS101、RS102と、DフリップフロップDFF101と、セレクタSEL101とを有する。
ディレイ回路DLY101は、インバータ回路IV101〜IV103を有する。インバータ回路IV101〜IV103は、それぞれ順に直列接続されたインバータチェーンを構成する。初段のインバータ回路IV101は、ロード信号LOADを入力する。そして、所定の期間遅延したロード信号LOADを最終段のインバータ回路IV103が出力する。
NAND回路NAND101は、一方の入力にロード信号LOAD、他方の入力にインバータ回路IV103が出力する所定の期間遅延したロード信号LOADを入力する。そして、その演算結果をインバータ回路IV101に出力する。インバータ回路IV101は、NAND回路NAND101の出力信号を反転し、REC_SET1信号として出力する。よって、REC_SET1信号は、ロード信号LOADの立ち上がりエッジから、ディレイ回路DLY101で発生する遅延量分ハイレベルとなるパルス信号となる。
ディレイ回路DLY111は、インバータ回路IV111〜IV113を有する。インバータ回路IV111〜IV113は、それぞれ順に直列接続されたインバータチェーンを構成する。初段のインバータ回路IV111は、カスケード信号DOIを入力する。そして、所定の期間遅延したカスケード信号DOIを最終段のインバータ回路IV113が出力する。
NOR回路NOR101は、一方の入力にカスケード信号DOI、他方の入力にインバータ回路IV113が出力する所定の期間遅延したカスケード信号DOIを入力する。そして、その演算結果をREC_RSET信号として出力する。よって、REC_RSET信号は、カスケード信号DOIの立ち下がりエッジから、ディレイ回路DLY111で発生する遅延量分ハイレベルとなるパルス信号となる。
ディレイ回路DLY121は、インバータ回路IV121〜IV123を有する。インバータ回路IV121〜IV123は、それぞれ順に直列接続されたインバータチェーンを構成する。初段のインバータ回路IV121は、カスケード信号DIOを入力する。そして、所定の期間遅延したカスケード信号DIOを最終段のインバータ回路IV123が出力する。
NAND回路NAND103は、一方の入力にカスケード信号DIO、他方の入力にインバータ回路IV123が出力する所定の期間遅延したカスケード信号DIOを入力する。そして、その演算結果をインバータ回路IV102に出力する。インバータ回路IV102は、NAND回路NAND102の出力信号を反転し、REC_SET2信号として出力する。よって、REC_SET2信号は、カスケード信号DIOの立ち上がりエッジから、ディレイ回路DLY121で発生する遅延量分ハイレベルとなるパルス信号となる。
RSラッチ回路RS101は、セット端子SにREC_SET1信号を入力し、リセット端子RにREC_RSET信号を入力する。そして、REC_SET1信号、REC_RSET信号に応じて、イネーブル信号REC_EN1を出力する。更に詳細には、RSラッチ回路RS101は、ハイレベルのREC_SET1信号が入力されると出力端子Qからハイレベルのイネーブル信号REC_EN1を出力し、ハイレベルのREC_RSET信号が入力されると出力端子Qからロウレベルのイネーブル信号REC_EN1を出力する。
RSラッチ回路RS102は、セット端子SにREC_SET2信号を入力し、リセット端子RにREC_RSET信号を入力する。そして、REC_SET2信号、REC_RSET信号に応じて、イネーブル信号REC_EN2を出力する。更に詳細には、RSラッチ回路RS102は、ハイレベルのREC_SET2信号が入力されると出力端子Qからハイレベルのイネーブル信号REC_EN2を出力し、ハイレベルのREC_RSET信号が入力されると出力端子Qからロウレベルのイネーブル信号REC_EN2を出力する。
DフリップフロップDFF101は、データ入力端子Dにカスケード信号DIO、クロック入力端子にロード信号LOADを入力する。ロード信号LOADの立ち上がりエッジに応じて、カスケード信号DIOをラッチする。そして、そのラッチした値をデータ出力端子QからCHIP_1信号として出力する。
よって、ソースドライバIC1のDフリップフロップDFF101は、カスケード信号DIOが常にハイレベル(電源電圧VDD)となっており、ロード信号LOADがハイレベルに立ち上がるタイミングで、ハイレベルのCHIP_1信号を出力する。その他のソースドライバIC2〜IC4のDフリップフロップDFF101は、ロード信号LOADがハイレベルに立ち上がるタイミングで、カスケード信号DIOがロウレベルであるため、ロウレベルのCHIP_1信号を出力する。
セレクタSEL101は、一方の入力にイネーブル信号REC_EN1、他方の入力にイネーブル信号REC_EN2を入力する。そして、CHIP_1信号の値に応じて、イネーブル信号REC_EN1、REC_EN2のうち1つを選択して、イネーブル信号REC_EN3信号として出力する。更に詳細には、CHIP_1信号がハイレベル(値が「1」)の場合、イネーブル信号REC_EN1をイネーブル信号REC_EN3として出力、CHIP_1信号がロウレベル(値が「0」)の場合、イネーブル信号REC_EN2をイネーブル信号REC_EN3として出力する。ここで、上述したように、CHIP_1信号がハイレベルとなるのは、ソースドライバIC1だけである。よって、ソースドライバIC1だけが、イネーブル信号REC_EN1をイネーブル信号REC_EN3として出力する。その他のソースドライバIC2〜IC4では、イネーブル信号REC_EN2がイネーブル信号REC_EN3として出力される。
以上のように、イネーブル制御回路100はイネーブル信号REC_EN1及びREC_EN3を出力する。イネーブル信号REC_EN1は、受信回路RxCLK、RxDD0が入力し、イネーブル信号REC_EN3は、受信回路RxDD1〜RxDD5が入力する。よって、受信回路RxCLK、RxDD0は、イネーブル信号REC_EN1に応じて、アクティブ状態、スタンバイ状態が制御される。また、受信回路RxDD1〜RxDD5は、イネーブル信号REC_EN3に応じて、アクティブ状態、スタンバイ状態が制御される。
図3〜図5に、本実施の形態のイネーブル制御回路100を有するソースドライバIC1〜IC4の動作を示すタイミングチャートを示す。なお、図3〜図5の時間で同一符号のものは、同一の時刻を示すものとする。また、時刻t1以前では、全てのソースドライバの受信回路RxCLK、RxDD0〜RxDD5がスタンバイ状態であるとする。
時刻t1において、ハイレベルのロード信号LOADがソースドライバIC1〜IC4に入力される。それぞれのソースドライバのイネーブル制御回路100において、このロード信号LOADの立ち上がりエッジに応じて、パルス信号のREC_SET1信号が生成される。このREC_SET1信号により、ハイレベルのイネーブル信号REC_EN1がRSラッチ回路RS101から出力される。そして、このイネーブル信号REC_EN1に応じて、全てのソースドライバの受信回路RxCLK、RxDD0がアクティブ状態となる。
また、この時刻t1において、ソースドライバIC1のCHIP_1は、ハイレベルである。このことから、セレクタSEL101は、イネーブル信号REC_EN1を選択する。このため、ソースドライバIC1のイネーブル信号REC_EN3は、上記ハイレベルのイネーブル信号REC_EN1となる。よって、ソースドライバIC1の受信回路RxDD1〜RxDD5もアクティブ状態となる。一方、その他のIC2〜IC4のCHIP_1は、ロウレベルである。このため、ソースドライバIC2〜IC4のイネーブル信号REC_EN3は、上記ロウレベルのイネーブル信号REC_EN2となる。よって、ソースドライバIC2〜IC4の受信回路RxDD1〜RxDD5は、スタンバイ状態のままである。
時刻t2において、全てのソースドライバの受信回路RxDD0が、ハイレベルのデータ信号DD0をリセットデータRSTとして取り込む。mini−LVDSインターフェイスでは、受信回路Rxがアクティブ状態になった後、クロック信号CLKの4周期分(期間T1)ハイレベルのデータ信号DD0を上記リセットデータRSTとしている。全てのソースドライバは、リセットデータRSTを受信後、時刻t3のタイミングで、4分周回路22から内部動作クロック信号を出力する。この内部動作クロック信号に応じてそれぞれのソースドライバが動作を行う。
また、ソースドライバIC1は、カスケード信号DIOがハイレベルであるため、クロック信号CLKの立ち上がり、立ち下がりエッジのタイミングでデータ信号DD0〜DD5のデータの取り込みを開始する。ここで、上述のようにデータの取り込みがクロック信号CLKの立ち上がり、立ち下がりエッジのタイミングで行われるため、データ信号線1つあたり、内部動作クロック1周期で8ビットのデータが取り込まれる。
ここで、1つのソースドライバあたり、(m×6)/8本(m:4の倍数)の画素信号線を駆動する場合、クロック信号CLKのm回目のエッジタイミングで、この1つのソースドライバのデータ取り込みが完了する。このため、図3に示すように、ソースドライバIC1は、時刻t3の1回目のクロック信号CLKのエッジから時刻t5のm回目のクロック信号CLKのエッジまでの期間、エッジ毎にデータ信号DD0〜DD5のデータを取り込むことになる。
時刻t4で、ソースドライバIC1のシフトレジスタ30がm−3回目のクロック信号CLKのエッジをカウントし、所定のカウント数になったことをDOI信号生成回路23に知らせる。そして、ソースドライバIC1のDOI信号生成回路23は、このタイミングでカスケード信号DOIをハイレベルに立ち上げる。なお、このソースドライバIC1のカスケード信号DOIは、ソースドライバIC2のカスケード信号DIOとなる。
時刻t4から内部動作クロックの1周期分後の時刻t7で、ソースドライバIC1のDOI信号生成回路23が、カスケード信号DOIをロウレベルに立ち下げる。また、ソースドライバIC1のイネーブル制御回路21では、この立ち下がりエッジに応じ、パルス信号のREC_RSET信号が生成される。このREC_RSET信号により、ロウレベルのイネーブル信号REC_EN1がRSラッチ回路RS101から出力される。そして、このロウレベルのイネーブル信号REC_EN1に応じて、ソースドライバIC1の受信回路RxCLK、RxDD0がスタンバイ状態となる。更に、ロウレベルのイネーブル信号REC_EN1がイネーブル信号REC_EN3としてセレクタSEL101から出力される。このため、受信回路RxDD1〜RxDD5も、同様にスタンバイ状態となる。また、内部動作クロックを生成する4分周回路22もスタンバイ状態となる。よって、ソースドライバIC1がスタンバイ状態となる。
一方、ソースドライバIC2は、時刻t4にハイレベルのカスケード信号DIOを入力する。ソースドライバIC2のイネーブル制御回路100において、このカスケード信号DIOの立ち上がりエッジに応じて、パルス信号のREC_SET2信号が生成される。このREC_SET2信号により、ハイレベルのイネーブル信号REC_EN2がRSラッチ回路RS102から出力される。ここで、上述したようにソースドライバIC2のCHIP_1信号は、ロウレベルである。このため、セレクタSEL101は、イネーブル信号REC_EN2を選択している。つまり、REC_EN2=REC_EN3である。このため、ソースドライバIC2のイネーブル信号REC_EN3も当然、ハイレベルに立ち上がり、ソースドライバIC2の受信回路RxDD1〜RxDD5がアクティブ状態となる。
その後、ハイレベルのカスケード信号DIOを入力したソースドライバIC2では、時刻t6の内部動作クロックの立ち上がりエッジから、クロック信号CLKのエッジ毎にデータ信号DD0〜DD5のデータを取り込み始める。なお、時刻t6のクロック信号CLKのエッジは、m+1回目である。よって、ソースドライバIC2は、時刻t6のm+1回目のクロック信号CLKのエッジから時刻t9の2m回目のクロック信号CLKのエッジまでの期間、エッジ毎にデータ信号DD0〜DD5のデータを取り込む。また、時刻t6から、ソースドライバIC2のシフトレジスタ30が、クロック信号CLKのエッジのカウントを開始する。
時刻t8で、ソースドライバIC2のシフトレジスタ30がm−3回目のクロック信号CLKのエッジをカウントし、所定のカウント数になったことをDOI信号生成回路23に知らせる。そして、ソースドライバIC2のDOI信号生成回路23は、このタイミングでカスケード信号DOIをハイレベルに立ち上げる。なお、このソースドライバIC2のカスケード信号DOIは、ソースドライバIC3のカスケード信号DIOとなる。
時刻t8から内部動作クロックの1周期分後の時刻t11でソースドライバIC2のDOI信号生成回路23が、カスケード信号DOIをロウレベルに立ち下げる。また、ソースドライバIC2のイネーブル制御回路21では、この立ち下がりエッジに応じ、パルス信号のREC_RSET信号が生成される。このREC_RSET信号により、ロウレベルのイネーブル信号REC_EN1がRSラッチ回路RS101から出力される。また、REC_RSET信号により、ロウレベルのイネーブル信号REC_EN2がRSラッチ回路RS101から出力される。そして、これらのロウレベルのイネーブル信号REC_EN1に応じて、ソースドライバIC2の受信回路RxCLK、RxDD0がスタンバイ状態となる。更に、ロウレベルのイネーブル信号REC_EN2がイネーブル信号REC_EN3としてセレクタSEL101から出力される。このため、受信回路RxDD1〜RxDD5も、同様にスタンバイ状態となる。また、内部動作クロックを生成する4分周回路22もスタンバイ状態となる。よって、ソースドライバIC2がスタンバイ状態となる。
以下、ソースドライバIC3、IC4もソースドライバIC2と同様の動作を行う。つまり、図4(及び図3)に示すように、ソースドライバIC3は、時刻t8にハイレベルのカスケード信号DIOを入力する。そして、ソースドライバIC3のイネーブル制御回路100において、このカスケード信号DIOの立ち上がりエッジに応じて、パルス信号のREC_SET2信号が生成される。このREC_SET2信号により、ハイレベルのイネーブル信号REC_EN2がRSラッチ回路RS102から出力される。ソースドライバIC3のCHIP_1信号がロウレベルであるため、セレクタSEL101は、イネーブル信号REC_EN2を選択している。つまり、REC_EN2=REC_EN3である。このため、ソースドライバIC2のイネーブル信号REC_EN3も当然、ハイレベルに立ち上がり、ソースドライバIC3の受信回路RxDD1〜RxDD5がアクティブ状態となる。
更に、ハイレベルのカスケード信号DIOを入力したソースドライバIC3では、時刻t10の内部動作クロックの立ち上がりエッジから、クロック信号CLKのエッジ毎にデータ信号DD0〜DD5のデータを取り込み始める。なお、時刻t10のクロック信号CLKのエッジは、2m+1回目である。よって、ソースドライバIC3は、時刻t10の2m+1回目のクロック信号CLKのエッジから時刻t13の3m回目のクロック信号CLKのエッジまでの期間、エッジ毎にデータ信号DD0〜DD5のデータを取り込む。また、時刻t10から、ソースドライバIC3のシフトレジスタ30が、クロック信号CLKのエッジのカウントを開始する。
時刻t12で、ソースドライバIC3のシフトレジスタ30がm−3回目のクロック信号CLKのエッジをカウントし、所定のカウント数になったことをDOI信号生成回路23に知らせる。そして、ソースドライバIC3のDOI信号生成回路23は、このタイミングでカスケード信号DOIをハイレベルに立ち上げる。なお、このソースドライバIC3のカスケード信号DOIは、ソースドライバIC4のカスケード信号DIOとなる。
時刻t12から内部動作クロックの1周期分後の時刻t15でソースドライバIC2のDOI信号生成回路23が、カスケード信号DOIをロウレベルに立ち下げる。また、ソースドライバIC3のイネーブル制御回路21では、この立ち下がりエッジに応じ、パルス信号のREC_RSET信号が生成される。このREC_RSET信号により、ロウレベルのイネーブル信号REC_EN1がRSラッチ回路RS101から出力される。また、同じくREC_RSET信号により、ロウレベルのイネーブル信号REC_EN2がRSラッチ回路RS101から出力される。そして、ロウレベルのイネーブル信号REC_EN1に応じて、ソースドライバIC3の受信回路RxCLK、RxDD0がスタンバイ状態となる。更に、ロウレベルのイネーブル信号REC_EN2がイネーブル信号REC_EN3としてセレクタSEL101から出力される。このため、受信回路RxDD1〜RxDD5も、スタンバイ状態となる。また、内部動作クロックを生成する4分周回路22もスタンバイ状態となる。よって、ソースドライバIC3がスタンバイ状態となる。
また、図5(及び図4)に示すように、ソースドライバIC4は、時刻t12にハイレベルのカスケード信号DIOを入力する。そして、ソースドライバIC4のイネーブル制御回路100において、このカスケード信号DIOの立ち上がりエッジに応じて、パルス信号のREC_SET2信号が生成される。このREC_SET2信号により、ハイレベルのイネーブル信号REC_EN2がRSラッチ回路RS102から出力される。ソースドライバIC3のCHIP_1信号がロウレベルであるため、セレクタSEL101は、イネーブル信号REC_EN2を選択している。つまり、REC_EN2=REC_EN3である。このため、ソースドライバIC2のイネーブル信号REC_EN3も当然、ハイレベルに立ち上がり、ソースドライバIC3の受信回路RxDD1〜RxDD5がアクティブ状態となる。
更に、ハイレベルのカスケード信号DIOを入力したソースドライバIC4では、時刻t14の内部動作クロックの立ち上がりエッジから、クロック信号CLKのエッジ毎にデータ信号DD0〜DD5のデータを取り込み始める。なお、時刻t14のクロック信号CLKのエッジは、3m+1回目である。よって、ソースドライバIC4は、時刻t14の3m+1回目のクロック信号CLKのエッジから時刻t17の4m回目のクロック信号CLKのエッジまでの期間、エッジ毎にデータ信号DD0〜DD5のデータを取り込む。また、時刻t14から、ソースドライバIC4のシフトレジスタ30が、クロック信号CLKのエッジのカウントを開始する。
時刻t16で、ソースドライバIC4のシフトレジスタ30がm−3回目のクロック信号CLKのエッジをカウントし、所定のカウント数になったことをDOI信号生成回路23に知らせる。そして、ソースドライバIC4のDOI信号生成回路23は、このタイミングでカスケード信号DOIをハイレベルに立ち上げる。なお、このソースドライバIC4のカスケード信号DOIは、次段のソースドライバのカスケード信号DIOとなる。
時刻t16から内部動作クロックの1周期分後の時刻t19でソースドライバIC4のDOI信号生成回路23が、カスケード信号DOIをロウレベルに立ち下げる。また、ソースドライバIC4のイネーブル制御回路21では、この立ち下がりエッジに応じ、パルス信号のREC_RSET信号が生成される。このREC_RSET信号により、ロウレベルのイネーブル信号REC_EN1がRSラッチ回路RS101から出力される。また、同じくREC_RSET信号により、ロウレベルのイネーブル信号REC_EN2がRSラッチ回路RS101から出力される。そして、ロウレベルのイネーブル信号REC_EN1に応じて、ソースドライバIC4の受信回路RxCLK、RxDD0がスタンバイ状態となる。更に、ロウレベルのイネーブル信号REC_EN2がイネーブル信号REC_EN3としてセレクタSEL101から出力される。このため、受信回路RxDD1〜RxDD5も、スタンバイ状態となる。また、内部動作クロックを生成する4分周回路22もスタンバイ状態となる。よって、ソースドライバIC4がスタンバイ状態となる。
ここで、従来の平面表示装置1において、ソースドライバIC1〜IC4の受信回路RxCLK、RxDD0〜RxDD5は、図11〜図13に示すように時刻t1からアクティブ状態となっていた。これは、mini−LVDSインターフェイス規格上、クロック信号CLKやリセットデータRSTを受信する各ソースドライバの受信回路RxDD0、RxCLKが時刻t1からアクティブ状態となることに起因する。
そして、各ソースドライバに、ハイレベルのカスケード信号DIOが入力されるまで、受信回路RxDD0、RxCLK以外の受信回路RxDD1〜RxDD5がアクティブ状態となる必要がないにもかかわらず、従来の平面表示装置1では、時刻t1からずっとアクティブ状態となっていた。このため、ソースドライバIC2〜IC4で不要な電力が消費されていた。
しかし、本実施の形態の平面表示装置のソースドライバでは、上述したような構成のイネーブル制御回路100を有し、各ソースドライバに、ハイレベルのカスケード信号DIOが入力されるまで、受信回路RxDD1〜RxDD5をスタンバイ状態とすることが可能である。このため、従来のソースドライバと比較して、消費電力の低減化が可能となる。
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、送信回路と受信回路間のインターフェイスをmini−LVDSとすることに限定しない。例えば、上記実施の形態では、受信回路RxDD0がリセットデータRSTを受信するため全てのソースドライバで時刻t1からアクティブ状態となっていた。しかし、このようなプロトコルに従わなくてよい場合は、受信回路RxDD0をRxDD1〜RxDD5と同様、ハイレベルのカスケード信号DIOが入力されるまで、スタンバイ状態としてもよい。
100 イネーブル制御回路
DLY101、DLY111、DLY121 ディレイ回路
NAND101、NAND102 NAND回路
NOR101 NOR回路
IV101、IV102 インバータ回路
RS101、RS102 RSラッチ回路
DFF101 Dフリップフロップ
SEL101 セレクタ
RxCLK、RxDD0〜RxDD5 受信回路
DLY101、DLY111、DLY121 ディレイ回路
NAND101、NAND102 NAND回路
NOR101 NOR回路
IV101、IV102 インバータ回路
RS101、RS102 RSラッチ回路
DFF101 Dフリップフロップ
SEL101 セレクタ
RxCLK、RxDD0〜RxDD5 受信回路
Claims (8)
- カスケード接続され、前段から入力するカスケード信号に対応して所定の期間、コントローラからmini―LVDSインターフェイスで伝送される複数の信号に応じて表示装置の信号線を駆動するソースドライバであって、
前記複数の信号のうち第1の信号を受信する第1の受信回路と、
前記複数の信号のうち第2の信号を受信する第2の受信回路と、
前記第1及び第2の受信回路を、それぞれアクティブ状態もしくはスタンバイ状態に制御するイネーブル制御回路と、を有し、
前記イネーブル制御回路は、前記前段から入力するカスケード信号に応じて、前記第2の受信回路をアクティブ状態にし、当該ソースドライバが次段に出力するカスケード信号に応じて前記第1及び第2の受信回路をスタンバイ状態とする
ソースドライバ。 - 前記イネーブル制御回路は、当該ソースドライバを起動させるための起動信号を前記コントローラから入力すると、前記起動信号に応じて前記第1の受信回路をアクティブ状態とする
請求項1に記載のソースドライバ。 - 前記起動信号は、1水平期間毎に出力されるストローブ信号である
請求項2に記載のソースドライバ。 - 前記第1の受信回路が受信する第1の信号は、当該ソースドライバの動作クロックを生成するためのクロック信号である
請求項1〜請求項3のいずれか1項に記載のソースドライバ。 - 前記第1の受信回路が受信する第1の信号は、当該ソースドライバをリセットするリセットデータ信号が含まれる
請求項1〜請求項3のいずれか1項に記載のソースドライバ。 - 前段から入力するカスケード信号を入力してから所定の期間後に、当該ソースドライバが次段に出力するカスケード信号を生成するカスケード信号生成回路を有する
請求項1〜請求項5のいずれか1項に記載のソースドライバ。 - 前記イネーブル制御回路は、第1および第2のRSラッチ回路と、セレクタと、を有し、
前記第1のRSラッチ回路は、セット端子に入力する前記起動信号に対応した第1のパルス信号と、リセット端子に入力する前記カスケード信号生成回路が生成した次段に出力するカスケード信号に対応した第2のパルス信号とに応じて、第1のイネーブル信号を生成し、
前記第2のRSラッチ回路は、セット端子に入力する前記前段から入力するカスケード信号に応じた第3のパルス信号と、リセット端子に入力する前記第2のパルス信号とに応じて、第2のイネーブル信号を生成し、
前記セレクタは、前記起動信号と前記前段から入力するカスケード信号とに応じたセレクト信号に応じて、前記第1もしくは第2のイネーブル信号を選択して第3のイネーブル信号として出力し、
前記第1のイネーブル信号は、前記第1の受信回路をアクティブ状態もしくはスタンバイ状態に制御し、
前記第3のイネーブル信号は、前記第2の受信回路をアクティブ状態もしくはスタンバイ状態に制御する
請求項1〜請求項6のいずれか1項に記載のソースドライバ。 - カスケード接続され、前段が出力するカスケード信号が活性化されると、所定の期間、コントローラからmini―LVDSインターフェイスで伝送される複数の信号に応じて表示装置の信号線を駆動するソースドライバの制御方法であって、
前記ソースドライバが前記複数の信号のうち第1の信号を受信する第1の受信回路と、前記複数の信号のうち第2の信号を受信する第2の受信回路と、を有しており、
前記前段が出力するカスケード信号に応じて、前記第2の受信回路をアクティブ状態にし、前記ソースドライバが次段に出力するカスケード信号に応じて前記第1及び第2の受信回路をスタンバイ状態とする
ソースドライバの制御方法。
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