JP5903988B2

JP5903988B2 - Ａ／ｄ変換回路及び電子機器

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Description

本発明は、Ａ／Ｄ変換回路及び電子機器等に関する。

従来より、アナログ信号をデジタルデータに変換するＡ／Ｄ変換回路として、逐次比較型のＡ／Ｄ変換回路が知られている。この逐次比較型のＡ／Ｄ変換回路は、比較回路と、逐次比較レジスターと、Ｄ／Ａ変換回路を備え、入力電圧をサンプリング（サンプル・ホールド）した電圧を逐次比較動作によりＡ／Ｄ変換することでデジタルデータを出力する。このような逐次比較型のＡ／Ｄ変換回路の従来技術としては特許文献１等に開示される技術が知られている。

このような逐次比較型のＡ／Ｄ変換回路では、そのＤ／Ａ変換回路として、電荷再分配型のＤ／Ａ変換回路が用いられる場合が多い。この電荷再分配型のＤ／Ａ変換回路は、複数のキャパシターを有するキャパシターアレイ部と、これらの複数のキャパシターにそれぞれ接続される複数のスイッチ素子を有するスイッチアレイ部とを有し、スイッチアレイ部のスイッチ素子をオン・オフ制御することで、Ｄ／Ａ変換を実現する。

しかしながら、この電荷再分配型のＤ／Ａ変換回路では、スイッチアレイ部に設けられるスイッチ素子の個数が多いため、このスイッチアレイ部のレイアウト面積が大きくなり、その結果としてＤ／Ａ変換回路やこれを含むＡ／Ｄ変換回路のレイアウト面積が大きくなってしまうという課題がある。特に、ＤＥＭ（Dy namic Element Matching）などのデジタル補正技術を用いた場合には、スイッチ素子の個数が多くなり、スイッチアレイ部のレイアウト面積の増大は大きな問題となる。

特開平８−３２１７７９号公報

本発明の幾つかの態様によれば、スイッチアレイ部の小面積化を図ることでレイアウト面積の縮小化を実現できるＡ／Ｄ変換回路及び電子機器等を提供できる。

本発明の一態様は、入力電圧をＡ／Ｄ変換するＡ／Ｄ変換回路であって、第１〜第ｎ（ｎは２以上の整数）のキャパシターを有するキャパシターアレイ部と、前記第１〜第ｎのキャパシターにそれぞれ対応して接続される第１〜第ｎのスイッチ回路を有するスイッチアレイ部とを含む、電荷再分配型のＤ／Ａ変換回路と、電圧選択を行って、第１の電圧を第１の電圧出力ノードに出力する第１の電圧選択回路と、電圧選択を行って、第２の電圧を第２の電圧出力ノードに出力する第２の電圧選択回路と、を含み、前記第１〜第ｎのスイッチ回路のうちの第ｊ（ｊは１≦ｊ≦ｎとなる整数）のスイッチ回路は、前記第１〜第ｎのキャパシターのうちの第ｊのキャパシターの一端と、前記第１の電圧出力ノードとの間に設けられる第１のスイッチ素子と、前記第ｊのキャパシターの一端と、前記第２の電圧出力ノードとの間に設けられる第２のスイッチ素子とを含み、前記第１の電圧選択回路は、第１の基準電圧と前記入力電圧が入力されて電圧選択を行い、選択された電圧を前記第１の電圧として前記第１の電圧出力ノードに出力し、前記第２の電圧選択回路は、第２の基準電圧と前記入力電圧が入力されて電圧選択を行い、選択された電圧を前記第２の電圧として前記第２の電圧出力ノードに出力するＡ／Ｄ変換回路に関係する。

本発明の一態様によれば、スイッチアレイ部のスイッチ回路は、キャパシターの一端と第１の電圧出力ノードとの間に設けられる第１のスイッチ素子と、キャパシターの一端と第２の電圧出力ノードとの間に設けられる第２のスイッチ素子を有する。そして、第１の電圧選択回路は、第１の基準電圧と入力電圧が入力されて、選択した第１の電圧を第１の電圧出力ノードに出力する。これにより、第１の基準電圧や入力電圧から選択された電圧を、第１のスイッチ素子に入力することが可能になる。また第２の電圧選択回路は、第２の基準電圧と入力電圧が入力されて、選択した第２の電圧を第２の電圧出力ノードに出力する。これにより、第２の基準電圧や入力電圧から選択された電圧を、第２のスイッチ素子に入力することが可能になる。このようにすれば、スイッチアレイ部のスイッチ回路に対して、２つの第１、第２のスイッチ素子を設けるだけで、第１、第２の基準電圧や入力電圧を、キャパシターの一端に供給することが可能になる。従って、スイッチアレイ部の小面積化を図ることが可能になり、Ａ／Ｄ変換回路のレイアウト面積の縮小化を実現できるようになる。

また本発明の一態様では、サンプリング期間においては、前記第１のスイッチ素子及び前記第２のスイッチ素子は共にオンになり、前記第１の電圧選択回路は、前記第１の電圧として前記入力電圧を選択して出力し、前記第２の電圧選択回路は、前記第２の電圧として前記入力電圧を選択して出力し、変換動作を行うコンバージョン期間においては、前記第１のスイッチ素子及び前記第２のスイッチ素子は、入力デジタルデータの各ビットに応じて排他的にオン・オフされ、前記第１の電圧選択回路は、前記第１の電圧として前記第１の基準電圧を選択して出力し、前記第２の電圧選択回路は、前記第２の電圧として前記第２の基準電圧を選択して出力してもよい。

このようにすれば、サンプリング期間においては、第１、第２の電圧選択回路から第１、第２の電圧として入力電圧が出力され、この入力電圧が第１、第２のスイッチ素子を介してキャパシターの一端に供給されるようになる。これによりサンプリング動作を実現できるようになる。一方、変換動作を行うコンバージョン期間においては、第１の電圧選択回路から第１の電圧として第１の基準電圧が出力され、第２の電圧選択回路から第２の電圧として第２の基準電圧が出力される。そして、第１、第２のスイッチ素子が入力デジタルデータの各ビットに応じて排他的にオン・オフされることで、第１、第２の基準電圧のうち各ビットに対応する基準電圧が、第１のスイッチ素子又は第２のスイッチ素子を介して、キャパシターの一端に供給されるようになる。これによりコンバージョン動作を実現できるようになる。

また本発明の一態様では、前記第１の電圧選択回路及び前記第２の電圧選択回路には、リセット用電圧が入力され、前記サンプリング期間の前のリセット期間においては、前記第１のスイッチ素子及び前記第２のスイッチ素子は共にオンになり、前記第１の電圧選択回路は、前記第１の電圧として前記リセット用電圧を選択して出力し、前記第２の電圧選択回路は、前記第２の電圧として前記リセット用電圧を選択して出力してもよい。

このようにすれば、リセット期間においては、キャパシターの一端にリセット用電圧が供給されるようになり、リセット動作の実現が可能になる。

また本発明の一態様では、前記第１の基準電圧は低電位側の基準電圧であり、前記第２の基準電圧は高電位側の基準電圧であり、前記第１のスイッチ素子はＮ型トランジスターであり、前記第２のスイッチ素子はＰ型トランジスターであってもよい。

このようにすれば、第１、第２のスイッチ素子の各々を１つのトランジスターにより実現できるようになるため、スイッチアレイ部のレイアウト面積を効果的に縮小することが可能になる。

また本発明の一態様では、前記第１の電圧選択回路は、前記第１の基準電圧の入力ノードと前記第１の電圧出力ノードとの間に設けられる第１のＮ型トランジスターと、前記入力電圧の入力ノードと前記第１の電圧出力ノードとの間に設けられる第２のＮ型トランジスターを含み、前記第２の電圧選択回路は、前記第２の基準電圧の入力ノードと前記第２の電圧出力ノードとの間に設けられる第１のＰ型トランジスターと、前記入力電圧の入力ノードと前記第２の電圧出力ノードとの間に設けられる第２のＰ型トランジスターを含んでもよい。

このようにすれば、第１、第２の電圧選択回路のレイアウト面積の縮小化も図れるようになる。

また本発明の一態様では、前記スイッチアレイ部のスイッチ制御を行う制御回路を含み、前記スイッチアレイ部には、前記第１〜第ｎのキャパシターとして、第１型キャパシターと、前記第１型キャパシタとは容量値が異なる第２型キャパシターとが設けられ、前記制御回路は、前記入力デジタルデータの各ビットに対する前記第１型キャパシターと前記第２型キャパシターの割り当てを動的に変化させるスイッチ制御を、前記スイッチアレイ部に対して行ってもよい。

このようなスイッチ制御を行えば、キャパシターの見かけ上の容量比精度を高めることが可能になり、変換精度の向上を図れる。

また本発明の一態様では、前記制御回路は、第１のカウンターと、第２のカウンターと、前記第１のカウンターからの第１のカウント値に基づいて、前記入力デジタルデータの各ビットに対する前記第１型キャパシターの割り当てを決定する第１の割り当て決定回路と、前記第２のカウンターからの第２のカウント値に基づいて、前記入力デジタルデータの各ビットに対する前記第２型キャパシターの割り当てを決定する第２の割り当て決定回路を含んでもよい。

このようにすれば、例えば第１のカウント値と第２のカウント値により決まる数の割り当てパターンで、入力デジタルデータの各ビットに対する第１型キャパシターと第２型キャパシターの割り当てを動的に変化させることが可能になる。

また本発明の一態様では、前記第１型キャパシターは、Ｍ個のユニットキャパシターにより構成されるキャパシターであり、前記第２型キャパシターは、Ｎ個（ＭとＮは異なる整数）のユニットキャパシターにより構成されるキャパシターであってもよい。

このように第１型キャパシター、第２型キャパシターをユニットキャパシターにより構成すれば、容量比精度を維持しながら、異なる容量値の第１型キャパシター、第２型キャパシターを実現できるようになる。

また本発明の一態様では、前記第１の電圧選択回路及び前記第２の電圧選択回路を構成するトランジスターは、前記第１の基準電圧の電圧線と前記第２の基準電圧の電圧線に対して、平面視において少なくとも一部が重なるように配置されてもよい。

このようにすれば、第１の基準電圧の電圧線と第２の基準電圧の電圧線の配線領域を有効活用して、第１、第２の電圧選択回路のトランジスターを配置できるようになり、レイアウト効率を向上できる。また第１、第２の電圧選択回路のトランジスターの大きなサイズを確保することが可能になり、第１、第２の電圧選択回路でのトランジスターのオン抵抗による電圧降下が原因でＡ／Ｄ変換回路の特性が劣化してしまう事態等を効果的に抑制できる。

また本発明の一態様では、第１の入力端子に前記Ｄ／Ａ変換回路の出力ノードが接続され、第２の入力端子に比較用電圧が設定される比較回路と、前記Ｄ／Ａ変換回路の逐次比較用のスイッチ制御を行う制御回路とを含んでもよい。

このようにすれば、電荷再分配型のＤ／Ａ変換回路を用いた逐次比較によるＡ／Ｄ変換を実現することが可能になる。

また本発明の他の態様は、上記のいずれかに記載のＡ／Ｄ変換回路を含む電子機器に関係する。

本実施形態のＡ／Ｄ変換回路の構成例。本実施形態のＡ／Ｄ変換回路の第１の構成例。本実施形態のＡ／Ｄ変換回路の詳細な構成例。図４（Ａ）、（Ｂ）は第１、第２の電圧選択回路の構成例であり、図４（Ｃ）はスイッチアレイ部の構成例。本実施形態の動作を説明するための信号波形例。図６（Ａ）、図６（Ｂ）は本実施形態の動作説明図。本実施形態の動作説明図。比較例のＡ／Ｄ変換回路の構成例。比較例のＡ／Ｄ変換回路のスイッチアレイ部の構成例。本実施形態のＡ／Ｄ変換回路の第２の構成例。第２の構成例での第１のキャパシターアレイ部、第１のスイッチアレイ部、制御部の構成例。図１２（Ａ）、図１２（Ｂ）は入力デジタルデータの各ビットへのキャパシターの割り当て手法の説明図。図１３（Ａ）、図１３（Ｂ）も入力デジタルデータの各ビットへのキャパシターの割り当て手法の説明図。図１４（Ａ）〜図１４（Ｃ）はユニットキャパシターで構成される第１型キャパシター、第２型キャパシターの例。全差動型のＡ／Ｄ変換回路の構成例。図１６（Ａ）、図１６（Ｂ）は本実施形態のレイアウト配置手法の説明図。本実施形態の電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．構成
図１に本実施形態のＡ／Ｄ変換回路の構成例を示す。本実施形態のＡ／Ｄ変換回路は、入力電圧ＶＩＮをＡ／Ｄ変換する回路であって、電荷再分配型のＤ／Ａ変換回路ＤＡＣを含む。具体的には、図１は逐次比較型のＡ／Ｄ変換回路の例であり、この場合にはＡ／Ｄ変換回路は、Ｄ／Ａ変換回路ＤＡＣ、比較回路１０、制御回路２０を含む。またＳ／Ｈ（サンプル・ホールド）回路３０を含むことができる。

なお本実施形態のＡ／Ｄ変換回路は、図１の構成には限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。また、以下では逐次比較型のＡ／Ｄ変換回路に本実施形態を適用した場合を例にとり説明するが、本実施形態のＡ／Ｄ変換回路は逐次比較型以外の他の方式のＡ／Ｄ変換回路にも適用可能である。

制御回路２０は、比較回路１０からの比較結果信号ＣＰＱによりレジスター値が設定される逐次比較レジスターＳＡＲ（Successive Approximation Register）を有し、逐次比較用データＲＤＡ（入力デジタルデータ）を出力する。Ｄ／Ａ変換回路ＤＡＣは、制御回路２０からの逐次比較用データＲＤＡをＤ／Ａ変換して、逐次比較用データＲＤＡに対応するＤ／Ａ変換信号ＤＱを出力する。

比較回路１０は、コンパレーター（例えばラッチ型コンパレーター）により実現され、例えば信号ＳＩＮと信号ＤＱの比較処理を行う。

制御回路２０は逐次比較レジスターＳＡＲを有する。そして比較回路１０が、ＭＳＢのビットからＬＳＢのビットに至るまでの逐次比較処理を行った場合に、各ビットにおける比較処理結果（「１」、「０」）が、逐次比較レジスターＳＡＲの各レジスター値として記憶される。

制御回路２０は、Ａ／Ｄ変換回路の各回路ブロックの制御処理も行う。例えば制御回路２０は制御信号ＳＳＷを出力して、Ｄ／Ａ変換回路ＤＡＣに含まれるスイッチ素子（スイッチアレイ部）のスイッチ制御（オン・オフ制御）を行う。

Ｄ／Ａ変換回路ＤＡＣは、制御回路２０からの逐次比較用データＲＤＡのＤ／Ａ変換を行う。そして逐次比較用データＲＤＡに対応するＤ／Ａ出力信号ＤＱ（ＲＤＡをＤ／Ａ変換したアナログ信号）を出力する。

Ｓ／Ｈ（サンプル・ホールド）回路３０は、Ａ／Ｄ変換の対象となる入力信号（入力電圧）ＶＩＮをサンプル・ホールドする回路である。

なお本実施形態では電荷再分配型のＤ／Ａ変換回路ＤＡＣを用いているため、図１のＳ／Ｈ回路３０の機能は、実際にはＤ／Ａ変換回路ＤＡＣにより実現される。

図２に本実施形態のＡ／Ｄ変換回路の詳細な構成例を示す。図２のＡ／Ｄ変換回路は、第１のＤ／Ａ変換部ＤＡＣ１と、第１の直列キャパシターＣＳ１と、第２のＤ／Ａ変換部ＤＡＣ２と、スイッチ制御を行う制御回路２０と、比較回路１０を含む。第１のＤ／Ａ変換部ＤＡＣ１は、出力ノードＮＣ（比較ノード）に接続される。直列キャパシターＣＳ１は、出力ノードＮＣと第１のノードＮ１との間に設けられる。第２のＤ／Ａ変換部ＤＡＣ２は、第１のノードＮ１に接続される。ＤＡＣ１とＤＡＣ２によりＤ／Ａ変換回路ＤＡＣが構成される。

第１のＤ／Ａ変換部ＤＡＣ１は、第１のキャパシターアレイ部ＣＡＲ１と第１のスイッチアレイ部ＳＡＲ１を含む。第１のスイッチアレイ部ＳＡＲ１が有する複数のスイッチ回路（スイッチ素子）は、ＤＡＣの入力デジタルデータの上位側ビットに応じてスイッチ制御される。即ち制御回路２０からの制御信号ＳＳＷ１に基づきスイッチ制御される。

第２のＤ／Ａ変換部ＤＡＣ２は、第２のキャパシターアレイ部ＣＡＲ２と第２のスイッチアレイ部ＳＡＲ２を含む。第２のキャパシターアレイ部ＳＡＲ２が有する複数のスイッチ回路（スイッチ素子）は、ＤＡＣの入力デジタルデータの下位側ビットに応じてスイッチ制御される。即ち制御回路２０からの制御信号ＳＳＷ２に基づきスイッチ制御される。

比較回路１０は、Ｄ／Ａ変換回路ＤＡＣの出力ノードＮＣの電圧と比較用の電圧ＶＣＭとの比較処理を行って、比較結果信号ＣＰＱを出力する。

以上のように本実施形態のＡ／Ｄ変換回路は、Ｄ／Ａ変換回路ＤＡＣ（ＤＡＣ１、ＤＡＣ２）と比較回路１０と制御回路２０を含む。比較回路１０の第１の入力端子（反転入力端子）には、ＤＡＣの出力ノードＮＣ（比較ノード、サンプリングノード）が接続され、第２の入力端子（非反転入力端子）には、比較用の電圧ＶＣＭに設定される。そして制御回路２０は、Ｄ／Ａ変換回路ＤＡＣの逐次比較用のスイッチ制御を行う。このようにすることで、逐次比較型のＡ／Ｄ変換回路が実現される。

図３に本実施形態のＡ／Ｄ変換回路の更に詳細な構成例を示す。図３では、主に本実施形態のＡ／Ｄ変換回路が有するＤ／Ａ変換回路ＤＡＣの詳細な構成例を示している。

ＤＡＣ１のキャパシターアレイ部ＣＡＲ１は、キャパシターＣＡ１〜ＣＡ４（広義には第１〜第ｎのキャパシター。ｎは２以上の整数）を有する。これらのキャパシターＣＡ１〜ＣＡ４は、例えば１：２：４：８というように、その容量値がバイナリーに重み付けされている。

ＤＡＣ１のスイッチアレイ部ＳＡＲ１は、キャパシターＣＡ１〜ＣＡ４に接続されるスイッチ回路ＳＡ１〜ＳＡ４（広義には第１〜第ｎのスイッチ回路）を有する。例えばキャパシターＣＡ１〜ＣＡ４の一端は、スイッチ回路ＳＡ１〜ＳＡ４の一端に接続され、キャパシターＣＡ１〜ＣＡ４の他端はノードＮＣに接続される。スイッチ回路ＳＡ１〜ＳＡ４の他端は、第１、第２の電圧出力ノードＮＱ１、ＮＱ２に接続される。

なお、ＤＡＣ２のキャパシターアレイ部ＣＡＲ２、スイッチアレイ部ＳＡＲ２の構成もＣＡＲ１、ＳＡＲ１と同様であるため、以下では、キャパシターアレイ部ＣＡＲ１、スイッチアレイ部ＳＡＲ１の構成を中心に説明を行い、ＣＡＲ２、ＳＡＲ２の説明は、適宜、省略する。

また図３では、Ａ／Ｄ変換回路のビット数（分解能）が８ビットの場合の例を示しているが、Ａ／Ｄ変換回路のビット数（ＤＡＣのビット数）はこれに限定されず、８ビットとは異なるビット数であってもよい。また、図３ではＤＡＣ１、ＤＡＣ２のビット数が共に４ビットになっているが、本実施形態はこれに限定されず、ＤＡＣ１、ＤＡＣ２のビット数は４ビットとは異なるビット数であってもよい。また、各キャパシターの容量値の重み付けも図３の例には限定されず、後述するＤＥＭのような重み付けであってもよい。また、図３では、Ｄ／Ａ変換回路ＤＡＣが、キャパシターＣＳ１を介して接続される２つのＤ／Ａ変換部ＤＡＣ１、ＤＡＣ２を含む構成となっているが、本実施形態はこれに限定されない。例えばＤ／Ａ変換回路ＤＡＣは、１つのＤ／Ａ変換部ＤＡＣ１だけを含むものであってもよい。

図３の本実施形態のＡ／Ｄ変換回路は、第１、第２の電圧選択回路６０、７０を含む。第１の電圧選択回路６０（第１のマルチプレクサー）は、電圧選択を行って、第１の電圧ＣＱ１を第１の電圧出力ノードＮＱ１に出力する。この第１の電圧選択回路６０は、第１、第２、第３のスイッチ素子ＳＥ１、ＳＥ２、ＳＥ３を含む。

第２の電圧選択回路７０（第２のマルチプレクサー）は、電圧選択を行って、第２の電圧ＣＱ２を第２の電圧出力ノードＮＱ２に出力する。この第２の電圧選択回路７０は、第１、第２、第３のスイッチ素子ＳＦ１、ＳＦ２、ＳＦ３を含む。

また図３のＡ／Ｄ変換回路は、スイッチ素子ＳＶＣ１、ＳＶＣ２を含むことができる。スイッチ素子ＳＶＣ１は、電圧ＶＣＭの入力ノードと、ノードＮＣとの間に設けられる。スイッチ素子ＳＶＣ２は、電圧ＶＣＭの入力ノードと、ノードＮ１との間に設けられる。

そして本実施形態では、スイッチ回路ＳＡ１〜ＳＡ４（第１〜第ｎのスイッチ回路）のうちのスイッチ回路ＳＡ１（広義には第ｊのスイッチ回路。ｊは１≦ｊ≦ｎとなる整数）は、第１のスイッチ素子ＳＡ１１と第２のスイッチ素子ＳＡ１２を有する。

第１のスイッチ素子ＳＡ１１は、キャパシターＣＡ１〜ＣＡ４（第１〜第ｎのキャパシター）のうちのキャパシターＣＡ１（広義には第ｊのキャパシター）の一端と、第１の電圧出力ノードＮＱ１との間に設けられる。例えばスイッチ素子ＳＡ１１の一端はキャパシターＣＡ１に接続され、スイッチ素子ＳＡ１１の他端はノードＮＱ１に接続される。

第２のスイッチ素子ＳＡ１２は、キャパシターＣＡ１（第ｊのキャパシター）の一端と、第２の電圧出力ノードＮＱ２との間に設けられる。例えばスイッチ素子ＳＡ１２の一端はキャパシターＣＡ１に接続され、スイッチ素子ＳＡ１２の他端はノードＮＱ２に接続される。

同様に、スイッチ回路ＳＡ２（第ｊのスイッチ回路）は、第１のスイッチ素子ＳＡ２１と第２のスイッチ素子ＳＡ２２を含む。第１のスイッチ素子ＳＡ２１は、キャパシターＣＡ２（第ｊのキャパシター）の一端と、第１の電圧出力ノードＮＱ１との間に設けられる。第２のスイッチ素子ＳＡ２２は、キャパシターＣＡ２（第ｊのキャパシター）の一端と、第２の電圧出力ノードＮＱ２との間に設けられる。他のスイッチ回路ＳＡ３、ＳＡ４、ＳＢ１〜ＳＢ４の構成も同様である。

そして本実施形態では、第１の電圧選択回路６０は、第１の基準電圧ＶＮ、入力電圧ＶＩＮ等が入力されて電圧選択を行い、選択された電圧を第１の電圧ＣＱ１として第１の電圧出力ノードＮＱ１に出力する。第２の電圧選択回路７０は、第２の基準電圧ＶＰ、入力電圧ＶＩＮ等が入力されて電圧選択を行い、選択された電圧を第２の電圧ＣＱ２として第２の電圧出力ノードＮＱ２に出力する。

ここで、第１の基準電圧ＶＮ、第２の基準電圧ＶＰは、Ｄ／Ａ変換の基準となる電圧であり、これらのＶＮ、ＶＰによりＤ／Ａ変換の変換範囲が規定される。例えば第１の基準電圧ＶＮは低電位側の電圧（例えばＧＮＤ）であり、第２の基準電圧ＶＰは高電位側の電圧（例えばＶＲＥＦ）である。また入力電圧ＶＩＮは、Ａ／Ｄ変換の対象となる電圧である。

更に具体的には、本実施形態のＡ／Ｄ変換回路では、サンプリング期間（入力電圧ＶＩＮのサンプリング期間）においては、第１のスイッチ素子ＳＡ１１及び第２のスイッチ素子ＳＡ１２は共にオンになる。

またサンプリング期間では、第１の電圧選択回路６０は、第１の電圧ＣＱ１として入力電圧ＶＩＮを選択して出力する。第２の電圧選択回路７０は、第２の電圧ＣＱ２として入力電圧ＶＩＮを選択して出力する。

なお、以下では、第１のスイッチ素子としてＳＡ１１を例にとり、第２のスイッチ素子としてＳＡ１２を例にとり、その構成・動作等を説明するが、他の第１のスイッチ素子ＳＡ２１〜ＳＡ４１、ＳＢ１１〜ＳＢ４１や、他の第２のスイッチ素子ＳＡ２２〜ＳＡ４２、ＳＢ１２〜ＳＢ４２の構成・動作等も、ＳＡ１１、ＳＡ１２と同様である。

一方、コンバージョン期間では、第１のスイッチ素子ＳＡ１１及び第２のスイッチ素子ＳＡ１２は、入力デジタルデータの各ビットに応じて排他的にオン・オフされる（他の第１、第２のスイッチ素子も同様）。具体的には、入力デジタルデータの対応するビットが「０」である場合には、例えばＳＡ１１がオンになり、ＳＡ１２がオフになる。一方、入力デジタルデータの対応するビットが「１」である場合には、例えばＳＡ１１がオフになり、ＳＡ１２がオンになる。

そしてコンバージョン期間では、第１の電圧選択回路６０は、第１の電圧ＣＱ１として第１の基準電圧ＶＮを選択して出力する。一方、第２の電圧選択回路９は、第２の電圧ＣＱ２として第２の基準電圧ＶＰを選択して出力する。

更に図３では、第１、第２の電圧選択回路６０、７０に対してリセット用電圧であるＶＣＭが入力される。ここでは、リセット用電圧としてコモン電圧ＶＣＭを使用している。以下では、ＶＣＭを、適宜、リセット用電圧と呼んだり、コモン電圧と呼んだりすることとする。

そして、サンプリング期間の前のリセット期間においては、第１のスイッチ素子ＳＡ１１及び第２のスイッチ素子ＳＡ１２は共にオンになる。そして、第１の電圧選択回路６０は、第１の電圧ＣＱ１としてリセット用電圧ＶＣＭを選択して出力し、第２の電圧選択回路７０は、第２の電圧ＣＱ２としてリセット用電圧ＶＣＭを選択して出力する。また、このリセット期間においては、スイッチ素子ＳＶＣ１、ＳＶＣ２がオンになり、キャパシターＣＡ１〜ＣＡ４、ＣＢ１〜ＣＢ４の他端は、リセット用電圧ＶＣＭに設定される。これによりキャパシターＣＡ１〜ＣＡ４、ＣＢ１〜ＣＢ４の両端がリセット用電圧ＶＣＭに設定されるようになる。

図４（Ａ）、図４（Ｂ）に第１、第２の電圧選択回路６０、７０の具体的な構成例を示す。

図４（Ａ）の第１の電圧選択回路６０は、第１の基準電圧ＶＮの入力ノードと第１の電圧出力ノードＮＱ１との間に設けられる第１のＮ型トランジスターＴＥ１と、入力電圧ＶＩＮの入力ノードと第１の電圧出力ノードＮＱ１との間に設けられる第２のＮ型トランジスターＴＥ２を含む。またリセット用電圧ＶＣＭの入力ノードと第１の電圧出力ノードＮＱ１との間に設けられる第３のＮ型トランジスターＴＥ３を含むことができる。そして、Ｎ型トランジスターＴＥ１、ＴＥ２、ＴＥ３のゲートには、各々、制御信号ＣＴＬＡ１、ＣＴＬＡ２、ＣＴＬＡ３が入力され、これらの制御信号によりＴＥ１、ＴＥ２、ＴＥ３はオン・オフ制御される。

図４（Ｂ）の第２の電圧選択回路７０は、第２の基準電圧ＶＰの入力ノードと第２の電圧出力ノードＮＱ２との間に設けられる第１のＰ型トランジスターＴＦ１と、入力電圧ＶＩＮの入力ノードと第２の電圧出力ノードＮＱ２との間に設けられる第２のＰ型トランジスターＴＦ２を含む。またリセット用電圧ＶＣＭの入力ノードと第２の電圧出力ノードＮＱ２との間に設けられる第３のＰ型トランジスターＴＦ３を含むことができる。そして、Ｐ型トランジスターＴＦ１、ＴＦ２、ＴＦ３のゲートには、各々、制御信号ＸＣＴＬＡ１、ＸＣＴＬＡ２、ＸＣＴＬＡ３が入力され、これらの制御信号によりＴＦ１、ＴＦ２、ＴＦ３はオン・オフ制御される。

なお、ＸＣＴＬＡ１、ＸＣＴＬＡ２、ＸＣＴＬＡ３の「Ｘ」は負論理を意味する。即ち、制御信号ＸＣＴＬＡ１、ＸＣＴＬＡ２、ＸＣＴＬＡ３は、ＣＴＬＡ１、ＣＴＬＡ２、ＣＴＬＡ３の反転信号（論理反転信号）になる。

このように、図４（Ａ）の第１の電圧選択回路６０では、図３の第１、第２、第３のスイッチ素子ＳＥ１、ＳＥ２、ＳＥ３が、各々、第１、第２、第３のＮ型トランジスターＴＥ１、ＴＥ２、ＴＥ３（Ｎ型ＭＯＳトランジスター）により実現されている。また図４（Ｂ）の第２の電圧選択回路７０では、図３の第１、第２、第３のスイッチ素子ＳＦ１、ＳＦ２、ＳＦ３が、各々、第１、第２、第３のＰ型トランジスターＴＦ１、ＴＦ２、ＴＦ３（Ｐ型ＭＯＳトランジスター）により実現されている。

図４（Ｃ）に、スイッチアレイ部ＳＡＲ１、ＳＡＲ２の具体的な構成例を示す。図４（Ｃ）では、図３のスイッチ回路ＳＢ１のスイッチ素子ＳＢ１１、ＳＢ１２が、各々、Ｎ型トランジスターＴＢ１１、Ｐ型トランジスターＴＢ１２により実現されている。そしてＮ型トランジスターＴＢ１１のゲートには、制御信号ＣＴＬＢ１が入力されてオン・オフ制御され、Ｐ型トランジスターＴＢ１２のゲートには、制御信号ＸＣＴＬＣ１が入力されてオン・オフ制御される。これらの制御信号ＣＴＬＢ１、制御信号ＸＣＴＬＣ１は、入力デジタルデータの対応するビット（ＬＳＢ）の論理レベルに応じて設定される信号である。

またスイッチ回路ＳＢ２のスイッチ素子ＳＢ２１、ＳＢ２２が、各々、Ｎ型トランジスターＴＢ２１、Ｐ型トランジスターＴＢ２２により実現されている。そしてＮ型トランジスターＴＢ２１のゲートには、制御信号ＣＴＬＢ２が入力されてオン・オフ制御され、Ｐ型トランジスターＴＢ２２のゲートには、制御信号ＸＣＴＬＣ２が入力されてオン・オフ制御される。これらの制御信号ＣＴＬＢ２、制御信号ＸＣＴＬＣ２は、入力デジタルデータの対応する各ビット（ＬＳＢの次のビット）の論理レベルに応じて設定される信号である。他のスイッチ回路ＳＢ３、ＳＢ４、ＳＡ１〜ＳＡ４の構成も同様である。

前述のように、第１の基準電圧ＶＮは低電位側の基準電圧（例えばＧＮＤ）であり、第２の基準電圧ＶＰは高電位側の基準電圧（例えばＶＲＥＦ）である。

この場合に図４（Ｃ）では、第１のスイッチ素子ＳＢ１１〜ＳＢ４１、ＳＡ１１〜ＳＡ４１は、Ｎ型トランジスターＴＢ１１〜ＴＢ４１、ＴＡ１１〜ＴＡ４１で実現される。一方、第２のスイッチ素子ＳＢ１２〜ＳＢ４２、ＳＡ１２〜ＳＡ４２は、Ｐ型トランジスターＴＢ１２〜ＴＢ４２、ＴＡ１２〜ＴＡ４２で実現される。

次に図５〜図７を用いて本実施形態の詳細な動作について説明する。図５は本実施形態の動作を説明するための信号波形例である。

リセット期間においては、図５のＡ１に示すように制御信号ＣＴＬＡ３がＨレベル、ＸＣＴＬＡ３がＬレベルになる。

そして、Ｈレベルの制御信号ＣＴＬＡ３は、図４（Ａ）の第１の電圧選択回路６０のスイッチ素子ＳＥ３を構成するＮ型トランジスターＴＥ３のゲートに入力される。またＬレベルの制御信号ＸＣＴＬＡ３は、図４（Ｂ）の第２の電圧選択回路７０のスイッチ素子ＳＦ３を構成するＰ型トランジスターＴＦ３のゲートに入力される。従って、図６（Ａ）に示すように、リセット期間においてはスイッチ素子ＳＥ３、ＳＦ３が共にオンになる。

またリセット期間においては、第１のスイッチ素子ＳＢ１１〜ＳＢ４１、ＳＡ１１〜ＳＡ４１を構成する図４（Ｃ）のＮ型トランジスターＴＢ１１〜ＴＢ４１、ＴＡ１１〜ＴＡ４１に入力される制御信号ＣＴＬＢ１〜ＣＴＬＢ８は、図５に示すように全てＨレベルになる。また第２のスイッチ素子ＳＢ１２〜ＳＢ４２、ＳＡ１２〜ＳＡ４２を構成する図４（Ｃ）のＰ型トランジスターＴＢ１２〜ＴＢ４２、ＴＡ１２〜ＴＡ４２に入力される制御信号ＸＣＴＬＣ１〜ＸＣＴＬＣ８は、図５に示すように全てＬレベルになる。従って、図６（Ａ）に示すように、リセット期間においては第１のスイッチ素子ＳＡ４１、第２のスイッチ素子ＳＡ４２は共にオンになる。

このようにリセット期間では、図６（Ａ）に示すように第１の電圧選択回路６０のスイッチ素子ＳＥ３と、第２の電圧選択回路７０のスイッチ素子ＳＦ３が共にオンになる。また、スイッチ回路ＳＡ４の第１のスイッチ素子ＳＡ４１、第２のスイッチ素子ＳＡ４２も共にオンになる。更にスイッチ素子ＳＶＣ１もオンになる。

従って図６（Ａ）に示すようにキャパシターＣＡ４の一端及び他端が共にリセット用の電圧ＶＣＭに設定されて、キャパシターＣＡ４のリセット処理が実現される。

即ち、このようなリセット処理を行わないと、前回のＡ／Ｄ変換での電荷がスイッチアレイ部のキャパシターに残存することで、この残存した電荷が今回のＡ／Ｄ変換に対して悪影響を及ぼす問題が生じる。また、複数チャンネルの信号を、時分割で１つのＡ／Ｄ変換回路でＡ／Ｄ変換する構成の場合には、１つのチャンネルの信号のＡ／Ｄ変換でのキャパシターの残存電荷が、他のチャンネルの信号のＡ／Ｄ変換に悪影響を及ぼすおそれがある。例えば第１のチャンネルの信号の電圧が高電位であり、第２のチャンネルの信号の電圧が低電位であった場合に、第１のチャンネルの信号のＡ／Ｄ変換でのキャパシターの残存電荷が、第２のチャンネルの信号に悪影響を及ぼす問題が生じる。

この点、本実施形態では、図６（Ａ）で説明したように、リセット期間においては、キャパシターの両端がリセット用電圧に設定されるリセット処理が行われる。従って、このリセット処理により、キャパシターの残存電荷を除去できるため、上記のような問題の発生を効果的に抑制できる。

リセット期間の次のサンプリング期間においては、図５のＡ２に示すように制御信号ＣＴＬＡ２がＨレベル、ＸＣＴＬＡ２がＬレベルになる。

そして、Ｈレベルの制御信号ＣＴＬＡ２は、図４（Ａ）のように第１の電圧選択回路６０のスイッチ素子ＳＥ２を構成するＮ型トランジスターＴＥ２のゲートに入力される。またＬレベルの制御信号ＸＣＴＬＡ２は、図４（Ｂ）のように第２の電圧選択回路７０のスイッチ素子ＳＦ２を構成するＰ型トランジスターＴＦ２のゲートに入力される。従って、図６（Ｂ）に示すように、サンプリング期間においてはスイッチ素子ＳＥ２、ＳＦ２が共にオンになる。

また、サンプリング期間においても、リセット期間と同様に、第１のスイッチ素子ＳＢ１１〜ＳＢ４１、ＳＡ１１〜ＳＡ４１、第２のスイッチ素子ＳＢ１２〜ＳＢ４２、ＳＡ１２〜ＳＡ４２は全てオンになる。従って、図６（Ｂ）に示すように第１のスイッチ素子ＳＡ４１、第２のスイッチ素子ＳＡ４２は共にオンになる。また、スイッチ素子ＳＶＣ１はオンになり、キャパシターＣＡ４の他端は電圧ＶＣＭに設定される。

従って、サンプリング期間においては、図６（Ｂ）に示すように、Ａ／Ｄ変換の対象となる入力電圧ＶＩＮが、第１、第２の電圧選択回路６０、７０を介して、キャパシターＣＡ４の一端に入力されるようになる。これにより電荷再分配型のＤ／Ａ変換回路における入力電圧ＶＩＮのサンプリング動作を実現できる。

サンプリング期間の次のコンバージョン期間においては、図５のＡ３に示すように制御信号ＣＴＬＡ１がＨレベル、ＸＣＴＬＡ１がＬレベルになる。

そして、Ｈレベルの制御信号ＣＴＬＡ１は、図４（Ａ）のように第１の電圧選択回路６０のスイッチ素子ＳＥ１を構成するＮ型トランジスターＴＥ１のゲートに入力される。またＬレベルの制御信号ＸＣＴＬＡ１は、図４（Ｂ）のように第２の電圧選択回路７０のスイッチ素子ＳＦ１を構成するＰ型トランジスターＴＦ１のゲートに入力される。従って、図７に示すように、コンバージョン期間においてはスイッチ素子ＳＥ１、ＳＦ１が共にオンになる。

従って、第１の電圧選択回路６０は、第１の電圧ＣＱ１として第１の基準電圧ＶＮを出力し、第２の電圧選択回路７０は、第２の電圧ＣＱ２として第２の基準電圧ＶＰを出力することになる。

一方、コンバージョン期間においては、第１のスイッチ素子ＳＢ１１〜ＳＢ４１、ＳＡ１１〜ＳＡ４１、第２のスイッチ素子ＳＢ１２〜ＳＢ４２、ＳＡ１２〜ＳＡ４２は、入力デジタルデータの各ビットの論理レベル（「０」、「１」）に応じて、排他的にオン・オフ制御される。

そして図５のＡ４では、制御信号ＣＴＬＢ８、ＸＣＴＬＣ８が共にＬレベルになっている。これは、入力デジタルデータの最上位ビット（ＭＳＢ）の論理レベルが「１」であることを意味する。

そして図４（Ｃ）に示すように、Ｌレベルの制御信号ＣＴＬＢ８は、第１のスイッチ素子ＳＡ４１を構成するＮ型トランジスタＴＡ４１に入力され、Ｌレベルの制御信号ＸＣＴＬＣ８は、第２のスイッチ素子ＳＡ４２を構成するＰ型トランジスタＴＡ４２に入力される。従って、図７に示すように、第１のスイッチ素子ＳＡ４１はオフになる一方で、第２のスイッチ素子ＳＡ４２はオンになる。

従って、キャパシターＣＡ４の一端には、第２の電圧選択回路７０からの第１の電圧ＣＱ１＝ＶＰが、第２のスイッチ素子ＳＡ４２を介して入力されることになる。つまり、ＣＡ４は、入力デジタルデータの最上位ビットに対応するキャパシターであり、図５のＡ４では最上位ビットの論理レベルは「１」となっている。従って、論理レベル「１」に対応する第２のスイッチ素子ＳＡ４２の方がオンになり、キャパシターＣＡ４の一端には、論理レベル「１」に対応する第２の基準電圧ＶＰが入力されることになる。

逆に、最上位ビットの論理レベルが「０」である場合には、論理レベル「０」に対応する第１のスイッチ素子ＳＡ４１の方がオンになり、キャパシターＣＡ４の一端には、論理レベル「０」に対応する第１の基準電圧ＶＮが入力されることになる。

このようにコンバージョン期間においては、第１の電圧選択回路６０は、ノードＮＱ１にＣＱ１＝ＶＮを出力し、第２の電圧選択回路７０は、ノードＮＱ２にＣＱ２＝ＶＰを出力する。そして、第１、第２のスイッチ素子ＳＡ４１、ＳＡ４２は、入力デジタルデータの対応するビットの論理レベルに応じて排他的にオン・オフされる。従って、キャパシターＣＡ４の一端には、当該ビットの論理レベルが「１」の場合には、第２の基準電圧ＶＰが入力され、論理レベルが「０」の場合には、第１の基準電圧ＶＮが入力されるため、入力デジタルデータの論理レベルに応じたコンバージョンを実現できるようになる。

以上のように本実施形態によれば、サンプリング期間においては、図３の第１の電圧選択回路６０が、ノードＮＱ１にＣＱ１＝ＶＩＮを出力し、第２の電圧選択回路７０も、ノードＮＱ２にＣＱ２＝ＶＩＮを出力する。そして、第１のスイッチ素子ＳＢ１１〜ＳＢ４１、ＳＡ１１〜ＳＡ４１、第２のスイッチ素子ＳＢ１２〜ＳＢ４２、ＳＡ１２〜ＳＡ４２は共にオンになるため、キャパシターＣＢ１〜ＣＢ４、ＣＡ１〜ＣＡ４の一端には、入力電圧ＶＩＮが入力されるようになり、サンプリング動作を実現できるようになる。

一方、コンバージョン期間においては、第１の電圧選択回路６０が、ノードＮＱ１にＣＱ１＝ＶＮを出力し、第２の電圧選択回路７０が、ノードＮＱ２にＣＱ２＝ＶＰを出力する。そして、第１のスイッチ素子ＳＢ１１〜ＳＢ４１、ＳＡ１１〜ＳＡ４１、第２のスイッチ素子ＳＢ１２〜ＳＢ４２、ＳＡ１２〜ＳＡ４２は、入力デジタルデータの各ビットの論理レベルに応じて、排他的にオン・オフ制御されるため、入力デジタルデータの各ビットの論理レベルに応じたコンバージョンを実現することが可能になる。

そして本実施形態では、このような第１、第２の電圧選択回路６０、７０を設けることで、スイッチアレイ部ＳＡＲ１、ＳＡＲ２に設けられるスイッチ素子の個数を減らすことができるという利点がある。そして、このようにスイッチ素子の個数を減らすことで、スイッチアレイ部ＳＡＲ１、ＳＡＲ２のレイアウト面積が小さくなり、結果的に、Ａ／Ｄ変換回路のレイアウト面積も大幅に縮小することが可能になる。

例えば図８に本実施形態の比較例の構成を示す。この比較例では、本実施形態のような第１、第２の電圧選択回路６０、７０は設けられていない。そして、ＣＢ１〜ＣＢ４、ＣＡ１〜ＣＡ４の各キャパシターに対して、ＶＣＭ、ＶＩＮ、ＶＮ、ＶＰの各電圧に対応する４つのスイッチ素子が設けられている。即ち、バイナリーに重み付けられたＣＢ１〜ＣＢ４、ＣＡ１〜ＣＡ４の各キャパシターに対して、リセット用電圧ＶＣＭ、入力電圧ＶＩＮ、第１の基準電圧ＶＮ、第２の基準電圧ＶＰの各電圧を切り替えるための４つのスイッチ素子（アナログスイッチ）が設けられる。従って、本実施形態に比べて、スイッチアレイ部ＳＡＲ１、ＳＡＲ２に設けられるスイッチ素子の個数が多くなり、レイアウト面積が大きくなってしまうという問題がある。特に、後述するようなＤＥＭなどのデジタル補正技術を採用した場合には、各キャパシターに接続されるスイッチ素子の個数が非常に多くなり、キャパシターアレイ部の面積よりも、スイッチアレイ部の面積の方が支配的になり、レイアウトの制約になってしまう。

これに対して、本実施形態では図３に示すように、ＣＢ１〜ＣＢ４、ＣＡ１〜ＣＡ４の各キャパシターに対して２つの第１、第２のスイッチ素子を設ければ済む。これは、第１、第２の電圧選択回路６０、７０が電圧選択を行うことで、２つの電圧出力ノードＮＱ１、ＮＱ２に対して第１、第２の電圧ＣＱ１、ＣＱ２が出力され、これらの第１、第２の電圧ＣＱ１、ＣＱ２に対応する２つのスイッチ素子を、ＣＢ１〜ＣＢ４、ＣＡ１〜ＣＡ４の各キャパシターに対応して設ければよいからである。従って、各キャパシターの近傍には、入力デジタルデータの各ビットに応じて排他的にオン・オフ制御される第１、第２のスイッチ素子だけを配置すれば済むようになる。従って、スイッチアレイ部を小面積化することが可能になり、上述の比較例のようにスイッチアレイ部の面積が、レイアウト面積の縮小化の制約になってしまう事態を回避することができるため、Ａ／Ｄ変換回路の全体での小面積化を図れるようになる。

また図９に、図８の比較例におけるスイッチアレイ部ＳＡＲ１、ＳＡＲ２の詳細な構成例を示す。

図９に示すように、図８の比較例では、ＶＣＭ、ＶＩＮの各電圧に対しては、Ｎ型トランジスターとＰ型トランジスターからなるトランスファーゲートにより各スイッチ素子が構成される。例えば図９のキャパシターＣＢ１に対応する４つの第１〜第４のスイッチ素子ＳＫ１１〜ＳＫ１４のうち、電圧ＶＣＭが入力されるスイッチ素子ＳＫ１１は、Ｎ型トランジスターＴＮ１１とＰ型トランジスターＴＰ１１からなるトランスファーゲートにより構成される。また電圧ＶＩＮが入力されるスイッチ素子ＳＫ１２は、Ｎ型トランジスターＴＮ１２とＰ型トランジスターＴＰ１２からなるトランスファーゲートにより構成される。また電圧ＶＮが入力されるスイッチ素子ＳＫ１３はＮ型トランジスターＴＮ１３により構成され、電圧ＶＰが入力されるスイッチ素子ＳＫ１４はＰ型トランジスターＴＰ１３により構成される。

従って、この比較例では、キャパシターＣＢ１に対して、６つのトランジスターＴＮ１１、ＴＰ１１、ＴＮ１２、ＴＰ１２、ＴＮ１３、ＴＰ１３が必要になってしまう。キャパシターＣＢ２〜ＣＢ４、ＣＡ１〜ＣＡ４についても同様である。

これに対して本実施形態では図４（Ｃ）に示すように、ＣＢ１〜ＣＢ４、ＣＡ１〜ＣＡ４の各キャパシターに対して２つのトランジスターを設ければ済むようになる。例えばキャパシターＣＢ１に対してはＮ型トランジスターＴＢ１１とＰ型トランジスターＴＢ１２が設けられ、キャパシターＣＢ２に対してはＮ型トランジスターＴＢ２１とＰ型トランジスターＴＢ２２が設けられる。

即ち、本実施形態では前述したように、第１の基準電圧ＶＮが低電位側の基準電圧であり、第２の基準電圧ＶＰが高電位側の基準電圧である場合に、キャパシターＣＢ１に接続される第１のスイッチ素子ＳＢ１１はＮ型トランジスターＴＢ１１で実現され、第２のスイッチ素子ＳＢ１２はＰ型トランジスターＴＢ１２により実現される。またキャパシターＣＢ２に接続される第１のスイッチ素子ＳＢ２１はＮ型トランジスターＴＢ２１により実現され、第２のスイッチ素子ＳＢ２２はＰ型トランジスターＴＢ２２により実現される。

従って、図８、図９の比較例では各キャパシターに対して６つのトランジスターを設ける必要があったのに対して、図３〜図４（Ｃ）の本実施形態では、各キャパシターに対して２つのトランジスターを設ければ済むようになる。従って、スイッチアレイ部ＳＡＲ１、ＳＡＲ２のトランジスターの個数を、比較例に比べて１／３程度にすることができる。従って、スイッチアレイ部ＳＡＲ１、ＳＡＲ２のレイアウト面積の大幅な縮小化が図れ、Ａ／Ｄ変換回路のレイアウト面積を縮小することが可能になる。

なお、図３では、リセット処理を実現するために、第１の電圧選択回路６０にスイッチ素子ＳＥ３を設け、第２の電圧選択回路７０にスイッチ素子ＳＦ３を設ける構成になっているが、本実施形態はこれに限定されない。例えばスイッチ素子ＳＥ３、ＳＦ３を省略した構成も可能である。

２．ＤＥＭ
図１０に本実施形態のＡ／Ｄ変換回路の第２の構成例を示す。図１０は、いわゆるＤＥＭ（Dynamic Element Matching）のスイッチ制御を行う場合の構成例である。

例えば図１０では、制御回路２０は、ＤＡＣの入力デジタルデータの各ビットに対するキャパシターの割り当てを動的に変化させるスイッチ制御を、第１のスイッチアレイ部５１に対して行う。即ち、ＤＥＭのスイッチ制御を行う。このようなＤＥＭのスイッチ制御を行うことで、第１のキャパシターアレイ部４１のキャパシターの組み合わせパターンにランダム性を持たせることが可能になり、第１のキャパシターアレイ部４１のキャパシターでの見かけ上の容量比精度を向上できる。

まず、ＤＥＭ手法を用いた図１０の第２の構成例を説明する前に、基本的な逐次比較処理について、図３等を用いて説明する。

まずサンプリング期間においては、前述の図６（Ｂ）で説明したように、図３のスイッチ回路ＳＡ１〜ＳＡ４、ＳＢ１〜ＳＢ４を介して、キャパシターＣＡ１〜ＣＡ４、ＣＢ１〜ＣＢ４の一端が入力電圧ＶＩＮに設定される。またスイッチ素子ＳＶＣ１がオンになることで、キャパシターＣＡ１〜ＣＡ４の他端が電圧ＶＣＭに設定される。これにより入力電圧ＶＩＮのサンプリングが行われる。そしてスイッチ素子ＳＶＣ１がオフすると、そのタイミングでの入力電圧ＶＩＮがホールドされる。

次に、Ａ／Ｄ変換の逐次比較期間になると、入力デジタルデータ（逐次比較用データ）の各ビットに基づいて、スイッチ回路ＳＡ１〜ＳＡ４、ＳＢ１〜ＳＢ４がオン・オフ制御され、キャパシターＣＡ１〜ＣＡ４、ＣＢ１〜ＣＢ４の一端は第１の基準電圧ＶＮ（例えばＧＮＤ）又は第２の基準電圧ＶＰ（ＶＲＥＦ）に設定される。

例えば、ＤＡＣの分解能をｐ＝ｍ＋ｎ＝４＋４＝８ビットとする。するとｐ＝８ビットの入力デジタルデータ（逐次比較用データ）が１０００００００である場合には、入力デジタルデータのＭＳＢに対応するキャパシターＣＡ４の一端は第２の基準電圧ＶＰ（ＶＲＥＦ）に設定される。また、他のキャパシターＣＡ３〜ＣＡ１、ＣＢ４〜ＣＢ１の一端は第１の基準電圧ＶＮ（ＧＮＤ）に設定される。

そして逐次比較期間では、最上位ビットであるＭＳＢから順次、逐次比較処理が行われる。具体的には、キャパシターＣＡ１〜ＣＡ４、ＣＢ１〜ＣＢ４の一端を、スイッチ回路ＳＡ１〜ＳＡ４、ＳＢ１〜ＳＢ４を用いて、ＤＡＣの入力デジタルデータに応じて、第１の基準電圧ＶＮ又は第２の基準電圧ＶＰに接続されるかを切り替える。これより比較回路１０の反転入力端子のノードＮＣの電圧は、ＤＡＣの出力値からＶＩＮのサンプリング電圧を引いた電圧になる。そして比較回路１０は、ノードＮＣの電圧と電圧ＶＣＭを比較し、その結果を比較結果信号ＣＰＱとして制御回路２０に出力する。これにより逐次比較によるＡ／Ｄ変換が実現される。

そして図１０の第２の構成例では、入力デジタルデータの上位ビット側のＤＡＣ１に対してＤＥＭのスイッチ制御が行われる。具体的には、入力デジタルデータの上位ビット側のＤＡＣ１に対しては、ＤＥＭのスイッチ制御が、制御回路２０からの制御信号ＳＳＷ１に基づき行われる一方で、下位ビット側のＤＡＣ２に対しては、ＤＥＭのスイッチ制御ではない通常のスイッチ制御が、制御回路２０からの制御信号ＳＳＷ２に基づき行われる。このようにすることで、ＩＣのレイアウト面積の増加を抑制しながら、容量比精度を高めて、変換精度を向上できる。

例えば電荷再分配型のＤＡＣにおいては、下位ビットに比べて上位ビットの方が容量比精度の要求が高い。即ち図３のように直列キャパシターＣＳ１を設ける構成では、上位ビット側のＤＡＣ１のキャパシターＣＡ１と、下位ビット側のＤＡＣ２のキャパシターＣＢ１は例えば同じ容量値になっている。従って、キャパシターＣＡ１についての容量比精度のバラツキとキャパシターＣＢ１についての容量比精度のバラツキは同等となる。

しかしながら、ＣＡ１は上位ビット側のキャパシターであるため、下位ビット側のＣＢ１と同程度の容量比精度のバラツキがＣＡ１に生じると、変換精度が著しく低下してしまう。

この点、図１０では、上位ビット側のキャパシターＣＡ１〜ＣＡ４に対するスイッチ制御として、ＤＥＭのスイッチ制御が行われるため、キャパシターＣＡ１〜ＣＡ４についての見かけ上の容量比精度が、下位ビット側のキャパシターＣＢ１〜ＣＢ４に比べて高くなる。従って、ＩＣのレイアウト面積の大規模化を抑制しながら、変換精度を向上することが可能になる。

この場合に比較例の手法として、上位ビット側のＤＡＣ１のみならず下位ビット側のＤＡＣ２についても、ＤＥＭのスイッチ制御を行う手法も考えられる。

しかしながら、この比較例の手法では、下位ビット側のＤＡＣ２についても、ＤＥＭ制御のための制御回路が必要になってしまう。また、下位ビット側のＤＡＣ２のキャパシターアレイ部４２において、ＤＥＭ用のキャパシター構成やレイアウト配置が必要になってしまう。このため、比較例の手法では、回路の大規模化や処理の繁雑化を招くおそれがある。

この点、図１０では、上位ビット側のＤＡＣ１に対してだけＤＥＭによるスイッチ制御が行われるため、比較例の手法に比べて、回路の大規模化や処理の繁雑化を抑制できるようになる。

次に本実施形態のＤＥＭ（ダイナミック・エレメント・マッチング）手法の詳細について説明する。図１１に、上位ビット側のキャパシターアレイ部ＣＡＲ１及びスイッチアレイ部ＳＡＲ１と、制御回路２０の詳細な構成例を示す。

なお、以下では、上位ビット側のＤＡＣ１が６ビットのＤＡＣであり、下位ビット側のＤＡＣ２が４ビットのＤＡＣである場合を例にとり説明する。即ち、入力デジタルデータが１０ビット（ビット１〜ビット１０。Ｄ０〜Ｄ９）である場合を例にとり説明する。この場合には図３の４つのキャパシターＣＡ１〜ＣＡ４は、６つのキャパシターＣＡ１〜ＣＡ６になる。

図１１では、キャパシターアレイ部ＣＡＲ１は、第１型キャパシター１Ｃ１〜１Ｃ１５と、第２型キャパシター３Ｃ１〜３Ｃ１６を有する。第２型キャパシター３Ｃ１〜３Ｃ１６は、第１型キャパシター１Ｃ１〜１Ｃ１５とは容量値が異なっており、例えば第１型キャパシター１Ｃ１〜１Ｃ１５の３倍（広義には整数倍）の容量値になっている。そして第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の他端は出力ノードＮＣに接続される。

スイッチアレイ部ＳＡＲ１は、スイッチ回路ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６を有する。これらのスイッチ回路ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６は、第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の一端に接続される。そして、スイッチ回路ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６は、入力デジタルデータの上位ビット側（ビット５〜ビット１０）であるＤ４〜Ｄ９により生成された信号ＤＸ１〜ＤＸ１５、ＤＹ１〜ＤＹ１６に基づいて、スイッチ制御される。

本実施形態では、これらのスイッチ回路ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６として、図３、図４（Ｃ）で説明した第１、第２のスイッチ素子からなるスイッチ回路を用いることになる。このため、これらのスイッチ回路ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６には、第１、第２の電圧選択回路６０、７０からの第１、第２の電圧ＣＱ１、ＣＱ２と、入力デジタルデータに対応する信号ＤＸ１〜ＤＸ１５、ＤＹ１〜ＤＹ１６が入力されることになる
具体的には、サンプリング期間においては、前述したように、第１、第２の電圧選択回路６０、７０からの第１、第２の電圧は、ＣＱ１＝ＣＱ２＝ＶＩＮになる。従って、第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の一端は、スイッチ回路ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６を介して、入力電圧ＶＩＮに設定されることになる。

また、逐次比較期間（変換期間）においては、第１、第２の電圧選択回路６０、７０からの第１、第２の電圧は、ＣＱ１＝ＶＮ、ＣＱ２＝ＶＰになる。そして、スイッチ回路ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６は、逐次比較期間（変換期間（変換期間）においては、第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の一端を、ＣＱ１＝ＶＮ又はＣＱ２＝ＶＰに接続する。例えば信号ＤＸ１〜ＤＸ１５、ＤＹ１〜ＤＹ１６の論理レベルが「１」である場合には、第２の基準電圧ＶＰ（ＶＲＥＦ）に接続し、信号ＤＸ１〜ＤＸ１５、ＤＹ１〜ＤＹ１６の論理レベルが「０」である場合には、第１の基準電圧ＶＮ（ＧＮＤ）に接続する。

制御回路２０は、第１、第２の割り当て決定回路２１、２２と、第１、第２のカウンター２３、２４を含む。

第１のカウンター２３は、カウント処理を行って、第１のカウント値ＣＴＸを第１の割り当て決定回路２１に出力する。第１の割り当て決定回路２１は、第１のカウンター２３からの第１のカウント値ＣＴＸに基づいて、入力デジタルデータＤ４〜Ｄ９の各ビット（ビット５〜ビット１０）に対する第１型キャパシター１Ｃ１〜１Ｃ１５の割り当てを決定する処理を行う。

第２のカウンター２４は、カウント処理を行って、第２のカウント値ＣＴＹを第２の割り当て決定回路２２に出力する。第２の割り当て決定回路２２は、第２のカウンター２４からの第２のカウント値ＣＴＹに基づいて、入力デジタルデータＤ４〜Ｄ９の各ビット（ビット５〜ビット１０）に対する第２型キャパシター３Ｃ１〜３Ｃ１６の割り当てを決定する処理を行う。

このように第１、第２の割り当て決定回路２１、２２が、入力デジタルデータの各ビットへの第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の割り当て決定処理を行うことで、キャパシターアレイ部ＣＡＲ１のキャパシターのＤＥＭが実現される。これらの第１、第２の割り当て決定回路２１、２２による割り当て決定処理は、例えば入力デジタルデータＤ４〜Ｄ９を用いたビットローテーション処理により実現できる。

なお、第１のカウンター２３の総カウント数を第１の総カウント数とし、第２のカウンター２４の総カウント数を第２の総カウント数とした場合に、第１、第２のカウンター２３、２４は、第１、第２の総カウント数が異なるカウンターである。具体的には、第１、第２のカウンター２３、２４は、第１、第２の総カウント数の最大公約数が１となるカウンターである。例えば第１のカウンター２３の第１の総カウント数は１５であり、第２のカウンター２４の第２の総カウント数は１６である。そして、第１の総カウント数＝１５と第２の総カウント数＝１６は、その最大公約数が１になっている。なお、第１、第２の総カウント数は１５、１６には限定されず、少なくとも異なる総カウント数であればよく、望ましくはその最大公約数が１になる総カウント数であればよい。

次に、本実施形態のＤＥＭ手法について図１２（Ａ）〜図１３（Ｂ）を用いて更に詳細に説明する。なお以下では、第１型キャパシター１Ｃ１〜１Ｃ１５を、適宜、「１Ｃ」と総称し、第２型キャパシター３Ｃ１〜３Ｃ１６を、適宜、「３Ｃ」と総称する。

図１２（Ａ）に、入力デジタルデータの各ビット５〜１０への第１型キャパシター１Ｃ、第２型キャパシター３Ｃの割り当て数の例を示す。前述したように、第２型キャパシター３Ｃの容量値は、第１型キャパシター１Ｃの容量値の３倍になっている。

例えば入力デジタルデータのビット５（Ｄ４）には、１個の第１型キャパシター１Ｃが割り当てられる。同様に、ビット６、７（Ｄ５、Ｄ６）には、各々、２個、４個の第１型キャパシター１Ｃが割り当てられる。これにより、１：２：４というようにバイナリーに重み付けされたキャパシターＣＡ１、ＣＡ２、ＣＡ３が実現される。即ち、キャパシターＣＡ１、ＣＡ２、ＣＡ３は、図１２（Ａ）のビット５、６、７に対応し、各々、１個、２個、４個の第１型キャパシター１Ｃにより実現される。

入力デジタルデータのビット８（Ｄ７）には、２個の第１型キャパシター１Ｃと２個の第２型キャパシター３Ｃが割り当てられる。同様にビット９（Ｄ８）には、４個の第１型キャパシター１Ｃと４個の第２型キャパシター３Ｃが割り当てられ、ビット１０（Ｄ９）には、２個の第１型キャパシター１Ｃと１０個の第２型キャパシター３Ｃが割り当てられる。これにより、８：１６：３２というようにバイナリーに重み付けされたキャパシターＣＡ４、ＣＡ５、ＣＡ６が実現される。即ち、キャパシターＣＡ４、ＣＡ５、ＣＡ６は、各々、図１２（Ａ）のビット８、９、１０に対応し、ＣＡ４、ＣＡ５、ＣＡ６の各キャパシターは、２個と２個、４個と４個、２個と１０個というような第１型キャパシター１Ｃと第２型キャパシター３Ｃのペアーにより実現される。

なお図１２（Ａ）では、第２型キャパシター３Ｃが第１型キャパシター１Ｃの３倍の容量値を有するキャパシターである場合について示したが、本実施形態はこれに限定されない。例えば図１２（Ｂ）では、第２型キャパシター６Ｃは第１型キャパシター１Ｃの６倍の容量値を有するキャパシターになっており、図１２（Ｂ）には、この場合の入力デジタルデータの各ビット５〜１０への第１型キャパシター１Ｃ、第２型キャパシター６Ｃの割り当て数の例が示されている。図１２（Ｂ）の割り当てによっても、１：２：４：８：１６：３２というようにバイナリーに重み付けされたキャパシターアレイ部ＣＡＲ１のキャパシターＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４、ＣＡ５、ＣＡ６を実現できる。

図１３（Ａ）は、図１１の第１の割り当て決定回路２１の動作を説明する図である。第１の割り当て決定回路２１は、０、１、２・・・１４というように順次インクリメントされる第１のカウンター２３からのカウント値ＣＴＸに基づいて、信号ＤＸ１〜ＤＸ１５を生成して、スイッチアレイ部ＳＡＲ１に出力する。

例えばカウント値ＣＴＸ＝０の場合には、信号ＤＸ１によって、図１１の第１型キャパシター１Ｃ１は、図１３（Ａ）に示すように入力デジタルデータのビット５（Ｄ４）に割り当てられる。具体的には、信号ＤＸ１により制御されるスイッチ回路ＳＷＸ１は、入力デジタルデータのビット５が「１」である場合には、第１型キャパシター１Ｃ１の一端にＣＱ２＝ＶＰ（ＶＲＥＦ）を接続し、「０」である場合には、１Ｃ１の一端にＣＱ１＝ＶＮ（ＧＮＤ）を接続する。

またカウント値ＣＴＸ＝０の場合に、信号ＤＸ２、ＤＸ３によって、図１１の第１型キャパシター１Ｃ２、１Ｃ３は、図１３（Ａ）に示すように入力デジタルデータのビット６（Ｄ５）に割り当てられる。具体的には、信号ＤＸ２、ＤＸ３により制御されるスイッチ回路ＳＷＸ２、ＳＷＸ３は、入力デジタルデータのビット６が「１」である場合には、１Ｃ２、１Ｃ３の一端にＣＱ２＝ＶＰを接続し、「０」である場合には、１Ｃ２、１Ｃ３の一端にＣＱ１＝ＶＮを接続する。

同様に、カウント値ＣＴＸ＝０の場合に、信号ＤＸ４〜ＤＸ７、ＤＸ８〜ＤＸ９、ＤＸ１０〜ＤＸ１３、ＤＸ１４〜ＤＸ１５によって、第１型キャパシター１Ｃ４〜１Ｃ７、１Ｃ８〜１Ｃ９、１Ｃ１０〜１Ｃ１３、１Ｃ１４〜１Ｃ１５は、各々、入力デジタルデータのビット７、８、９、１０に割り当てられる。

以上のようにすることで、図１２（Ａ）に示すようなビット５〜１０への第１型キャパシター１Ｃの割り当てが実現される。

そして、カウント値ＣＴＸがインクリメントされると、入力デジタルデータの各ビットに対する第１型キャパシター１Ｃの割り当て状態が変化する。即ち図１３（Ａ）に示すように、カウント値ＣＴＸがインクリメントされるごとに、ＤＸ１〜ＤＸ１５による各ビットへの第１型キャパシター１Ｃの割り当て状態（ＤＸ１〜ＤＸ１５の信号状態）が、順次左方向にシフトして行き、これにより入力デジタルデータの各ビットに対する第１型キャパシター１Ｃの割り当てが動的に変化するようになる。

例えば図１３（Ａ）に示すようにカウント値ＣＴＸ＝１の場合には、信号ＤＸ１、ＤＸ２によって、第１型キャパシター１Ｃ１、１Ｃ２は入力デジタルデータのビット６に割り当てられる。即ちカウント値ＣＴＸ＝０の場合には、１Ｃ１はビット５に割り当てられていたが、カウント値がＣＴＸ＝１にインクリメントされると、１Ｃ１はビット６に割り当てられるようになる。

またカウント値ＣＴＸ＝１の場合には、信号ＤＸ３〜ＤＸ６によって、第１型キャパシター１Ｃ３〜１Ｃ６は入力デジタルデータのビット７に割り当てられる。即ちカウント値ＣＴＸ＝０の場合には、１Ｃ３はビット６に割り当てられていたが、カウント値がＣＴＸ＝１にインクリメントされると、１Ｃ３はビット７に割り当てられるようになる。

そして、カウント値がＣＴＸ＝１からＣＴＸ１＝２にインクリメントされると、今度は、信号ＤＸ１によって１Ｃ１がビット６に割り当てられ、信号ＤＸ２〜ＤＸ５によって１Ｃ２〜１Ｃ５がビット７に割り当てられるようになる。従って、入力デジタルデータの各ビットに対する第１型キャパシター１Ｃの割り当てが動的に変化し、ＤＥＭが実現されるようになる。即ち、第１型キャパシター１Ｃ１〜１Ｃ１５が入力デジタルデータの上位側のビット５〜１０に対して均等に使用されるようになるため、見かけ上の容量比精度を向上できる。

図１３（Ｂ）は、図１１の第２の割り当て決定回路２２の動作を説明する図である。第２の割り当て決定回路２２は、０、１、２・・・１５というように順次インクリメントされる第２のカウンター２４からのカウント値ＣＴＹに基づいて、信号ＤＹ１〜ＤＹ１６を生成して、スイッチアレイ部ＳＡＲ１に出力する。

例えばカウント値ＣＴＹ＝０の場合には、信号ＤＹ１、ＤＹ２によって、第２型キャパシター３Ｃ１、３Ｃ２は入力デジタルデータのビット８に割り当てられる。具体的には、信号ＤＹ１、ＤＹ２により制御されるスイッチ回路ＳＷＹ１、ＳＷＹ２は、入力デジタルデータのビット８が「１」である場合には。第２型キャパシター３Ｃ１、３Ｃ２の一端にＣＱ２＝ＶＰを接続し、「０」である場合には３Ｃ１、３Ｃ２の一端にＣＱ１＝ＶＮを接続する。

そして、カウント値ＣＴＹがインクリメントされると、入力デジタルデータの各ビットに対する第２型キャパシター３Ｃの割り当て状態が変化する。即ち図１３（Ｂ）に示すように、カウント値ＣＴＹがインクリメントされるごとに、ＤＹ１〜ＤＹ１６による各ビットへの第２型キャパシター３Ｃの割り当て状態（ＤＹ１〜ＤＸ１６の信号状態）が、順次左方向にシフトして行き、これにより入力デジタルデータの各ビットに対する第２型キャパシター３Ｃの割り当てが動的に変化するようになる。

例えば図１３（Ｂ）に示すようにカウント値ＣＴＹ＝１の場合には、信号ＤＹ１によって第２型キャパシター３Ｃ１はビット８に割り当てれ、信号ＤＹ２〜ＤＹ５によって、第２型キャパシター３Ｃ２〜３Ｃ５はビット９に割り当てられる。即ちカウント値ＣＴＹ＝０の場合には、３Ｃ２はビット８に割り当てられていたが、カウント値がＣＴＹ＝１にインクリメントされると、３Ｃ２はビット９に割り当てられるようになる。従って、入力デジタルデータの各ビットに対する第２型キャパシター３Ｃの割り当てが動的に変化し、ＤＥＭが実現されるようになる。

図１４（Ａ）〜図１４（Ｃ）に第１型キャパシター１Ｃ、第２型キャパシター３Ｃの構成例を示す。

図１４（Ａ）に示すように、第１型キャパシター１Ｃは、Ｍ＝１個のユニットキャパシターＵＸにより構成される。一方、図１４（Ｂ）に示すように、第２型キャパシター３Ｃは、Ｎ＝３個のユニットキャパシターＵＹ１〜ＵＹ３より構成される。そして半導体チップ上には例えば図１４（Ｃ）のような配置で、第１型キャパシター１Ｃ、第２型キャパシター３Ｃがレイアウト配置されることになる。このように第１型キャパシター１Ｃ、第２型キャパシター３Ｃをユニットキャパシターにより構成すれば、容量比精度を維持しながら、異なる容量値の第１型キャパシター、第２型キャパシターを実現できるようになる。例えば第１型キャパシターと第２型キャパシターの容量比を整数倍にすることなどが可能になる。

なお、第１型キャパシター、第２型キャパシターのユニットキャパシター数Ｍ、Ｎは、異なる整数であれば十分であり、Ｍ＝１、Ｎ＝３には限定されない。

以上のように本実施形態によれば、入力デジタルデータの各ビットに対する第１型キャパシター１Ｃ、第２型キャパシター３Ｃの割り当てを動的に変化させるＤＥＭのスイッチ制御が、第１のスイッチアレイ部ＳＡＲ１に対して行われる。これにより第１型キャパシター１Ｃ、第２型キャパシター３Ｃが例えば全ビットに対して均等に使用されるようになるため、第１のキャパシターアレイ部ＣＡＲ１でのキャパシターの見かけ上の容量比精度を向上できる。

また図１１に示すように、キャパシターアレイ部ＣＡＲ１には、容量値の異なる第１型キャパシター１Ｃ、第２型キャパシター３Ｃが設けられる。このようにすれば、例えば第１型キャパシター１Ｃだけを用いてＤＥＭの割り当てを行う手法に比べて、ＤＥＭの割り当てパターン数を増やすことが可能になり、ランダム性が高まるため、ＤＥＭの効果を更に向上できる。

例えば図１３（Ａ）、図１３（Ｂ）では、第１型キャパシターＣ１についての１５個の割り当てパターンと、第２型キャパシター３Ｃについての１６個の割り当てパターンが設定され、１５と１６の最大公約数は１である。従って、第１型キャパシター１Ｃと第２型キャパシター３Ｃの組み合わせにより、１５×１６＝２４０個の割り当てパターンを設定でき、ＤＥＭの割り当てパターン数が増えるため、ＤＥＭの効果を向上できる。特にオーバーサンプリングによるＡ／Ｄ変換を行った場合には、Ａ／Ｄ変換回路の後段に接続される平均化フィルターなどにより、ランダム性が平滑化され、変換精度を向上することが可能になる。

また、キャパシターアレイ部ＣＡＲ１を第１型キャパシター１Ｃだけにより構成した場合には、６３個の第１型キャパシター１Ｃを設ける必要がある。従って、第１型キャパシター１Ｃに接続されるスイッチ回路についても６３個分設ける必要が生じ、ＩＣのレイアウト面積が大規模化してしまう。

この点、キャパシターアレイ部ＣＡＲ１を、容量値の異なる第１型キャパシター１Ｃ、第２型キャパシター３Ｃにより構成すれば、例えば図１１に示すように１５＋１６＝３１個のスイッチ回路ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６を設けるだけで済む。従って、キャパシターアレイ部ＣＡＲ１を第１型キャパシター１Ｃだけにより構成した場合に比べて、ＩＣのレイアウト面積を縮小できる。

更に本実施形態では、このようにＤＥＭにより制御されるスイッチアレイ部ＳＡＲ１のＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６の各スイッチ回路として、図３、図４（Ｃ）に示すような２つのスイッチ素子からなるスイッチ回路を用いている。

この点、図８の比較例の手法を用いた場合には、ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６の各スイッチ回路として、４つのスイッチ素子からなるスイッチ回路を用いる必要がある。また、トランジスター数で考えると、これらの各スイッチ回路として、６つのトランジスターからなるスイッチ回路を用いる必要がある。このため、ＤＥＭ手法を採用しようとした場合に、そのレイアウト面積が非常に大きくなってしまう。

これに対して本実施形態の手法によれば、ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６の各スイッチ回路として、２つのスイッチ素子からなるスイッチ回路を用いることができ、トランジスター数で考えた場合にも、２つのトランジスターからなるスイッチ回路を用いることができる。従って、ＤＥＭ手法を採用した場合に、図８の比較例に比べて、レイアウト面積の縮小の効果が非常に大きいという利点がある。

３．全差動型
図１５に本実施形態の全差動型のＡ／Ｄ変換回路の構成例を示す。

図１５の全差動型のＡ／Ｄ変換回路は、比較回路１０と、比較回路１０の非反転入力端子に接続されるメインのＤ／Ａ変換部ＤＡＣ１Ｐ、ＤＡＣ２Ｐと、反転入力端子に接続されるメインのＤ／Ａ変換部ＤＡＣ１Ｎ、ＤＡＣ２Ｎを含む。また、比較回路１０の非反転入力端子に接続されるコードシフト用のサブＤ／Ａ変換部ＳＤＡＣ１Ｐと、反転入力端子に接続されるコードシフト用のサブＤ／Ａ変換部ＳＤＡＣ１Ｎを含む。

コードシフト用のサブＤ／Ａ変換部ＳＤＡＣ１Ｐ、ＳＤＡＣ１Ｎは、コードデータに対応するコード信号（コードデータをＤ／Ａ変換することで得られる信号）を出力する。ここで、コードデータは時間的に変化するデータ（所定タイミング毎に変化するデジタルデータ）である。具体的には所定のデータ範囲内において、１又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるデータである。

また図１５では、非反転側（正側）の第１、第２の電圧選択回路ＭＵＸ１Ｐ、ＭＵＸ２Ｐと、反転側（負側）の第１、第２の電圧選択回路ＭＵＸ１Ｎ、ＭＵＸ２Ｎが設けられている。

非反転側の第１の電圧選択回路ＭＵＸ１Ｐ（第１のマルチプレクサー）は、第１の基準電圧ＶＮ、非反転側の入力電圧ＰＩＮ、コモン電圧ＶＣＭが入力されて、非反転側の第１の電圧ＣＱ１Ｐを出力する。非反転側の第２の電圧選択回路ＭＵＸ２Ｐ（第２のマルチプレクサー）は、第２の基準電圧ＶＰ、非反転側の入力電圧ＰＩＮ、コモン電圧ＶＣＭが入力されて、非反転側の第２の電圧ＣＱ２Ｐを出力する。

反転側の第１の電圧選択回路ＭＵＸ１Ｎは、第１の基準電圧ＶＮ、反転側の入力電圧ＮＩＮ、コモン電圧ＶＣＭが入力されて、反転側の第１の電圧ＣＱ１Ｎを出力する。反転側の第２の電圧選択回路ＭＵＸ２Ｎは、第２の基準電圧ＶＰ、反転側の入力電圧ＮＩＮ、コモン電圧ＶＣＭが入力されて、反転側の第２の電圧ＣＱ２Ｎを出力する。非反転側の入力電圧ＰＩＮの信号と反転側の入力電圧ＮＩＮの信号とは、差動信号を構成する信号である。

非反転側（正側）のメインのＤＡＣ１Ｐ、ＤＡＣ２Ｐ及び反転側（負側）のメインのＤＡＣ１Ｎ、ＤＡＣ２Ｎは、図３のメインのＤＡＣ１、ＤＡＣ２と同様に、キャパシターアレイ部とスイッチアレイ部を含む。

そして、メインのＤＡＣ１Ｐ、ＤＡＣ２Ｐが有するスイッチ回路ＡＳＷ＿１Ｐ（アナログスイッチ）と、メインのＤＡＣ１Ｎ、ＤＡＣ２Ｎが有するスイッチ回路ＡＳＷ＿１Ｎは、図３、図４（Ｃ）で説明した第１、第２のスイッチ素子（第１、第２のトランジスター）からなるスイッチ回路である。例えばスイッチ回路ＡＳＷ＿１Ｐには、非反転側の第１、第２の電圧選択回路ＭＵＸ１Ｐ、ＭＵＸ２Ｐからの第１、第２の電圧ＣＱ１Ｐ、ＣＱ２Ｐが入力される。またスイッチ回路ＡＳＷ＿１Ｎには、反転側の第１、第２の電圧選択回路ＭＵＸ１Ｎ、ＭＵＸ２Ｎからの第１、第２の電圧ＣＱ１Ｎ、ＣＱ２Ｎが入力される。そして、リセット期間、サンプリング期間、コンバージョン期間において、図５〜図７で説明したような動作が行われることになる。

一方、サブのＳＤＡＣ１Ｐが有するスイッチ回路ＡＳＷ＿２Ｐと、サブのＳＤＡＣ１Ｎが有するスイッチ回路ＡＳＷ＿２Ｎには、電圧選択回路を介さずに直接に電圧ＶＮ、ＶＣＭ、ＶＰが入力される。

また、図１５では、メインのＤＡＣ１Ｐ、ＤＡＣ１Ｎは、ＤＥＭを実現する構成のＤＡＣとなっており、図１１〜図１３（Ｂ）で説明したＤＥＭの制御手法により、そのスイッチアレイ部のスイッチ回路ＡＳＷ＿１Ｐ、ＡＳＷ＿１Ｎがスイッチ制御されることになる。

なお、スイッチ回路ＡＳＷ＿３ＢＰ、ＡＳＷ＿３ＡＰ、ＡＳＷ＿４Ｐ、ＡＳＷ＿３ＢＮ、ＡＳＷ＿３ＡＮ、ＡＳＷ＿４Ｎは、リセット期間等において、ノードＮＣＰ、Ｎ１Ｐ、ＮＣＮ、Ｎ１Ｎをコモン電圧ＶＣＭに設定するためのスイッチ回路である。

そして逐次比較期間では、非反転側のＤＡＣ１Ｐ、ＤＡＣ２Ｐのスイッチ回路ＡＳＷ＿１Ｐは、入力デジタルデータ（逐次比較用データ）の対応するビットが「１」である場合には、第２の電圧選択回路ＭＵＸ２Ｐの出力電圧であるＣＱ２Ｐ＝ＶＰを選択して、対応するキャパシターの一端に出力する。一方、入力デジタルデータの対応するビットが「０」である場合には、第１の電圧選択回路ＭＵＸ１Ｐの出力電圧であるＣＱ１Ｐ＝ＶＮを選択して、対応するキャパシターの一端に出力することになる。

また、逐次比較期間において、反転側のＤＡＣ１Ｎ、ＤＡＣ２Ｎのスイッチ回路ＡＳＷ＿１Ｎは、入力デジタルデータの対応するビットが「１」である場合には、第１の電圧選択回路ＭＵＸ１Ｎの出力電圧であるＣＱ１Ｎ＝ＶＮを選択して、対応するキャパシターの一端に出力する。一方、入力デジタルデータの対応するビットが「０」である場合には、第２の電圧選択回路ＭＵＸ２Ｎの出力電圧であるＣＱ２Ｎ＝ＶＰを選択して、対応するキャパシターの一端に出力することになる。

以上の図１５の全差動型の構成では、キャパシターアレイ部として、非反転側の出力ノード（ＮＣＰ）に一端が接続される複数のキャパシターを有する非反転側キャパシターアレイ部が設けられる。また、反転側の出力ノード（ＮＣＮ）に一端が接続される複数のキャパシターを有する反転側キャパシターアレイ部が設けられる。またスイッチアレイ部として、非反転側キャパシターアレイ部の複数のキャパシターの他端に接続され入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する非反転側スイッチアレイ部が設けられる。また、反転側キャパシターアレイ部の複数のキャパシターの他端に接続され入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する反転側スイッチアレイ部が設けられる。

そしてこのような全差動型の構成においても、図３〜図７で説明したような第１、第２のスイッチ素子からなるスイッチ回路を用いることで、特にスイッチアレイ部のレイアウト面積が縮小し、Ａ／Ｄ変換回路の小面積化を図れる。またメインのＤＡＣ１Ｐ、ＤＡＣ１ＮにおいてＤＥＭのスイッチ制御を行うことで、見かけ上の容量比精度を高めて、変換精度を向上できるようになる。

４．レイアウト配置
図１６（Ａ）に本実施形態のＡ／Ｄ変換回路のレイアウト配置例を示す。図１６（Ａ）は、Ａ／Ｄ変換回路のＩＣ（集積回路装置）を上方から平面視したレイアウト配置図である。

図１６（Ａ）は、図１５の全差動型のＡ／Ｄ変換回路のレイアウト配置例である。

図１６（Ａ）のＰ側（非反転側）のキャパシターアレイ領域には、図１５のＰ側のＤＡＣ１Ｐ、ＤＡＣ２Ｐ、ＳＤＡＣ１Ｐのキャパシターアレイ部のキャパシターが配置される。またＰ側のスイッチアレイ領域には、Ｐ側のＤＡＣ１Ｐ、ＤＡＣ２Ｐ、ＳＤＡＣ１Ｐのスイッチアレイ部のスイッチ素子が配置される。

図１５のＮ側（反転側）のキャパシターアレイ領域には、図１６（Ａ）のＮ側のＤＡＣ１Ｎ、ＤＡＣ２Ｎ、ＳＤＡＣ１Ｎのキャパシターアレイ部のキャパシターが配置される。またＮ側のスイッチアレイ領域には、Ｎ側のＤＡＣ１Ｎ、ＤＡＣ２Ｎ、ＳＤＡＣ１Ｎのスイッチアレイ部のスイッチ素子が配置される。

そしてＰ側のキャパシターアレイ領域とＮ側のキャパシターアレイ領域の間には、比較回路ＣＰ（比較回路１０）やその他の回路が配置される。

ここで、Ｐ側のキャパシターアレイ領域からＮ側のキャパシターアレイ領域へと向かう方向を第１の方向ＤＲ１とし、第１の方向ＤＲ１に直交する方向を第２の方向ＤＲ２とする。また第１の方向ＤＲ１の反対方向を第３の方向ＤＲ３とし、第２の方向ＤＲ２の反対方向を第４の方向ＤＲ４とする。なお第１の方向ＤＲ１は、例えばＰ側のキャパシターアレイ領域の中央部の位置（中心点）からＮ側のキャパシターアレイ領域の中央部の位置へと向かう方向である。

例えば比較回路ＣＰ等の回路の配置領域において第２の方向ＤＲ２に沿った軸を対称軸としたとする。この場合に図１６（Ａ）では、Ｐ側のＤＡＣ１Ｐ、ＤＡＣ２Ｐ、ＳＤＡＣ１Ｐの各々のキャパシターアレイ部は、Ｎ側のＤＡＣ１Ｎ、ＤＡＣ２Ｎ、ＳＤＡＣ１Ｎの各々のキャパシターアレイ部に対して、上記の対称軸に対して線対称となる位置にレイアウト配置される。同様に、Ｐ側のＤＡＣ１Ｐ、ＤＡＣ２Ｐ、ＳＤＡＣ１Ｐの各々のスイッチアレイ部は、Ｎ側のＤＡＣ１Ｎ、ＤＡＣ２Ｎ、ＳＤＡＣ１Ｎの各々のスイッチアレイ部に対して、上記の対称軸に対して線対称となる位置にレイアウト配置される。

このような線対称のレイアウト配置にすることで、レイアウト効率を向上することが可能になり、レイアウト面積の縮小化を実現できる。また、全差動型の回路において線対称のレイアウト配置を採用すれば、非反転側の回路特性と反転側の回路特性を揃えることが可能になり、全差動型を用いた場合の回路特性を最適化できる。

そして図１６（Ａ）では、Ｐ側、Ｎ側のキャパシターアレイ領域及びＰ側、Ｎ側のスイッチアレイ領域の例えばＤＲ４方向側において、第１の基準電圧ＶＮ、第２の基準電圧ＶＰ、コモン電圧ＶＣＭの電圧線（電源線）が、例えばＤＲ１方向に沿って配線されている。

そして図１６（Ａ）に示すように、第１、第２の電圧選択回路６０、７０は、第１の基準電圧ＶＮの電圧線や第２の基準電圧ＶＰの電圧線（及びコモン電圧ＶＣＭの電圧線）に対して、平面視において少なくとも一部が重なるように配置される。具体的には図１６（Ｂ）に示すように、第１、第２の電圧選択回路６０、７０を構成するトランジスターＴＲが、第１、第２の基準電圧ＶＮ、ＶＰ等の電圧線に対して、平面視において少なくとも一部が重なるように配置される。例えば第１、第２の基準電圧ＶＮ、ＶＰ等の電圧線の下方にトランジスターＴＲが配置される。

このようにすれば、第１、第２の基準電圧ＶＮ、ＶＰ等の電圧線の配線領域を有効活用して、第１、第２の電圧選択回路６０、７０のトランジスターＴＲを配置できるようになる。これによりレイアウト効率を向上することができ、Ａ／Ｄ変換回路のレイアウト面積の縮小化等を図れるようになる。

即ち、第１、第２の電圧選択回路６０、７０（ＭＵＸ１Ｐ、ＭＵＸ２Ｐ、ＭＵＸ１Ｎ、ＭＵＸ２Ｎ）は、図３や図１５に示すようにスイッチアレイ部の多数のスイッチ回路に対して、第１、第２の電圧ＣＱ１、ＣＱ２（ＣＱ１Ｐ、ＣＱ２Ｐ、ＣＱ１Ｎ、ＣＱ２Ｎ）を供給する必要がある。このため、これらの第１、第２の電圧選択回路６０、７０を構成するトランジスター（図４（Ａ）、図４（Ｂ）のＴＥ１〜ＴＥ３、ＴＦ１〜ＴＦ３）のサイズを大きくして、オン抵抗を小さくすることが望ましい。

この点、図１６（Ａ）、図１６（Ｂ）のレイアウト手法では、第１、第２の基準電圧ＶＮ、ＶＰ等の電圧線の配線領域が比較的広い領域になることに着目して、これらの電圧線の下方に第１、第２の電圧選択回路６０、７０を構成するトランジスターを配置している。こうすることで、第１、第２の電圧選択回路６０、７０を構成するトランジスターのオン抵抗を低くすることができる。従って、第１、第２の電圧選択回路６０、７０は、スイッチアレイ部の多数のスイッチ回路に対して、低いインピーダンスで第１、第２の電圧ＣＱ１、ＣＱ２を供給できるようになる。この結果、第１、第２の電圧選択回路６０、７０のトランジスターのオン抵抗による電圧降下が原因でＡ／Ｄ変換回路の特性が劣化してしまうなどの事態を効果的に抑制できる。また入力電圧ＰＩＮ、ＮＩＮは、図１６（Ａ）に示すようにＶＰ、ＶＮ等の電圧線のＤＲ４方向側から入力されるため、これらの入力電圧ＰＩＮ、ＮＩＮが入力される第１、第２の電圧選択回路６０、７０を、ＶＰ、ＶＮ等の電圧線の下方に配置することは、レイアウト的に効率が良いという利点もある。

５．電子機器
図１７に本実施形態のＡ／Ｄ変換回路を含む電子機器の構成例を示す。この電子機器は、センサー５１０、検出回路５２０、Ａ／Ｄ変換回路５３０、処理部５４０を含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば検出回路５２０、Ａ／Ｄ変換回路５３０、処理部５４０は集積回路装置により実現できる。

図１７の電子機器としては、例えば生体計測機器（脈拍計、歩数計等）、携帯型情報端末、映像機器（デジタルカメラ、ビデオカメラ）、時計などの種々の機器を想定できる。

センサー５１０は、ジャイロセンサー、加速度センサー、フォトセンサー、圧力センサー等であって、電子機器の用途に応じた様々なセンサーが用いられる。検出回路５２０はセンサー５１０から出力されるセンサー信号を増幅して、所望信号を抽出する。またＡ／Ｄ変換回路５３０は検出回路５２０からの検出信号（所望信号）をデジタルデータに変換して、処理部５４０へ出力する。

処理部５４０は、Ａ／Ｄ変換回路５３０からのデジタルデータに対して必要なデジタル信号処理を実行する。また処理部５４０は、検出回路５２０のゲイン制御等を行ってもよい。ここで処理部５４０で行われるデジタル信号処理としては、センサー信号から適正な所望信号を抽出するための高速フーリエ変換等の種々の処理を想定できる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。またＡ／Ｄ変換回路、電子機器の構成・動作や、Ａ／Ｄ変換手法、Ｄ／Ａ変換手法、電圧選択手法、スイッチ制御手法、ＤＥＭ手法等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＤＡＣＤ／Ａ変換回路、ＳＡＲ逐次比較レジスター、
ＤＡＣ１第１のＤ／Ａ変換部、ＤＡＣ２第２のＤ／Ａ変換部、
ＣＡＲ１、ＣＡＲ２第１、第２のキャパシターアレイ部、
ＳＡＲ１、ＳＡＲ２第１、第２のスイッチアレイ部、
ＣＡ１〜ＣＡ４、ＣＢ１〜ＣＢ４キャパシター、ＣＳ１直列キャパシター、
ＳＡ１〜ＳＡ４、ＳＢ１〜ＳＢ４スイッチ回路、
ＳＢ１１〜ＳＢ４２、ＳＡ１１〜ＳＡ４２、第１、第２のスイッチ素子、
ＳＥ１〜ＳＥ３、ＳＦ１〜ＳＦ３、ＳＶＣ１、ＳＶＣ２スイッチ素子、
ＶＮ第１の基準電圧、ＶＰ第２の基準電圧、ＶＣＭコモン電圧（リセット用電圧）、
ＣＱ１、ＣＱ２第１、第２の電圧、ＮＱ１、ＮＱ２第１、第２の電圧出力ノード、
ＴＥ１〜ＴＥ３第１〜第３のＮ型トランジスター、
ＴＦ１〜ＴＦ３第１〜第３のＰ型トランジスター、
ＴＢ１１〜ＴＡ４１Ｎ型トランジスター、ＴＢ１２〜ＴＡ４２Ｐ型トランジスター、
１Ｃ、１Ｃ１〜１Ｃ１５第１型キャパシター、
３Ｃ、３Ｃ１〜３Ｃ１６第２型キャパシター、
ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６スイッチ回路、
１０比較回路、２０制御回路、３０Ｓ／Ｈ回路、
２１第１の割り当て決定回路、２２第２の割り当て決定回路、
２３第１のカウンター、２４第２のカウンター、
６０第１の電圧選択回路、７０第２の電圧選択回路、
５１０センサー、５２０検出回路、５３０Ａ／Ｄ変換回路、５４０処理部

Claims

入力電圧をＡ／Ｄ変換するＡ／Ｄ変換回路であって、
第１〜第ｎ（ｎは２以上の整数）のキャパシターを有するキャパシターアレイ部と、前
記第１〜第ｎのキャパシターにそれぞれ対応して接続される第１〜第ｎのスイッチ回路を
有するスイッチアレイ部とを含む、電荷再分配型のＤ／Ａ変換回路と、
電圧選択を行って、第１の電圧を第１の電圧出力ノードに出力する第１の電圧選択回路
と、
電圧選択を行って、第２の電圧を第２の電圧出力ノードに出力する第２の電圧選択回路
と、
を含み、
前記第１〜第ｎのスイッチ回路のうちの第ｊ（ｊは１≦ｊ≦ｎとなる整数）のスイッチ
回路は、
前記第１〜第ｎのキャパシターのうちの第ｊのキャパシターの一端と、前記第１の電圧
出力ノードとの間に設けられる第１のスイッチ素子と、
前記第ｊのキャパシターの一端と、前記第２の電圧出力ノードとの間に設けられる第２
のスイッチ素子とを含み、
前記第１の電圧選択回路は、
第１の基準電圧と前記入力電圧が入力されて電圧選択を行い、選択された電圧を前記第
１の電圧として前記第１の電圧出力ノードに出力し、
前記第２の電圧選択回路は、
第２の基準電圧と前記入力電圧が入力されて電圧選択を行い、選択された電圧を前記第
２の電圧として前記第２の電圧出力ノードに出力し、
サンプリング期間においては、
前記第１のスイッチ素子及び前記第２のスイッチ素子は共にオンになり、
前記第１の電圧選択回路は、前記第１の電圧として前記入力電圧を選択して出力し、
前記第２の電圧選択回路は、前記第２の電圧として前記入力電圧を選択して出力することを特徴とするＡ／Ｄ変換回路。
請求項１において、
変換動作を行うコンバージョン期間においては、
前記第１のスイッチ素子及び前記第２のスイッチ素子は、入力デジタルデータの各ビッ
トに応じて排他的にオン・オフされ、
前記第１の電圧選択回路は、前記第１の電圧として前記第１の基準電圧を選択して出力
し、
前記第２の電圧選択回路は、前記第２の電圧として前記第２の基準電圧を選択して出力
することを特徴とするＡ／Ｄ変換回路。
請求項２において、
前記第１の電圧選択回路及び前記第２の電圧選択回路には、リセット用電圧が入力され、
前記サンプリング期間の前のリセット期間においては、
前記第１のスイッチ素子及び前記第２のスイッチ素子は共にオンになり、
前記第１の電圧選択回路は、前記第１の電圧として前記リセット用電圧を選択して出力
し、
前記第２の電圧選択回路は、前記第２の電圧として前記リセット用電圧を選択して出力
することを特徴とするＡ／Ｄ変換回路。
請求項１乃至３のいずれかにおいて、
前記第１の基準電圧は低電位側の基準電圧であり、
前記第２の基準電圧は高電位側の基準電圧であり、
前記第１のスイッチ素子はＮ型トランジスターであり、
前記第２のスイッチ素子はＰ型トランジスターであることを特徴とするＡ／Ｄ変換回路。
請求項４において、
前記第１の電圧選択回路は、
前記第１の基準電圧の入力ノードと前記第１の電圧出力ノードとの間に設けられる第１
のＮ型トランジスターと、
前記入力電圧の入力ノードと前記第１の電圧出力ノードとの間に設けられる第２のＮ型
トランジスターを含み、
前記第２の電圧選択回路は、
前記第２の基準電圧の入力ノードと前記第２の電圧出力ノードとの間に設けられる第１
のＰ型トランジスターと、
前記入力電圧の入力ノードと前記第２の電圧出力ノードとの間に設けられる第２のＰ型
トランジスターを含むことを特徴とするＡ／Ｄ変換回路。
請求項１乃至５のいずれかにおいて、
前記スイッチアレイ部のスイッチ制御を行う制御回路を含み、
前記スイッチアレイ部には、
前記第１〜第ｎのキャパシターとして、第１型キャパシターと、前記第１型キャパシタ
ーとは容量値が異なる第２型キャパシターとが設けられ、
前記制御回路は、
前記入力デジタルデータの各ビットに対する前記第１型キャパシターと前記第２型キャ
パシターの割り当てを動的に変化させるスイッチ制御を、前記スイッチアレイ部に対して
行うことを特徴とするＡ／Ｄ変換回路。
請求項６において、
前記制御回路は、
第１のカウンターと、
第２のカウンターと、
前記第１のカウンターからの第１のカウント値に基づいて、前記入力デジタルデータの
各ビットに対する前記第１型キャパシターの割り当てを決定する第１の割り当て決定回路
と、
前記第２のカウンターからの第２のカウント値に基づいて、前記入力デジタルデータの
各ビットに対する前記第２型キャパシターの割り当てを決定する第２の割り当て決定回路
を含むことを特徴とするＡ／Ｄ変換回路。
請求項６又は７において、
前記第１型キャパシターは、Ｍ個のユニットキャパシターにより構成されるキャパシタ
ーであり、
前記第２型キャパシターは、Ｎ個（ＭとＮは異なる整数）のユニットキャパシターによ
り構成されるキャパシターであることを特徴とするＡ／Ｄ変換回路。
請求項１乃至８のいずれかにおいて、
前記第１の電圧選択回路及び前記第２の電圧選択回路を構成するトランジスターは、前
記第１の基準電圧の電圧線と前記第２の基準電圧の電圧線に対して、平面視において少な
くとも一部が重なるように配置されることを特徴とするＡ／Ｄ変換回路。
請求項１乃至９のいずれかにおいて、
第１の入力端子に前記Ｄ／Ａ変換回路の出力ノードが接続され、第２の入力端子に比較
用電圧が設定される比較回路と、
前記Ｄ／Ａ変換回路の逐次比較用のスイッチ制御を行う制御回路と、
を含むことを特徴とするＡ／Ｄ変換回路。
請求項１乃至１０のいずれかに記載のＡ／Ｄ変換回路を含むことを特徴とする電子機器。