JP5897970B2 - Analog-digital conversion circuit - Google Patents
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Description
本発明は、サブサンプリングを用い周波数変換を伴うアナログデジタル変換に関する。 The present invention relates to analog-to-digital conversion with frequency conversion using subsampling.
アナログ信号をデジタル信号に変換するにあたり、標本化定理を満たさないサブサンプリングを用い、高周波帯から低周波帯への変換を伴う、アナログデジタル変換がある。 In converting an analog signal into a digital signal, there is analog-to-digital conversion that uses sub-sampling that does not satisfy the sampling theorem and involves conversion from a high frequency band to a low frequency band.
一般的な従来技術では、サンプリング周期毎にアナログ信号をサンプリングするところ、雑音を取り込みやすいうえに、極値でサンプリングすれば復元精度は高くなるが、極値以外でサンプリングすれば復元精度が低くなる。 In general conventional technology, when analog signals are sampled at each sampling period, it is easy to capture noise, and the restoration accuracy increases when sampling at extreme values, but the restoration accuracy decreases when sampling at non-extreme values. .
特許文献１の従来技術では、サンプリング周期内でアナログ信号の平均値をアナログ信号のサンプル値として算出して、雑音を除去している。
In the prior art of
特許文献２の従来技術では、サンプリング周期内でアナログ信号の平均値をアナログ信号のサンプル値として算出して、復元精度を高めている。 In the prior art of Patent Document 2, the average value of an analog signal is calculated as a sample value of an analog signal within a sampling period to improve restoration accuracy.
従来技術の第１のアナログデジタル変換回路の構成を図１に示す。従来技術の第１のアナログデジタル変換回路Ｃは、サンプルホールド回路１、変換回路２、変換クロック生成回路３及びゲート信号生成回路４から構成される。
A configuration of a first analog-digital conversion circuit according to the prior art is shown in FIG. The first analog-digital conversion circuit C according to the prior art includes a
サンプルホールド回路１は、入力アナログ信号のサブサンプリングのサンプリング周期内において、入力アナログ信号の積分値を算出する。変換回路２は、サンプルホールド回路１が算出したサンプリング周期内における入力アナログ信号の積分値を、出力デジタル信号にデジタル変換する。入力アナログ信号の積分値をサンプリング周期で除算すれば、入力アナログ信号の平均値を入力アナログ信号のサンプル値として算出できる。
The
変換クロック生成回路３は、変換クロックを生成し、変換回路２は、変換クロックに基づくタイミングで処理を行なう。ゲート信号生成回路４は、変換クロックをゲート信号に変換し、サンプルホールド回路１は、ゲート信号に基づくタイミングで処理を行なう。
The conversion
従来技術の第１のアナログデジタル変換回路の処理を図２に示す。ゲート信号の周波数は、変換クロックの周波数の１／２倍に等しい。図２の初期状態では、ゲート信号の立ち上がりタイミングが、変換クロックの立ち上がりタイミングに一致する。 The processing of the first analog-digital conversion circuit of the prior art is shown in FIG. The frequency of the gate signal is equal to 1/2 the frequency of the conversion clock. In the initial state of FIG. 2, the rising timing of the gate signal coincides with the rising timing of the conversion clock.
サンプルホールド回路１は、ゲート信号の立ち上がり（立ち下がり）タイミングで、入力アナログ信号の積分を開始し、ゲート信号の次の立ち下がり（立ち上がり）タイミングで、入力アナログ信号の積分値を保持する。変換回路２は、変換クロックの立ち上がりタイミングで、現時点で保持された入力アナログ信号の積分値を、出力デジタル信号に変換する。サンプリング周期は、変換クロック周期に等しくなる。
The
しかし、特許文献１、２の従来技術では、入力周波数ｆｉがサンプリング周波数ｆｓの略整数倍であるとき、サブサンプリングを実行することができない。
However, in the prior arts of
従来技術のｆｉ＝１／２ｆｓの場合のサブサンプリングを図３に示す。サンプリング周期は、時刻ｔ０から時刻ｔ２までの時間に等しい。時刻ｔ０から時刻ｔ１までは、入力アナログ信号の信号値は正であり、入力アナログ信号の積分値は正である。時刻ｔ１から時刻ｔ２までは、入力アナログ信号の信号値は負であり、入力アナログ信号の積分値は負である。時刻ｔ０から時刻ｔ１までの入力アナログ信号の積分値は、時刻ｔ１から時刻ｔ２までの入力アナログ信号の積分値と、互いに打ち消し合わない。時刻ｔ０から時刻ｔ２までの入力アナログ信号の積分値は、正の有限値をとる。 Subsampling in the prior art f i = 1 / 2f s shown in FIG. Sampling period is equal to the time from time t 0 to time t 2. From time t 0 to time t 1 , the signal value of the input analog signal is positive, and the integral value of the input analog signal is positive. From time t 1 to time t 2, the signal value of the input analog signal is negative, the integral value of the input analog signal is negative. The integral value of the input analog signal from time t 0 to time t 1 does not cancel out the integral value of the input analog signal from time t 1 to time t 2 . Integrated value of the input analog signal from time t 0 to time t 2 takes a positive finite value.
従来技術のｆｉ＝ｆｓの場合のサブサンプリングを図４に示す。サンプリング周期は、時刻ｔ３から時刻ｔ６までの時間に等しい。時刻ｔ３から時刻ｔ４までは、入力アナログ信号の信号値は正であり、入力アナログ信号の積分値は正である。時刻ｔ４から時刻ｔ５までは、入力アナログ信号の信号値は負であり、入力アナログ信号の積分値は負である。時刻ｔ５から時刻ｔ６までは、入力アナログ信号の信号値は正であり、入力アナログ信号の積分値は正である。時刻ｔ３から時刻ｔ４までの入力アナログ信号の積分値及び時刻ｔ５から時刻ｔ６までの入力アナログ信号の積分値は、時刻ｔ４から時刻ｔ５までの入力アナログ信号の積分値と、互いに打ち消し合う。時刻ｔ３から時刻ｔ６までの入力アナログ信号の積分値は、入力周期及びサンプリング周期の位相関係によらず、０になる。 Subsampling in the prior art f i = f s are shown in FIG. Sampling period is equal to the time from time t 3 to time t 6. From time t 3 to time t 4, the signal value of the input analog signal is positive, the integral value of the input analog signal is positive. From time t 4 to time t 5, the signal value of the input analog signal is negative, the integral value of the input analog signal is negative. From time t 5 to time t 6, the signal value of the input analog signal is positive, the integral value of the input analog signal is positive. Integrated value of the input analog signal from the integration value and the time t 5 of the input analog signal from time t 3 to time t 4 to time t 6 is the integral value of the input analog signal from time t 4 to time t 5, Cancel each other. Integrated value of the input analog signal from time t 3 to time t 6, regardless of the phase relationship between the input period and the sampling period becomes 0.
つまり、ｆｉ＝ｎｆｓ（ｎは整数）の場合は、サンプリング周期における入力アナログ信号の積分値は、入力周期及びサンプリング周期の位相関係によらず、０になる。よって、ｆｉがｆｓの略整数倍であるとき、サブサンプリングを実行することができない。 That is, when f i = nf s (n is an integer), the integral value of the input analog signal in the sampling period is 0 regardless of the phase relationship between the input period and the sampling period. Therefore, subsampling cannot be performed when f i is an approximately integer multiple of f s .
従来技術の第１のアナログデジタル変換回路の周波数特性を図５に示す。ｆｉ〜ｎｆｓの場合は、アナログデジタル変換回路の周波数特性が劣化している。 FIG. 5 shows the frequency characteristics of the first analog-digital conversion circuit of the prior art. For f i ~nf s, the frequency characteristic of the analog-to-digital converter has deteriorated.
従来技術の第２のアナログデジタル変換回路の構成を図６に示す。従来技術の第２のアナログデジタル変換回路Ｃは、サンプルホールド回路１、変換回路２、変換クロック生成回路３、ゲート信号生成回路４及び周波数ミキサ回路５から構成される。
A configuration of a second analog-digital conversion circuit according to the prior art is shown in FIG. The second analog-digital conversion circuit C according to the prior art includes a
周波数ミキサ回路５は、入力アナログ信号に局部発振信号を乗算し、入力アナログ信号を高周波帯から低周波帯へと変換する。サンプルホールド回路１は、周波数変換後の入力アナログ信号に対して、サンプリングを実行する。変換回路２は、周波数変換後の入力アナログ信号に対して、サンプル値を出力デジタル信号にデジタル変換する。
The frequency mixer circuit 5 multiplies the input analog signal by the local oscillation signal, and converts the input analog signal from the high frequency band to the low frequency band. The
変換クロック生成回路３は、変換クロックを生成し、変換回路２は、変換クロックに基づくタイミングで処理を行なう。ゲート信号生成回路４は、変換クロックをゲート信号に変換し、サンプルホールド回路１は、ゲート信号に基づくタイミングで処理を行なう。
The conversion
つまり、従来技術の第２のアナログデジタル変換回路Ｃでは、サブサンプリングを実行しないため、図５に示した問題をなくせる。しかし、従来技術の第２のアナログデジタル変換回路Ｃでは、周波数ミキサ回路５を追加するため、１チップ化をできない。 In other words, the second analog-digital conversion circuit C according to the prior art does not execute subsampling, and thus the problem shown in FIG. 5 can be eliminated. However, in the second analog-digital conversion circuit C of the prior art, since the frequency mixer circuit 5 is added, it cannot be made into one chip.
そこで、前記課題を解決するために、本発明は、サブサンプリングを用い周波数変換を伴うアナログデジタル変換において、入力周波数がサンプリング周波数の略整数倍であっても、１チップ化を可能にしながら、アナログデジタル変換回路の周波数特性を劣化させない技術を提供することを目的とする。 Therefore, in order to solve the above-described problem, the present invention provides an analog-to-digital conversion that uses sub-sampling and frequency conversion, and enables analogization even when the input frequency is a substantially integer multiple of the sampling frequency. An object of the present invention is to provide a technique that does not degrade the frequency characteristics of a digital conversion circuit.
上記目的を達成するために、入力アナログ信号のサブサンプリングのサンプリング周期内において、デューティ比率がそれぞれ略５０％である前半期間及び後半期間のうち、一方の期間においては入力アナログ信号の積分値を符号反転させるが、他方の期間においては入力アナログ信号の積分値を符号反転させない。そして、一方の期間における入力アナログ信号の積分値に対する符号反転値と、他方の期間における入力アナログ信号の積分値と、を加算することにより、サンプリング周期内における入力アナログ信号の積分値を算出し、出力デジタル信号にデジタル変換することとした。 In order to achieve the above object, in the sampling period of the sub-sampling of the input analog signal, the integrated value of the input analog signal is encoded in one of the first half period and the second half period, each having a duty ratio of approximately 50%. Inverted, but the integrated value of the input analog signal is not inverted in the other period. Then, by adding the sign inversion value for the integrated value of the input analog signal in one period and the integrated value of the input analog signal in the other period, the integrated value of the input analog signal within the sampling period is calculated, Digital conversion to output digital signal was made.
具体的には、本発明は、入力アナログ信号のサブサンプリングのサンプリング周期内において、デューティ比率がそれぞれ略５０％である前半期間及び後半期間のうち、一方の期間においては前記入力アナログ信号の積分値に対する符号反転値を算出し、他方の期間においては前記入力アナログ信号の積分値を算出する積分回路と、前記積分回路が算出した前記一方の期間における前記入力アナログ信号の積分値に対する符号反転値と、前記積分回路が算出した前記他方の期間における前記入力アナログ信号の積分値と、を加算することにより、前記サンプリング周期内における前記入力アナログ信号の積分値を算出する加算回路と、前記加算回路が算出した前記サンプリング周期内における前記入力アナログ信号の積分値を、出力デジタル信号にデジタル変換する変換回路と、を備えることを特徴とするアナログデジタル変換回路である。 Specifically, according to the present invention, in the sampling period of the sub-sampling of the input analog signal, the integration value of the input analog signal in one of the first half period and the second half period in which the duty ratio is approximately 50%. An integration circuit that calculates an integrated value of the input analog signal in the other period, and an inverted sign value for the integrated value of the input analog signal in the one period calculated by the integration circuit; Adding an integrated value of the input analog signal in the other period calculated by the integrating circuit to calculate an integrated value of the input analog signal within the sampling period, and the adding circuit The integrated value of the input analog signal within the calculated sampling period is output digitally. An analog-digital converter, characterized in that it comprises a conversion circuit for digital conversion, to issue.
この構成によれば、入力周波数がサンプリング周波数の略奇数倍であっても、１チップ化を可能にしながら、アナログデジタル変換回路の周波数特性を劣化させない。 According to this configuration, even if the input frequency is approximately an odd multiple of the sampling frequency, the frequency characteristics of the analog-to-digital conversion circuit are not deteriorated while enabling a single chip.
また、本発明は、前記サンプリング周期が可変であることにより、サブサンプリング可能な周波数領域が可変であることを特徴とするアナログデジタル変換回路である。 Further, the present invention is an analog-digital conversion circuit characterized in that a frequency region where sub-sampling is possible is variable because the sampling period is variable.
この構成によれば、入力周波数が、変更前のサンプリング周波数の略偶数倍であっても、変更後のサンプリング周波数の略偶数倍でなければ、１チップ化を可能にしながら、アナログデジタル変換回路の周波数特性を劣化させない。 According to this configuration, even if the input frequency is approximately an even multiple of the sampling frequency before the change, if the input frequency is not an approximately even multiple of the sampling frequency after the change, the analog-digital conversion circuit can Does not degrade the frequency characteristics.
本発明は、サブサンプリングを用い周波数変換を伴うアナログデジタル変換において、入力周波数がサンプリング周波数の略整数倍であっても、１チップ化を可能にしながら、アナログデジタル変換回路の周波数特性を劣化させない技術を提供することができる。 The present invention is a technique that does not deteriorate the frequency characteristics of an analog-to-digital conversion circuit while enabling a single chip even when the input frequency is substantially an integer multiple of the sampling frequency in analog-to-digital conversion with frequency conversion using subsampling. Can be provided.
添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施の例であり、本発明は以下の実施形態に制限されるものではない。 Embodiments of the present invention will be described with reference to the accompanying drawings. The embodiments described below are examples of the present invention, and the present invention is not limited to the following embodiments.
本発明のアナログデジタル変換回路の構成を図７に示す。本発明のアナログデジタル変換回路Ｃは、サンプルホールド回路１、変換回路２、変換クロック生成回路３、ゲート信号生成回路４、分周回路６及び反転加算回路７から構成される。
The configuration of the analog-digital conversion circuit of the present invention is shown in FIG. The analog-digital conversion circuit C of the present invention includes a
サンプルホールド回路１は、積分回路の一部に相当し、入力アナログ信号のサブサンプリングのサンプリング周期内において、デューティ比率がそれぞれ略５０％である前半期間及び後半期間において、入力アナログ信号の積分値を算出する。
The sample-and-
反転加算回路７は、積分回路の一部に相当し、後半期間においては入力アナログ信号の積分値に対する符号反転値を算出し、前半期間においては入力アナログ信号の積分値を算出する。ここで、入力アナログ信号の積分値に対する符号反転値とは、入力アナログ信号の積分値に対して、正負の符号を反転させた値である。そして、反転加算回路７は、加算回路に相当し、後半期間における入力アナログ信号の積分値に対する符号反転値と、前半期間における入力アナログ信号の積分値と、を加算することにより、サンプリング周期内における入力アナログ信号の積分値を算出する。 The inverting adder circuit 7 corresponds to a part of the integrating circuit, calculates the sign inversion value for the integrated value of the input analog signal in the second half period, and calculates the integrated value of the input analog signal in the first half period. Here, the sign inversion value with respect to the integral value of the input analog signal is a value obtained by inverting the positive / negative sign with respect to the integration value of the input analog signal. The inverting adder circuit 7 corresponds to an adder circuit, and adds the sign inversion value with respect to the integrated value of the input analog signal in the second half period and the integrated value of the input analog signal in the first half period, so that it is within the sampling period. Calculate the integrated value of the input analog signal.
変換回路２は、反転加算回路７が算出したサンプリング周期内における入力アナログ信号の積分値を、出力デジタル信号にデジタル変換する。入力アナログ信号の積分値をサンプリング周期で除算すれば、入力アナログ信号の平均値を入力アナログ信号のサンプル値として算出できる。 The conversion circuit 2 digitally converts the integration value of the input analog signal within the sampling period calculated by the inverting addition circuit 7 into an output digital signal. By dividing the integral value of the input analog signal by the sampling period, the average value of the input analog signal can be calculated as the sample value of the input analog signal.
変換クロック生成回路３及び分周回路６は、変換クロックを生成し、変換回路２は、変換クロックに基づくタイミングで処理を行なう。変換クロック生成回路３及びゲート信号生成回路４は、第１ゲート信号及び第２ゲート信号を生成し、サンプルホールド回路１は、第１ゲート信号に基づくタイミングで処理を行ない、反転加算回路７は、第２ゲート信号に基づくタイミングで処理を行なう。分周回路６については、図８で詳述する。
The conversion
本発明のアナログデジタル変換回路の処理を図８に示す。第１ゲート信号及び第２ゲート信号の周波数は、変換クロックの周波数に等しい。図８の初期状態では、第１ゲート信号の立ち上がりタイミングが、変換クロックの立ち上がりタイミングに一致し、第２ゲート信号の立ち下がりタイミングが、変換クロックの立ち上がりタイミングに一致する。 The processing of the analog-digital conversion circuit of the present invention is shown in FIG. The frequency of the first gate signal and the second gate signal is equal to the frequency of the conversion clock. In the initial state of FIG. 8, the rising timing of the first gate signal coincides with the rising timing of the conversion clock, and the falling timing of the second gate signal coincides with the rising timing of the conversion clock.
ここで、変換回路２に入力される変換クロックの周波数は、図８の本発明及び図２の従来技術で同様である。そして、サンプルホールド回路１に入力されるゲート信号の周波数は、図８の本発明では図２の従来技術の２倍である。
Here, the frequency of the conversion clock input to the conversion circuit 2 is the same in the present invention of FIG. 8 and the prior art of FIG. The frequency of the gate signal input to the sample and hold
サンプルホールド回路１に入力されるゲート信号の周波数を、図８の本発明のように設定するためには、変換クロック生成回路３の出力信号の周波数を、図８の本発明では図２の従来技術の２倍にすることにより、サンプルホールド回路１の入力信号の周波数を、図８の本発明では図２の従来技術の２倍にすればよい。
In order to set the frequency of the gate signal input to the sample-and-
変換回路２に入力される変換クロックの周波数を、図８の本発明のように設定するためには、上述した図８の変換クロック生成回路３の出力信号の周波数を、図８の分周回路６で１／２倍に変換することにより、変換回路２の入力信号の周波数を、図８の本発明及び図２の従来技術で同様にすればよい。
In order to set the frequency of the conversion clock input to the conversion circuit 2 as in the present invention of FIG. 8, the frequency of the output signal of the conversion
サンプルホールド回路１は、第１ゲート信号の立ち下がりタイミングで、サンプリング周期のうち前半期間における入力アナログ信号の積分を開始し、第１ゲート信号の次の立ち上がりタイミングで、前半期間における入力アナログ信号の積分値を保持する。
The
サンプルホールド回路１は、第１ゲート信号の立ち上がりタイミングで、サンプリング周期のうち後半期間における入力アナログ信号の積分を開始し、第１ゲート信号の次の立ち下がりタイミングで、後半期間における入力アナログ信号の積分値を保持する。
The
反転加算回路７は、第２ゲート信号の立ち上がりタイミングで、現時点で保持された前半期間における入力アナログ信号の積分値を、符号反転させず保持する。 The inverting addition circuit 7 holds the integration value of the input analog signal in the first half period held at the present time without inverting the sign at the rising timing of the second gate signal.
反転加算回路７は、第２ゲート信号の立ち下がりタイミングで、現時点で保持された後半期間における入力アナログ信号の積分値を、符号反転させて保持する。 The inverting adder circuit 7 reverses the sign of the integral value of the input analog signal held at the present time at the falling timing of the second gate signal and holds it.
反転加算回路７は、現時点で非反転保持された前半期間における入力アナログ信号の積分値と、現時点で反転保持された後半期間における入力アナログ信号の積分値と、を加算することにより、サンプリング周期内における入力アナログ信号の積分値を算出する。 The inverting adder circuit 7 adds the integration value of the input analog signal in the first half period that has been non-inverted and held at the present time and the integration value of the input analog signal in the second half period that has been inverted and held at the present time, and thereby within the sampling period. The integral value of the input analog signal at is calculated.
変換回路２は、変換クロックの立ち上がりタイミングで、現時点で算出されたサンプリング周期内における入力アナログ信号の積分値を、出力デジタル信号に変換する。 The conversion circuit 2 converts the integral value of the input analog signal within the sampling period calculated at the present time into an output digital signal at the rising timing of the conversion clock.
本発明のｆｉ＝ｆｓの場合のサブサンプリングを図９に示す。サンプリング周期は、時刻ｔ７から時刻ｔ１１までの時間に等しい。前半期間は、時刻ｔ７から時刻ｔ９までの時間に等しい。後半期間は、時刻ｔ９から時刻ｔ１１までの時間に等しい。 Subsampling in the case of f i = f s of the present invention shown in FIG. Sampling period is equal to the time from the time t 7 to the time t 11. The first half of the period is equal to the time from the time t 7 to time t 9. The latter half of the period is equal to the time from the time t 9 to time t 11.
前半期間のうち時刻ｔ７から時刻ｔ８までは、入力アナログ信号の信号値は正であり、入力アナログ信号の積分値は正である。前半期間のうち時刻ｔ８から時刻ｔ９までは、入力アナログ信号の信号値は負であり、入力アナログ信号の積分値は負である。前半期間におけるこれらの入力アナログ信号の積分値は、符号反転されることなく保持される。 From the time t 7 of the first half period until time t 8, the signal value of the input analog signal is positive, the integral value of the input analog signal is positive. From the time t 8 of the first half period until time t 9, the signal value of the input analog signal is negative, the integral value of the input analog signal is negative. The integrated values of these input analog signals in the first half period are held without being inverted in sign.
後半期間のうち時刻ｔ９から時刻ｔ１０までは、入力アナログ信号の信号値は負であり、入力アナログ信号の積分値は負である。後半期間のうち時刻ｔ１０から時刻ｔ１１までは、入力アナログ信号の信号値は正であり、入力アナログ信号の積分値は正である。後半期間におけるこれらの入力アナログ信号の積分値は、符号反転されたうえで保持される。 From the time t 9 of the latter period until time t 10, the signal value of the input analog signal is negative, the integral value of the input analog signal is negative. From the time t 10 of the second half period to the time t 11, the signal value of the input analog signal is positive, the integral value of the input analog signal is positive. The integrated values of these input analog signals in the second half period are inverted after being inverted.
非反転保持された前半期間における入力アナログ信号の積分値は、反転保持された後半期間における入力アナログ信号の積分値と、互いに打ち消し合わない。サンプリング周期における入力アナログ信号の積分値は、正の有限値をとる。 The integral value of the input analog signal in the first half period held non-inverted does not cancel out the integral value of the input analog signal in the second half period held inverted. The integral value of the input analog signal in the sampling period takes a positive finite value.
本発明のｆｉ＝２ｆｓの場合のサブサンプリングを図１０に示す。サンプリング周期は、時刻ｔ１２から時刻ｔ１８までの時間に等しい。前半期間は、時刻ｔ１２から時刻ｔ１５までの時間に等しい。後半期間は、時刻ｔ１５から時刻ｔ１８までの時間に等しい。 Subsampling in the case of f i = 2f s of the present invention shown in FIG. 10. Sampling period is equal to the time from the time t 12 to time t 18. The first half of the period is equal to the time from the time t 12 to the time t 15. The latter half of the period is equal to the time from the time t 15 to time t 18.
前半期間のうち時刻ｔ１２から時刻ｔ１３までは、入力アナログ信号の信号値は正であり、入力アナログ信号の積分値は正である。前半期間のうち時刻ｔ１３から時刻ｔ１４までは、入力アナログ信号の信号値は負であり、入力アナログ信号の積分値は負である。前半期間のうち時刻ｔ１４から時刻ｔ１５までは、入力アナログ信号の信号値は正であり、入力アナログ信号の積分値は正である。前半期間におけるこれらの入力アナログ信号の積分値は、符号反転されることなく保持される。 From the time t 12 of the first half period until time t 13, the signal value of the input analog signal is positive, the integral value of the input analog signal is positive. From the time t 13 of the first half period until time t 14, the signal value of the input analog signal is negative, the integral value of the input analog signal is negative. From the time t 14 of the first half period until time t 15, the signal value of the input analog signal is positive, the integral value of the input analog signal is positive. The integrated values of these input analog signals in the first half period are held without being inverted in sign.
後半期間のうち時刻ｔ１５から時刻ｔ１６までは、入力アナログ信号の信号値は正であり、入力アナログ信号の積分値は正である。後半期間のうち時刻ｔ１６から時刻ｔ１７までは、入力アナログ信号の信号値は負であり、入力アナログ信号の積分値は負である。後半期間のうち時刻ｔ１７から時刻ｔ１８までは、入力アナログ信号の信号値は正であり、入力アナログ信号の積分値は正である。後半期間におけるこれらの入力アナログ信号の積分値は、符号反転されたうえで保持される。 From the time t 15 of the second half period to time t 16, the signal value of the input analog signal is positive, the integral value of the input analog signal is positive. From the time t 16 of the second half period until time t 17, the signal value of the input analog signal is negative, the integral value of the input analog signal is negative. From the time t 17 of the second half period to time t 18, the signal value of the input analog signal is positive, the integral value of the input analog signal is positive. The integrated values of these input analog signals in the second half period are inverted after being inverted.
非反転保持された前半期間における入力アナログ信号の積分値は、反転保持された後半期間における入力アナログ信号の積分値と、互いに打ち消し合う。サンプリング周期における入力アナログ信号の積分値は、入力周期及びサンプリング周期の位相関係によらず、０になる。この問題の解決方法については、図１３で詳述する。 The integral value of the input analog signal in the first half period held non-inverted cancels out the integral value of the input analog signal in the second half period held inverted. The integrated value of the input analog signal in the sampling period becomes 0 regardless of the phase relationship between the input period and the sampling period. A method for solving this problem will be described in detail with reference to FIG.
本発明のｆｉ＝３ｆｓの場合のサブサンプリングを図１１に示す。サンプリング周期は、時刻ｔ１９から時刻ｔ２５までの時間に等しい。前半期間は、時刻ｔ１９から時刻ｔ２２までの時間に等しい。後半期間は、時刻ｔ２２から時刻ｔ２５までの時間に等しい。 Subsampling in the case of f i = 3f s of the present invention shown in FIG. 11. Sampling period is equal to the time from the time t 19 to time t 25. The first half of the period is equal to the time from the time t 19 to time t 22. The latter half of the period is equal to the time from the time t 22 to time t 25.
前半期間のうち時刻ｔ１９から時刻ｔ２０までは、入力アナログ信号の信号値は負であり、入力アナログ信号の積分値は負である。前半期間のうち時刻ｔ２０から時刻ｔ２１までは、入力アナログ信号の信号値は正であり、入力アナログ信号の積分値は正である。前半期間のうち時刻ｔ２１から時刻ｔ２２までは、入力アナログ信号の信号値は負であり、入力アナログ信号の積分値は負である。前半期間におけるこれらの入力アナログ信号の積分値は、符号反転されることなく保持される。 From time t 19 to time t 20 in the first half period, the signal value of the input analog signal is negative, and the integral value of the input analog signal is negative. From the time t 20 of the first half period until time t 21, the signal value of the input analog signal is positive, the integral value of the input analog signal is positive. From time t 21 to time t 22 in the first half period, the signal value of the input analog signal is negative, and the integral value of the input analog signal is negative. The integrated values of these input analog signals in the first half period are held without being inverted in sign.
後半期間のうち時刻ｔ２２から時刻ｔ２３までは、入力アナログ信号の信号値は正であり、入力アナログ信号の積分値は正である。後半期間のうち時刻ｔ２３から時刻ｔ２４までは、入力アナログ信号の信号値は負であり、入力アナログ信号の積分値は負である。後半期間のうち時刻ｔ２４から時刻ｔ２５までは、入力アナログ信号の信号値は正であり、入力アナログ信号の積分値は正である。後半期間におけるこれらの入力アナログ信号の積分値は、符号反転されたうえで保持される。 From the time t 22 of the second half period until time t 23, the signal value of the input analog signal is positive, the integral value of the input analog signal is positive. From the time t 23 of the second half period until time t 24, the signal value of the input analog signal is negative, the integral value of the input analog signal is negative. From the time t 24 of the second half period to time t 25, the signal value of the input analog signal is positive, the integral value of the input analog signal is positive. The integrated values of these input analog signals in the second half period are inverted after being inverted.
非反転保持された前半期間における入力アナログ信号の積分値は、反転保持された後半期間における入力アナログ信号の積分値と、互いに打ち消し合わない。サンプリング周期における入力アナログ信号の積分値は、負の有限値をとる。 The integral value of the input analog signal in the first half period held non-inverted does not cancel out the integral value of the input analog signal in the second half period held inverted. The integral value of the input analog signal in the sampling period takes a negative finite value.
つまり、ｆｉ＝ｎ１ｆｓ（ｎ１は奇数）の場合は、サンプリング周期における入力アナログ信号の積分値は、有限値をとる。よって、ｆｉがｆｓの略奇数倍であるとき、サブサンプリングを実行することができる。さらに、図６の周波数ミキサ回路５を配置しなくてもよく、図７のゲート信号生成回路４を配置すればよいため、１チップ化も可能である。 That is, when f i = n 1 f s (n 1 is an odd number), the integrated value of the input analog signal in the sampling period takes a finite value. Thus, subsampling can be performed when f i is approximately an odd multiple of f s . Furthermore, since it is not necessary to arrange the frequency mixer circuit 5 of FIG. 6 and the gate signal generation circuit 4 of FIG.
しかし、ｆｉ＝ｎ２ｆｓ（ｎ２は偶数）の場合は、サンプリング周期における入力アナログ信号の積分値は、入力周期及びサンプリング周期の位相関係によらず、０になる。よって、ｆｉがｆｓの略偶数倍であるとき、サブサンプリングを実行することができない。 However, when f i = n 2 f s (n 2 is an even number), the integrated value of the input analog signal in the sampling period becomes 0 regardless of the phase relationship between the input period and the sampling period. Therefore, subsampling cannot be performed when f i is substantially an even multiple of f s .
本発明のアナログデジタル変換回路の周波数特性を図１２及び図１３に示す。第１ゲート信号及び第２ゲート信号の周波数が可変であれば、入力アナログ信号に対するサンプリング周波数は可変である。図１２ではサンプリング周波数はｆｓであり、図１３ではサンプリング周波数はｆｓ’であり、ｆｓ≠ｆｓ’である。 The frequency characteristics of the analog-digital conversion circuit of the present invention are shown in FIGS. If the frequency of the first gate signal and the second gate signal is variable, the sampling frequency for the input analog signal is variable. In FIG. 12, the sampling frequency is f s , and in FIG. 13, the sampling frequency is f s ′, and f s ≠ f s ′.
図１２では、本発明の周波数特性を太線で示し、従来技術の周波数特性を細線で示す。従来技術では、ｆｉ〜ｆｓ、２ｆｓ、３ｆｓ、・・・の場合に、周波数特性が劣化しているが、本発明では、ｆｉ〜ｆｓ、３ｆｓ、・・・の場合に、周波数特性が向上している。 In FIG. 12, the frequency characteristic of the present invention is indicated by a thick line, and the frequency characteristic of the prior art is indicated by a thin line. In the prior art, the frequency characteristics are deteriorated in the case of f i to f s , 2f s , 3f s ,..., But in the present invention, in the case of f i to f s , 3f s ,. In addition, the frequency characteristics are improved.
図１３では、サンプリング周波数が変更後のｆｓ’である場合の本発明の周波数特性を太線で示し、サンプリング周波数が変更前のｆｓである場合の本発明の周波数特性を細線で示す。変更前では、ｆｉ〜２ｆｓ、・・・の場合に、周波数特性が劣化しており、変更後では、ｆｉ〜２ｆｓ’、・・・の場合に、周波数特性が劣化している。しかし、ｆｉ〜２ｆｓ、・・・の場合に注目すれば、変更後では変更前より周波数特性が向上している。
In FIG. 13, the frequency characteristic of the present invention when the sampling frequency is f s ′ after change is indicated by a thick line, and the frequency characteristic of the present invention when the sampling frequency is f s before change is indicated by a thin line. Before the change, the frequency characteristic is deteriorated in the case of
つまり、ｆｉが、変更前のｆｓの略偶数倍であっても、変更後のｆｓ’の略偶数倍でなければ、変更前にサブサンプリングを実行することができなくても、変更後にサブサンプリングを実行することができる。さらに、図６の周波数ミキサ回路５を配置しなくてもよく、図７のゲート信号生成回路４を配置すればよいため、１チップ化も可能である。 That, f i is even substantially even multiple of the previous f s changes, if not substantially even multiple of f s' after the change, be unable to perform the sub-sampling before the change, changes Subsampling can be performed later. Furthermore, since it is not necessary to arrange the frequency mixer circuit 5 of FIG. 6 and the gate signal generation circuit 4 of FIG.
以上の説明では、反転加算回路７は、後半期間において符号反転値を算出し、前半期間において通常の積分値を算出する。変形例として、反転加算回路７は、前半期間において符号反転値を算出してもよく、後半期間において通常の積分値を算出してもよい。 In the above description, the inverting addition circuit 7 calculates the sign inversion value in the second half period and calculates the normal integration value in the first half period. As a modification, the inverting addition circuit 7 may calculate a sign inversion value in the first half period, or may calculate a normal integration value in the second half period.
以上の説明では、前半期間及び後半期間のうち符号反転期間において、信号値の積分を行なった後に積分値の符号反転を行なう。変形例として、前半期間及び後半期間のうち符号反転期間において、信号値の符号反転を行なった後に信号値の積分を行なってもよい。 In the above description, in the sign inversion period of the first half period and the second half period, the signal value is integrated and then the integration value is inverted. As a modification, the signal value may be integrated after the signal value is inverted in the sign inversion period of the first half period and the second half period.
本発明に係るアナログデジタル変換回路は、高周波の無線周波数を低周波の中間周波数に変換する無線受信装置などに適用することができる。 The analog-digital conversion circuit according to the present invention can be applied to a wireless receiver that converts a high-frequency radio frequency to a low-frequency intermediate frequency.
Ｃ：アナログデジタル変換回路
１：サンプルホールド回路
２：変換回路
３：変換クロック生成回路
４：ゲート信号生成回路
５：周波数ミキサ回路
６：分周回路
７：反転加算回路
C: analog-digital conversion circuit 1: sample hold circuit 2: conversion circuit 3: conversion clock generation circuit 4: gate signal generation circuit 5: frequency mixer circuit 6: frequency division circuit 7: inverting addition circuit
Claims (2)
前記積分回路が算出した前記一方の期間における前記入力アナログ信号の積分値に対する符号反転値と、前記積分回路が算出した前記他方の期間における前記入力アナログ信号の積分値と、を加算することにより、前記サンプリング周期内における前記入力アナログ信号の積分値を算出する加算回路と、
前記加算回路が算出した前記サンプリング周期内における前記入力アナログ信号の積分値を、出力デジタル信号にデジタル変換する変換回路と、
を備えることを特徴とするアナログデジタル変換回路。 Within the sampling period of the sub-sampling of the input analog signal, the sign inversion value with respect to the integral value of the input analog signal is calculated in one of the first half period and the second half period in which the duty ratio is approximately 50%, respectively, An integration circuit for calculating an integral value of the input analog signal in the period of
By adding the sign inversion value for the integrated value of the input analog signal in the one period calculated by the integrating circuit and the integrated value of the input analog signal in the other period calculated by the integrating circuit, An adder circuit for calculating an integral value of the input analog signal within the sampling period;
A conversion circuit for digitally converting an integral value of the input analog signal within the sampling period calculated by the addition circuit into an output digital signal;
An analog-digital conversion circuit comprising:
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