JP5885683B2

JP5885683B2 - 降圧レギュレータ

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Publication number: JP5885683B2
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Description

本発明の実施形態は、降圧レギュレータに関する。

従来、ソースフォロア型の降圧レギュレータがある。

特開２００３−１１４７２６

消費電流を低減することが可能な降圧レギュレータを提供する。

実施例に従った降圧レギュレータは、第１の電位にドレインが接続された第１のｎＭＯＳトランジスタを備える。降圧レギュレータは、前記第１のｎＭＯＳトランジスタのソースと前記第１の電位よりも低い第２の電位との間に接続され、前記第１のｎＭＯＳトランジスタのソースと前記第２の電位との間の電圧を分圧した第１の電圧を出力する電圧生成回路を備える。降圧レギュレータは、一定の第１の基準電圧が非反転入力端子に入力され、前記第１の電圧が反転入力端子に入力され、第１の制御信号を前記第１のｎＭＯＳトランジスタのゲートに供給することにより、前記第１の基準電圧と前記第１の電圧とが等しくなるように、前記第１のｎＭＯＳトランジスタを弱反転領域で動作させる第１の誤差増幅回路を備える。降圧レギュレータは、出力電圧を出力する出力端子を備える。降圧レギュレータは、前記第１の電位にドレインが接続され、前記出力端子にソースが接続され、前記第１のｎＭＯＳトランジスタのゲートにゲートが接続され、前記第１の制御信号がゲートに供給されて前記第１のｎＭＯＳトランジスタと同様に弱反転領域で動作する第２のｎＭＯＳトランジスタを備える。降圧レギュレータは、前記出力端子に一端が接続され、前記出力端子に接続された一端と他端との間に流れる電流を制御可能な電流制御回路を備える。降圧レギュレータは、前記電流制御回路の他端の検出電圧と一定の第２の基準電圧とが入力され、前記電流制御回路に第２の制御信号を供給することにより、前記検出電圧と前記第２の基準電圧とが等しくなるように、前記電流制御回路の一端と他端との間に流れる電流を制御する第２の誤差増幅回路を備える。降圧レギュレータは、前記電流制御回路の他端にアノードが接続され、前記第２の電位にカソードと接続されたＰＮ接合ダイオードを備える。降圧レギュレータは、前記電流制御回路の他端と前記第２の電位との間で、前記ＰＮ接合ダイオードと並列に接続された線形負荷と、を備える。

図１は、実施例１に係る降圧レギュレータ１００の構成の一例を示す回路図である。図２は、図１に示す降圧レギュレータ１００の電流制御回路ＣＩＣを流れる温度−負荷電流特性を示す図であるを示す図である。図３は、図１に示す降圧レギュレータ１００の、アノード電圧ＶＢＥと温度との関係、および電流Ｉ２Ｂと温度との関係を示す図である。図４は、実施例２に係る降圧レギュレータ２００の一例を示す回路図である。図５は、実施例３に係る降圧レギュレータ３００の一例を示す回路図である。図６は、実施例４に係る降圧レギュレータ４００の一例を示す回路図である。図７は、実施例５に係る降圧レギュレータ５００の一例を示す回路図である。

以下、各実施例について図面に基づいて説明する。

図１は、実施例１に係る降圧レギュレータ１００の構成の一例を示す回路図である。

図１に示すように、降圧レギュレータ１００は、第１のｎＭＯＳトランジスタ（第１のトランジスタ）Ｍ１と、第２のｎＭＯＳトランジスタ（第２のトランジスタ）Ｍ２と、電圧生成回路（分圧回路）ＤＣと、第１の誤差増幅回路ＡＭＰ１と、出力端子ＴＯＵＴと、電流制御回路ＣＩＣと、第２の誤差増幅回路ＡＭＰ２と、ＰＮ接合ダイオード（ダイオード）Ｄと、線形負荷ＩＳと、制限抵抗Ｒと、を備える。
電源（第１の電位）ＶＤＤは、ＬＳＩの電源である。なお、第１の電位は、ここでは、例えば、電源電位であるが、接地電位より高い高電位である。

また、基準電圧回路Ｘは、電源ＶＤＤの電源電圧および温度の影響が低減された、一定の第１の基準電圧ＶＲＥＦを生成し、出力するようになっている。

第１のｎＭＯＳトランジスタＭ１は、電源ＶＤＤにドレイン（一端）が接続されている。

電圧生成回路ＤＣは、第１のｎＭＯＳトランジスタＭ１のソース（他端）と接地（第２の電位）ＶＳＳとの間に接続され、第１のｎＭＯＳトランジスタＭ１のソースと接地ＶＳＳとの間の電圧を分圧した第１の電圧（第１の分圧電圧）Ｖ１を出力するようになっている。なお、第２の電位は、第１の電位より低い電位であり、ここでは、例えば、接地電位である。

この電圧生成回路ＤＣは、例えば、図１に示すように、第１の分圧抵抗ＲＣ１と、第２の分圧抵抗ＲＣ２と、を有する。

第１の分圧抵抗ＲＣ１は、第１のｎＭＯＳトランジスタＭ１のソースに一端が接続されている。

第２の分圧抵抗ＲＣ２は、第１の分圧抵抗ＲＣ１の他端に一端が接続され、接地ＶＳＳに他端が接続されている。

この図１に示す回路構成の場合、電圧生成回路ＤＣは、第１の分圧抵抗の他端と第２の分圧抵抗の一端との間（ノードＹ）の電圧を第１の電圧Ｖ１として出力するようになっている。

すなわち、電圧生成回路ＤＣは、第１のｎＭＯＳトランジスタＭ１のソースと接地ＶＳＳとの間の電圧に応じた第１の電圧Ｖ１を出力するようになっている。

また、第１の誤差増幅回路ＡＭＰ１は、一定の第１の基準電圧ＶＲＥＦが非反転入力端子に入力され、第１の電圧Ｖ１が反転入力端子に入力されている。

この第１の誤差増幅回路ＡＭＰ１は、第１の制御信号ＳＧを第１のｎＭＯＳトランジスタＭ１のゲートに供給することにより、第１の基準電圧ＶＲＥＦと第１の電圧Ｖ１とが等しくなるように、第１のｎＭＯＳトランジスタＭ１を弱反転領域で動作させるようになっている。

また、出力端子ＴＯＵＴは、出力電圧ＶＯＵＴを出力するようになっている。

第２のｎＭＯＳトランジスタＭ２は、電源ＶＤＤにドレイン（一端）が接続され、出力端子ＴＯＵＴにソース（他端）が接続され、第１のｎＭＯＳトランジスタＭ１のゲート（制御端子）にゲート（制御端子）が接続されている。この第２のｎＭＯＳトランジスタＭ２は、第１の制御信号ＳＧがゲートに供給されて、第１のｎＭＯＳトランジスタＭ１と同様に弱反転領域で動作するようになっている。

また、電流制御回路ＣＩＣは、出力端子ＴＯＵＴに一端が接続されている。この電流制御回路ＣＩＣは、出力端子ＴＯＵＴに接続された一端と他端との間に流れる電流Ｉ２を制御可能になっている。

そして、電流制御回路ＣＩＣは、例えば、図１に示すように、第２の制御信号ＳＣがゲートに供給され、第２の制御信号ＳＣにより動作が制御されるＭＯＳトランジスタである。すなわち、このＭＯＳトランジスタは、第２の制御信号ＳＣにより動作が制御され、出力端子ＴＯＵＴに接続された一端（ソース）と他端（ドレイン）との間に流れる電流Ｉ２を制御する。

より詳しくは、図１に示すように、この電流制御回路ＣＩＣは、出力端子ＴＯＵＴにドレインが接続され、第２の誤差増幅回路ＡＭＰ２の反転入力端子にソースが接続され、第２の誤差増幅回路ＡＭＰ２の出力にゲートが接続され、第２の制御信号ＳＣがゲートに供給されるｎＭＯＳトランジスタである。

また、第２の誤差増幅回路ＡＭＰ２は、電流制御回路ＣＩＣの他端の検出電圧ＶＦＢと、第１のｎＭＯＳトランジスタＭ１のソースの電圧に基づく第２の基準電圧ＶＴＥＭＰと、が入力されるようになっている。特に、第２の誤差増幅回路ＡＭＰ２は、例えば、図１に示すように、第２の基準電圧ＶＴＥＭＰが非反転入力端子に入力され、検出電圧ＶＦＢが反転入力端子に入力されるようになっている。

そして、この第２の誤差増幅回路ＡＭＰ２は、電流制御回路ＣＩＣに第２の制御信号ＳＣを供給することにより、検出電圧ＶＦＢと第２の基準電圧ＶＴＥＭＰとが等しくなるように、電流制御回路ＣＩＣの一端と他端との間に流れる電流Ｉ２を制御するようになっている。

このように、第２の誤差増幅回路ＡＭＰ２は、電流制御回路ＣＩＣの他端（ｎＭＯＳトランジスタのソース）と第２の基準電圧ＶＴＥＭＰを供給するノードとがイマジナリーショートの関係にあるため、検出電圧ＶＦＢを第２の基準電圧ＶＴＥＭＰに維持するように、電流制御回路ＣＩＣを制御して出力端子ＴＯＵＴから電流Ｉ２を流す。

なお、上述の第２の基準電圧ＶＴＥＭＰは、電圧生成回路ＤＣが第１のｎＭＯＳトランジスタＭ１のソースと接地ＶＳＳとの間の電圧を分圧した第２の電圧である。この分圧電圧は、第１の電圧Ｖ１と同じであってもよい。

したがって、この第２の基準電圧ＶＴＥＭＰは、電源電圧および温度の影響が低減された、一定の電圧となる。

このように、第２の基準電圧ＶＴＥＭＰは、温度の影響が低減された、一定の電圧であるが、分圧回路以外の構成により生成されてもよい。

また、ＰＮ接合ダイオードＤは、電流制御回路ＣＩＣの他端にアノードが接続され、接地ＶＳＳにカソードと接続されている。

線形負荷ＩＳは、電流制御回路ＣＩＣの他端と接地ＶＳＳとの間で、ＰＮ接合ダイオードＤと並列に接続されている。

この線形負荷ＩＳは、例えば、図１に示すように、定電流を出力する定電流源である。なお、この線形負荷ＩＳは、抵抗であってもよい。

また、制限抵抗Ｒは、電流制御回路ＣＩＣの他端とＰＮ接合ダイオードＤのアノードとの間に接続されている。この制限抵抗Ｒは、後述のように、例えば、一定の電圧がゲートに供給されたＭＯＳトランジスタでもよい。

ここで、以上のような構成を有する降圧レギュレータ１００の動作特性について説明する。

図２は、図１に示す降圧レギュレータ１００の電流制御回路ＣＩＣを流れる温度−負荷電流特性を示す図である。また、図中の破線は降圧レギュレータ１００にてＶＯＵＴを動作電圧範囲内にするために必要な出力端子ＴＯＵＴから接地ＶＳＳへと流れる温度−負荷電流特性、一点鎖線は出力端子ＴＯＵＴと接地ＶＳＳとの間に線形負荷のみを用いた場合の出力端子ＴＯＵＴから接地ＶＳＳへと流れる温度−負荷電流特性を模式的に示した図である。また、図３は、図１に示す降圧レギュレータ１００の、アノード電圧ＶＢＥと温度との関係、および電流Ｉ２Ｂと温度との関係を示す図である。

VTEMPとVFBはイマジナリーショートの関係にあるため、VTEMP=VFBである。

ここで、図３の右下がりの直線は、ダイオードＤに一定電流αを与えたときのアノード電圧ANを示す。

ここで、一定電流αは設定温度時のI2B電流値である。

ＰＮ接合ダイオードDのアノード電圧ANは温度に対し、負の特性を有する。

また、ダイオードDに流れる電流I2BはVBEに対し、指数関数な増幅率を有する。

なお、図３のＩ２Ｂの縦軸はＬｏｇスケールである。

図３に示すように、例えば、第２の基準電圧ＶＴＥＭＰがある温度（設定温度）下のアノード電圧ＡＮよりも低い場合（VTEMP<AN）、ダイオードDに流れる電流Ｉ２Ｂは,電流αを流すために必要なＡＮ電圧を確保できない為、電流αより十分に小さい値（I2B<<α）になる。すなわち、電流Ｉ２は、電流Ｉ２Ａとほぼ同じ値になる。

また、第２の基準電圧ＶＴＥＭＰがある温度（設定温度）下のアノード電圧ＡＮよりも高い場合（VTEMP>AN）、電流αを流すために必要なＡＮ電圧よりも高いVBE電圧を確保できるため、電流αより多くの電流を流すことができる。すなわち、第２の誤差増幅回路ＡＭＰ２は、電流制御回路ＣＩＣを制御して、アノード電圧ＶＢＥをVTEMP電圧になるように出力端子ＴＯＵＴから電流を流す。

この時、Ｉ２Ｂは温度に対して指数関数的にで増加する。そこで、制限抵抗Ｒは、電流Ｉ２Ｂが流れすぎないように流れる電流を制限する（図３）。すなわち、電流Ｉ２は、電流Ｉ２Ａと電流Ｉ２Ｂとの和になる。

また、第２の基準電圧ＶＴＥＭＰとアノード電圧が等しいとき（VTEMP=AN）、電流I2B=αになる。すなわち、電流Ｉ２は、電流Ｉ２Ａ+αとなる。（図２、図３）。

これは設定電流αを一定としてみた場合、第２の基準電圧VTEMPを低く設定すれば、検知（設定）温度は高くなり、第２の基準電圧VTEMPを高く設定すれば、検知（設定）温度は低くなることを意味する。

これより、第２の基準電圧ＶＴＥＭＰの設定により、電流を増加させる温度を設定することができる。

このように、降圧レギュレータ１００は、第２の基準電圧ＶＴＥＭＰを調整することにより、出力端子TOUTに与える負荷電流の変化点を温度制御することができる。

図２に破線で示したように、降圧レギュレータ１００に必要な負荷電流I2は高温で増加する。このため、出力端子ＴＯＵＴと接地ＶＳＳとの間に線形負荷のみを用いた場合は、常温時のＩ２は過剰電流となり、無駄な電流を流してしまう。これに対し、本実施例のように、線形負荷に加えて出力端子ＴＯＵＴと接地ＶＳＳとの間に、線形負荷と並行にＰＮ接合ダイオードを設けると共に、出力端子ＴＯＵＴと線形負荷及びＰＮ接合ダイオードとの間に電流制御回路ＣＩＣを設け、温度設定による制御を行うことで、常温時の過剰電流を低減することができる。

さらに、既述のように、電流制御回路ＣＩＣの構成を、ｎＭＯＳトランジスタのソースフォロア接続にする。これにより、このｎＭＯＳトランジスタのゲート-ソース間電圧が安定し、出力電圧ＶＯＵＴの変動の影響が小さくなる。

以上のように、本実施例１に係る降圧レギュレータによれば、消費電流を低減することができる。

本実施例２では、電流制御回路をｐＭＯＳトランジスタで構成した降圧レギュレータの構成の一例について説明する。

図４は、実施例２に係る降圧レギュレータ２００の一例を示す回路図である。なお、この図４において、図１と同じ符号は、実施例１と同様の構成を示す。

図４に示すように、降圧レギュレータ２００は、実施例１と同様に、第１のｎＭＯＳトランジスタＭ１と、第２のｎＭＯＳトランジスタＭ２と、電圧生成回路ＤＣと、第１の誤差増幅回路ＡＭＰ１と、出力端子ＴＯＵＴと、電流制御回路ＣＩＣと、第２の誤差増幅回路ＡＭＰ２と、ＰＮ接合ダイオードＤと、線形負荷ＩＳと、制限抵抗Ｒと、を備える。

ここで、本実施例２において、図４に示すように、第２の誤差増幅回路ＡＭＰ２は、第２の基準電圧ＶＴＥＭＰが反転入力端子に入力され、検出電圧ＶＦＢが非反転入力端子に入力されている。

さらに、電流制御回路ＣＩＣは、出力端子ＴＯＵＴにソースが接続され、第２の誤差増幅回路ＡＭＰ２の反転入力端子にドレインが接続され、第２の誤差増幅回路ＡＭＰ２の出力にゲートが接続され、第２の制御信号ＳＣがゲートに供給されるｐＭＯＳトランジスタである。

この降圧レギュレータ２００のその他の構成は、図１に示す降圧レギュレータ１００と同様である。

そして、以上のような構成を有する降圧レギュレータ２００の動作特性は、実施例１と同様である。

すなわち、本実施例２に係る降圧レギュレータ２００によれば、実施例１と同様に、消費電流を低減することができる。

本実施例３では、ＰＮ接合ダイオードをバイポーラトランジスタで構成した降圧レギュレータの構成の一例について説明する。

図５は、実施例３に係る降圧レギュレータ３００の一例を示す回路図である。なお、この図５において、図１と同じ符号は、実施例１と同様の構成を示す。

図５に示すように、降圧レギュレータ３００は、実施例１と同様に、第１のｎＭＯＳトランジスタＭ１と、第２のｎＭＯＳトランジスタＭ２と、電圧生成回路ＤＣと、第１の誤差増幅回路ＡＭＰ１と、出力端子ＴＯＵＴと、電流制御回路ＣＩＣと、第２の誤差増幅回路ＡＭＰ２と、ＰＮ接合ダイオードＤと、線形負荷ＩＳと、制限抵抗Ｒと、を備える。

ここで、本実施例３においては、ＰＮ接合ダイオードＤは、制限抵抗Ｒにエミッタが接続され、接地ＶＳＳにコレクタ、ベースが接続されたＰＮＰ型バイポーラトランジスタである。

この降圧レギュレータ３００のその他の構成は、図１に示す降圧レギュレータ１００と同様である。

そして、以上のような構成を有する降圧レギュレータ３００の動作特性は実施例１と同様である。

すなわち、本実施例３に係る降圧レギュレータ３００によれば、実施例１と同様に、消費電流を低減することができる。

本実施例４では、ＰＮ接合ダイオードをバイポーラトランジスタで構成した降圧レギュレータの構成の他の例について説明する。

図６は、実施例４に係る降圧レギュレータ４００の一例を示す回路図である。なお、この図６において、図１と同じ符号は、実施例１と同様の構成を示す。

図６に示すように、降圧レギュレータ４００は、実施例１と同様に、第１のｎＭＯＳトランジスタＭ１と、第２のｎＭＯＳトランジスタＭ２と、電圧生成回路ＤＣと、第１の誤差増幅回路ＡＭＰ１と、出力端子ＴＯＵＴと、電流制御回路ＣＩＣと、第２の誤差増幅回路ＡＭＰ２と、ＰＮ接合ダイオードＤと、線形負荷ＩＳと、制限抵抗Ｒと、を備える。

ここで、本実施例４においては、ＰＮ接合ダイオードＤは、制限抵抗Ｒにコレクタ、ベースが接続され、接地ＶＳＳにエミッタが接続されたＮＰＮ型バイポーラトランジスタである。

この降圧レギュレータ４００のその他の構成は、図１に示す降圧レギュレータ１００と同様である。

そして、以上のような構成を有する降圧レギュレータ４００の動作特性は、実施例１と同様である。

すなわち、本実施例４に係る降圧レギュレータ４００によれば、実施例１と同様に、消費電流を低減することができる。

本実施例５では、制限抵抗をＭＯＳトランジスタのオン抵抗で構成した降圧レギュレータの構成の一例について説明する。

図７は、実施例５に係る降圧レギュレータ５００の一例を示す回路図である。なお、この図７において、図１と同じ符号は、実施例１と同様の構成を示す。

図７に示すように、降圧レギュレータ５００は、実施例１と同様に、第１のｎＭＯＳトランジスタＭ１と、第２のｎＭＯＳトランジスタＭ２と、電圧生成回路ＤＣと、第１の誤差増幅回路ＡＭＰ１と、出力端子ＴＯＵＴと、電流制御回路ＣＩＣと、第２の誤差増幅回路ＡＭＰ２と、ＰＮ接合ダイオードＤと、線形負荷ＩＳと、制限抵抗Ｒと、を備える。

ここで、本実施例５においては、制限抵抗Ｒは、電流制御回路ＣＩＣの他端にソースが接続され、ＰＮ接合ダイオードＤのアノードにドレインが接続され、一定の電圧がゲートに供給されたｐＭＯＳトランジスタである。

さらに、第２の誤差増幅回路ＡＭＰ２は、第２の基準電圧ＶＴＥＭＰが反転入力端子に入力され、検出電圧ＶＦＢが非反転入力端子に入力されている。

そして、電流制御回路ＣＩＣは、出力端子ＴＯＵＴにソースが接続され、第２の誤差増幅回路ＡＭＰ２の反転入力端子にドレインが接続され、第２の誤差増幅回路ＡＭＰ２の出力にゲートが接続され、第２の制御信号ＳＣがゲートに供給されるｐＭＯＳトランジスタである。

この降圧レギュレータ５００のその他の構成は、図１に示す降圧レギュレータ１００と同様である。

そして、以上のような構成を有する降圧レギュレータ５００の動作は、実施例１と同様である。

すなわち、本実施例５に係る降圧レギュレータ５００によれば、実施例１と同様に、消費電流を低減することができる。

なお、実施形態は例示であり、発明の範囲はそれらに限定されない。

１００、２００、３００、４００、５００降圧レギュレータ
Ｍ１第１のｎＭＯＳトランジスタ
Ｍ２第２のｎＭＯＳトランジスタ
ＤＣ電圧生成回路（分圧回路）
ＡＭＰ１第１の誤差増幅回路
ＴＯＵＴ出力端子
ＣＩＣ電流制御回路
ＡＭＰ２第２の誤差増幅回路
ＤＰＮ接合ダイオード
ＩＳ線形負荷
Ｒ制限抵抗

Claims

第１の電位に一端が接続された第１のｎＭＯＳトランジスタと、
前記第１のｎＭＯＳトランジスタの他端と前記第１の電位よりも低い第２の電位との間に接続され、前記第１のｎＭＯＳトランジスタの他端の電圧と前記第２の電位との間の電圧を分圧した第１の電圧を出力する電圧生成回路と、
第１の基準電圧と前記第１の電圧とが入力され、前記第１の基準電圧と前記第１の電圧とが等しくなるように、第１の制御信号を前記第１のｎＭＯＳトランジスタの制御端子に供給して前記第１のｎＭＯＳトランジスタを弱反転領域で動作させる第１の誤差増幅回路と、
出力電圧を出力する出力端子と、
前記第１の電位に一端が接続され、前記出力端子に他端が接続され、前記第１のｎＭＯＳトランジスタの制御端子に制御端子が接続され、前記第１の制御信号が前記制御端子に供給されて弱反転領域で動作する第２のｎＭＯＳトランジスタと、
前記出力端子に一端が接続され、前記出力端子に接続された一端と他端との間に流れる電流を制御可能なＭＯＳトランジスタからなる電流制御回路と、
第２の基準電圧と前記電流制御回路の他端の電圧とが入力され、前記第２の基準電圧と前記電流制御回路の他端の電圧とが等しくなるように、第２の制御信号を前記電流制御回路の制御端子に供給する第２の誤差増幅回路と、
前記電流制御回路の他端に一端が接続された制限抵抗と、
前記制限抵抗の他端にアノードが接続され、前記第２の電位にカソードが接続されたＰＮ接合ダイオードと、
前記電流制御回路の他端と前記第２の電位との間で、前記ダイオードと並列に接続された定電流源と、を備える
ことを特徴とする降圧レギュレータ。
第１の電位に一端が接続された第１のトランジスタと、
前記第１のトランジスタの他端と前記第１の電位よりも低い第２の電位との間に接続され、前記第１のトランジスタの他端の電圧に基づく第１の電圧を出力する電圧生成回路と、
第１の基準電圧と前記第１の電圧とが入力され、前記第１の基準電圧と前記第１の電圧とが等しくなるように、第１の制御信号を前記第１のトランジスタの制御端子に供給して前記第１のトランジスタを弱反転領域で動作させる第１の誤差増幅回路と、
出力電圧を出力する出力端子と、
前記第１の電位に一端が接続され、前記出力端子に他端が接続され、前記第１のトランジスタの制御端子に制御端子が接続され、前記第１の制御信号が前記制御端子に供給されて弱反転領域で動作する第２のトランジスタと、
前記出力端子に一端が接続され、前記出力端子に接続された一端と他端との間に流れる電流を制御可能な電流制御回路と、
前記電流制御回路の他端の電圧と第２の基準電圧とが入力され、前記電流制御回路の他端の電圧と前記第２の基準電圧とが等しくなるように、第２の制御信号を前記電流制御回路に供給する第２の誤差増幅回路と、
前記電流制御回路の他端にアノードが接続され、前記第２の電位にカソードが接続されたダイオードと、
前記電流制御回路の他端と前記第２の電位との間で、前記ダイオードと並列に接続された線形負荷と、を備える
ことを特徴とする降圧レギュレータ。
前記ダイオードは、ＰＮ接合ダイオードであり、
前記第１のトランジスタは、第１のｎＭＯＳトランジスタであり、
前記第２のトランジスタは、第２のｎＭＯＳトランジスタである
ことを特徴とする請求項２に記載の降圧レギュレータ。
前記電流制御回路の他端と前記ダイオードのアノードとの間に接続された制限抵抗を更に備える
ことを特徴とする請求項２または請求項３に記載の降圧レギュレータ。
前記電圧生成回路は、前記第１のトランジスタの他端の電圧と前記第２の電位との間の電圧を分圧した電圧を生成して出力する分圧回路であることを特徴とする請求項２または請求項３に記載の降圧レギュレータ。
前記線形負荷は、定電流を出力する定電流源であることを特徴とする請求項２乃至５いずれか１項に記載の降圧レギュレータ。
前記第２の誤差増幅回路は、前記第２の基準電圧が非反転入力端子に入力され、前記電流制御回路の他端の電圧が反転入力端子に入力され、
前記電流制御回路は、前記出力端子にドレインが接続され、前記第２の誤差増幅回路の反転入力端子にソースが接続され、前記第２の誤差増幅回路の出力にゲートが接続され、前記第２の制御信号がゲートに供給されるｎＭＯＳトランジスタである
ことを特徴とする請求項１乃至６いずれか１項に記載の降圧レギュレータ。
前記第２の誤差増幅回路は、前記第２の基準電圧が反転入力端子に入力され、前記電流制御回路の他端の電圧が非反転入力端子に入力され、
前記電流制御回路は、前記出力端子にソースが接続され、前記第２の誤差増幅回路の反転入力端子にドレインが接続され、前記第２の誤差増幅回路の出力にゲートが接続され、前記第２の制御信号がゲートに供給されるｐＭＯＳトランジスタである
ことを特徴とする請求項１乃至６いずれか１項に記載の降圧レギュレータ。