JPH0934566A - 電流源回路 - Google Patents
電流源回路Info
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- JPH0934566A JPH0934566A JP7201851A JP20185195A JPH0934566A JP H0934566 A JPH0934566 A JP H0934566A JP 7201851 A JP7201851 A JP 7201851A JP 20185195 A JP20185195 A JP 20185195A JP H0934566 A JPH0934566 A JP H0934566A
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- Japan
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- terminal
- transistor
- channel junction
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- resistance element
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- Continuous-Control Power Sources That Use Transistors (AREA)
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Abstract
(57)【要約】
【目的】 基準電流値を決定するのに用いられる基準電
圧の温度変動係数の極性に関係なく、温度変動による電
流値の変動をキャンセルできる電流源回路を提供する。 【構成】 抵抗成分素子を備え、基準電圧源2に接続さ
れると共に基準電流出力端子3を有する基準電流源回路
1と、MOSトランジスタ又は接合形FETを有し、前
記基準電圧源2と基準電流出力端子3に接続された電流
変動分キャンセル回路4とで構成し、前記基準電流源回
路1における発生基準電流Ir の温度による変動分を打
ち消すように、電流変動分キャンセル回路4からキャン
セル電流Ic を、流れ込む方向、あるいは引き出す方向
に流れるように設定する。
圧の温度変動係数の極性に関係なく、温度変動による電
流値の変動をキャンセルできる電流源回路を提供する。 【構成】 抵抗成分素子を備え、基準電圧源2に接続さ
れると共に基準電流出力端子3を有する基準電流源回路
1と、MOSトランジスタ又は接合形FETを有し、前
記基準電圧源2と基準電流出力端子3に接続された電流
変動分キャンセル回路4とで構成し、前記基準電流源回
路1における発生基準電流Ir の温度による変動分を打
ち消すように、電流変動分キャンセル回路4からキャン
セル電流Ic を、流れ込む方向、あるいは引き出す方向
に流れるように設定する。
Description
【0001】
【発明の属する技術分野】この発明は、アナログ回路を
MOSトランジスタ又は接合形FETを用いて構成する
際、温度の変動に対して安定した値の電流を供給できる
電流源回路に関する。
MOSトランジスタ又は接合形FETを用いて構成する
際、温度の変動に対して安定した値の電流を供給できる
電流源回路に関する。
【0002】
【従来の技術】従来の温度変動による電流の変動分をキ
ャンセルできるようにした温度変動キャンセル型の電流
源回路を、図6に基づいて説明する。図6において、10
1 は演算増幅器で、該演算増幅器101 の非反転入力端子
と基準電圧Vref の入力端子102 に接続され、反転入力
端子はNMOSトランジスタ103 のソース端子と、温度
変動係数を異にする抵抗素子104 ,105 の一端に接続さ
れている。そして、演算増幅器101 の出力端はNMOS
トランジスタ103 のゲート端子に接続され、NMOSト
ランジスタ103 のドレイン端子は基準電流出力端子106
となっている。また、抵抗素子104 ,105 の他端は負側
電圧源107 に接続されている。
ャンセルできるようにした温度変動キャンセル型の電流
源回路を、図6に基づいて説明する。図6において、10
1 は演算増幅器で、該演算増幅器101 の非反転入力端子
と基準電圧Vref の入力端子102 に接続され、反転入力
端子はNMOSトランジスタ103 のソース端子と、温度
変動係数を異にする抵抗素子104 ,105 の一端に接続さ
れている。そして、演算増幅器101 の出力端はNMOS
トランジスタ103 のゲート端子に接続され、NMOSト
ランジスタ103 のドレイン端子は基準電流出力端子106
となっている。また、抵抗素子104 ,105 の他端は負側
電圧源107 に接続されている。
【0003】このように構成された電流源回路において
は、演算増幅器101 の非反転入力端子に基準電圧Vref
が入力され、演算増幅器101 の電圧ホロワ回路により、
演算増幅器101 の反転入力端子には、Vb =Vref の電
位が印加される。この反転入力端子印加電圧Vb と負側
電圧源107 の電圧VEEとの差電圧(Vb −VEE)と、抵
抗素子104 ,105 の並列抵抗値R1 ‖R2 〔=(R1 +
R2 )/R1 ・R2 〕の値によって、基準電流値Iref
を基準電流出力端子106 から得ることができるようにな
っている。
は、演算増幅器101 の非反転入力端子に基準電圧Vref
が入力され、演算増幅器101 の電圧ホロワ回路により、
演算増幅器101 の反転入力端子には、Vb =Vref の電
位が印加される。この反転入力端子印加電圧Vb と負側
電圧源107 の電圧VEEとの差電圧(Vb −VEE)と、抵
抗素子104 ,105 の並列抵抗値R1 ‖R2 〔=(R1 +
R2 )/R1 ・R2 〕の値によって、基準電流値Iref
を基準電流出力端子106 から得ることができるようにな
っている。
【0004】ここで、基準電圧Vref の温度変動係数を
TC1とし、抵抗素子104 ,105 の温度変動係数をTC2,
TC3とすると、TC2<TC1<TC3となる抵抗素子104 ,
105を用いることによって、温度変動による基準電流値
Iref の変動を抑えることができる。すなわち、並列抵
抗値R1 ‖R2 の値と、抵抗素子104 ,105 の絶対値R
1 ,R2 は、次式(1)により求めることができる。 {R1 (1+ΔT・TC2)・R2 (1+ΔT・TC3)}/ {R1 (1+ΔT・TC2)+R2 (1+ΔT・TC3)} =R3 (1+ΔT・TC1) ・・・・・・・・・・・(1) ここで、R3 は抵抗素子104 ,105 の並列抵抗値R1 ‖
R2 の値で、Vref /R3 =Iref により求まる抵抗値
であり、またΔTは温度の変動値である。
TC1とし、抵抗素子104 ,105 の温度変動係数をTC2,
TC3とすると、TC2<TC1<TC3となる抵抗素子104 ,
105を用いることによって、温度変動による基準電流値
Iref の変動を抑えることができる。すなわち、並列抵
抗値R1 ‖R2 の値と、抵抗素子104 ,105 の絶対値R
1 ,R2 は、次式(1)により求めることができる。 {R1 (1+ΔT・TC2)・R2 (1+ΔT・TC3)}/ {R1 (1+ΔT・TC2)+R2 (1+ΔT・TC3)} =R3 (1+ΔT・TC1) ・・・・・・・・・・・(1) ここで、R3 は抵抗素子104 ,105 の並列抵抗値R1 ‖
R2 の値で、Vref /R3 =Iref により求まる抵抗値
であり、またΔTは温度の変動値である。
【0005】以上のように、基準電圧Vref 及び抵抗素
子104 ,105 の温度変動係数の関係を上記のように設定
することにより、基準電圧Vref の変動と、並列抵抗値
R1‖R2 の温度変動が等しくなり、温度変動キャンセ
ル型電流源回路を実現できる。
子104 ,105 の温度変動係数の関係を上記のように設定
することにより、基準電圧Vref の変動と、並列抵抗値
R1‖R2 の温度変動が等しくなり、温度変動キャンセ
ル型電流源回路を実現できる。
【0006】
【発明が解決しようとする課題】ところで、上記従来の
電流源回路においては、次のような問題点がある。すな
わち、上記電流源回路において、基準電圧Vref の温度
変動係数をTC1とし、抵抗素子104 ,105 (R1 ,
R2 )の温度変動係数をそれぞれTC2,TC3とすると、
TC2<TC1<TC3となるような特性の抵抗素子104 ,10
5 を使用する場合のみ、温度変動による基準電流値I
ref の変動を抑えることができる。
電流源回路においては、次のような問題点がある。すな
わち、上記電流源回路において、基準電圧Vref の温度
変動係数をTC1とし、抵抗素子104 ,105 (R1 ,
R2 )の温度変動係数をそれぞれTC2,TC3とすると、
TC2<TC1<TC3となるような特性の抵抗素子104 ,10
5 を使用する場合のみ、温度変動による基準電流値I
ref の変動を抑えることができる。
【0007】すなわち、上記従来の電流源回路を実現す
るには、通常の抵抗素子の温度変動係数は正のため、基
準電圧Vref の温度変動係数をTC1も、TC1>0の場合
にのみ機能を実現することができる。また、電流源回路
のモノリシック化を行う場合、TC2<TC1<TC3の関係
を満たす温度変動係数をもつ2種類以上の抵抗素子を作
り込めるプロセスが必要となる。
るには、通常の抵抗素子の温度変動係数は正のため、基
準電圧Vref の温度変動係数をTC1も、TC1>0の場合
にのみ機能を実現することができる。また、電流源回路
のモノリシック化を行う場合、TC2<TC1<TC3の関係
を満たす温度変動係数をもつ2種類以上の抵抗素子を作
り込めるプロセスが必要となる。
【0008】更に、基準電圧Vref の温度変動係数TC1
と、並列抵抗値R1 ‖R2 の温度変動係数を等しくする
ためには、2つの抵抗素子の絶対値R1 ,R2 も精度が
必要となり、単純に精度のよい温度変動キャンセル型電
流源回路を実現することは不可能であり、基準電圧も正
の温度変動係数の場合のみに限定される。
と、並列抵抗値R1 ‖R2 の温度変動係数を等しくする
ためには、2つの抵抗素子の絶対値R1 ,R2 も精度が
必要となり、単純に精度のよい温度変動キャンセル型電
流源回路を実現することは不可能であり、基準電圧も正
の温度変動係数の場合のみに限定される。
【0009】本発明は、従来の温度変動キャンセル型電
流源回路における上記問題点を解消するためになされた
もので、基準電流値を決定するのに用いられる基準電圧
の温度変動係数の極性に関係なく温度変動による電流値
の変動をキャンセルできる電流源回路を提供することを
目的とする。また本発明の他の目的は、温度変動に依存
しない電流源を実現しにくいMOSトランジスタ又は接
合形FETだけを使用したアナログ回路で温度変動キャ
ンセル型電流源回路を実現することであり、更にまた本
発明の他の目的は、一種類の抵抗素子で、単純なプロセ
スで実現できる温度変動キャンセル型電流源回路を提供
することである。
流源回路における上記問題点を解消するためになされた
もので、基準電流値を決定するのに用いられる基準電圧
の温度変動係数の極性に関係なく温度変動による電流値
の変動をキャンセルできる電流源回路を提供することを
目的とする。また本発明の他の目的は、温度変動に依存
しない電流源を実現しにくいMOSトランジスタ又は接
合形FETだけを使用したアナログ回路で温度変動キャ
ンセル型電流源回路を実現することであり、更にまた本
発明の他の目的は、一種類の抵抗素子で、単純なプロセ
スで実現できる温度変動キャンセル型電流源回路を提供
することである。
【0010】
【課題を解決するための手段】次に、上記問題点を解決
するための本発明に係る電流源回路を、図1に示す概念
図に基づいて説明する。図1において、1は抵抗成分素
子を有する基準電流発生回路で、基準電圧源2と基準電
流出力端子3に接続されている。4は電流変動分キャン
セル回路で、MOSトランジスタ又は接合形FET等を
用いて構成されており、基準電圧源2と基準電流出力端
子3に接続されている。
するための本発明に係る電流源回路を、図1に示す概念
図に基づいて説明する。図1において、1は抵抗成分素
子を有する基準電流発生回路で、基準電圧源2と基準電
流出力端子3に接続されている。4は電流変動分キャン
セル回路で、MOSトランジスタ又は接合形FET等を
用いて構成されており、基準電圧源2と基準電流出力端
子3に接続されている。
【0011】このように構成されている電流源回路にお
いて、基準電流発生回路1における発生基準電流I
r は、温度の変動によって変化する。そこで、本発明に
おいては、この発生基準電流Ir の温度による変動分を
打ち消すように、電流変動分キャンセル回路4からキャ
ンセル電流Ic が流れ込む方向、あるいは引き出す方向
に流れるように設定する。これにより、基準電圧源の温
度変動係数の極性に関係なく温度依存性を抑えた温度変
動キャンセル型電流源回路を実現することができる。す
なわち、基準電圧源の温度変動係数の値によって、次に
述べる実施例を使い分けることにより、基準電圧源の温
度変動係数の極性に関係なく、温度変動による電流値の
変動をキャンセルすることができる。
いて、基準電流発生回路1における発生基準電流I
r は、温度の変動によって変化する。そこで、本発明に
おいては、この発生基準電流Ir の温度による変動分を
打ち消すように、電流変動分キャンセル回路4からキャ
ンセル電流Ic が流れ込む方向、あるいは引き出す方向
に流れるように設定する。これにより、基準電圧源の温
度変動係数の極性に関係なく温度依存性を抑えた温度変
動キャンセル型電流源回路を実現することができる。す
なわち、基準電圧源の温度変動係数の値によって、次に
述べる実施例を使い分けることにより、基準電圧源の温
度変動係数の極性に関係なく、温度変動による電流値の
変動をキャンセルすることができる。
【0012】
【実施例】次に実施例について説明する。図2は、本発
明に係る電流源回路の第1実施例を示す回路構成図であ
る。図2において、11は基準電圧Vref の入力端子で、
該入力端子11は第1の抵抗素子12の一端と第1のNMO
Sトランジスタ14のゲートに接続されており、第1の抵
抗素子12の他端は第2の抵抗素子13の一端と演算増幅器
15の非反転入力端子に接続され、また第2の抵抗素子13
の他端は負側電圧VEEの印加端子16に接続されている。
明に係る電流源回路の第1実施例を示す回路構成図であ
る。図2において、11は基準電圧Vref の入力端子で、
該入力端子11は第1の抵抗素子12の一端と第1のNMO
Sトランジスタ14のゲートに接続されており、第1の抵
抗素子12の他端は第2の抵抗素子13の一端と演算増幅器
15の非反転入力端子に接続され、また第2の抵抗素子13
の他端は負側電圧VEEの印加端子16に接続されている。
【0013】演算増幅器15の反転入力端子は、第1のN
MOSトランジスタ14のソース端子と、第3の抵抗素子
17の一端と、第2のNMOSトランジスタ18のソース端
子に接続され、更に演算増幅器15の出力端は、第2のN
MOSトランジスタ18のゲート端子に接続され、第1の
NMOSトランジスタ14のドレイン端子は正側電圧源V
DDに接続され、第2のNMOSトランジスタ18のドレイ
ン端子は基準電流出力端子19に接続されている。そし
て、演算増幅器15と第2のNMOSトランジスタ18と第
3の抵抗素子17とで基準電流源回路を構成し、第1及び
第2の抵抗素子12,13と第1のNMOSトランジスタ14
とで電流変動分キャンセル回路を構成している。
MOSトランジスタ14のソース端子と、第3の抵抗素子
17の一端と、第2のNMOSトランジスタ18のソース端
子に接続され、更に演算増幅器15の出力端は、第2のN
MOSトランジスタ18のゲート端子に接続され、第1の
NMOSトランジスタ14のドレイン端子は正側電圧源V
DDに接続され、第2のNMOSトランジスタ18のドレイ
ン端子は基準電流出力端子19に接続されている。そし
て、演算増幅器15と第2のNMOSトランジスタ18と第
3の抵抗素子17とで基準電流源回路を構成し、第1及び
第2の抵抗素子12,13と第1のNMOSトランジスタ14
とで電流変動分キャンセル回路を構成している。
【0014】次に、このように構成されている第1実施
例の動作について説明する。なお、ここでは説明を簡単
にするために、図2における負側電圧VEEのレベルを0
Vとして説明する。演算増幅器15の非反転入力端子に
は、基準電圧Vref を同一種類(同一温度変動係数)の
第1及び第2の抵抗端子12,13で分圧された次式(2)
で表される値Va が入力される。 Va =k・Vref ・・・・・・・・・・・・・・(2) 但し、k=R2 /(R1 +R2 )、R1 ,R2 は第1及
び第2の抵抗素子12,13の抵抗値である。
例の動作について説明する。なお、ここでは説明を簡単
にするために、図2における負側電圧VEEのレベルを0
Vとして説明する。演算増幅器15の非反転入力端子に
は、基準電圧Vref を同一種類(同一温度変動係数)の
第1及び第2の抵抗端子12,13で分圧された次式(2)
で表される値Va が入力される。 Va =k・Vref ・・・・・・・・・・・・・・(2) 但し、k=R2 /(R1 +R2 )、R1 ,R2 は第1及
び第2の抵抗素子12,13の抵抗値である。
【0015】第1のNMOSトランジスタ14のソース端
子と第2のNMOSトランジスタ18のソース端子には、
演算増幅器15の電圧ホロワ回路により、Vb =Va の電
圧が与えられる。この電圧Vb と第3の抵抗素子17の抵
抗値R3 によって、第3の抵抗素子17に流れる電流Ir
は、次式(3)で表される。 Ir =Vb /R3 =k・Vref /R3 ・・・・・(3) また、第1のNMOSトランジスタ14のドレイン電流I
c は、次式(4)で表される。 Ic =KN /2・W/L・{(Vref −Va )−VTN}2 ・・・・(4) よって、基準電流出力端子19からは、次式(5)で表さ
れる基準電流Iref を得ることができる。 Iref =Ir −Ic =k・Vref /R3 −KN /2・W/L・{(Vref −Va )−VTN}2 ・・・・(5) ここで、KN ,VTN,W,Lは、それぞれNMOSトラ
ンジスタのトランスコンダクタンス、スレッショルド電
圧、ゲート幅、ゲート長である。但し、第1のNMOS
トランジスタ14は、飽和領域になるようにゲート・ソー
ス間電圧VGSを設定しなければ、(4)式を成立させる
ことはできない。
子と第2のNMOSトランジスタ18のソース端子には、
演算増幅器15の電圧ホロワ回路により、Vb =Va の電
圧が与えられる。この電圧Vb と第3の抵抗素子17の抵
抗値R3 によって、第3の抵抗素子17に流れる電流Ir
は、次式(3)で表される。 Ir =Vb /R3 =k・Vref /R3 ・・・・・(3) また、第1のNMOSトランジスタ14のドレイン電流I
c は、次式(4)で表される。 Ic =KN /2・W/L・{(Vref −Va )−VTN}2 ・・・・(4) よって、基準電流出力端子19からは、次式(5)で表さ
れる基準電流Iref を得ることができる。 Iref =Ir −Ic =k・Vref /R3 −KN /2・W/L・{(Vref −Va )−VTN}2 ・・・・(5) ここで、KN ,VTN,W,Lは、それぞれNMOSトラ
ンジスタのトランスコンダクタンス、スレッショルド電
圧、ゲート幅、ゲート長である。但し、第1のNMOS
トランジスタ14は、飽和領域になるようにゲート・ソー
ス間電圧VGSを設定しなければ、(4)式を成立させる
ことはできない。
【0016】以後、基準電圧Vref の温度変動係数をT
C1,第1〜第3の抵抗素子の温度変動係数をTC2(通常
の抵抗素子では、0<TC2である。)とし、Va ,Vb
の温度変動係数は、第1及び第2の抵抗素子が同一種類
の抵抗素子のため、基準電圧Vref の温度変動係数と同
一のTC1であるとする。
C1,第1〜第3の抵抗素子の温度変動係数をTC2(通常
の抵抗素子では、0<TC2である。)とし、Va ,Vb
の温度変動係数は、第1及び第2の抵抗素子が同一種類
の抵抗素子のため、基準電圧Vref の温度変動係数と同
一のTC1であるとする。
【0017】ここで、周囲温度Ta がTa =T1 〜T2
(Ta は絶対温度)で変動するものとして、Ta =T1
の時のVa ,Vref ,Ir ,第1のNMOSトランジス
タのVGS,Ic ,Iref ,KN ,VTNをそれぞれV
a (T1 ),Vref (T1 ),Ir (T1 ),VGS(T
1 ),Ic (T1 ),Iref (T1 ),KN1,VTN1 と
し、Ta =T2 の時のVa ,Vref ,Ir ,第1のNM
OSトランジスタのVGS,Ic ,Iref ,KN ,VTNを
それぞれVa (T2 ),Vref (T2 ),I
r (T2 ),VGS(T2 ),Ic (T2 ),Iref (T
2 ),KN2,VTN2 とすると、次式(6),(7)が得
られる。 Va (T1 )=Va {1+TC1・(T1 −300 )} ・・・・・・・(6) Vref (T1 )=Vref {1+TC1・(T1 −300 )} ・・・・・(7) 上記(2),(6)式より次式(8)が得られ、また上
記(6),(7)式より次式(9)が得られる。 Ir (T1 )=Va {1+TC1・(T1 −300 )}/ 〔R3 {1+TC2・(T1 −300 )} ・・・・・・(8) VGS(T1 )=(Vref −Va ){1+TC1・(T1 −300 )}・・(9) また、次式(10)が得られる。 Ic (T1 )=KN1/2・W/L(VGS(T1 )−VTN1 )2 ・・(10) 同様にして次式(11),(12)が得られる。 Va (T2 )=Va {1+TC1・(T2 −300 )} ・・・・・・・(11) Vref (T2 )=Vref {1+TC1・(T2 −300 )} ・・・・・(12)
(Ta は絶対温度)で変動するものとして、Ta =T1
の時のVa ,Vref ,Ir ,第1のNMOSトランジス
タのVGS,Ic ,Iref ,KN ,VTNをそれぞれV
a (T1 ),Vref (T1 ),Ir (T1 ),VGS(T
1 ),Ic (T1 ),Iref (T1 ),KN1,VTN1 と
し、Ta =T2 の時のVa ,Vref ,Ir ,第1のNM
OSトランジスタのVGS,Ic ,Iref ,KN ,VTNを
それぞれVa (T2 ),Vref (T2 ),I
r (T2 ),VGS(T2 ),Ic (T2 ),Iref (T
2 ),KN2,VTN2 とすると、次式(6),(7)が得
られる。 Va (T1 )=Va {1+TC1・(T1 −300 )} ・・・・・・・(6) Vref (T1 )=Vref {1+TC1・(T1 −300 )} ・・・・・(7) 上記(2),(6)式より次式(8)が得られ、また上
記(6),(7)式より次式(9)が得られる。 Ir (T1 )=Va {1+TC1・(T1 −300 )}/ 〔R3 {1+TC2・(T1 −300 )} ・・・・・・(8) VGS(T1 )=(Vref −Va ){1+TC1・(T1 −300 )}・・(9) また、次式(10)が得られる。 Ic (T1 )=KN1/2・W/L(VGS(T1 )−VTN1 )2 ・・(10) 同様にして次式(11),(12)が得られる。 Va (T2 )=Va {1+TC1・(T2 −300 )} ・・・・・・・(11) Vref (T2 )=Vref {1+TC1・(T2 −300 )} ・・・・・(12)
【0018】したがって、上記(2),(11)式より、
次式(13)が得られる。 Ir (T2 )=Va {1+TC1・(T2 −300 )}/ 〔R3 {1+TC2・(T2 −300 )}〕 ・・・・・(13) また、上記(11),(12)式より、次式(14),(15)
が得られる。 VGS(T2 )=(Vref −Va ){1+TC1・(T2 −300 )}・・(14) Ic (T2 )=KN2/2・W/L(VGS(T2 )−VTN2 )2 ・・(15)
次式(13)が得られる。 Ir (T2 )=Va {1+TC1・(T2 −300 )}/ 〔R3 {1+TC2・(T2 −300 )}〕 ・・・・・(13) また、上記(11),(12)式より、次式(14),(15)
が得られる。 VGS(T2 )=(Vref −Va ){1+TC1・(T2 −300 )}・・(14) Ic (T2 )=KN2/2・W/L(VGS(T2 )−VTN2 )2 ・・(15)
【0019】ここで、Iref (T1 ),Iref (T2 )
を次式(16),(17)で表し、 Iref (T1 )=Ir (T1 )−Ic (T1 ) ・・・・・・・・・(16) Iref (T2 )=Ir (T2 )−Ic (T2 ) ・・・・・・・・・(17) また、Ta =T1 〜T2 の範囲で変動するIref をΔI
ref とすると、ΔIrefは次式(18)で表される。 ΔIref =Iref (T1 )−Iref (T2 ) =(Ir (T1 )−Ir (T2 ))−(Ic (T1 )−Ic (T2 )) ・・・・・・(18) ここで、ΔIref =0とすることによって、温度による
Iref の変動を抑えることができる。つまり、上記
(2),(8),(9),(10),(13),(14),
(15),(18)式より、次式(19)が得られる。 W/L=2R2 Vref {(a−b)TC1+(b−a)TC2}/ R3 (R1 +R2 )(1+aTC2)(1+bTC2)× 〔KN1{R1 Vref (1+aTC1)/(R1 +R2 )−VTN1 }2 −KN2{R1 Vref (1+bTC1)/(R1 +R2 )−VTN2 }2 〕 ・・・・・・(19) ここで、a=T1 −300 ,b=T2 −300 であり、TC1
の条件は、TC1>TC2又はTC1≦0の場合とする。
を次式(16),(17)で表し、 Iref (T1 )=Ir (T1 )−Ic (T1 ) ・・・・・・・・・(16) Iref (T2 )=Ir (T2 )−Ic (T2 ) ・・・・・・・・・(17) また、Ta =T1 〜T2 の範囲で変動するIref をΔI
ref とすると、ΔIrefは次式(18)で表される。 ΔIref =Iref (T1 )−Iref (T2 ) =(Ir (T1 )−Ir (T2 ))−(Ic (T1 )−Ic (T2 )) ・・・・・・(18) ここで、ΔIref =0とすることによって、温度による
Iref の変動を抑えることができる。つまり、上記
(2),(8),(9),(10),(13),(14),
(15),(18)式より、次式(19)が得られる。 W/L=2R2 Vref {(a−b)TC1+(b−a)TC2}/ R3 (R1 +R2 )(1+aTC2)(1+bTC2)× 〔KN1{R1 Vref (1+aTC1)/(R1 +R2 )−VTN1 }2 −KN2{R1 Vref (1+bTC1)/(R1 +R2 )−VTN2 }2 〕 ・・・・・・(19) ここで、a=T1 −300 ,b=T2 −300 であり、TC1
の条件は、TC1>TC2又はTC1≦0の場合とする。
【0020】このように、要求する基準電流値の絶対値
は、上記(16),(17)式によって設定でき、温度によ
る基準電流値の変動に対しては、上記(19)式で得られ
るW/Lの第1のNMOSトランジスタを接続すること
によって、基準電流の変動分をキャンセルすることがで
きる。
は、上記(16),(17)式によって設定でき、温度によ
る基準電流値の変動に対しては、上記(19)式で得られ
るW/Lの第1のNMOSトランジスタを接続すること
によって、基準電流の変動分をキャンセルすることがで
きる。
【0021】なお、本実施例において、第1のNMOS
トランジスタの代わりにNチャンネル接合形FETを、
第2のNMOSトランジスタの代わりにNチャンネル接
合形FETあるいはNPNトランジスタを用いることが
でき、更にはまた、TC2>TC1≧0の条件のときは、第
1のNMOSトランジスタの代わりにPMOSトランジ
スタあるいはPチャンネル接合形FETを用いることが
でき、この場合はソース端子とドレイン端子の接続を逆
にすればよい。
トランジスタの代わりにNチャンネル接合形FETを、
第2のNMOSトランジスタの代わりにNチャンネル接
合形FETあるいはNPNトランジスタを用いることが
でき、更にはまた、TC2>TC1≧0の条件のときは、第
1のNMOSトランジスタの代わりにPMOSトランジ
スタあるいはPチャンネル接合形FETを用いることが
でき、この場合はソース端子とドレイン端子の接続を逆
にすればよい。
【0022】次に、第2実施例を図3に基づいて説明す
る。図3において、21は基準電圧Vref の入力端子で、
該入力端子21は第1の抵抗素子22の一端と演算増幅器25
の非反転入力端子に接続し、第1の抵抗素子22の他端は
第2の抵抗素子23の一端とPMOSトランジスタ24のゲ
ート端子に接続し、第2の抵抗素子23の他端は負側電圧
VEEの印加端子26に接続されている。演算増幅器25の反
転入力端子はPMOSトランジスタ24のソース端子と第
3の抵抗素子27の一端とNMOSトランジスタ28のソー
ス端子に接続されている。
る。図3において、21は基準電圧Vref の入力端子で、
該入力端子21は第1の抵抗素子22の一端と演算増幅器25
の非反転入力端子に接続し、第1の抵抗素子22の他端は
第2の抵抗素子23の一端とPMOSトランジスタ24のゲ
ート端子に接続し、第2の抵抗素子23の他端は負側電圧
VEEの印加端子26に接続されている。演算増幅器25の反
転入力端子はPMOSトランジスタ24のソース端子と第
3の抵抗素子27の一端とNMOSトランジスタ28のソー
ス端子に接続されている。
【0023】また演算増幅器25の出力端はNMOSトラ
ンジスタ28のゲート端子に接続し、PMOSトランジス
タ24のドレイン端子と第3の抵抗素子27の他端は負側電
圧VEEの印加端子26に接続し、NMOSトランジスタ28
のドレイン端子は基準電流出力端子29に接続されてい
る。そして、演算増幅器25とNMOSトランジスタ28と
第3の抵抗素子27とで基準電流源回路を構成し、第1及
び第2の抵抗素子22,23とPMOSトランジスタ24とで
電流変動分キャンセル回路を構成している。
ンジスタ28のゲート端子に接続し、PMOSトランジス
タ24のドレイン端子と第3の抵抗素子27の他端は負側電
圧VEEの印加端子26に接続し、NMOSトランジスタ28
のドレイン端子は基準電流出力端子29に接続されてい
る。そして、演算増幅器25とNMOSトランジスタ28と
第3の抵抗素子27とで基準電流源回路を構成し、第1及
び第2の抵抗素子22,23とPMOSトランジスタ24とで
電流変動分キャンセル回路を構成している。
【0024】次に、このように構成されている第2実施
例の動作について説明する。なお、この実施例において
も説明を簡単にするために、負側電圧VEEのレベルを0
Vとして説明する。演算増幅器25の非反転入力端子に
は、基準電圧Vref が入力され、基準電圧Vref を同一
種類の第1及び第2の抵抗素子22,23(抵抗値R1 ,R
2 )で分圧された次式(20)で表される値Va が、PM
OSトランジスタ24のゲート端子に入力される。 Va =k・Vref ・・・・・・・・・・・・・・(20) 但し、k=R2 /(R1 +R2 )である。
例の動作について説明する。なお、この実施例において
も説明を簡単にするために、負側電圧VEEのレベルを0
Vとして説明する。演算増幅器25の非反転入力端子に
は、基準電圧Vref が入力され、基準電圧Vref を同一
種類の第1及び第2の抵抗素子22,23(抵抗値R1 ,R
2 )で分圧された次式(20)で表される値Va が、PM
OSトランジスタ24のゲート端子に入力される。 Va =k・Vref ・・・・・・・・・・・・・・(20) 但し、k=R2 /(R1 +R2 )である。
【0025】PMOSトランジスタ24のソース端子とN
MOSトランジスタ28のソース端子には、演算増幅器25
の電圧ホロワ回路により、Vb =Vref の電圧が与えら
れる。この電圧Vb と第3の抵抗素子27の抵抗値R3 に
よって、第3の抵抗素子27に流れる電流Ir は、次式
(21)で表される。 Ir =Vb /R3 =Vref /R3 ・・・・・・・(21) また、PMOSトランジスタ24のドレイン電流Ic は、
次式(22)で表される。 Ic =KP /2・W/L・{(Vref −Va )−VTP}2 ・・・・(22) よって、基準電流出力端子29からは、次式(23)で表さ
れる基準電流Iref を得ることができる。 Iref =Ir +Ic =Vref /R3 +KP /2・W/L・{(Vref −Va )−VTP}2 ・・・・・(23) ここで、KP ,VTP,W,Lは、それぞれPMOSトラ
ンジスタのトランスコンダクタンス、スレッショルド電
圧、ゲート幅、ゲート長である。但し、PMOSトラン
ジスタ24は飽和領域になるようにゲート・ソース間電圧
VGSを設定しなければ、(23)式を成立させることはで
きない。
MOSトランジスタ28のソース端子には、演算増幅器25
の電圧ホロワ回路により、Vb =Vref の電圧が与えら
れる。この電圧Vb と第3の抵抗素子27の抵抗値R3 に
よって、第3の抵抗素子27に流れる電流Ir は、次式
(21)で表される。 Ir =Vb /R3 =Vref /R3 ・・・・・・・(21) また、PMOSトランジスタ24のドレイン電流Ic は、
次式(22)で表される。 Ic =KP /2・W/L・{(Vref −Va )−VTP}2 ・・・・(22) よって、基準電流出力端子29からは、次式(23)で表さ
れる基準電流Iref を得ることができる。 Iref =Ir +Ic =Vref /R3 +KP /2・W/L・{(Vref −Va )−VTP}2 ・・・・・(23) ここで、KP ,VTP,W,Lは、それぞれPMOSトラ
ンジスタのトランスコンダクタンス、スレッショルド電
圧、ゲート幅、ゲート長である。但し、PMOSトラン
ジスタ24は飽和領域になるようにゲート・ソース間電圧
VGSを設定しなければ、(23)式を成立させることはで
きない。
【0026】以後、基準電圧Vref の温度変動係数をT
C1,第1〜第3の抵抗素子の温度変動係数をTC2(通常
の抵抗素子では、0<TC2である。)とし、Va ,Vb
の温度変動係数は、第1及び第2の抵抗素子が同一種類
の抵抗素子のため、基準電圧Vref の温度変動係数と同
一のTC1であるとする。
C1,第1〜第3の抵抗素子の温度変動係数をTC2(通常
の抵抗素子では、0<TC2である。)とし、Va ,Vb
の温度変動係数は、第1及び第2の抵抗素子が同一種類
の抵抗素子のため、基準電圧Vref の温度変動係数と同
一のTC1であるとする。
【0027】ここで、周囲温度Ta がTa =T1 〜T2
(Ta は絶対温度)で変動するものとして、Ta =T1
の時のVa ,Vref ,Ir ,PMOSトランジスタのV
GS,Ic ,Iref ,KP ,VTPをそれぞれV
a (T1 ),Vref (T1 ),Ir (T1 ),VGS(T
1 ),Ic (T1 ),Iref (T1 ),KP1,VTP1 と
し、Ta=T2 の時のVa ,Vref ,Ir ,PMOSト
ランジスタのVGS,Ic ,Iref,KP ,VTPをそれぞ
れVa (T2 ),Vref (T2 ),Ir (T2 ),VGS
(T2 ),Ic (T2 ),Iref (T2 ),KP2,V
TP2 とすると、次式(24),(25)が得られる。 Va (T1 )=Va {1+TC1・(T1 −300 )} ・・・・・・・(24) Vref (T1 )=Vref {1+TC1・(T1 −300 )} ・・・・・(25) 上記(21),(25)式より次式(26)が得られ、また上
記(24),(25)式より次式(27)が得られる。 Ir (T1 )=Vref {1+TC1・(T1 −300 )}/ 〔R3 {1+TC2・(T1 −300 )}〕 ・・・・・(26) VGS(T1 )=(Vref −Va ){1+TC1・(T1 −300 )}・・(27) また、次式(28)が得られる。 Ic (T1 )=KP1/2・W/L(VGS(T1 )−VTP1 )2 ・・(28) 同様にして、次式(29),(30)が得られる。 Va (T2 )=Va {1+TC1・(T2 −300 )} ・・・・・・・(29) Vref (T2 )=Vref {1+TC1・(T2 −300 )} ・・・・・(30)
(Ta は絶対温度)で変動するものとして、Ta =T1
の時のVa ,Vref ,Ir ,PMOSトランジスタのV
GS,Ic ,Iref ,KP ,VTPをそれぞれV
a (T1 ),Vref (T1 ),Ir (T1 ),VGS(T
1 ),Ic (T1 ),Iref (T1 ),KP1,VTP1 と
し、Ta=T2 の時のVa ,Vref ,Ir ,PMOSト
ランジスタのVGS,Ic ,Iref,KP ,VTPをそれぞ
れVa (T2 ),Vref (T2 ),Ir (T2 ),VGS
(T2 ),Ic (T2 ),Iref (T2 ),KP2,V
TP2 とすると、次式(24),(25)が得られる。 Va (T1 )=Va {1+TC1・(T1 −300 )} ・・・・・・・(24) Vref (T1 )=Vref {1+TC1・(T1 −300 )} ・・・・・(25) 上記(21),(25)式より次式(26)が得られ、また上
記(24),(25)式より次式(27)が得られる。 Ir (T1 )=Vref {1+TC1・(T1 −300 )}/ 〔R3 {1+TC2・(T1 −300 )}〕 ・・・・・(26) VGS(T1 )=(Vref −Va ){1+TC1・(T1 −300 )}・・(27) また、次式(28)が得られる。 Ic (T1 )=KP1/2・W/L(VGS(T1 )−VTP1 )2 ・・(28) 同様にして、次式(29),(30)が得られる。 Va (T2 )=Va {1+TC1・(T2 −300 )} ・・・・・・・(29) Vref (T2 )=Vref {1+TC1・(T2 −300 )} ・・・・・(30)
【0028】したがって、上記(21),(30)式より、
次式(31)が得られる。 Ir (T2 )=Vref {1+TC1・(T2 −300 )}/ 〔R3 {1+TC2・(T2 −300 )}〕 ・・・・・(31) また、上記(29),(30)式より、次式(32),(33)
が得られる。 VGS(T2 )=(Vref −Va ){1+TC1・(T2 −300 )}・・(32) Ic (T2 )=KP2/2・W/L(VGS(T2 )−VTP2 )2 ・・(33)
次式(31)が得られる。 Ir (T2 )=Vref {1+TC1・(T2 −300 )}/ 〔R3 {1+TC2・(T2 −300 )}〕 ・・・・・(31) また、上記(29),(30)式より、次式(32),(33)
が得られる。 VGS(T2 )=(Vref −Va ){1+TC1・(T2 −300 )}・・(32) Ic (T2 )=KP2/2・W/L(VGS(T2 )−VTP2 )2 ・・(33)
【0029】ここで、Iref (T1 ),Iref (T2 )
を次式(34),(35)で表し、 Iref (T1 )=Ir (T1 )+Ic (T1 ) ・・・・・・・・・(34) Iref (T2 )=Ir (T2 )+Ic (T2 ) ・・・・・・・・・(35) また、Ta =T1 〜T2 の範囲で変動するIref をΔI
ref とすると、ΔIrefは次式(36)で表される。 ΔIref =Iref (T1 )−Iref (T2 ) =(Ir (T1 )−Ir (T2 ))+(Ic (T1 )−Ic (T2 )) ・・・・・・(36) ここで、ΔIref =0とすることによって、温度による
Iref の変動を抑えることができる。つまり、上記(2
0),(26),(27),(28),(31),(32),(3
3),(36)式より、次式(37)が得られる。 W/L=2Vref {(a−b)TC1+(b−a)TC2}/ R3 (1+aTC2)(1+bTC2)× 〔KP2{R1 Vref (1+bTC1)/(R1 +R2 )−VTP2 }2 −KP1{R1 Vref (1+aTC1)/(R1 +R2 )−VTP1 }2 〕 ・・・・・・(37) ここで、a=T1 −300 ,b=T2 −300 であり、TC1
の条件は、0<TC1<TC2の場合とする。
を次式(34),(35)で表し、 Iref (T1 )=Ir (T1 )+Ic (T1 ) ・・・・・・・・・(34) Iref (T2 )=Ir (T2 )+Ic (T2 ) ・・・・・・・・・(35) また、Ta =T1 〜T2 の範囲で変動するIref をΔI
ref とすると、ΔIrefは次式(36)で表される。 ΔIref =Iref (T1 )−Iref (T2 ) =(Ir (T1 )−Ir (T2 ))+(Ic (T1 )−Ic (T2 )) ・・・・・・(36) ここで、ΔIref =0とすることによって、温度による
Iref の変動を抑えることができる。つまり、上記(2
0),(26),(27),(28),(31),(32),(3
3),(36)式より、次式(37)が得られる。 W/L=2Vref {(a−b)TC1+(b−a)TC2}/ R3 (1+aTC2)(1+bTC2)× 〔KP2{R1 Vref (1+bTC1)/(R1 +R2 )−VTP2 }2 −KP1{R1 Vref (1+aTC1)/(R1 +R2 )−VTP1 }2 〕 ・・・・・・(37) ここで、a=T1 −300 ,b=T2 −300 であり、TC1
の条件は、0<TC1<TC2の場合とする。
【0030】このように、要求する基準電流の出力値の
絶対値は、上記(34),(35)式によって設定でき、温
度による基準電流値の変動に対しては、上記(37)式で
得られるW/LのPMOSトランジスタ24を接続するこ
とによって、基準電流の変動分をキャンセルすることが
できる。
絶対値は、上記(34),(35)式によって設定でき、温
度による基準電流値の変動に対しては、上記(37)式で
得られるW/LのPMOSトランジスタ24を接続するこ
とによって、基準電流の変動分をキャンセルすることが
できる。
【0031】なお、本実施例において、PMOSトラン
ジスタの代わりにPチャンネル接合形FETを、NMO
Sトランジスタの代わりにNチャンネル接合形FETあ
るいはNPNトランジスタを用いることができ、更には
またPMOSトランジスタの代わりにNMOSトランジ
スタあるいはNチャンネル接合形FETを用いることが
でき、この場合はソース端子とドレイン端子の接続を逆
にすればよい。
ジスタの代わりにPチャンネル接合形FETを、NMO
Sトランジスタの代わりにNチャンネル接合形FETあ
るいはNPNトランジスタを用いることができ、更には
またPMOSトランジスタの代わりにNMOSトランジ
スタあるいはNチャンネル接合形FETを用いることが
でき、この場合はソース端子とドレイン端子の接続を逆
にすればよい。
【0032】次に、第3実施例を図4に基づいて説明す
る。図4において、31は基準電圧Vref の入力端子で、
該入力端子31は第1の抵抗素子33(抵抗値R2 )の一端
と第1のPMOSトランジスタ34のゲート端子に接続さ
れており、第1の抵抗素子33の他端は第2の抵抗素子32
(抵抗値R1 )の一端と演算増幅器35の非反転入力端子
に接続され、また第2の抵抗素子32の他端は正側電圧V
DDの印加端子36に接続されている。
る。図4において、31は基準電圧Vref の入力端子で、
該入力端子31は第1の抵抗素子33(抵抗値R2 )の一端
と第1のPMOSトランジスタ34のゲート端子に接続さ
れており、第1の抵抗素子33の他端は第2の抵抗素子32
(抵抗値R1 )の一端と演算増幅器35の非反転入力端子
に接続され、また第2の抵抗素子32の他端は正側電圧V
DDの印加端子36に接続されている。
【0033】演算増幅器35の反転入力端子は、第1のP
MOSトランジスタ34のソース端子と、第3の抵抗素子
37(抵抗値R3 )の一端と、第2のPMOSトランジス
タ38のソース端子に接続され、更に演算増幅器35の出力
端は、第2のPMOSトランジスタ38のゲート端子に接
続され、第1のPMOSトランジスタ34のドレイン端子
は負側電圧源VEEに接続され、第2のPMOSトランジ
スタ38のドレイン端子は基準電流出力端子39に接続され
ている。そして、演算増幅器35と第2のPMOSトラン
ジスタ38と第3の抵抗素子37とで基準電流源回路を構成
し、第1及び第2の抵抗素子33,32と第1のPMOSト
ランジスタ34とで電流変動分キャンセル回路を構成して
いる。
MOSトランジスタ34のソース端子と、第3の抵抗素子
37(抵抗値R3 )の一端と、第2のPMOSトランジス
タ38のソース端子に接続され、更に演算増幅器35の出力
端は、第2のPMOSトランジスタ38のゲート端子に接
続され、第1のPMOSトランジスタ34のドレイン端子
は負側電圧源VEEに接続され、第2のPMOSトランジ
スタ38のドレイン端子は基準電流出力端子39に接続され
ている。そして、演算増幅器35と第2のPMOSトラン
ジスタ38と第3の抵抗素子37とで基準電流源回路を構成
し、第1及び第2の抵抗素子33,32と第1のPMOSト
ランジスタ34とで電流変動分キャンセル回路を構成して
いる。
【0034】次に、このように構成されている第3実施
例の動作について説明する。なお、この実施例において
も説明を簡単にするために、正側電圧VDDのレベルを0
Vとして説明する。演算増幅器35の非反転入力端子に
は、基準電圧Vref が入力され、基準電圧Vref を同一
種類の第1及び第2の抵抗端子33,32で分圧された次式
(38)で表される値Va が入力される。 Va =k・Vref ・・・・・・・・・・・・・・(38) 但し、k=R1 /(R1 +R2 )である。
例の動作について説明する。なお、この実施例において
も説明を簡単にするために、正側電圧VDDのレベルを0
Vとして説明する。演算増幅器35の非反転入力端子に
は、基準電圧Vref が入力され、基準電圧Vref を同一
種類の第1及び第2の抵抗端子33,32で分圧された次式
(38)で表される値Va が入力される。 Va =k・Vref ・・・・・・・・・・・・・・(38) 但し、k=R1 /(R1 +R2 )である。
【0035】第1のPMOSトランジスタ34のソース端
子と第2のPMOSトランジスタ38のソース端子には、
演算増幅器35の電圧ホロワ回路により、Vb =Va の電
圧が与えられる。この電圧Vb と第3の抵抗素子37によ
って、第3の抵抗素子37に流れる電流Ir は、次式(3
9)で表される。 Ir =−Vb /R3 =−k・Vref /R3 ・・・・・・・・・・・(39) また、第1のPMOSトランジスタ34のドレイン電流I
c は、次式(40)で表される。 Ic =KP /2・W/L・{(Va −Vref )−VTP}2 ・・・・(40) よって、基準電流出力端子39からは、次式(41)で表さ
れる基準電流Iref を得ることができる。 Iref =Ir −Ic =−k・Vref /R3 −KP /2・W/L・ {(Va −Vref )−VTP}2 ・・・・・・・・・・・・・・(41) ここで、KP ,VTP,W,Lは、それぞれPMOSトラ
ンジスタのトランスコンダクタンス、スレッショルド電
圧、ゲート幅、ゲート長である。但し、第1のPMOS
トランジスタ34は飽和領域になるようにゲート・ソース
間電圧VGSを設定しなければ、(41)式を成立させるこ
とはできない。
子と第2のPMOSトランジスタ38のソース端子には、
演算増幅器35の電圧ホロワ回路により、Vb =Va の電
圧が与えられる。この電圧Vb と第3の抵抗素子37によ
って、第3の抵抗素子37に流れる電流Ir は、次式(3
9)で表される。 Ir =−Vb /R3 =−k・Vref /R3 ・・・・・・・・・・・(39) また、第1のPMOSトランジスタ34のドレイン電流I
c は、次式(40)で表される。 Ic =KP /2・W/L・{(Va −Vref )−VTP}2 ・・・・(40) よって、基準電流出力端子39からは、次式(41)で表さ
れる基準電流Iref を得ることができる。 Iref =Ir −Ic =−k・Vref /R3 −KP /2・W/L・ {(Va −Vref )−VTP}2 ・・・・・・・・・・・・・・(41) ここで、KP ,VTP,W,Lは、それぞれPMOSトラ
ンジスタのトランスコンダクタンス、スレッショルド電
圧、ゲート幅、ゲート長である。但し、第1のPMOS
トランジスタ34は飽和領域になるようにゲート・ソース
間電圧VGSを設定しなければ、(41)式を成立させるこ
とはできない。
【0036】以後、基準電圧Vref の温度変動係数をT
C1,第1〜第3の抵抗素子の温度変動係数をTC2(通常
の抵抗素子では、0<TC2である。)とし、Va ,Vb
の温度変動係数は、第1及び第2の抵抗素子が同一種類
の抵抗素子のため、基準電圧Vref の温度変動係数と同
一のTC1であるとする。
C1,第1〜第3の抵抗素子の温度変動係数をTC2(通常
の抵抗素子では、0<TC2である。)とし、Va ,Vb
の温度変動係数は、第1及び第2の抵抗素子が同一種類
の抵抗素子のため、基準電圧Vref の温度変動係数と同
一のTC1であるとする。
【0037】ここで、周囲温度Ta がTa =T1 〜T2
(Ta は絶対温度)で変動するものとして、Ta =T1
の時のVa ,Vref ,Ir ,第1のPMOSトランジス
タのVGS,Ic ,Iref ,KP ,VTPをそれぞれV
a (T1 ),Vref (T1 ),Ir (T1 ),VGS(T
1 ),Ic (T1 ),Iref (T1 ),KP1,VTP1 と
し、Ta =T2 の時のVa ,Vref ,Ir ,第1のPM
OSトランジスタのVGS,Ic ,Iref ,KP ,VTPを
それぞれVa (T2 ),Vref (T2 ),I
r (T2 ),VGS(T2 ),Ic (T2 ),Iref (T
2 ),KP2,VTP2 とすると、次式(42),(43)が得
られる。 Va (T1 )=Va {1+TC1・(T1 −300 )} ・・・・・・・(42) Vref (T1 )=Vref {1+TC1・(T1 −300 )} ・・・・・(43) 上記(38),(42)式より次式(44)が得られ、また上
記(42),(43)式より次式(45)が得られる。 Ir (T1 )=−Va {1+TC1・(T1 −300 )}/ 〔R3 {1+TC2・(T1 −300 )}〕 ・・・・・(44) VGS(T1 )=(Vref −Va ){1+TC1・(T1 −300 )}・・(45) また、次式(46)が得られる。 Ic (T1 )=KP1/2・W/L(VGS(T1 )−VTP1 )2 ・・(46) 同様にして、次式(47),(48)が得られる。 Va (T2 )=Va {1+TC1・(T2 −300 )} ・・・・・・・(47) Vref (T2 )=Vref {1+TC1・(T2 −300 )} ・・・・・(48)
(Ta は絶対温度)で変動するものとして、Ta =T1
の時のVa ,Vref ,Ir ,第1のPMOSトランジス
タのVGS,Ic ,Iref ,KP ,VTPをそれぞれV
a (T1 ),Vref (T1 ),Ir (T1 ),VGS(T
1 ),Ic (T1 ),Iref (T1 ),KP1,VTP1 と
し、Ta =T2 の時のVa ,Vref ,Ir ,第1のPM
OSトランジスタのVGS,Ic ,Iref ,KP ,VTPを
それぞれVa (T2 ),Vref (T2 ),I
r (T2 ),VGS(T2 ),Ic (T2 ),Iref (T
2 ),KP2,VTP2 とすると、次式(42),(43)が得
られる。 Va (T1 )=Va {1+TC1・(T1 −300 )} ・・・・・・・(42) Vref (T1 )=Vref {1+TC1・(T1 −300 )} ・・・・・(43) 上記(38),(42)式より次式(44)が得られ、また上
記(42),(43)式より次式(45)が得られる。 Ir (T1 )=−Va {1+TC1・(T1 −300 )}/ 〔R3 {1+TC2・(T1 −300 )}〕 ・・・・・(44) VGS(T1 )=(Vref −Va ){1+TC1・(T1 −300 )}・・(45) また、次式(46)が得られる。 Ic (T1 )=KP1/2・W/L(VGS(T1 )−VTP1 )2 ・・(46) 同様にして、次式(47),(48)が得られる。 Va (T2 )=Va {1+TC1・(T2 −300 )} ・・・・・・・(47) Vref (T2 )=Vref {1+TC1・(T2 −300 )} ・・・・・(48)
【0038】したがって、上記(2),(47)式より、
次式(49)が得られる。 Ir (T2 )=−Va {1+TC1・(T2 −300 )}/ 〔R3 {1+TC2・(T2 −300 )}〕 ・・・・・(49) また、上記(47),(48)式より、次式(50),(51)
が得られる。 VGS(T2 )=(Vref −Va ){1+TC1・(T2 −300 )}・・(50) Ic (T2 )=KP2/2・W/L(VGS(T2 )−VTP2 )2 ・・(51)
次式(49)が得られる。 Ir (T2 )=−Va {1+TC1・(T2 −300 )}/ 〔R3 {1+TC2・(T2 −300 )}〕 ・・・・・(49) また、上記(47),(48)式より、次式(50),(51)
が得られる。 VGS(T2 )=(Vref −Va ){1+TC1・(T2 −300 )}・・(50) Ic (T2 )=KP2/2・W/L(VGS(T2 )−VTP2 )2 ・・(51)
【0039】ここで、Iref (T1 ),Iref (T2 )
を次式(52),(53)で表し、 Iref (T1 )=Ir (T1 )−Ic (T1 ) ・・・・・・・・・(52) Iref (T2 )=Ir (T2 )−Ic (T2 ) ・・・・・・・・・(53) また、Ta =T1 〜T2 の範囲で変動するIref をΔI
ref とすると、ΔIrefは次式(54)で表される。 ΔIref =Iref (T1 )−Iref (T2 ) =(Ir (T1 )−Ir (T2 ))−(Ic (T1 )−Ic (T2 )) ・・・・・・(54) ここで、ΔIref =0とすることによって、温度による
Iref の変動を抑えることができる。つまり、上記(3
8),(44),(45),(46),(49),(50),(5
1),(54)式より、次式(55)が得られる。 W/L=−2R2 Vref {(a−b)TC1+(b−a)TC2}/ R3 (R1 +R2 )(1+aTC2)(1+bTC2)× 〔KP1{−R2 Vref (1+aTC1)/(R1 +R2 )−VTP1 }2 −KP2{−R2 Vref (1+bTC1)/(R1 +R2 )−VTP2 }2 〕 ・・・・・・(55) このとき、a=T1 −300 ,b=T2 −300 であり、T
C1の条件は、TC1<−TC2またはTC1≧0の場合とす
る。
を次式(52),(53)で表し、 Iref (T1 )=Ir (T1 )−Ic (T1 ) ・・・・・・・・・(52) Iref (T2 )=Ir (T2 )−Ic (T2 ) ・・・・・・・・・(53) また、Ta =T1 〜T2 の範囲で変動するIref をΔI
ref とすると、ΔIrefは次式(54)で表される。 ΔIref =Iref (T1 )−Iref (T2 ) =(Ir (T1 )−Ir (T2 ))−(Ic (T1 )−Ic (T2 )) ・・・・・・(54) ここで、ΔIref =0とすることによって、温度による
Iref の変動を抑えることができる。つまり、上記(3
8),(44),(45),(46),(49),(50),(5
1),(54)式より、次式(55)が得られる。 W/L=−2R2 Vref {(a−b)TC1+(b−a)TC2}/ R3 (R1 +R2 )(1+aTC2)(1+bTC2)× 〔KP1{−R2 Vref (1+aTC1)/(R1 +R2 )−VTP1 }2 −KP2{−R2 Vref (1+bTC1)/(R1 +R2 )−VTP2 }2 〕 ・・・・・・(55) このとき、a=T1 −300 ,b=T2 −300 であり、T
C1の条件は、TC1<−TC2またはTC1≧0の場合とす
る。
【0040】このように、要求する基準電流の出力値の
絶対値は、上記(52),(53)式によって設定でき、温
度による基準電流値の変動に対しては、上記(55)式で
得られるW/Lの第1のPMOSトランジスタを接続す
ることによって、基準電流の変動分をキャンセルするこ
とができる。
絶対値は、上記(52),(53)式によって設定でき、温
度による基準電流値の変動に対しては、上記(55)式で
得られるW/Lの第1のPMOSトランジスタを接続す
ることによって、基準電流の変動分をキャンセルするこ
とができる。
【0041】なお、本実施例において、第1のPMOS
トランジスタの代わりにPチャンネル接合形FETを、
第2のPMOSトランジスタの代わりにPチャンネル接
合形FETあるいはPNPトランジスタを用いることが
でき、更にはまた、TC1<0且つTC1<TC2の条件のと
きは、第1のPMOSトランジスタの代わりにNMOS
トランジスタあるいはNチャンネル接合形FETを用い
ることができ、この場合はソース端子とドレイン端子の
接続を逆にすればよい。
トランジスタの代わりにPチャンネル接合形FETを、
第2のPMOSトランジスタの代わりにPチャンネル接
合形FETあるいはPNPトランジスタを用いることが
でき、更にはまた、TC1<0且つTC1<TC2の条件のと
きは、第1のPMOSトランジスタの代わりにNMOS
トランジスタあるいはNチャンネル接合形FETを用い
ることができ、この場合はソース端子とドレイン端子の
接続を逆にすればよい。
【0042】次に、第4実施例を図5に基づいて説明す
る。図5において、41は基準電圧Vref の入力端子で、
該入力端子41は第1の抵抗素子43(抵抗値R2 )の一端
と演算増幅器45の非反転入力端子に接続し、第1の抵抗
素子43の他端は第2の抵抗素子42(抵抗値R1 )の一端
とNMOSトランジスタ44のゲート端子に接続し、第2
の抵抗素子42の他端は正側電圧VDDの印加端子46に接続
されている。演算増幅器45の反転入力端子は、NMOS
トランジスタ44のソース端子と第3の抵抗素子47(抵抗
値R3 )の一端とPMOSトランジスタ48のソース端子
に接続されている。
る。図5において、41は基準電圧Vref の入力端子で、
該入力端子41は第1の抵抗素子43(抵抗値R2 )の一端
と演算増幅器45の非反転入力端子に接続し、第1の抵抗
素子43の他端は第2の抵抗素子42(抵抗値R1 )の一端
とNMOSトランジスタ44のゲート端子に接続し、第2
の抵抗素子42の他端は正側電圧VDDの印加端子46に接続
されている。演算増幅器45の反転入力端子は、NMOS
トランジスタ44のソース端子と第3の抵抗素子47(抵抗
値R3 )の一端とPMOSトランジスタ48のソース端子
に接続されている。
【0043】また演算増幅器45の出力端は、PMOSト
ランジスタ48のゲート端子に接続し、NMOSトランジ
スタ44のドレイン端子と第3の抵抗素子47の他端は正側
電圧VDDの印加端子46に接続し、PMOSトランジスタ
48のドレイン端子は基準電流出力端子49に接続されてい
る。そして、演算増幅器45とPMOSトランジスタ48と
第3の抵抗素子47とで基準電流源回路を構成し、第1及
び第2の抵抗素子43,42とNMOSトランジスタ44とで
電流変動分キャンセル回路を構成している。
ランジスタ48のゲート端子に接続し、NMOSトランジ
スタ44のドレイン端子と第3の抵抗素子47の他端は正側
電圧VDDの印加端子46に接続し、PMOSトランジスタ
48のドレイン端子は基準電流出力端子49に接続されてい
る。そして、演算増幅器45とPMOSトランジスタ48と
第3の抵抗素子47とで基準電流源回路を構成し、第1及
び第2の抵抗素子43,42とNMOSトランジスタ44とで
電流変動分キャンセル回路を構成している。
【0044】次に、このように構成されている第4実施
例の動作について説明する。なお、この実施例において
も説明を簡単にするために、正側電圧VDDのレベルを0
Vとして説明する。演算増幅器45の非反転入力端子に
は、基準電圧Vref が入力され、基準電圧Vref を同一
種類の第1及び第2の抵抗端子43,42で分圧された次式
(56)で表される値Va が、NMOSトランジスタ44の
ゲート端子に入力される。 Va =k・Vref ・・・・・・・・・・・・・・(56) 但し、k=R2 /(R1 +R2 )である。
例の動作について説明する。なお、この実施例において
も説明を簡単にするために、正側電圧VDDのレベルを0
Vとして説明する。演算増幅器45の非反転入力端子に
は、基準電圧Vref が入力され、基準電圧Vref を同一
種類の第1及び第2の抵抗端子43,42で分圧された次式
(56)で表される値Va が、NMOSトランジスタ44の
ゲート端子に入力される。 Va =k・Vref ・・・・・・・・・・・・・・(56) 但し、k=R2 /(R1 +R2 )である。
【0045】NMOSトランジスタ44のソース端子とP
MOSトランジスタ48のソース端子には、演算増幅器45
の電圧ホロワ回路により、Vb =Vref の電圧が与えら
れる。この電圧Vb と第3の抵抗素子47によって、第3
の抵抗素子47に流れる電流Ir は、次式(57)で表され
る。 Ir =−Vb /R3 =−Vref /R3 ・・・・・・・・・・・・・(57) また、NMOSトランジスタ44のドレイン電流Ic は、
次式(58)で表される。 Ic =KN /2・W/L・{(Va −Vref )−VTN}2 ・・・・(58) よって、基準電流出力端子49からは、次式(59)で表さ
れる基準電流Iref を得ることができる。 Iref =Ir +Ic =−Vref /R3 +KN /2・W/L・ {(Va −Vref )−VTN}2 ・・・・・・・・・・・・・・(59) ここで、KN ,VTN,W,Lは、それぞれNMOSトラ
ンジスタのトランスコンダクタンス、スレッショルド電
圧、ゲート幅、ゲート長である。但し、NMOSトラン
ジスタ44は飽和領域になるようにゲート・ソース間電圧
VGSを設定しなければ、(59)式を成立させることはで
きない。
MOSトランジスタ48のソース端子には、演算増幅器45
の電圧ホロワ回路により、Vb =Vref の電圧が与えら
れる。この電圧Vb と第3の抵抗素子47によって、第3
の抵抗素子47に流れる電流Ir は、次式(57)で表され
る。 Ir =−Vb /R3 =−Vref /R3 ・・・・・・・・・・・・・(57) また、NMOSトランジスタ44のドレイン電流Ic は、
次式(58)で表される。 Ic =KN /2・W/L・{(Va −Vref )−VTN}2 ・・・・(58) よって、基準電流出力端子49からは、次式(59)で表さ
れる基準電流Iref を得ることができる。 Iref =Ir +Ic =−Vref /R3 +KN /2・W/L・ {(Va −Vref )−VTN}2 ・・・・・・・・・・・・・・(59) ここで、KN ,VTN,W,Lは、それぞれNMOSトラ
ンジスタのトランスコンダクタンス、スレッショルド電
圧、ゲート幅、ゲート長である。但し、NMOSトラン
ジスタ44は飽和領域になるようにゲート・ソース間電圧
VGSを設定しなければ、(59)式を成立させることはで
きない。
【0046】以後、基準電圧Vref の温度変動係数をT
C1,第1〜第3の抵抗素子の温度変動係数をTC2(通常
の抵抗素子では、0<TC2である。)とし、Va ,Vb
の温度変動係数は、第1及び第2の抵抗素子が同一種類
の抵抗素子のため、基準電圧Vref の温度変動係数と同
一のTC1であるとする。
C1,第1〜第3の抵抗素子の温度変動係数をTC2(通常
の抵抗素子では、0<TC2である。)とし、Va ,Vb
の温度変動係数は、第1及び第2の抵抗素子が同一種類
の抵抗素子のため、基準電圧Vref の温度変動係数と同
一のTC1であるとする。
【0047】ここで、周囲温度Ta がTa =T1 〜T2
(Ta は絶対温度)で変動するものとして、Ta =T1
の時のVa ,Vref ,Ir ,NMOSトランジスタのV
GS,Ic ,Iref ,KN ,VTNを、それぞれV
a (T1 ),Vref (T1 ),Ir (T1 ),VGS(T
1 ),Ic (T1 ),Iref (T1 ),KN1,VTN1 と
し、Ta =T2 の時のVa ,Vref ,Ir ,NMOSト
ランジスタのVGS,Ic ,Iref ,KN ,VTNを、それ
ぞれVa (T2 ),Vref (T2 ),Ir (T2 ),V
GS(T2 ),Ic (T2 ),Iref (T2 ),KN2,V
TN2 とすると、次式(60),(61)が得られる。 Va (T1 )=Va {1+TC1・(T1 −300 )} ・・・・・・・(60) Vref (T1 )=Vref {1+TC1・(T1 −300 )} ・・・・・(61) 上記(57),(61)式より次式(62)が得られ、また上
記(60),(61)式より次式(63)が得られる。 Ir (T1 )=−Vref {1+TC1・(T1 −300 )}/ 〔R3 {1+TC2・(T1 −300 )}〕 ・・・・・(62) VGS(T1 )=(Vref −Va ){1+TC1・(T1 −300 )}・・(63) また、次式(64)が得られる。 Ic (T1 )=KN1/2・W/L(VGS(T1 )−VTN1 )2 ・・(64) 同様にして、次式(65),(66)が得られる。 Va (T2 )=Va {1+TC1・(T2 −300 )} ・・・・・・・(65) Vref (T2 )=Vref {1+TC1・(T2 −300 )} ・・・・・(66)
(Ta は絶対温度)で変動するものとして、Ta =T1
の時のVa ,Vref ,Ir ,NMOSトランジスタのV
GS,Ic ,Iref ,KN ,VTNを、それぞれV
a (T1 ),Vref (T1 ),Ir (T1 ),VGS(T
1 ),Ic (T1 ),Iref (T1 ),KN1,VTN1 と
し、Ta =T2 の時のVa ,Vref ,Ir ,NMOSト
ランジスタのVGS,Ic ,Iref ,KN ,VTNを、それ
ぞれVa (T2 ),Vref (T2 ),Ir (T2 ),V
GS(T2 ),Ic (T2 ),Iref (T2 ),KN2,V
TN2 とすると、次式(60),(61)が得られる。 Va (T1 )=Va {1+TC1・(T1 −300 )} ・・・・・・・(60) Vref (T1 )=Vref {1+TC1・(T1 −300 )} ・・・・・(61) 上記(57),(61)式より次式(62)が得られ、また上
記(60),(61)式より次式(63)が得られる。 Ir (T1 )=−Vref {1+TC1・(T1 −300 )}/ 〔R3 {1+TC2・(T1 −300 )}〕 ・・・・・(62) VGS(T1 )=(Vref −Va ){1+TC1・(T1 −300 )}・・(63) また、次式(64)が得られる。 Ic (T1 )=KN1/2・W/L(VGS(T1 )−VTN1 )2 ・・(64) 同様にして、次式(65),(66)が得られる。 Va (T2 )=Va {1+TC1・(T2 −300 )} ・・・・・・・(65) Vref (T2 )=Vref {1+TC1・(T2 −300 )} ・・・・・(66)
【0048】したがって、上記(57),(66)式より、
次式(67)が得られる。 Ir (T2 )=−Vref {1+TC1・(T2 −300 )}/ 〔R3 {1+TC2・(T2 −300 )}〕 ・・・・・(67) また、上記(65),(66)式より、次式(68),(69)
が得られる。 VGS(T2 )=(Vref −Va ){1+TC1・(T2 −300 )}・・(68) Ic (T2 )=KN2/2・W/L(VGS(T2 )−VTN2 )2 ・・(69)
次式(67)が得られる。 Ir (T2 )=−Vref {1+TC1・(T2 −300 )}/ 〔R3 {1+TC2・(T2 −300 )}〕 ・・・・・(67) また、上記(65),(66)式より、次式(68),(69)
が得られる。 VGS(T2 )=(Vref −Va ){1+TC1・(T2 −300 )}・・(68) Ic (T2 )=KN2/2・W/L(VGS(T2 )−VTN2 )2 ・・(69)
【0049】ここで、Iref (T1 ),Iref (T2 )
を次式(70),(71)で表し、 Iref (T1 )=Ir (T1 )+Ic (T1 ) ・・・・・・・・・(70) Iref (T2 )=Ir (T2 )+Ic (T2 ) ・・・・・・・・・(71) また、Ta =T1 〜T2 の範囲で変動するIref をΔI
ref とすると、ΔIrefは次式(72)で表される。 ΔIref =Iref (T1 )−Iref (T2 ) =(Ir (T1 )−Ir (T2 ))+(Ic (T1 )−Ic (T2 )) ・・・・・・(72) ここで、ΔIref =0とすることによって、温度による
Iref の変動を抑えることができる。つまり、上記(5
6),(62),(63),(64),(67),(68),(6
9),(72)式より、次式(73)が得られる。 W/L=−2Vref {(a−b)TC1+(b−a)TC2}/ R3 (1+aTC2)(1+bTC2)× 〔KN2{−R2 Vref (1+bTC1)/(R1 +R2 )−VTN2 }2 −KN1{−R2 Vref (1+aTC1)/(R1 +R2 )−VTN1 }2 〕 ・・・・・・(73) このとき、a=T1 −300 ,b=T2 −300 であり、T
C1の条件は、−TC2<TC1<0の場合とする。
を次式(70),(71)で表し、 Iref (T1 )=Ir (T1 )+Ic (T1 ) ・・・・・・・・・(70) Iref (T2 )=Ir (T2 )+Ic (T2 ) ・・・・・・・・・(71) また、Ta =T1 〜T2 の範囲で変動するIref をΔI
ref とすると、ΔIrefは次式(72)で表される。 ΔIref =Iref (T1 )−Iref (T2 ) =(Ir (T1 )−Ir (T2 ))+(Ic (T1 )−Ic (T2 )) ・・・・・・(72) ここで、ΔIref =0とすることによって、温度による
Iref の変動を抑えることができる。つまり、上記(5
6),(62),(63),(64),(67),(68),(6
9),(72)式より、次式(73)が得られる。 W/L=−2Vref {(a−b)TC1+(b−a)TC2}/ R3 (1+aTC2)(1+bTC2)× 〔KN2{−R2 Vref (1+bTC1)/(R1 +R2 )−VTN2 }2 −KN1{−R2 Vref (1+aTC1)/(R1 +R2 )−VTN1 }2 〕 ・・・・・・(73) このとき、a=T1 −300 ,b=T2 −300 であり、T
C1の条件は、−TC2<TC1<0の場合とする。
【0050】このように、要求する基準電流の出力値の
絶対値は、上記(70),(71)式によって設定でき、温
度による基準電流値の変動に対しては、上記(73)式で
得られるW/LのNMOSトランジスタ44を接続するこ
とによって、基準電流の変化分をキャンセルすることが
できる。
絶対値は、上記(70),(71)式によって設定でき、温
度による基準電流値の変動に対しては、上記(73)式で
得られるW/LのNMOSトランジスタ44を接続するこ
とによって、基準電流の変化分をキャンセルすることが
できる。
【0051】なお、本実施例において、NMOSトラン
ジスタの代わりにNチャンネル接合形FETを、PMO
Sトランジスタの代わりにPチャンネル接合形FETあ
るいはPNPトランジスタを用いることができ、更には
またNMOSトランジスタの代わりにPMOSトランジ
スタあるいはPチャンネル接合形FETを用いることが
でき、この場合はソース端子とドレイン端子の接続を逆
にすればよい。
ジスタの代わりにNチャンネル接合形FETを、PMO
Sトランジスタの代わりにPチャンネル接合形FETあ
るいはPNPトランジスタを用いることができ、更には
またNMOSトランジスタの代わりにPMOSトランジ
スタあるいはPチャンネル接合形FETを用いることが
でき、この場合はソース端子とドレイン端子の接続を逆
にすればよい。
【0052】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば基準電流値を決定するのに用いられる基
準電圧の温度変動係数の極性に関係なく、温度変動によ
る電流値の変動をキャンセルできる電流源回路を実現す
ることができる。また温度変動に依存しない電流源を実
現しにくいMOSトランジスタ又は接合形FETだけを
使用したアナログ回路で温度変動キャンセル型の電流源
回路を実現することができる。また一種類の抵抗素子で
単純なプロセスにより温度変動キャンセル型の電流源回
路を実現することができる。
本発明によれば基準電流値を決定するのに用いられる基
準電圧の温度変動係数の極性に関係なく、温度変動によ
る電流値の変動をキャンセルできる電流源回路を実現す
ることができる。また温度変動に依存しない電流源を実
現しにくいMOSトランジスタ又は接合形FETだけを
使用したアナログ回路で温度変動キャンセル型の電流源
回路を実現することができる。また一種類の抵抗素子で
単純なプロセスにより温度変動キャンセル型の電流源回
路を実現することができる。
【図1】本発明に係る電流源回路を説明するための概念
図である。
図である。
【図2】本発明の具体的な第1実施例を示す回路構成図
である。
である。
【図3】本発明の第2実施例を示す回路構成図である。
【図4】本発明の第3実施例を示す回路構成図である。
【図5】本発明の第4実施例を示す回路構成図である。
【図6】従来の温度変動キャンセル型の電流源回路の構
成例を示す回路構成図である。
成例を示す回路構成図である。
1 基準電流発生回路 2 基準電圧源 3 基準電流出力端子 4 電流変動分キャンセル回路
Claims (5)
- 【請求項1】 基準電圧源と抵抗成分素子を用いて構成
した電流源回路において、抵抗成分素子を備え基準電圧
源に接続されると共に基準電流出力端子を有する基準電
流源回路と、MOSトランジスタ又は接合形FETを有
し前記基準電圧源と基準電流出力端子に接続された電流
変動分キャンセル回路とを備え、前記基準電流源回路の
抵抗成分素子の温度変動によって増減する電流分を、前
記電流変動分キャンセル回路の補正電流でキャンセル
し、基準電流値の温度変動依存性を抑えるように構成し
たことを特徴とする電流源回路。 - 【請求項2】 基準電圧源を第1の抵抗素子の第1の端
子と、第1のNMOSトランジスタ又は第1のPMOS
トランジスタ又は第1のNチャンネル接合形FET又は
第1のPチャンネル接合形FETのゲート端子に接続
し、第1の抵抗素子の第2の端子は第2の抵抗素子の第
1の端子と演算増幅器の非反転入力端子に接続し、第2
の抵抗素子の第2の端子と第3の抵抗素子の第1の端子
は負側電圧源に接続し、演算増幅器の反転入力端子は、
第1のNMOSトランジスタのソース端子又は第1のP
MOSトランジスタのドレイン端子又は第1のNチャン
ネル接合形FETのソース端子又は第1のPチャンネル
接合形FETのドレイン端子と、第3の抵抗素子の第2
の端子と、第2のNMOSトランジスタのソース端子又
は第1のNPNトランジスタのエミッタ端子又は第2の
Nチャンネル接合形FETのソース端子に接続し、更に
演算増幅器の出力は第2のNMOSトランジスタのゲー
ト端子又は第1のNPNトランジスタのベース端子又は
第2のNチャンネル接合形FETのゲート端子に接続
し、第1のNMOSトランジスタのドレイン端子又は第
1のPMOSトランジスタのソース端子又は第1のNチ
ャンネル接合形FETのドレイン端子又は第1のPチャ
ンネル接合形FETのソース端子は正側電圧源に接続
し、第2のNMOSトランジスタのドレイン端子又は第
1のNPNトランジスタのコレクタ端子又は第2のNチ
ャンネル接合形FETのドレイン端子を基準電流出力端
子とし、前記演算増幅器と第3の抵抗素子と第2のNM
OSトランジスタ又は第1のNPNトランジスタ又は第
2のNチャンネル接合形FETとで前記基準電流源回路
を構成し、前記第1及び第2の抵抗素子と第1のNMO
Sトランジスタ又は第1のPMOSトランジスタ又は第
1のNチャンネル接合形FET又は第1のPチャンネル
接合形FETとで前記電流変動分キャンセル回路を構成
していることを特徴とする請求項1記載の電流源回路。 - 【請求項3】 基準電圧源を第1の抵抗素子の第1の端
子と演算増幅器の非反転入力端子に接続し、第1の抵抗
素子の第2の端子は第2の抵抗素子の第1の端子と第1
のPMOSトランジスタ又は第1のNMOSトランジス
タ又は第1のPチャンネル接合形FET又は第1のNチ
ャンネル接合形FETのゲート端子に接続し、第2の抵
抗素子の第2の端子は負側電圧源に接続し、演算増幅器
の反転入力端子は、第1のPMOSトランジスタのソー
ス端子又は第1のNMOSトランジスタのドレイン端子
又は第1のPチャンネル接合形FETのソース端子又は
第1のNチャンネル接合形FETのドレイン端子と、第
3の抵抗素子の第1の端子と、第2のNMOSトランジ
スタのソース端子又は第1のNPNトランジスタのエミ
ッタ端子又は第2のNチャンネル接合形FETのソース
端子に接続し、更に演算増幅器の出力は第2のNMOS
トランジスタのゲート端子又は第1のNPNトランジス
タのベース端子又は第2のNチャンネル接合形FETの
ゲート端子に接続し、第1のPMOSトランジスタのド
レイン端子又は第1のNMOSトランジスタのソース端
子又は第1のPチャンネル接合形FETのドレイン端子
又は第1のNチャンネル接合形FETのソース端子と第
3の抵抗素子の第2の端子は負側電圧源に接続し、第2
のNMOSトランジスタのドレイン端子又は第1のNP
Nトランジスタのコレクタ端子又は第2のNチャンネル
接合形FETのドレイン端子を基準電流出力端子とし、
前記演算増幅器と第3の抵抗素子と第2のNMOSトラ
ンジスタ又は第1のNPNトランジスタ又は第2のNチ
ャンネル接合形FETとで前記基準電流源回路を構成
し、前記第1及び第2の抵抗素子と第1のPMOSトラ
ンジスタ又は第1のNMOSトランジスタ又は第1のP
チャンネル接合形FET又は第1のNチャンネル接合形
FETとで前記電流変動分キャンセル回路を構成してい
ることを特徴とする請求項1記載の電流源回路。 - 【請求項4】 基準電圧源を第1の抵抗素子の第1の端
子と、第1のPMOSトランジスタ又は第1のNMOS
トランジスタ又は第1のPチャンネル接合形FET又は
第1のNチャンネル接合形FETのゲート端子に接続
し、第1の抵抗素子の第2の端子は第2の抵抗素子の第
1の端子と演算増幅器の非反転入力端子に接続し、第2
の抵抗素子の第2の端子と第3の抵抗素子の第1の端子
は正側電圧源に接続し、演算増幅器の反転入力端子は第
1のPMOSトランジスタのソース端子又は第1のNM
OSトランジスタのドレイン端子又は第1のPチャンネ
ル接合形FETのソース端子又は第1のNチャンネル接
合形FETのドレイン端子と、第3の抵抗素子の第2の
端子と、第2のPMOSトランジスタのソース端子又は
第1のPNPトランジスタのエミッタ端子又は第2のP
チャンネル接合形FETのソース端子に接続し、更に演
算増幅器の出力は第2のPMOSトランジスタのゲート
端子又は第1のPNPトランジスタのベース端子又は第
2のPチャンネル接合形FETのゲート端子に接続し、
第1のPMOSトランジスタのドレイン端子又は第1の
NMOSトランジスタのソース端子又は第1のPチャン
ネル接合形FETのドレイン端子又は第1のNチャンネ
ル接合形FETのソース端子は、負側電圧源に接続し、
第2のPMOSトランジスタのドレイン端子又は第1の
PNPトランジスタのコレクタ端子又は第2のPチャン
ネル接合形FETのドレイン端子を基準電流出力端子と
し、前記演算増幅器と第3の抵抗素子と第2のPMOS
トランジスタ又は第1のPNPトランジスタ又は第2の
Pチャンネル接合形FETとで前記基準電流源回路を構
成し、前記第1及び第2の抵抗素子と第1のPMOSト
ランジスタ又は第1のNMOSトランジスタ又は第1の
Pチャンネル接合形FET又は第1のNチャンネル接合
形FETとで前記電流変動分キャンセル回路を構成して
いることを特徴とする請求項1記載の電流源回路。 - 【請求項5】 基準電圧源を第1の抵抗素子の第1の端
子と演算増幅器の非反転入力端子に接続し、第1の抵抗
素子の第2の端子は第2の抵抗素子の第1の端子と、第
1のNMOSトランジスタ又は第1のPMOSトランジ
スタ又は第1のNチャンネル接合形FET又は第1のP
チャンネル接合形FETのゲート端子に接続し、第2の
抵抗素子の第2の端子は正側電圧源に接続し、演算増幅
器の反転入力端子は、第1のNMOSトランジスタのソ
ース端子又は第1のPMOSトランジスタのドレイン端
子又は第1のNチャンネル接合形FETのソース端子又
は第1のPチャンネル接合形FETのドレイン端子と、
第3の抵抗素子の第1の端子と、第2のPMOSトラン
ジスタのソース端子又は第1のPNPトランジスタのエ
ミッタ端子又は第2のPチャンネル接合形FETのソー
ス端子に接続し、更に演算増幅器の出力は第2のPMO
Sトランジスタのゲート端子又は第1のPNPトランジ
スタのベース端子又は第2のPチャンネル接合形FET
のゲート端子に接続し、第1のNMOSトランジスタの
ドレイン端子又は第1のPMOSトランジスタのソース
端子又は第1のNチャンネル接合形FETのドレイン端
子又は第1のPチャンネル接合形FETのソース端子
と、第3の抵抗素子の第2の端子は正側電圧源に接続
し、第2のPMOSトランジスタのドレイン端子又は第
1のPNPトランジスタのコレクタ端子又は第2のPチ
ャンネル接合形FETのドレイン端子を基準電流出力端
子とし、前記演算増幅器と第3の抵抗素子と第2のPM
OSトランジスタ又は第1のPNPトランジスタ又は第
2のPチャンネル接合形FETとで前記基準電流源回路
を構成し、前記第1及び第2の抵抗素子と第1のNMO
Sトランジスタ又は第1のPMOSトランジスタ又は第
1のNチャンネル接合形FET又は第1のPチャンネル
接合形FETとで前記電流変動分キャンセル回路を構成
していることを特徴とする請求項1記載の電流源回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7201851A JPH0934566A (ja) | 1995-07-17 | 1995-07-17 | 電流源回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7201851A JPH0934566A (ja) | 1995-07-17 | 1995-07-17 | 電流源回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0934566A true JPH0934566A (ja) | 1997-02-07 |
Family
ID=16447944
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7201851A Withdrawn JPH0934566A (ja) | 1995-07-17 | 1995-07-17 | 電流源回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0934566A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1995
- 1995-07-17 JP JP7201851A patent/JPH0934566A/ja not_active Withdrawn
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