JP5880126B2 - 保護回路 - Google Patents
保護回路 Download PDFInfo
- Publication number
- JP5880126B2 JP5880126B2 JP2012036524A JP2012036524A JP5880126B2 JP 5880126 B2 JP5880126 B2 JP 5880126B2 JP 2012036524 A JP2012036524 A JP 2012036524A JP 2012036524 A JP2012036524 A JP 2012036524A JP 5880126 B2 JP5880126 B2 JP 5880126B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- voltage
- node
- transistor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
(付記1)
第1電源端子と第2電源端子との間に第1ノードを介して直列に接続された第1トランジスタおよび第2トランジスタと、
前記第1電源端子に前記第1電源電圧が供給され、前記第2電源端子に前記第1電源電圧と値が異なる前記第2電源電圧が供給される期間に、前記第1電源電圧と前記第2電源電圧との中央の電圧を前記第1ノードに出力するバイアス回路と、
前記第1電源電圧および前記第1ノードの電圧を電源電圧として受けて動作し、前記第1電源端子に電圧サージが印加されるときに、前記第1トランジスタをオンさせる第1トリガ回路と、
前記第1ノードの電圧および前記第2電源電圧を電源電圧として受けて動作し、前記第1電源端子に印加される電圧サージに応じて前記第1ノードの電圧が上昇するときに、前記第2トランジスタをオンさせる第2トリガ回路と、
を備えていることを特徴とする保護回路。
(付記2)
前記第1トリガ回路は、
前記第1電源電圧の上昇から所定時間後に第1トリガ信号を第1レベルから第2レベルに変化させる第1時定数回路と、
前記第1トリガ信号が第1レベルのときに前記第1トランジスタをオンするための電圧を前記第1トランジスタのゲートに与え、前記第1トリガ信号が第2レベルのときに前記第1トランジスタをオフするための電圧を前記第1トランジスタのゲートに与える第1バッファ回路と
を備え、
前記第2トリガ回路は、
前記第1電源電圧の上昇に伴う前記第1ノードの電圧の上昇から所定時間後に第2トリガ信号を第3レベルから第4レベルに変化させる第2時定数回路と、
前記第2トリガ信号が第3レベルのときに前記第2トランジスタをオンするための電圧を前記第2トランジスタのゲートに与え、前記第2トリガ信号が第4レベルのときに前記第2トランジスタをオフするための電圧を前記第2トランジスタのゲートに与える第2バッファ回路と
を備え、
前記第1バッファ回路は、前記第1電源端子と前記第1ノードとの間に直列に配置されるpMOSトランジスタおよびnMOSトランジスタを含む少なくとも1つのインバータを備え、
前記nMOSトランジスタのバックゲートは、前記第1ノードに接続されていること
を特徴とする付記1に記載の保護回路。
(付記3)
前記第2バッファ回路は、前記第1ノードと前記第2電源端子との間に直列に配置されるpMOSトランジスタおよびnMOSトランジスタを含む少なくとも1つのインバータを備え、
前記第2バッファ回路の前記pMOSトランジスタのバックゲートは、前記第1ノードに接続されていること
を特徴とする付記2に記載の保護回路。
(付記4)
前記第1トランジスタのバックゲートは、前記第1ノードに接続され、
前記第2トランジスタのバックゲートは、前記第2電源端子に接続されていること
を特徴とする付記1ないし付記3のいずれか1項に記載の保護回路。
(付記5)
前記第1トランジスタおよび前記第2トランジスタのバックゲートは、前記第2電源端子に接続されていること
を特徴とする付記1ないし付記3のいずれか1項に記載の保護回路。(図4、6)
(付記6)
前記バイアス回路は、
前記第1電源端子と前記第2電源端子との間に、第2ノードを介して直列に接続される第1抵抗素子および第2抵抗素子と、
ゲートが前記第2ノードに接続され、ドレインが前記第1電源端子に接続され、ソースが前記第1ノードに接続されたnMOSトランジスタと
を備えていることを特徴とする付記1ないし付記5のいずれか1項に記載の保護回路。
(付記7)
前記第1電源端子と前記第2電源端子との間に接続され、前記第2電源端子に印加されるサージ電圧を前記第1電源端子に逃がすダイオードを備えていること
を特徴とする付記1ないし付記6のいずれか1項に記載の保護回路。
Claims (5)
- 第1電源端子と第2電源端子との間に第1ノードを介して直列に接続された第1トランジスタおよび第2トランジスタと、
前記第1電源端子に前記第1電源電圧が供給され、前記第2電源端子に前記第1電源電圧と値が異なる前記第2電源電圧が供給される期間に、前記第1電源電圧と前記第2電源電圧との中央の電圧を前記第1ノードに出力するバイアス回路と、
前記第1電源電圧および前記第1ノードの電圧を電源電圧として受けて動作し、前記第1電源端子に電圧サージが印加されるときに、前記第1トランジスタをオンさせる第1トリガ回路と、
前記第1ノードの電圧および前記第2電源電圧を電源電圧として受けて動作し、前記第1電源端子に印加される電圧サージに応じて前記第1ノードの電圧が上昇するときに、前記第2トランジスタをオンさせる第2トリガ回路と、
を備えていることを特徴とする保護回路。 - 前記第1トリガ回路は、
前記第1電源電圧の上昇から所定時間後に第1トリガ信号を第1レベルから第2レベルに変化させる第1時定数回路と、
前記第1トリガ信号が第1レベルのときに前記第1トランジスタをオンするための電圧を前記第1トランジスタのゲートに与え、前記第1トリガ信号が第2レベルのときに前記第1トランジスタをオフするための電圧を前記第1トランジスタのゲートに与える第1バッファ回路と
を備え、
前記第2トリガ回路は、
前記第1電源電圧の上昇に伴う前記第1ノードの電圧の上昇から所定時間後に第2トリガ信号を第3レベルから第4レベルに変化させる第2時定数回路と、
前記第2トリガ信号が第3レベルのときに前記第2トランジスタをオンするための電圧を前記第2トランジスタのゲートに与え、前記第2トリガ信号が第4レベルのときに前記第2トランジスタをオフするための電圧を前記第2トランジスタのゲートに与える第2バッファ回路と
を備え、
前記第1バッファ回路は、前記第1電源端子と前記第1ノードとの間に直列に配置されるpMOSトランジスタおよびnMOSトランジスタを含む少なくとも1つのインバータを備え、
前記nMOSトランジスタのバックゲートは、前記第1ノードに接続されていること
を特徴とする請求項1に記載の保護回路。 - 前記第2バッファ回路は、前記第1ノードと前記第2電源端子との間に直列に配置されるpMOSトランジスタおよびnMOSトランジスタを含む少なくとも1つのインバータを備え、
前記第2バッファ回路の前記pMOSトランジスタのバックゲートは、前記第1ノードに接続されていること
を特徴とする請求項2に記載の保護回路。 - 前記第1トランジスタのバックゲートは、前記第1ノードに接続され、
前記第2トランジスタのバックゲートは、前記第2電源端子に接続されていること
を特徴とする請求項1ないし請求項3のいずれか1項に記載の保護回路。 - 前記バイアス回路は、
前記第1電源端子と前記第2電源端子との間に、第2ノードを介して直列に接続される第1抵抗素子および第2抵抗素子と、
ゲートが前記第2ノードに接続され、ドレインが前記第1電源端子に接続され、ソースが前記第1ノードに接続されたnMOSトランジスタと
を備えていることを特徴とする請求項1ないし請求項4のいずれか1項に記載の保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012036524A JP5880126B2 (ja) | 2012-02-22 | 2012-02-22 | 保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012036524A JP5880126B2 (ja) | 2012-02-22 | 2012-02-22 | 保護回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013172091A JP2013172091A (ja) | 2013-09-02 |
JP5880126B2 true JP5880126B2 (ja) | 2016-03-08 |
Family
ID=49265838
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012036524A Active JP5880126B2 (ja) | 2012-02-22 | 2012-02-22 | 保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5880126B2 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008177491A (ja) * | 2007-01-22 | 2008-07-31 | Renesas Technology Corp | 半導体装置 |
JP5165356B2 (ja) * | 2007-12-13 | 2013-03-21 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
JP2011181848A (ja) * | 2010-03-03 | 2011-09-15 | Sharp Corp | Esd保護回路及びこれを備えた半導体装置 |
-
2012
- 2012-02-22 JP JP2012036524A patent/JP5880126B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2013172091A (ja) | 2013-09-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7705666B1 (en) | Filler circuit cell | |
JP6623139B2 (ja) | Esd保護回路 | |
US20060022274A1 (en) | Semiconductor integrated circuit device | |
US9437591B1 (en) | Cross-domain electrostatic discharge protection device | |
JP6521792B2 (ja) | 半導体装置 | |
US20140362482A1 (en) | Electrostatic discharge structure for enhancing robustness of charge device model and chip with the same | |
KR102462819B1 (ko) | 반도체 장치 | |
CN107004638B (zh) | 半导体集成电路 | |
US20210013714A1 (en) | Electrostatic discharge protection circuit and operation method | |
JP5165356B2 (ja) | 半導体集積回路装置 | |
US20100309593A1 (en) | Semiconductor device and electrostatic discharge protection method for the semiconductor device | |
JP2007281178A (ja) | 半導体装置 | |
KR20140105381A (ko) | 기준 전압 발생 회로 | |
US20100053827A1 (en) | Protection circuit | |
US9385708B2 (en) | Methodology to avoid gate stress for low voltage devices in FDSOI technology | |
US8780511B2 (en) | Electrostatic discharge protection circuit | |
JP5880126B2 (ja) | 保護回路 | |
US8952457B2 (en) | Electrostatic discharge protection circuit | |
US7965482B2 (en) | ESD protection circuit and semiconductor device | |
KR20170132371A (ko) | 정전기 방전 보호 회로를 구비한 반도체 집적 회로 장치 | |
JP5041760B2 (ja) | 半導体集積回路装置 | |
US10177135B2 (en) | Integrated circuit and electrostatic discharge protection circuit thereof | |
US11190012B2 (en) | Electrostatic protection circuit | |
US11257807B2 (en) | Semiconductor device of electrostatic discharge protection | |
JP2006005089A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20141028 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20150605 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20151216 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160105 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160118 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5880126 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |