JP5874678B2 - 発光部品、プリントヘッド、画像形成装置及び発光部品の製造方法 - Google Patents

Description

本発明は、発光部品、プリントヘッド、画像形成装置及び発光部品の製造方法に関する。

特許文献１には、第１のトラジスタと第２のトランジスタで構成される発光素子多数個を、一次元，二次元，もしくは三次元的に配列し、各発光素子の前記第１のトランジスタの第１の制御電極を、各発光素子に対して一定方向近傍に位置する少なくとも２つの発光素子の前記第２のトランジスタの第２の制御電極に、第３のトランジスタを介して接続し、
各発光素子に、外部からクロックパルスを印加するクロックラインを接続した発光素子アレイであって、前記発光素子の第１のトランジスタと前記第３のトランジスタとは、カレントミラー回路を構成し、発光状態にある発光素子に接続されている前記第３のトランジスタが、それが接続されている他の発光素子の前記第２の制御電極の電位を、前記クロックパルスが印加されたときに発光状態となるように制御する自己走査型発光素子アレイが記載されている。

特許第２７８４０１１号公報

本発明は、製造マージンが広い、転送サイリスタの転送不良の発生を抑制した発光部品等を提供することを目的とする。

請求項１に記載の発明は、第１導電型の第１半導体層、当該第１導電型とは異なる第２導電型の第２半導体層、当該第１導電型の第３半導体層、当該第２導電型の第４半導体層が順に積層された半導体積層体にてそれぞれが構成され、オン状態にて予め定められた波長の光を出射する複数の発光サイリスタと、前記半導体積層体にてそれぞれが構成され、オン状態が転送されるように順にオン状態に移行して前記複数の発光サイリスタにおいて対応する発光サイリスタを点灯可能な状態に設定する複数の転送サイリスタと、前記半導体積層体における前記第１半導体層、前記第２半導体層、前記第３半導体層にてそれぞれが構成され、前記複数の転送サイリスタが順にオン状態が移行する順で隣接する前段の転送サイリスタと後段の転送サイリスタとを結合するように設けられて当該前段の転送サイリスタがオン状態になることによりオン状態になる複数の結合トランジスタと、を備え、前記複数の結合トランジスタのそれぞれの結合トランジスタは、前記前段の転送サイリスタとの間において、前記第１半導体層及び前記第２半導体層が連続し、前記第３半導体層は、当該第２半導体層側の第３半導体層下層と当該第４半導体層側の第３半導体層上層とからなり、当該第３半導体層上層は、当該第３半導体層下層より不純物濃度が高く、当該第３半導体層下層は電位が印加されていない状態において空乏化する厚さであって、当該第２半導体層上の当該第３半導体層下層の厚さ方向における一部で連続することを特徴とする発光部品である。
請求項２に記載の発明は、第１導電型の第１半導体層、当該第１導電型とは異なる第２導電型の第２半導体層、当該第１導電型の第３半導体層、当該第２導電型の第４半導体層が順に積層された半導体積層体にてそれぞれが構成され、オン状態にて予め定められた波長の光を出射する複数の発光サイリスタと、当該半導体積層体にてそれぞれが構成され、オン状態が転送されるように順にオン状態に移行して当該複数の発光サイリスタにおいて対応する発光サイリスタを点灯可能な状態に設定する複数の転送サイリスタと、当該半導体積層体における当該第１半導体層、当該第２半導体層、当該第３半導体層にてそれぞれが構成され、当該複数の転送サイリスタが順にオン状態が移行する順で隣接する前段の転送サイリスタと後段の転送サイリスタとを結合するように設けられて当該前段の転送サイリスタがオン状態になることによりオン状態になる複数の結合トランジスタと、を備える発光手段と、前記発光手段から出射される光を結像させる光学手段と、を備え、前記光学手段における前記複数の結合トランジスタのそれぞれの結合トランジスタは、前記前段の転送サイリスタとの間において、前記第１半導体層及び前記第２半導体層が連続し、前記第３半導体層は、当該第２半導体層側の第３半導体層下層と当該第４半導体層側の第３半導体層上層とからなり、当該第３半導体層上層は、当該第３半導体層下層より不純物濃度が高く、当該第３半導体層下層は電位が印加されていない状態において空乏化する厚さであって、当該第２半導体層上の当該第３半導体層下層の厚さ方向における一部で連続することを特徴とするプリントヘッドである。
請求項３に記載の発明は、像保持体と、前記像保持体を帯電する帯電手段と、第１導電型の第１半導体層、当該第１導電型とは異なる第２導電型の第２半導体層、当該第１導電型の第３半導体層、当該第２導電型の第４半導体層が順に積層された半導体積層体にてそれぞれが構成され、オン状態にて予め定められた波長の光を出射する複数の発光サイリスタと、当該半導体積層体にてそれぞれが構成され、オン状態が転送されるように順にオン状態に移行して当該複数の発光サイリスタにおいて対応する発光サイリスタを点灯可能な状態に設定する複数の転送サイリスタと、当該半導体積層体における当該第１半導体層、当該第２半導体層、当該第３半導体層にてそれぞれが構成され、当該複数の転送サイリスタが順にオン状態が移行する順で隣接する前段の転送サイリスタと後段の転送サイリスタとを結合するように設けられて当該前段の転送サイリスタがオン状態になることによりオン状態になる複数の結合トランジスタと、を備える発光手段を備え、光学手段を介して前記帯電手段により帯電された前記像保持体を露光する露光手段と、前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段と、を備え、前記露光手段の光学手段における前記複数の結合トランジスタのそれぞれの結合トランジスタは、前記前段の転送サイリスタとの間において、前記第１半導体層及び前記第２半導体層が連続し、前記第３半導体層は、当該第２半導体層側の第３半導体層下層と当該第４半導体層側の第３半導体層上層とからなり、当該第３半導体層上層は、当該第３半導体層下層より不純物濃度が高く、当該第３半導体層下層は電位が印加されていない状態において空乏化する厚さであって、当該第２半導体層上の当該第３半導体層下層の厚さ方向における一部で連続することを特徴とする画像形成装置である。
請求項４に記載の発明は、第１導電型の第１半導体層、当該第１導電型とは異なる第２導電型の第２半導体層、当該第１導電型の第３半導体層、当該第２導電型の第４半導体層が順に積層された半導体積層体にてそれぞれが構成され、オン状態にて予め定められた波長の光を出射する複数の発光サイリスタと、当該半導体積層体にてそれぞれが構成され、オン状態が転送されるように順にオン状態に移行して当該複数の発光サイリスタにおいて対応する発光サイリスタを点灯可能な状態に設定する複数の転送サイリスタと、当該半導体積層体における当該第１半導体層、当該第２半導体層、当該第３半導体層にてそれぞれが構成され、当該複数の転送サイリスタが順にオン状態が移行する順で隣接する前段の転送サイリスタと後段の転送サイリスタとを結合するように設けられて当該前段の転送サイリスタがオン状態になることによりオン状態になる複数の結合トランジスタと、を備え、前記第３半導体層は、前記第２半導体層側の第３半導体層下層と前記第４半導体層側の第３半導体層上層とからなり、当該第３半導体層上層は、当該第３半導体層下層より不純物濃度が高く、当該第３半導体層下層は電位が印加されていない状態において空乏化する厚さで構成される発光部品の製造方法であって、前記第１半導体層、前記第２半導体層、前記第３半導体層下層、前記第３半導体層上層、前記第４半導体層を順に積層して、前記複数の発光サイリスタと前記複数の転送サイリスタとが構成される前記半導体積層体を形成する半導体積層体形成工程と、前記第４半導体層の一部の領域を前記第３半導体層における前記第３半導体層上層が露出するようにエッチングして前記複数の結合トランジスタを形成する第１エッチング工程と、前記第３半導体層の一部の領域を、最も深くエッチングされた場合に、前記第３半導体層における前記第３半導体層下層が厚さ方向において一部が残るようにエッチングして、前記複数の転送サイリスタと前記複数の結合トランジスタとを分離する第２エッチング工程と、前記第１半導体層に到達するまでエッチングして、前記複数の発光サイリスタのそれぞれの発光サイリスタ、前記複数の転送サイリスタのそれぞれの転送サイリスタ、前記複数の結合トランジスタのそれぞれの結合トランジスタが組み合わされて構成される複数の島状領域を形成する第３エッチング工程とを含む発光部品の製造方法である。

請求項１の発明によれば、本構成を有しない場合に比べ、製造マージンが広い、転送サイリスタのオン状態の転送不良の発生を抑制した発光部品が提供できる。
請求項２の発明によれば、本構成を有しない場合に比べ、プリントヘッドがより安定に動作する。
請求項３の発明によれば、本構成を有しない場合に比べ、形成される画像における乱れの発生がより抑制される。
請求項４の発明によれば、本構成を有しない場合に比べ、転送サイリスタの転送不良の発生を抑制した発光部品が広い製造マージンで製造できる。

第１の実施の形態が適用される画像形成装置の全体構成の一例を示した図である。 プリントヘッドの構成を示した断面図である。 発光装置の上面図である。 発光チップの構成、発光装置の信号発生回路の構成及び回路基板上の配線（ライン）の構成を示した図である。 第１の実施の形態が適用される自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップの回路構成を説明するための等価回路図である。 第１の実施の形態が適用される発光チップの平面レイアウト図及び断面図の一例である。 転送サイリスタ及び結合トランジスタを説明する図である。 発光装置及び発光チップの動作を説明するためのタイミングチャートである。 第１の実施の形態を適用しない自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップの回路構成を説明するための等価回路図である。 第１の実施の形態が適用される発光チップの製造方法を説明する断面図である。 第１の実施の形態における転送サイリスタ及び結合トランジスタの断面の拡大図である。 第２の実施の形態における転送サイリスタ及び結合トランジスタの断面の拡大図である。

電子写真方式を採用した、プリンタや複写機、ファクシミリ等の画像形成装置では、帯電された感光体上に、画像情報を光記録手段により予め定められた波長の光を照射することにより静電潜像を得た後、この静電潜像にトナーを付加して可視化し、記録紙上に転写して定着することによって画像形成が行われる。かかる光記録手段として、レーザを用い、主走査方向にレーザ光を走査させて露光する光走査方式の他、近年では、装置の小型化の要請を受けて発光素子としての発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を主走査方向に複数、配列して発光素子アレイとしたＬＥＤプリントヘッド（ＬＰＨ：ＬＥＤ Ｐｒｉｎｔ Ｈｅａｄ）を用いた記録装置が採用されている。
また、基板上に複数の発光素子が列状に設けられ、順次点灯制御される自己走査型発光素子アレイ（ＳＬＥＤ）を搭載する発光チップでは、発光素子として発光サイリスタが使用されている。
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。

［第１の実施の形態］
（画像形成装置１）
図１は第１の実施の形態が適用される画像形成装置１の全体構成の一例を示した図である。図１に示す画像形成装置１は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置１は、各色の画像データに対応して画像形成を行なう画像形成プロセス部１０、画像形成プロセス部１０を制御する画像出力制御部３０、例えばパーソナルコンピュータ（ＰＣ）２や画像読取装置３に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部４０を備えている。

画像形成プロセス部１０は、予め定められた間隔を置いて並列に配置される複数のエンジンを含む画像形成ユニット１１を備えている。この画像形成ユニット１１は、４つの画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋから構成されている。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれ、静電潜像を形成してトナー像を保持する像保持体の一例としての感光体ドラム１２、感光体ドラム１２の表面を予め定められた電位で帯電する帯電手段の一例としての帯電器１３、帯電器１３によって帯電された感光体ドラム１２を露光するプリントヘッド１４、プリントヘッド１４によって得られた静電潜像を現像する現像手段の一例としての現像器１５を備えている。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれがイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、黒（Ｋ）のトナー像を形成する。
また、画像形成プロセス部１０は、各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋの感光体ドラム１２にて形成された各色のトナー像を被転写体の一例としての記録用紙２５に多重転写させるために、この記録用紙２５を搬送する用紙搬送ベルト２１と、用紙搬送ベルト２１を駆動させるロールである駆動ロール２２と、感光体ドラム１２のトナー像を記録用紙２５に転写させる転写手段の一例としての転写ロール２３と、記録用紙２５にトナー像を定着させる定着器２４とを備えている。

この画像形成装置１において、画像形成プロセス部１０は、画像出力制御部３０から供給される各種の制御信号に基づいて画像形成動作を行う。そして、画像出力制御部３０による制御の下で、パーソナルコンピュータ（ＰＣ）２や画像読取装置３から受信された画像データは、画像処理部４０によって画像処理が施され、画像形成ユニット１１に供給される。そして、例えば黒（Ｋ）色の画像形成ユニット１１Ｋでは、感光体ドラム１２が矢印Ａ方向に回転しながら、帯電器１３により予め定められた電位に帯電され、画像処理部４０から供給された画像データに基づいて発光するプリントヘッド１４により露光される。これにより、感光体ドラム１２上には、黒（Ｋ）色画像に関する静電潜像が形成される。そして、感光体ドラム１２上に形成された静電潜像は現像器１５により現像され、感光体ドラム１２上には黒（Ｋ）色のトナー像が形成される。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃにおいても、それぞれイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）の各色トナー像が形成される。

各画像形成ユニット１１で形成された感光体ドラム１２上の各色トナー像は、矢印Ｂ方向に移動する用紙搬送ベルト２１の移動に伴って供給された記録用紙２５に、転写ロール２３に印加された転写電界により、順次静電転写され、記録用紙２５上に各色トナーが重畳された合成トナー像が形成される。
その後、合成トナー像が静電転写された記録用紙２５は、定着器２４まで搬送される。定着器２４に搬送された記録用紙２５上の合成トナー像は、定着器２４によって熱及び圧力による定着処理を受けて記録用紙２５上に定着され、画像形成装置１から排出される。

（プリントヘッド１４）
図２は、プリントヘッド１４の構成を示した断面図である。露光手段の一例としてのプリントヘッド１４は、ハウジング６１、感光体ドラム１２を露光する複数の発光素子（第１の実施の形態では、発光サイリスタ）を備える光源部６３を備えた発光手段の一例としての発光装置６５、光源部６３から出射された光を感光体ドラム１２表面に結像させる光学手段の一例としてのロッドレンズアレイ６４を備えている。
発光装置６５は、前述した光源部６３、光源部６３を駆動する信号発生回路１１０（後述の図３参照）等を搭載する回路基板６２を備えている。

ハウジング６１は、例えば金属で形成され、回路基板６２及びロッドレンズアレイ６４を支持し、光源部６３の発光素子の発光面（後述する図６の領域３１１の表面）がロッドレンズアレイ６４の焦点面となるように設定されている。また、ロッドレンズアレイ６４は、感光体ドラム１２の軸方向（主走査方向であって、後述する図３、図４（ｂ）のＸ方向）に沿って配置されている。

（発光装置６５）
図３は、発光装置６５の上面図である。
図３に例として示す発光装置６５では、光源部６３は、回路基板６２上に、４０個の発光部品の一例としての発光チップＵ１〜Ｕ４０が、主走査方向であるＸ方向に二列に千鳥状に配置して構成されている。
本明細書では、「〜」は、番号によってそれぞれが区別された複数の構成要素を示すもので、「〜」の前後に記載されたもの及びその間の番号のものを含むことを意味する。例えば、発光チップＵ１〜Ｕ４０は、発光チップＵ１から番号順に発光チップＵ４０までを含む。

発光チップＵ１〜Ｕ４０の構成は同じであってよい。よって、発光チップＵ１〜Ｕ４０をそれぞれ区別しないときは、発光チップＵと呼ぶ。
なお、第１の実施の形態では、発光チップＵの数として、合計４０個を用いたが、これに限定されない。
そして、発光装置６５は、光源部６３を駆動する信号発生回路１１０を搭載している。信号発生回路１１０は、例えば集積回路（ＩＣ）などで構成されている。なお、発光装置６５が信号発生回路１１０を搭載していなくともよい。このときは、信号発生回路１１０は、発光装置６５の外部に設けられ、発光チップＵ１〜Ｕ４０を制御する制御信号などを、ケーブルなどを介して供給する。ここでは、発光装置６５は信号発生回路１１０を備えているとして説明する。
発光チップＵ１〜Ｕ４０の配列についての詳細は後述する。

図４は、発光チップＵの構成、発光装置６５の信号発生回路１１０の構成及び回路基板６２上の配線（ライン）の構成を示した図である。図４（ａ）は発光チップＵの構成を示し、図４（ｂ）は発光装置６５の信号発生回路１１０の構成及び回路基板６２上の配線（ライン）の構成を示している。

はじめに、図４（ａ）に示す発光チップＵの構成を説明する。
発光チップＵは、表面形状が長方形である基板８０の表面において、一長辺側に長辺に沿って列状に設けられた複数の発光素子（第１の実施の形態では、発光サイリスタＬ１、Ｌ２、Ｌ３、…）から構成される発光部１０２を備えている。さらに、発光チップＵは、基板８０の表面の長辺方向の両端部に、各種の制御信号等を取り込むための複数のボンディングパッドである端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）を備えている。なお、これらの端子は、基板８０の一端部からφ１端子、Ｖｇａ端子の順に設けられ、基板８０の他端部からφＩ端子、φ２端子の順に設けられている。そして、発光部１０２は、Ｖｇａ端子とφ２端子との間に設けられている。さらに、基板８０の裏面にはＶｓｕｂ端子として裏面電極８５（後述する図６参照）が設けられている。

なお、「列状」とは、図４（ａ）に示したように複数の発光素子が一直線上に配置されている場合に限らず、複数の発光素子のそれぞれの発光素子が、列方向と直交する方向に対して、互いに異なるずれ量を有して配置されていてもよい。例えば、発光素子の発光面（後述する図６の領域３１１の表面）を画素としたとき、それぞれの発光素子が、列方向と直交する方向に数画素分又は数十画素分のずれ量をもって配置されていてもよい。また、隣接する発光素子間で交互に、又は複数の発光素子毎に、ジグザグに配置されていてもよい。

次に、図４（ｂ）により、発光装置６５の信号発生回路１１０の構成及び回路基板６２上の配線（ライン）の構成を説明する。
前述したように、発光装置６５の回路基板６２には、信号発生回路１１０及び発光チップＵ１〜Ｕ４０が搭載され、信号発生回路１１０と発光チップＵ１〜Ｕ４０とを接続する配線（ライン）が設けられている。

まず、信号発生回路１１０の構成について説明する。
信号発生回路１１０には、画像出力制御部３０及び画像処理部４０（図１参照）より、画像処理された画像データ及び各種の制御信号が入力される。信号発生回路１１０は、これらの画像データ及び各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路１１０は、各種の制御信号に基づき、発光チップＵ１〜Ｕ４０に、第１転送信号φ１、第２転送信号φ２を送信する転送信号発生部１２０を備えている。
そしてまた、信号発生回路１１０は、各種の制御信号に基づき、発光チップＵ１〜Ｕ４０に、点灯信号φＩ１〜φＩ４０をそれぞれ送信する点灯信号発生部１４０を備えている。なお、点灯信号φＩ１〜φＩ４０をそれぞれ区別しないときは点灯信号φＩと表記する。
さらにまた、信号発生回路１１０は、発光チップＵ１〜Ｕ４０に電位の基準となる基準電位Ｖｓｕｂを供給する基準電位供給部１６０、発光チップＵ１〜Ｕ４０の駆動のための電源電位Ｖｇａを供給する電源電位供給部１７０を備えている。

次に、発光チップＵ１〜Ｕ４０の配列について説明する。
奇数番号の発光チップＵ１、Ｕ３、Ｕ５、…は、それぞれの基板８０の長辺方向に間隔を設けて一列に配列されている。偶数番号の発光チップＵ２、Ｕ４、Ｕ６、…も、同様にそれぞれの基板８０の長辺方向に間隔を設けて一列に配列されている。そして、奇数番号の発光チップＵ１、Ｕ３、Ｕ５、…と偶数番号の発光チップＵ２、Ｕ４、Ｕ６、…とは、発光チップＵに設けられた発光部１０２側の長辺が向かい合うように、互いに１８０°回転した状態で千鳥状に配列されている。そして、発光チップＵ間においても発光素子が主走査方向（Ｘ方向）に予め定められた間隔で並ぶように設定されている。なお、図４（ｂ）の発光チップＵ１、Ｕ２、Ｕ３、…に、図４（ａ）に示した発光部１０２の発光素子の並び（第１の実施の形態では発光サイリスタＬ１、Ｌ２、Ｌ３、…の番号順）の方向を矢印で示している。

信号発生回路１１０と発光チップＵ１〜Ｕ４０とを接続する配線（ライン）について説明する。
回路基板６２には、発光チップＵの基板８０裏面に設けられたＶｓｕｂ端子である裏面電極８５（後述の図６参照）に接続され、基準電位Ｖｓｕｂを供給する電源ライン２００ａが設けられている。
そして、回路基板６２には、発光チップＵに設けられたＶｇａ端子に接続され、駆動のための電源電位Ｖｇａを供給する電源ライン２００ｂが設けられている。

回路基板６２には、信号発生回路１１０の転送信号発生部１２０から、発光チップＵ１〜Ｕ４０のφ１端子に第１転送信号φ１を送信するための第１転送信号ライン２０１、発光チップＵ１〜Ｕ４０のφ２端子に第２転送信号φ２を送信するための第２転送信号ライン２０２が設けられている。

そしてまた、回路基板６２には、信号発生回路１１０の点灯信号発生部１４０から、各発光チップＵ１〜Ｕ４０のそれぞれのφＩ端子に、それぞれ電流制限抵抗ＲＩを介して、点灯信号φＩ１〜φＩ４０を送信する点灯信号ライン２０４−１〜２０４−４０が設けられている。

回路基板６２上のすべての発光チップＵ１〜Ｕ４０に、基準電位Ｖｓｕｂ、電源電位Ｖｇａが共通に供給される。第１転送信号φ１、第２転送信号φ２も、発光チップＵ１〜Ｕ４０に共通（並列）に送信される。一方、点灯信号φＩ１〜φＩ４０は、発光チップＵ１〜Ｕ４０にそれぞれ個別に送信される。
なお、発光装置６５が信号発生回路１１０を備えない場合には、発光装置６５には、電源ライン２００ａ、２００ｂ、第１転送信号ライン２０１、第２転送信号ライン２０２、点灯信号ライン２０４−１〜２０４−４０は、信号発生回路１１０の代わりにコネクタなどに接続される。そして、コネクタなどに接続されるケーブルにより外部に設けられた信号発生回路１１０に接続される。

（発光チップＵ）
図５は、第１の実施の形態が適用される自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵの回路構成を説明するための等価回路図である。以下において説明する各素子は、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）を除き、発光チップＵ上のレイアウト（後述する図６参照）に基づいて配置されている。なお、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）の位置は、図４（ａ）と異なるが、説明の便宜上、図中左端に示している。そして、基板８０の裏面に設けられたＶｓｕｂ端子を、基板８０の外に引き出して示している。
ここでは、信号発生回路１１０との関係において発光チップＵ１を例に、発光チップＵを説明する。そこで、図５において、発光チップＵを発光チップＵ１（Ｕ）と表記する。他の発光チップＵ２〜Ｕ４０の構成は、発光チップＵ１と同じである。

発光チップＵ１（Ｕ）は、前述したように基板８０上に列状に配列された発光サイリスタＬ１、Ｌ２、Ｌ３、…から構成される発光サイリスタ列（発光部１０２（図４（ａ）参照））を備えている。
そして、発光チップＵ１（Ｕ）は、発光サイリスタ列と同様に列状に配列された転送サイリスタＴ１、Ｔ２、Ｔ３、…から構成される転送サイリスタ列を備えている。

また、発光チップＵ１（Ｕ）は、転送サイリスタＴ１、Ｔ２、Ｔ３、…をそれぞれ番号順に２つをペアにして、それぞれのペアの間にｐｎｐバイポーラトランジスタである結合トランジスタＱ１、Ｑ２、Ｑ３、…を備えている。
さらに、発光チップＵ１（Ｕ）は、電源線抵抗Ｒｇ１、Ｒｇ２、Ｒｇ３、…を備えている。

また、発光チップＵ１（Ｕ）は、１個のスタート抵抗Ｒ０を備えている。そして、後述する第１転送信号φ１が送信される第１転送信号線７２と第２転送信号φ２が送信される第２転送信号線７３とに過剰な電流が流れるのを防止するために設けられた電流制限抵抗Ｒ１、Ｒ２を備えている。

発光サイリスタ列の発光サイリスタＬ１、Ｌ２、Ｌ３、…、転送サイリスタ列の転送サイリスタＴ１、Ｔ２、Ｔ３、…は、図５中において、左側から番号順に配列されている。さらに、結合トランジスタＱ１、Ｑ２、Ｑ３、…、電源線抵抗Ｒｇ１、Ｒｇ２、Ｒｇ３、…も、図中左側から番号順に配列されている。
そして、発光サイリスタ列、転送サイリスタ列は、図５において上から、転送サイリスタ列、発光サイリスタ列の順に並べられている。

ここでは、発光サイリスタＬ１、Ｌ２、Ｌ３、…、転送サイリスタＴ１、Ｔ２、Ｔ３、…、結合トランジスタＱ１、Ｑ２、Ｑ３、…、電源線抵抗Ｒｇ１、Ｒｇ２、Ｒｇ３、…をそれぞれ区別しないときは、発光サイリスタＬ、転送サイリスタＴ、結合トランジスタＱ、電源線抵抗Ｒｇと表記する。

発光サイリスタ列における発光サイリスタＬの数は、予め定められた個数とすればよい。第１の実施の形態で、発光サイリスタＬの数を例えば１２８個とすると、転送サイリスタＴの数も１２８個である。同様に、電源線抵抗Ｒｇの数も１２８個である。しかし、結合トランジスタＱの数は、転送サイリスタＴの数より１少ない１２７個である。
なお、転送サイリスタＴの数は、発光サイリスタＬの数より多くてもよい。
図５では、発光サイリスタＬ１〜Ｌ４、転送サイリスタＴ１〜Ｔ４を中心とした部分を示している。

サイリスタ（発光サイリスタＬ、転送サイリスタＴ）は、第１ゲート、第２ゲート、アノード、カソードを有する半導体素子である。結合トランジスタＱは、コレクタ、ベース、エミッタを有する半導体素子である。
後述するように、第１ゲート、第２ゲート、アノード、カソード、コレクタ、ベース、エミッタに相当する半導体層の部分にｐ型オーミック電極又はｎ型オーミック電極が設けられて配線によって接続される場合の他、半導体層を介して相互に接続されている場合がある。
ここでは、サイリスタ（発光サイリスタＬ、転送サイリスタＴ）及び結合トランジスタＱは、回路記号で表記し、サイリスタ（発光サイリスタＬ、転送サイリスタＴ）の第１ゲート（後述するＧｌｆ、Ｇｔｆ）、第２ゲート（後述するＧｔｓ）を除いてアノード、カソードについては記号を用いない場合がある。同様に、結合トランジスタＱのコレクタ（後述するＣ）を除いてエミッタ、ベースについては記号を表記しない場合がある。

では次に、発光チップＵ１（Ｕ）における各素子の電気的な接続について説明する。
転送サイリスタＴ、発光サイリスタＬのそれぞれのアノードは、発光チップＵ１（Ｕ）の基板８０に接続されている（アノードコモン）。なお、結合トランジスタＱのエミッタも発光チップＵ１（Ｕ）の基板８０に接続されている。
そして、これらのアノードは、基板８０裏面に設けられたＶｓｕｂ端子である裏面電極８５（後述の図６参照）を介して電源ライン２００ａ（図４（ｂ）参照）に接続されている。この電源ライン２００ａは、基準電位供給部１６０から基準電位Ｖｓｕｂが供給される。

転送サイリスタＴの配列に沿って、奇数番号（奇数番目）の転送サイリスタＴ１、Ｔ３、…のカソードは、第１転送信号線７２に接続されている。そして、第１転送信号線７２は、電流制限抵抗Ｒ１を介してφ１端子に接続されている。このφ１端子には、第１転送信号ライン２０１（図４（ｂ）参照）が接続され、転送信号発生部１２０から第１転送信号φ１が送信される。
一方、転送サイリスタＴの配列に沿って、偶数番号（偶数番目）の転送サイリスタＴ２、Ｔ４、…のカソードは、第２転送信号線７３に接続されている。そして、第２転送信号線７３は、電流制限抵抗Ｒ２を介してφ２端子に接続されている。このφ２端子には、第２転送信号ライン２０２（図４（ｂ）参照）が接続され、転送信号発生部１２０から第２転送信号φ２が送信される。

発光サイリスタＬのカソードは、点灯信号線７５に接続されている。点灯信号線７５は、φＩ端子に接続されている。発光チップＵ１では、φＩ端子は、電流制限抵抗ＲＩを介して点灯信号ライン２０４−１に接続され、点灯信号発生部１４０から点灯信号φＩ１が送信される。点灯信号φＩ１は、発光サイリスタＬに点灯のための電流を供給する。なお、他の発光チップＵ２〜Ｕ４０のφＩ端子には、それぞれ電流制限抵抗ＲＩを介して点灯信号ライン２０４−２〜２０４−４０が接続され、点灯信号発生部１４０から点灯信号φＩ２〜φＩ４０が送信される。

転送サイリスタＴ１、Ｔ２、Ｔ３、…のそれぞれの第１ゲートＧｔｆ１、Ｇｔｆ２、Ｇｔｆ３、…は、同じ番号の発光サイリスタＬ１、Ｌ２、Ｌ３、…の第１ゲートＧｌｆ１、Ｇｌｆ２、Ｇｌｆ３、…に、１対１で接続されている。よって、転送サイリスタＴ１、Ｔ２、Ｔ３、…の第１ゲートＧｔｆ１、Ｇｔｆ２、Ｇｔｆ３、…と発光サイリスタＬ１、Ｌ２、Ｌ３、…の第１ゲートＧｌｆ１、Ｇｌｆ２、Ｇｌｆ３、…とは、同じ番号のものが同電位になっている。よって、例えば第１ゲートＧｔｆ１（第１ゲートＧｌｆ１）と表記して、電位が同じであることを示す。

転送サイリスタＴ１の第２ゲートＧｔｓ１と転送サイリスタＴ２の第１ゲートＧｔｆ２との間に結合トランジスタＱ１が接続されている。転送サイリスタＴ１の第２ゲートＧｔｓ１が結合トランジスタＱ１のベースに接続され、転送サイリスタＴ２の第１ゲートＧｔｆ２が結合トランジスタＱ１のコレクタＣ１に接続されている。
番号が２以上の番号が連続する２個の転送サイリスタＴ間においても、同様に結合トランジスタＱが接続されている。

ここでも、第１ゲートＧｔｆ１、Ｇｔｆ２、Ｇｔｆ３、…、第２ゲートＧｔｓ１、Ｇｔｓ２、Ｇｔｓ３、…、第１ゲートＧｌｆ１、Ｇｌｆ２、Ｇｌｆ３、…をそれぞれ区別しないときは、第１ゲートＧｔｆ、第２ゲートＧｔｓ、第１ゲートＧｌｆと表記する。そして、第１ゲートＧｔｆ（第１ゲートＧｌｆ）と表記して、電位が同じであることを示す。
なお、発光サイリスタＬも第２ゲートを有しているが、他の素子と接続されていないので、符号を付さない。

転送サイリスタＴの第１ゲートＧｔｆ及び発光サイリスタＬの第１ゲートＧｌｆは、転送サイリスタＴのそれぞれに対応して設けられた電源線抵抗Ｒｇを介して、電源線７１に接続されている。電源線７１はＶｇａ端子に接続されている。Ｖｇａ端子は、電源ライン２００ｂ（図４（ｂ）参照）に接続され、電源電位供給部１７０から電源電位Ｖｇａが供給される。

そして、転送サイリスタ列の一端の転送サイリスタＴ１の第１ゲートＧｔｆ１は、スタート抵抗Ｒ０の一方の端子に接続されている。一方、スタート抵抗Ｒ０の他方の端子は、第２転送信号線７３に接続されている。

図５において、発光チップＵ１（Ｕ）の転送サイリスタＴ、結合トランジスタＱ、電源線抵抗Ｒｇ、スタート抵抗Ｒ０、電流制限抵抗Ｒ１、Ｒ２を備える部分を転送部１０１と表記する。そして、発光サイリスタＬを備える部分が発光部１０２に該当する。

図６は、第１の実施の形態が適用される発光チップＵの平面レイアウト図及び断面図の一例である。ここでは、発光チップＵと信号発生回路１１０との接続関係を示さないので、発光チップＵ１を例とすることを要しない。よって、発光チップＵと表記する。
図６（ａ）は、発光チップＵの平面レイアウト図であって、発光サイリスタＬ１〜Ｌ４、転送サイリスタＴ１〜Ｔ４を中心とした部分を示している。なお、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）の位置は、図４（ａ）と異なるが、説明の便宜上、図中左端部に示している。そして、基板８０の裏面に設けられたＶｓｕｂ端子は、基板８０の外に引き出して示している。図４（ａ）に対応させて端子を設けるとすると、φ２端子、φＩ端子、電流制限抵抗Ｒ２は、図６（ａ）において基板８０の右端部に設けられる。なお、スタート抵抗Ｒ０は、転送サイリスタ列において転送を開始する側の端部に置かれる。

そして、図６（ａ）では、配線（電源線７１、第１転送信号線７２、第２転送信号線７３、点灯信号線７５など）を破線で示し、配線の下の構造が分かるように表記している。
図６（ｂ）は、図６（ａ）に示したＶＩＢ−ＶＩＢ線での断面図である。よって、図６（ｂ）の断面図には、図中下より発光サイリスタＬ１、転送サイリスタＴ１、結合トランジスタＱ１、電源線抵抗Ｒｇ２の断面が示されている。なお、図６（ａ）及び（ｂ）の図中には、素子の名前、転送サイリスタＴ１の第１ゲートＧｔｆ１及び発光サイリスタＬ１の第１ゲートＧｌｆ１、結合トランジスタＱ１のコレクタＣ１を表記している。

発光チップＵは、図６（ｂ）に示すように、第１導電型の一例としてのｐ型の基板８０上に、ｐ型の第１半導体層８１、第２導電型の一例としてのｎ型の第２半導体層８２、ｐ型の第３半導体層８３及びｎ型の第４半導体層８４が順に積層された半導体積層体を分離して構成した複数の島状領域（アイランド）（後述する第１アイランド３０１、第２アイランド３０２、第３アイランド３０３など）から構成されている。すなわち、これらの複数のアイランドは、図６（ｂ）に示すように、少なくともｎ型の第２半導体層８２、ｐ型の第３半導体層８３及びｎ型の第４半導体層８４が相互に分離されている。なお、ｐ型の第１半導体層８１は、分離されていてもされていなくともよい。図６（ｂ）では、ｐ型の第１半導体層８１は、厚さ方向に一部が除去されている。また、ｐ型の第１半導体層８１が基板８０を兼ねてもよい。
後述するように、これらのアイランドでは、ｎ型の第４半導体層８４又はｐ型の第３半導体層８３の一部又は全部が除去されることで、発光サイリスタＬ、転送サイリスタＴ、結合トランジスタＱ、電源線抵抗Ｒｇなどが構成されている。

そして、発光チップＵには、図６（ｂ）に示すように、これらのアイランドの表面及び側面を覆うように絶縁層８６が設けられている。これらのアイランドと配線とが、絶縁層８６に設けられたスルーホール（図６（ａ）では○で表記する。）を介して、接続されている。以下の説明では、絶縁層８６及びスルーホールについての説明を省略する。

図６（ａ）に示すように、第１アイランド３０１は、平面形状がＵ字状であって、Ｕ字の中央部に発光サイリスタＬ１が、Ｕ字の一方の側（図６（ａ）において右側）に転送サイリスタＴ１及び結合トランジスタＱ１が設けられている。
第２アイランド３０２及び第３アイランド３０３は、平面形状が両端部（図６（ａ）において上下側）の四角形の部分を接続した形状であって、第２アイランド３０２に電源線抵抗Ｒｇ１が、第３アイランド３０３に電源線抵抗Ｒｇ２が設けられている。
第４アイランド３０４、第５アイランド３０５、第６アイランド３０６は、第２アイランド３０２、第３アイランド３０３と同様な平面形状であって、第４アイランド３０４にはスタート抵抗Ｒ０が、第５アイランド３０５には電流制限抵抗Ｒ１が、第６アイランド３０６には電流制限抵抗Ｒ２が設けられている。

そして、発光チップＵには、第１アイランド３０１、第２アイランド３０２（第３アイランド３０３）と同様なアイランドが、並列して複数形成されている。これらのアイランドには、発光サイリスタＬ２、Ｌ３、Ｌ４、…、転送サイリスタＴ２、Ｔ３、Ｔ４、…、結合トランジスタＱ２、Ｑ３、Ｑ４、…、電源線抵抗Ｒｇ３、Ｒｇ４、Ｒｇ５、…が、第１アイランド３０１、第２アイランド３０２（第３アイランド３０３）と同様に設けられている。
また、図６（ｂ）に示すように、基板８０の裏面にはＶｓｕｂ端子となる裏面電極８５が設けられている。

ここで、図６（ａ）及び（ｂ）により、第１アイランド３０１〜第６アイランド３０６について詳細に説明する。
平面形状がＵ字状の第１アイランド３０１において、Ｕ字の中央部に設けられた発光サイリスタＬ１は、ｐ型の基板８０上に設けられたｐ型の第１半導体層８１をアノード、周囲のｎ型の第４半導体層８４を取り除いたｎ型の第４半導体層８４の領域３１１をカソードとする。ｎ型の第４半導体層８４の領域３１１上にｎ型オーミック電極３２１が設けられている。なお、ｐ型の第１半導体層８１をアノード層、ｎ型の第４半導体層８４をカソード層、ｎ型オーミック電極３２１をカソードと表記することがある。
さらに、ｐ型の第３半導体層８３が第１ゲートＧｌｆ１であって、ｎ型の第４半導体層８４を取り除いて露出させたｐ型の第３半導体層８３上に、第１アイランド３０１のＵ字の内側に沿ってｐ型オーミック電極３３１が設けられている。ｐ型オーミック電極３３１は、Ｕ字の一方の側では、その中央部に設けられた転送サイリスタＴの近傍まで延びていて、Ｕ字の他方の側では、Ｕ字の端部まで延びている。ｐ型の第３半導体層８３を第１オーミック層、ｐ型オーミック電極３３１を第１ゲートＧｌｆ１と表記することがある。
そして、ｎ型の第２半導体層８２が第２ゲートである。なお、ｎ型の第２半導体層８２を第２ゲート層と表記することがある。

発光サイリスタＬは、ｎ型の第２半導体層８２とｐ型の第３半導体層８３との界面で発光する。光は、カソードであるｎ型の第４半導体層８４の領域３１１の表面（発光面）において、ｎ型オーミック電極３２１及び点灯信号線７５とｎ型オーミック電極３２１との接続のための枝部７５ｂによって光の出射が妨げられる（遮光される）部分を除いた部分から、絶縁層８６を透過して出射する。

転送サイリスタＴ１は、第１アイランド３０１において、Ｕ字の一方の側（図６（ａ）において右側）の中央部に設けられている。転送サイリスタＴ１が設けられた部分では、ｐ型の基板８０上に設けられたｐ型の第１半導体層８１をアノードとし、周囲のｎ型の第４半導体層８４を取り除いたｎ型の第４半導体層８４の領域３１２をカソードとする。そして、ｎ型の第４半導体層８４の領域３１２上にｎ型オーミック電極３２２が設けられている。なお、ｐ型の第１半導体層８１をアノード層、ｎ型の第４半導体層８４をカソード層、ｎ型オーミック電極３２２をカソードと表記することがある。
さらに、ｐ型の第３半導体層８３が第１ゲートＧｔｆ１である。ｐ型の第３半導体層８３上のｐ型オーミック電極３３１を、第１ゲートＧｔｆ１と表記することがある。すなわち、発光サイリスタＬ１の第１ゲートＧｌｆ１及び転送サイリスタＴ１の第１ゲートＧｔｆ１は、ｐ型オーミック電極３３１であって、第１ゲートＧｔｆ１（第１ゲートＧｌｆ１）である。
そして、ｎ型の第２半導体層８２が第２ゲートＧｔｓ１である。なお、ｎ型の第２半導体層８２を第２ゲート層と表記することがある。

結合トランジスタＱ１は、平面形状がＵ字状の第１アイランド３０１において、Ｕ字の一方の側（図６（ａ）において右側）の端部に設けられている。結合トランジスタＱ１が設けられる部分では、ｎ型の第４半導体層８４が取り除かれている。そして、ｐ型の第１半導体層８１がエミッタ、ｎ型の第２半導体層８２がベース、ｎ型の第４半導体層８４を取り除いて露出させたｐ型の第３半導体層８３がコレクタＣ１である。ｎ型の第４半導体層８４を取り除いて露出させたｐ型の第３半導体層８３上にｐ型オーミック電極３３２が設けられている。なお、ｐ型の第１半導体層８１をエミッタ層、ｎ型の第２半導体層８２をベース層、ｐ型の第３半導体層８３をコレクタ層、ｐ型オーミック電極３３２をコレクタＣ１と表記することがある。

発光サイリスタＬ１のアノードとして働く部分のｐ型の第１半導体層８１、転送サイリスタＴ１のアノードとして働く部分のｐ型の第１半導体層８１及び結合トランスタＱ１のエミッタとして働く部分のｐ型の第１半導体層８１は連続している。
また、発光サイリスタＬ１の第２ゲートとして働く部分のｎ型の第２半導体層８２、転送サイリスタＴ１の第２ゲートとして働く部分のｎ型の第２半導体層８２及び結合トランジスタＱ１のベースとして働く部分のｎ型の第２半導体層８２は連続している。
発光サイリスタＬ１の第１ゲートＧｌｆ１として働く部分のｐ型の第３半導体層８３と転送サイリスタＴ１の第１ゲートＧｔｆ１として働く部分のｐ型の第３半導体層８３とは連続している。
さらに、図６（ｂ）では、転送サイリスタＴ１と結合トランジスタＱ１との間において、ｐ型の第３半導体層８３の一部が連続するように表記されている。この構造については後述する。

電源線抵抗Ｒｇ１が設けられた第２アイランド３０２では、ｎ型の第４半導体層８４が取り除かれている。そして、露出させたｐ型の第３半導体層８３上にｐ型オーミック電極３３３とｐ型オーミック電極３３４とが設けられている。そして、ｐ型の第３半導体層８３上にｐ型オーミック電極３３３とｐ型オーミック電極３３４との間のｐ型の第３半導体層８３を電源線抵抗Ｒｇ１とするように設けられている。電源線抵抗Ｒｇ２が設けられた第３アイランド３０３でも、同様である。すなわち、露出させたｐ型の第３半導体層８３上に設けられたｐ型オーミック電極３３５とｐ型オーミック電極３３６との間のｐ型の第３半導体層８３を電源線抵抗Ｒｇ２とするように設けられている。

第４アイランド３０４に設けられたスタート抵抗Ｒ０、第５アイランド３０５に設けられた電流制限抵抗Ｒ１、第６アイランド３０６に設けられた電流制限抵抗Ｒ２は、第２アイランド３０２に設けられた電源線抵抗Ｒｇ１と同様に、それぞれが２個のｐ型オーミック電極（符号なし）間のｐ型の第３半導体層８３を抵抗としている。

図６（ａ）において、各素子間の接続関係を説明する。
点灯信号線７５は幹部７５ａと複数の枝部７５ｂとを備え、幹部７５ａは発光サイリスタ列の列方向に延びるように設けられている。枝部７５ｂは幹部７５ａから枝分かれして、第１アイランド３０１に設けられた発光サイリスタＬ１のｎ型の第４半導体層８４の領域３１１上のｎ型オーミック電極３２１（カソード）と接続されている。第１アイランド３０１と同様なアイランドに設けられた、他の発光サイリスタＬのカソードも同様にして、点灯信号線７５に接続されている。そして、点灯信号線７５はφＩ端子に接続されている。

第１転送信号線７２は、第１アイランド３０１に設けられた転送サイリスタＴ１のｎ型の第４半導体層８４の領域３１２上のｎ型オーミック電極３２２（カソード）に接続されている。第１アイランド３０１と同様なアイランドに設けられた、他の奇数番号の転送サイリスタＴのカソードも第１転送信号線７２に接続されている。第１転送信号線７２は、第５アイランド３０５に設けられた電流制限抵抗Ｒ１を介してφ１端子に接続されている。
一方、第２転送信号線７３は、符号を付さないアイランドに設けられた偶数番号の転送サイリスタＴのカソードに接続されている。第２転送信号線７３は、第６アイランド３０６に設けられた電流制限抵抗Ｒ２を介してφ２端子に接続されている。

電源線７１は、第２アイランド３０２に設けられた電源線抵抗Ｒｇ１のｐ型オーミック電極３３４、第３アイランド３０３に設けられた電源線抵抗Ｒｇ２のｐ型オーミック電極３３６に接続されている。第２アイランド３０２（第３アイランド３０３）と同様なアイランドに設けられた他の電源線抵抗Ｒｇも同様にして電源線７１に接続されている。電源線７１はＶｇａ端子に接続されている。

そして、平面形状がＵ字状の第１アイランド３０１のＵ字の内側に沿って設けられたｐ型オーミック電極３３１（第１ゲートＧｔｆ１（第１ゲートＧｌｆ１））は、Ｕ字の他方の側の端部まで延びて、第２アイランド３０２に設けられた電源線抵抗Ｒｇ１のｐ型オーミック電極３３３に接続配線７６で接続されている。
平面形状がＵ字状の第１アイランド３０１のＵ字の一方の側の端部に設けられたｐ型オーミック電極３３２（結合トランジスタＱ１のコレクタＣ１）は、第３アイランド３０３に設けられた電源線抵抗Ｒｇ２のｐ型オーミック電極３３５に接続配線７７で接続されている。
ここでは説明を省略するが、他の発光サイリスタＬ、転送サイリスタＴ、結合トランジスタＱ、電源線抵抗Ｒｇについても同様である。

第１アイランド３０１のｐ型オーミック電極３３１（第１ゲートＧｔｆ１（第１ゲートＧｌｆ１））及び第２アイランド３０２のｐ型オーミック電極３３３（電源線抵抗Ｒｇ１の一方の端子）は、第４アイランド３０４に設けられたスタート抵抗Ｒ０の一方のｐ型オーミック電極（符号なし）に前述した接続配線７６で接続されている。スタート抵抗Ｒ０の他方の端子は第２転送信号線７３に接続されている。
このようにして、図５に示した発光チップＵ１（Ｕ）が構成される。

（転送サイリスタＴ及び結合トランジスタＱ）
ここで、転送サイリスタＴ及び結合トランジスタＱを説明する。
図７は、転送サイリスタＴ１及び結合トランジスタＱ１を説明する図である。図７（ａ）は、転送サイリスタＴ１及び結合トランジスタＱ１を等価なトランジスタの記号により表記した図である。図７（ｂ）は、図７（ａ）において、転送サイリスタＴ１をサイリスタの記号で表記するとともに、隣接する転送サイリスタＴ２を加えて示したものである。図７（ｃ）は、転送サイリスタＴ１及び結合トランジスタＱ１の断面図である。そして、図７（ｃ）は、図６（ｂ）の断面図において、転送サイリスタＴ１と結合トランジスタＱ１との部分を拡大した図である。
図７では、説明を容易にするため、転送サイリスタＴ１のアノードＡ１、カソードＫ１、転送サイリスタＴ２のアノードＡ２、カソードＫ２及び結合トランジスタＱ１のエミッタＥ１、ベースＢ１、コレクタＣ１とする。

図７（ａ）に示すように、転送サイリスタＴ１はｐｎｐトランジスタＴｒ１とｎｐｎトランジスタＴｒ２とが組み合わされた構成をなしている。すなわち、ｐｎｐトランジスタＴｒ１のベースがｎｐｎトランジスタＴｒ２のコレクタに接続され、ｐｎｐトランジスタＴｒ１のコレクタがｎｐｎトランジスタＴｒ２のベースに接続されている。そして、ｐｎｐトランジスタＴｒ１のエミッタが、転送サイリスタＴ１のアノードＡ１、ｐｎｐトランジスタＴｒ１のコレクタ（ｎｐｎトランジスタＴｒ２のベース）が転送サイリスタＴ１の第１ゲートＧｔｆ１、ｎｐｎトランジスタＴｒ２のコレクタ（ｐｎｐトランジスタＴｒ１のベース）が転送サイリスタＴ１の第２ゲートＧｔｓ１、ｎｐｎトランジスタＴｒ２のエミッタが転送サイリスタＴ１のカソードＫ１である。転送サイリスタＴ１のアノードＡ１であるｐｎｐトランジスタＴｒ１のエミッタは基準電位Ｖｓｕｂの基板８０に接続されている。

そして、結合トランジスタＱ１はｐｎｐトランジスタであって、ベースＢ１が転送サイリスタＴ１の第２ゲートＧｔｓ１であるｎｐｎトランジスタＴｒ２のコレクタ及びｐｎｐトランジスタＴｒ１のベースに接続されている。結合トランジスタＱ１のエミッタは基準電位Ｖｓｕｂの基板８０に接続されている。

図７（ａ）に示すように、転送サイリスタＴ１のｐｎｐトランジスタＴｒ１と結合トランジスタＱ１とは、カレントミラー回路を構成している。すなわち、ｐｎｐトランジスタＴｒ１に流れる電流に比例した電流が結合トランジスタＱ１に流れる。

以下では、一例として、Ｖｓｕｂ端子である裏面電極８５（図５、図６参照）に供給される基準電位Ｖｓｕｂをハイレベルの電位として０Ｖ（以下では「Ｈ」（０Ｖ）と表記する。）、Ｖｇａ端子に供給される電源電位Ｖｇａをローレベルの電位として−３．３Ｖ（以下では「Ｌ」（−３．３Ｖ）と表記する。）として説明する。
第１の実施の形態では、発光装置６５（図３参照）は負の電位で駆動される。
サイリスタ（転送サイリスタＴ、発光サイリスタＬ）及び結合トランジスタＱは、図６に示したように、ｐ型半導体層（ｐ型の第１半導体層８１、ｐ型の第３半導体層８３）、ｎ型半導体層（ｎ型の第２半導体層８２、ｎ型の第４半導体層８４）をｐ型の基板８０上に積層して構成される。これらはＧａＡｓ、ＧａＡｌＡｓなどにより構成されるとして、ｐ型半導体層とｎ型半導体層とで構成されるｐｎ接合の順方向電位（拡散電位）Ｖｄを一例として１．５Ｖとする。

まず、転送サイリスタＴ１によりサイリスタ（転送サイリスタＴ、発光サイリスタＬ）の基本的な動作を説明する。
転送サイリスタＴ１のアノードＡ１であるｐ型の第１半導体層８１はｐ型の基板８０上に設けられ、ｐ型の基板８０の裏面電極８５に供給される基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））になっている。

オフ状態にある転送サイリスタＴ１では、アノードＡ１とカソードＫ１との間はオン状態に比べて電流が小さい状態にある。このとき、転送サイリスタＴ１を構成するｐｎｐトランジスタＴｒ１及びｎｐｎトランジスタＴｒ２はオフ状態にある。
ここで、転送サイリスタＴ１のカソードＫ１に接続された第１転送信号線７２が、「Ｌ」（−３．３Ｖ）となるとする。
このとき、第１ゲートＧｔｆ１が、「Ｌ」（−３．３Ｖ）に拡散電位Ｖｄ（１．５Ｖ）を加えた値、ここでは−１．８Ｖより高い（正の側を高いといい、負の側を低いという。）電位になると、ｎｐｎトランジスタＴｒ２のエミッタ−ベース間が順バイアスになり、オフ状態からオン状態に移行する。すると、ｎｐｎトランジスタＴｒ２のコレクタが「Ｌ」（−３．３Ｖ）側に引き込まれ、ｐｎｐトランジスタＴｒ１のエミッタ（「Ｈ」（０Ｖ））−ベース間が順バイアスになって、ｐｎｐトランジスタＴｒ１もオフ状態からオン状態に移行する。すなわち、ｐｎｐトランジスタＴｒ１及びｎｐｎトランジスタＴｒ２がともにオン状態になって、転送サイリスタＴ１がオフ状態からオン状態に移行する。転送サイリスタＴ１がオフ状態からオン状態に移行することをターンオンと表記する。

オン状態の転送サイリスタＴ１では、第１ゲートＧｔｆ１は、アノードＡ１の電位に近い電位（絶対値がアノードＡ１の電位より大きい負の電位）になる。ここでは、アノードＡ１を基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））に設定しているので、第１ゲートＧｔｆ１の電位は、「Ｈ」（０Ｖ）になるとする。また、第２ゲートＧｔｓ１は、アノードＡ１の電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた電位（−１．５Ｖ）になる。
オン状態の転送サイリスタＴ１のカソードＫ１は、アノードＡ１の電位（「Ｈ」（０Ｖ））から拡散電位Ｖｄ（１．５Ｖ）を引いた電位に近い電位（絶対値が１．５Ｖより大きい負の電位）となる。なお、カソードＫ１の電位は、オン状態のサイリスタに電流を供給する電源の電流供給能力で設定される。

以上説明したように、転送サイリスタＴ１を構成するｎｐｎトランジスタＴｒ２のエミッタ（カソードＫ１）−ベース（第１ゲートＧｔｆ１）間を順バイアスにすると、転送サイリスタＴ１がターンオンする。そして、ｎｐｎトランジスタＴｒ２のエミッタ（カソードＫ１）−ベース（第１ゲートＧｔｆ１）間を順バイアスにするには、カソードＫ１の電位を第１ゲートＧｔｆ１から拡散電位Ｖｄ（１．５Ｖ）を引いた電位より低くすればよい。第１ゲートＧｔｆ１の電位から拡散電位Ｖｄを引いた電位を転送サイリスタＴ１のしきい電圧と表記する。よって、転送サイリスタＴ１のしきい電圧は第１ゲートＧｔｆ１の電位によって決まり、カソードＫ１（第１転送信号線７２）がしきい電圧より低い電位となると、転送サイリスタＴ１がターンオンする。

ターンオンした転送サイリスタＴ１は、アノードＡ１の電位（「Ｈ」（０Ｖ））から拡散電位Ｖｄ（１．５Ｖ）を引いた電位より低い電位（維持電圧）がカソードＫ１に印加され、電源からオン状態を維持しうる電流（維持電流）が供給され続けると、オン状態を維持する。
一方、オン状態の転送サイリスタＴ１は、アノードＡ１の電位（「Ｈ」（０Ｖ））から拡散電位Ｖｄ（１．５Ｖ）を引いた電位より高い電位がカソードＫ１に印加されると、オン状態からオフ状態に移行する。転送サイリスタＴ１がオン状態からオフ状態に移行することをターンオフと表記する。例えば、カソードＫ１が「Ｈ」（０Ｖ）になると、オン状態を維持するために必要な維持電圧（−１．５Ｖより低い電位）より高い電位であるとともに、カソードＫ１の電位とアノードＡ１の電位とが同じになるので、転送サイリスタＴ１はターンオフする。

次に、結合トランジスタＱ１の動作を説明する。
転送サイリスタＴ１がオフ状態にあるときは、結合トランジスタＱ１もオフ状態にある。
前述したように、転送サイリスタＴ１がターンオンする際に、ｐｎｐトランジスタＴｒ１のエミッタ（アノードＡ１）−ベース（第２ゲートＧｔｓ１）間が順バイアスになる。すると、第２ゲートＧｔｓ１は結合トランジスタＱ１のベースＢ１に接続されているので、結合トランジスタＱ１のエミッタＥ１−ベースＢ１間も順バイアスになって、結合トランジスタＱ１がオフ状態からオン状態に移行する。
なお、結合トランジスタＱ１のエミッタＥ１−ベースＢ１間が、エミッタＥ１（「Ｈ」（０Ｖ））から拡散電位Ｖｄ（１．５Ｖ）を引いた電位より高くなると、結合トランジスタＱ１はオン状態からオフ状態に移行する。

以上において、転送サイリスタＴ１及び結合トランジスタＱ１を説明したが、他の転送サイリスタＴ及び結合トランジスタＱも同様に動作する。また、発光サイリスタＬについても、転送サイリスタＴ１と同様に動作する。

図７（ｂ）でさらに説明する。
前述したように、転送サイリスタＴ１がターンオンすると、結合トランジスタＱ１がオフ状態からオン状態に移行する。結合トランジスタＱ１のコレクタＣ１は、電源線抵抗Ｒｇ２を介して、電源電位Ｖｇａ（「Ｌ」（−３．３Ｖ））の電源線７１に接続されるとともに、転送サイリスタＴ２の第１ゲートＧｔｆ２に接続されている。よって、結合トランジスタＱ１のコレクタＣ１（転送サイリスタＴ２の第１ゲートＧｔｆ２）の電位は、結合トランジスタＱ１及び電源線抵抗Ｒｇ２を流れる電流と、結合トランジスタＱ１及び電源線抵抗Ｒｇ２のそれぞれの抵抗によって決まる。

ここでは、結合トランジスタＱ１のコレクタＣ１（転送サイリスタＴ２の第１ゲートＧｔｆ２）の電位は、例として−１Ｖになるとして説明する。
すると、転送サイリスタＴ２のしきい電圧は、第１ゲートＧｔｆ２の電位（−１Ｖ）から拡散電位Ｖｄ（１．５Ｖ）を引いた電位（−２．５Ｖ）になる。よって、第２転送信号線７３の電位が、この電位（−２．５Ｖ）より低くなると、転送サイリスタＴ２がターンオンする。

図７（ｃ）に示すように、ｐ型の第１半導体層８１は、転送サイリスタＴ１が構成される部分ではアノードＡ１であり、結合トランジスタＱ１が構成される部分ではエミッタＥ１である。ｎ型の第２半導体層８２は、転送サイリスタＴ１が構成される部分では第２ゲートＧｔｓ１であり、結合トランジスタＱ１が構成される部分ではベースＢ１である。ｐ型の第３半導体層８３は、転送サイリスタＴ１が構成される部分では第１ゲートＧｔｆ１であり、結合トランジスタＱ１が構成される部分ではコレクタＣ１である。そして、ｎ型の第４半導体層８４は、転送サイリスタＴ１が構成される部分ではカソードＫ１であるが、結合トランジスタＱ１が構成される部分では除去されている。

図７（ａ）に示すように、転送サイリスタＴ１のアノードＡ１と結合トランジスタＱ１のエミッタＥ１は、ともに基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））であるので、ｐ型の第１半導体層８１はつながっていてよい。
また、図７（ａ）に示すように、転送サイリスタＴ１の第２ゲートＧｔｓ１と結合トランジスタＱ１のベースＢ１とは接続されている。よって、ｎ型の第２半導体層８２は、転送サイリスタＴ１が構成される部分と結合トランジスタＱ１が構成される部分とでつながっていることが求められる。
さらに、図７（ａ）に示すように、転送サイリスタＴ１の第１ゲートＧｔｆ１と結合トランジスタＱ１のコレクタＣ１は接続されていない。よって、ｐ型の第３半導体層８３は、転送サイリスタＴ１が構成される部分と結合トランジスタＱ１が構成される部分とで分離されていることが求められる。

よって、ｐ型の第３半導体層８３は転送サイリスタＴ１が構成される部分と結合トランジスタＱ１が構成される部分とで分離されていることが求められる。なお、ｐ型の第３半導体層８３において、転送サイリスタＴ１が構成される部分と結合トランジスタＱ１が構成される部分とが電気的に分離されていればよい。
図７（ｃ）では、転送サイリスタＴ１が構成される部分と結合トランジスタＱ１が構成される部分との間において、ｐ型の第３半導体層８３が除去された状態を示している。なお、図６（ｂ）では、転送サイリスタＴ１が構成される部分と結合トランジスタＱ１が構成される部分との間において、ｐ型の第３半導体層８３の一部が残った状態を示している。これらについては、後述する。

（発光装置６５の動作）
次に、発光装置６５の動作について説明する。
前述したように、基準電位Ｖｓｕｂを「Ｈ」（０Ｖ）、電源電位Ｖｇａを「Ｌ」（−３．３Ｖ）として説明する。また、第１転送信号φ１、第２転送信号φ２、点灯信号φＩは、「Ｈ」（０Ｖ）と「Ｌ」（−３．３Ｖ）との２つの電位を有する信号であるとして説明する。なお、「Ｈ」（０Ｖ）を「Ｈ」、「Ｌ」（−３．３Ｖ）を「Ｌ」と略して表記することがある。

前述したように、発光装置６５は発光チップＵ１〜Ｕ４０を備えている（図３、４参照）。
図４に示したように、基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））、電源電位Ｖｇａ（「Ｌ」（−３．３Ｖ））は、回路基板６２上のすべての発光チップＵ１〜Ｕ４０に共通に供給される。同様に、第１転送信号φ１、第２転送信号φ２は、発光チップＵ１〜Ｕ４０に共通（並列）に送信される。
一方、点灯信号φＩ１〜φＩ４０は、発光チップＵ１〜Ｕ４０のそれぞれに個別に送信される。点灯信号φＩ１〜φＩ４０は、画像データに基づいて、各発光チップＵ１〜Ｕ４０の発光サイリスタＬを点灯又は非点灯に設定する信号である。よって、点灯信号φＩ１〜φＩ４０は、画像データによって相互に波形が異なる。しかし、点灯信号φＩ１〜φＩ４０は、同じタイミングで並列に送信される。
発光チップＵ１〜Ｕ４０は並列に駆動されるので、発光チップＵ１の動作を説明すれば足りる。

＜タイミングチャート＞
図８は、発光装置６５及び発光チップＵの動作を説明するためのタイミングチャートである。
図８では、発光チップＵ１の発光サイリスタＬ１〜Ｌ５の５個の発光サイリスタＬの点灯又は非点灯を制御（点灯制御と表記する。）する部分のタイミングチャートを示している。なお、図８では、発光チップＵ１の発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ５を点灯させ、発光サイリスタＬ４を消灯（非点灯）としている。
前述したように、他の発光チップＵ２〜Ｕ４０は、発光チップＵ１と並行して動作するため、発光チップＵ１の動作を説明すれば足りる。

図８において、時刻ａから時刻ｋへとアルファベット順に時刻が経過するとする。発光サイリスタＬ１は、時刻ｂから時刻ｅの期間Ｔ（１）において、発光サイリスタＬ２は、時刻ｅから時刻ｉの期間Ｔ（２）において、発光サイリスタＬ３は、時刻ｉから時刻ｊの期間Ｔ（３）において、発光サイリスタＬ４は、時刻ｊから時刻ｋの期間Ｔ（４）において点灯又は非点灯の制御（点灯制御）がされる。以下、同様にして番号が５以上の発光サイリスタＬが点灯制御される。
ここでは、期間Ｔ（１）、Ｔ（２）、Ｔ（３）、…は同じ長さの期間とし、それぞれを区別しないときは期間Ｔと呼ぶ。
なお、以下に説明する信号の相互の関係が維持されるようにすれば、期間Ｔ（１）、Ｔ（２）、Ｔ（３）、…の長さを可変としてもよい。

第１転送信号φ１、第２転送信号φ２、点灯信号φＩ１の波形について説明する。なお、時刻ａから時刻ｂまでの期間は、発光チップＵ１（発光チップＵ２〜Ｕ４０も同じ。）が動作を開始する期間である。この期間の信号については、動作の説明において説明する。

φ１端子（図５、図６参照）に送信される第１転送信号φ１及びφ２端子（図５、図６参照）に送信される第２転送信号φ２は、連続する２つの期間Ｔ（例えば、期間Ｔ（１）と期間Ｔ（２））を単位として波形が繰り返される。

第１転送信号φ１は、期間Ｔ（１）の開始時刻ｂで「Ｈ」から「Ｌ」に移行し、時刻ｆで「Ｌ」から「Ｈ」に移行する。そして、期間Ｔ（２）の終了時刻ｉにおいて、「Ｈ」から「Ｌ」に移行する。
第２転送信号φ２は、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」であって、時刻ｅで「Ｈ」から「Ｌ」に移行する。そして、期間Ｔ（２）の終了時刻ｉにおいて「Ｌ」を維持している。
第１転送信号φ１と第２転送信号φ２とを比較すると、第２転送信号φ２は、第１転送信号φ１を時間軸上で期間Ｔ後ろにずらしたものに当たる。第１転送信号φ１は、期間Ｔ（１）及び期間Ｔ（２）での波形が、期間Ｔ（３）以降において繰り返す。一方、第２転送信号φ２は、期間Ｔ（１）において破線で示す波形及び期間Ｔ（２）での波形が、期間Ｔ（３）以降において繰り返す。第２転送信号φ２の期間Ｔ（１）の波形が期間Ｔ（３）以降と異なるのは、期間Ｔ（１）は発光装置６５が動作を開始する期間であるためである。

第１転送信号φ１と第２転送信号φ２との一組の転送信号は、後述するように、図５、図６に示した転送サイリスタＴを番号順にオン状態を伝播させることにより、オン状態の転送サイリスタＴと同じ番号の発光サイリスタＬを、点灯又は非点灯の制御（点灯制御）の対象として指定する。

次に、発光チップＵ１のφＩ端子に送信される点灯信号φＩ１について説明する。なお、他の発光チップＵ２〜Ｕ４０には、それぞれ点灯信号φＩ２〜φＩ４０が送信される。

ここでは、発光チップＵ１の発光サイリスタＬ１に対する点灯制御の期間Ｔ（１）において、点灯信号φＩ１を説明する。
発光サイリスタＬ１を点灯させる場合、点灯信号φＩ１は、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」であって、時刻ｃで「Ｈ」から「Ｌ」に移行する。そして、時刻ｄで「Ｌ」から「Ｈ」に移行し、期間Ｔ（１）の終了時刻ｅにおいて「Ｈ」を維持している。

では、図４、図５を参照しつつ、図８に示したタイミングチャートにしたがって、発光装置６５及び発光チップＵ１の動作を説明する。なお、以下では、発光サイリスタＬ１及びＬ２を点灯制御する期間Ｔ（１）、Ｔ（２）について説明する。
（１）時刻ａ
＜発光装置６５＞
時刻ａにおいて、発光装置６５の信号発生回路１１０の基準電位供給部１６０は、基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））を設定する。電源電位供給部１７０は、電源電位Ｖｇａ（「Ｌ」（−３．３Ｖ））を設定する。すると、発光装置６５の回路基板６２上の電源ライン２００ａは基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））になり、発光チップＵ１〜Ｕ４０のそれぞれのＶｓｕｂ端子は「Ｈ」になる。同様に、電源ライン２００ｂは電源電位Ｖｇａ（「Ｌ」（−３．３Ｖ））になり、発光チップＵ１〜Ｕ４０のそれぞれのＶｇａ端子は「Ｌ」になる（図４参照）。これにより、発光チップＵ１〜Ｕ４０のそれぞれの電源線７１は「Ｌ」になる（図５参照）。

そして、信号発生回路１１０の転送信号発生部１２０は第１転送信号φ１、第２転送信号φ２をそれぞれ「Ｈ」に設定する。すると、第１転送信号ライン２０１及び第２転送信号ライン２０２が「Ｈ」になる（図４参照）。これにより、発光チップＵ１〜Ｕ４０のそれぞれのφ１端子及びφ２端子が「Ｈ」になる。電流制限抵抗Ｒ１を介してφ１端子に接続されている第１転送信号線７２の電位も「Ｈ」になり、電流制限抵抗Ｒ２を介してφ２端子に接続されている第２転送信号線７３も「Ｈ」になる（図５参照）。

さらに、信号発生回路１１０の点灯信号発生部１４０は、点灯信号φＩ１〜φＩ４０をそれぞれ「Ｈ」に設定する。すると、点灯信号ライン２０４−１〜２０４−４０が「Ｈ」になる（図４参照）。これにより、発光チップＵ１〜Ｕ４０のそれぞれのφＩ端子が、電流制限抵抗ＲＩを介して「Ｈ」になり、φＩ端子に接続された点灯信号線７５も「Ｈ」になる（図５参照）。
なお、図８及び以下における説明では、電位がステップ（階段）状に変化するとしているが、電位は徐々に変化する。よって、電位が変化の途上であっても、下記に示す条件が満たされれば、サイリスタがターンオン又はターンオフし、結合トランジスタＱがオン状態とオフ状態との間で変化しうる。

次に、発光チップＵ１の動作を説明する。
＜発光チップＵ１＞
転送サイリスタＴ、発光サイリスタＬのアノードはＶｓｕｂ端子に接続されているので、「Ｈ」（０Ｖ）に設定される。

奇数番号の転送サイリスタＴ１、Ｔ３、Ｔ５、…のそれぞれのカソードは、第１転送信号線７２に接続され、「Ｈ」に設定されている。偶数番号の転送サイリスタＴ２、Ｔ４、Ｔ６、…のそれぞれのカソードは、第２転送信号線７３に接続され、「Ｈ」に設定されている。よって、転送サイリスタＴは、アノード及びカソードがともに「Ｈ」であるためオフ状態にある。

発光サイリスタＬのカソードは、「Ｈ」の点灯信号線７５に接続されている。よって、発光サイリスタＬも、アノード及びカソードがともに「Ｈ」であるためオフ状態にある。

図５中の転送サイリスタ列の一端の第１ゲートＧｔｆ１は、前述したように、スタート抵抗Ｒ０の一方の端子に接続されている。第１ゲートＧｔｆ１は、電源線抵抗Ｒｇ１を介して、「Ｌ」（−３．３Ｖ）の電源線７１に接続されている。そして、スタート抵抗Ｒ０の他方の端子は、電流制限抵抗Ｒ２を介して、「Ｈ」（０Ｖ）の第２転送信号線７３に接続されている。よって、第１ゲートＧｔｆ１は、電源線７１の「Ｌ」（−３．３Ｖ）と第２転送信号線７３の「Ｈ」（０Ｖ）との電位差を電源線抵抗Ｒｇ１及びスタート抵抗Ｒ０で分圧された電位となる。なお、第２転送信号線７３は電流制限抵抗Ｒ２を介して「Ｈ」（０Ｖ）のφ２端子に接続されているので、第１ゲートＧｔｆ１は、電源線７１の「Ｌ」（−３．３Ｖ）とφ２端子の「Ｈ」（０Ｖ）との電位差を電源線抵抗Ｒｇ１、スタート抵抗Ｒ０、電流制限抵抗Ｒ２で分圧された電位となるとしてもよい。ここでは、スタート抵抗Ｒ０、電流制限抵抗Ｒ２が電源線抵抗Ｒｇ１より小さいとして、第１ゲートＧｔｆ１は、例として−１Ｖになっているとする。すると、転送サイリスタＴ１のしきい電圧は、−２．５Ｖになっている。
なお、第１ゲートＧｔｆ１の電位は、電源線抵抗Ｒｇ１、スタート抵抗Ｒ０、電流制限抵抗Ｒ２により設定できる。
そして、発光サイリスタＬ１の第１ゲートＧｌｆ１は、転送サイリスタＴ１の第１ゲートＧｔｆ１に接続されているので、発光サイリスタＬ１のしきい電圧も−２．５Ｖになっている。

このとき、アノード（ｐ型の第１半導体層８１）、カソード（ｎ型の第４半導体層８４）がともに「Ｈ」（０Ｖ）であって、転送サイリスタＴ１がオフ状態にあるので、第１ゲートＧｔｆ１（ｐ型の第３半導体層８３）が−１Ｖになっても、第２ゲートＧｔｓ１（ｎ型の第２半導体層８２）は、「Ｈ」（０Ｖ）から拡散電位Ｖｄ（１．５Ｖ）を引いた電位（−１．５Ｖ）より低くならない。よって、結合トランジスタＱ１はオン状態になることができずオフ状態にある。したがって、転送サイリスタＴ２の第１ゲートＧｔｆ２は、電源線抵抗Ｒｇ２を介して、電源線７１の「Ｌ」（−３．３Ｖ）になっている。すなわち、転送サイリスタＴ２のしきい電圧は−４．８Ｖである。同様に、他の転送サイリスタＴ３、Ｔ４、Ｔ５、…のしきい電圧も−４．８Ｖである。
また、発光サイリスタＬ２、３、４、…の第１ゲートＧｌｆ２、Ｇｌｆ３、Ｇｌｆ４、…は、それぞれ転送サイリスタＴ２、Ｔ３、Ｔ４、…の第１ゲートＧｔｆ２、Ｇｔｆ３、Ｇｔｆ４、…に接続されているので、しきい電圧は−４．８Ｖである。

（２）時刻ｂ
図８に示す時刻ｂにおいて、第１転送信号φ１が、「Ｈ」から「Ｌ」に移行する。これにより発光装置６５が動作を開始する。
第１転送信号φ１が「Ｈ」から「Ｌ」に移行すると、φ１端子及び電流制限抵抗Ｒ１を介して、第１転送信号線７２の電位が「Ｈ」から「Ｌ」（−３．３Ｖ）に移行する。すると、しきい電圧が−２．５Ｖである転送サイリスタＴ１のカソードの電位が「Ｌ」（−３．３Ｖ）になるので、転送サイリスタＴ１がターンオンする。しかし、第１転送信号線７２にカソードが接続された番号が３以上の奇数番号の転送サイリスタＴは、しきい電圧が−４．８Ｖであるのでターンオンできない。一方、偶数番号の転送サイリスタＴは、第２転送信号φ２が「Ｈ」（０Ｖ）であって、第２転送信号線７３が「Ｈ」（０Ｖ）であるのでターンオンできない。

転送サイリスタＴ１がターンオンすると、第１転送信号線７２の電位は、アノードの基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））から拡散電位Ｖｄ（１．５Ｖ）を引いた−１．５Ｖになる。そして、第１ゲートＧｔｆ１の電位は、転送サイリスタＴ１のアノードの基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））の「Ｈ」（０Ｖ）になる。転送サイリスタＴ１の第１ゲートＧｔｆ１に接続されている発光サイリスタＬ１の第１ゲートＧｌｆ１の電位も「Ｈ」（０Ｖ）になる。そして、発光サイリスタＬ１のしきい電圧が−１．５Ｖになる。

一方、転送サイリスタＴ１がターンオンすると、結合トランジスタＱ１がオフ状態からオン状態に移行する。そして、結合トランジスタＱ１のコレクタＣ１（転送サイリスタＴ２の第１ゲートＧｔｆ２）の電位が−１Ｖに移行する。これにより、転送サイリスタＴ２及び発光サイリスタＬ２のしきい電圧が−２．５Ｖになる。
しかし、第２転送信号線７３は、「Ｈ」（０Ｖ）であるので、発光サイリスタＬ２はターンオンしない。

なお、転送サイリスタＴ２はオフ状態にあるので、前述したように結合トランジスタＱ２はオフ状態であって、転送サイリスタＴ３の第１ゲートＧｔｆ３は「Ｌ」（−３．３Ｖ）である。よって、転送サイリスタＴ３及び発光サイリスタＬ３のしきい電圧は、−４．８Ｖである。同様に、番号が４以上の転送サイリスタＴ及び発光サイリスタＬもしきい電圧が−４．８Ｖである。

時刻ｂの直後（ここでは、時刻ｂにおける信号の電位の変化によってサイリスタなどの変化が生じた後、定常状態になったときをいう。）において、転送サイリスタＴ１、結合トランジスタＱ１がオン状態にあって、他の転送サイリスタＴ及び結合トランジスタＱ、すべての発光サイリスタＬはオフ状態にある。
なお、以下では、オン状態の転送サイリスタＴ、結合トランジスタＱ、発光サイリスタＬを表記し、オフ状態の転送サイリスタＴ、結合トランジスタＱ、発光サイリスタＬについては表記しない。

（３）時刻ｃ
時刻ｃにおいて、点灯信号φＩ１が「Ｈ」から「Ｌ」に移行する。
点灯信号φＩ１が「Ｈ」から「Ｌ」に移行すると、電流制限抵抗ＲＩ及びφＩ端子を介して、点灯信号線７５が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。すると、しきい電圧が−１．５Ｖである発光サイリスタＬ１がターンオンして、点灯（発光）する。これにより、点灯信号線７５の電位が−１．５Ｖに近い電位（絶対値が１．５Ｖより大きい負の電位）になる。なお、発光サイリスタＬ２はしきい電圧が−２．５Ｖであるが、しきい電圧が−１．５Ｖと高い発光サイリスタＬ１がターンオンして、点灯信号線７５が−１．５Ｖに近い電位（絶対値が１．５Ｖより大きい負の電位）になるので、発光サイリスタＬ２はターンオンしない。
時刻ｃの直後において、転送サイリスタＴ１、結合トランジスタＱ１がオン状態にあって、発光サイリスタＬ１がオン状態で点灯（発光）している。

（４）時刻ｄ
時刻ｄにおいて、点灯信号φＩ１が「Ｌ」から「Ｈ」に移行する。
点灯信号φＩ１が「Ｌ」から「Ｈ」に移行すると、電流制限抵抗ＲＩ及びφＩ端子を介して、点灯信号線７５の電位が「Ｌ」から「Ｈ」に移行する。すると、発光サイリスタＬ１は、アノードとカソードとがともに「Ｈ」になるのでターンオフして消灯（非点灯）する。発光サイリスタＬ１の点灯期間は、点灯信号φＩ１が「Ｈ」から「Ｌ」に移行した時刻ｃから、点灯信号φＩ１が「Ｌ」から「Ｈ」に移行する時刻ｄまでの、点灯信号φＩ１が「Ｌ」である期間となる。
時刻ｄの直後において、転送サイリスタＴ１、結合トランジスタＱ１がオン状態にある。

（５）時刻ｅ
時刻ｅにおいて、第２転送信号φ２が「Ｈ」から「Ｌ」に移行する。ここで、発光サイリスタＬ１を点灯制御する期間Ｔ（１）が終了し、発光サイリスタＬ２を点灯制御する期間Ｔ（２）が開始する。
第２転送信号φ２が「Ｈ」から「Ｌ」に移行すると、φ２端子を介して第２転送信号線７３の電位が「Ｈ」から「Ｌ」に移行する。前述したように、転送サイリスタＴ２は、しきい電圧が−２．５Ｖになっているので、ターンオンする。これにより、第１ゲートＧｔｆ２（第１ゲートＧｌｆ２）の電位が「Ｈ」（０Ｖ）になる。よって、発光サイリスタＬ２のしきい電圧は−１．５Ｖになる。
転送サイリスタＴ２がターンオンすることにより、結合トランジスタＱ２がオフ状態からオン状態に移行し、転送サイリスタＴ３の第１ゲートＧｔｆ３が−１Ｖになる。よって、転送サイリスタＴ３及び発光サイリスタＬ３のしきい電圧が−２．５Ｖになる。
なお、番号が４以上の転送サイリスタＴ及び発光サイリスタＬのしきい電圧は−４．８Ｖである。
なお、点灯信号φＩ１は「Ｈ」（０Ｖ）であるので、いずれの発光サイリスタＬも点灯しない。
時刻ｅの直後において、転送サイリスタＴ１、Ｔ２、結合トランジスタＱ１、Ｑ２がオン状態にある。

（６）時刻ｆ
時刻ｆにおいて、第１転送信号φ１が「Ｌ」から「Ｈ」に移行する。
第１転送信号φ１が「Ｌ」から「Ｈ」に移行すると、φ１端子を介して第１転送信号線７２の電位が「Ｌ」から「Ｈ」に移行する。すると、オン状態の転送サイリスタＴ１は、アノードとカソードとがともに「Ｈ」になって、ターンオフする。
第１ゲートＧｔｆ１（第１ゲートＧｌｆ１）は、電源線抵抗Ｒｇ１を介して電源線７１（「Ｌ」（−３．３Ｖ））に接続されるとともに、スタート抵抗Ｒ０を介して「Ｌ」（−３．３Ｖ）である第２転送信号線７３に接続されている。よって、第１ゲートＧｔｆ１（第１ゲートＧｌｆ１）の電位は「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）になる。これにより、転送サイリスタＴ１及び発光サイリスタＬ１のしきい電圧は−４．８Ｖになる。
時刻ｆの直後において、転送サイリスタＴ２がオン状態にある。

（７）その他
時刻ｇにおいて、点灯信号φＩ１が「Ｈ」から「Ｌ」に移行すると、時刻ｃでの発光サイリスタＬ１と同様に、発光サイリスタＬ２がターンオンして、点灯（発光）する。
そして、時刻ｈにおいて、点灯信号φＩ１が「Ｌ」から「Ｈ」に移行すると、時刻ｄでの発光サイリスタＬ１と同様に、発光サイリスタＬ２がターンオフして消灯する。
さらに、時刻ｉにおいて、第１転送信号φ１が「Ｈ」から「Ｌ」に移行すると、時刻ｂでの転送サイリスタＴ１又は時刻ｅでの転送サイリスタＴ２と同様に、しきい電圧が−２．５Ｖの転送サイリスタＴ３がターンオンする。このとき、転送サイリスタＴ１はしきい電圧が−４．８Ｖであるので、ターンオンできない。
時刻ｉで、発光サイリスタＬ２を点灯制御する期間Ｔ（２）が終了し、発光サイリスタＬ３を点灯制御する期間Ｔ（３）が開始する。
以降は、これまで説明したことの繰り返しとなる。

なお、発光サイリスタＬを点灯（発光）させないで、消灯（非点灯）のままとするときは、図８の発光サイリスタＬ４を点灯制御する期間Ｔ（４）における時刻ｊから時刻ｋに示す点灯信号φＩ１のように、点灯信号φＩを「Ｈ」（０Ｖ）のままとすればよい。このようにすることで、発光サイリスタＬ４は、しきい電圧が−１．５Ｖであっても、消灯（非点灯）のままとなる。

以上説明したように、転送サイリスタＴは結合トランジスタＱによって相互に接続されている。よって、前段の転送サイリスタＴがターンオンすると、結合トランジスタＱがオフ状態からオン状態に移行し、後段の転送サイリスタＴのしきい電圧を高くする。これにより、後段の転送サイリスタＴのカソードに接続された第１転送信号φ１又は第２転送信号φ２が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行するタイミングにおいて、後段の転送サイリスタＴがターンオンする。
そして、転送サイリスタＴがターンオンすると、第１ゲートＧｔｆが「Ｈ」（０Ｖ）になる。転送サイリスタＴの第１ゲートＧｔｆと発光サイリスタＬの第１ゲートＧｌｆとは接続されているので、発光サイリスタＬのしきい電圧が−１．５Ｖとなる。そして、点灯信号φＩが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行するタイミングにおいて、発光サイリスタＬがターンオンして点灯（発光）する。
すなわち、転送サイリスタＴはオン状態になることで、点灯制御の対象である発光サイリスタＬを指定し、点灯可能な状態に設定する。点灯信号φＩは、点灯制御の対象である点灯可能な状態となった発光サイリスタＬを点灯又は非点灯に設定する。
このように、画像データに応じて点灯信号φＩの波形を設定することで、各発光サイリスタＬの点灯又は非点灯を制御する。

図９は、第１の実施の形態を適用しない自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵの回路構成を説明するための等価回路図である。ここでも、信号発生回路１１０との関係において発光チップＵ１を例に、発光チップＵを説明する。そこで、図９において、発光チップＵを発光チップＵ１（Ｕ）と表記する。
図５に示した第１の実施の形態を適用した自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵ１（Ｕ）では、転送サイリスタＴ１、Ｔ２、Ｔ３、…は結合トランジスタＱ１、Ｑ２、Ｑ３、…を介して接続されていた。これに対して、図９に示す第１の実施の形態を適用しない自己走査型発光素子アレイ（ＳＬＥＤ）を搭載した発光チップＵ１（Ｕ）では、転送サイリスタＴ１、Ｔ２、Ｔ３、…は結合ダイオードＤ１、Ｄ２、Ｄ３、…を介して接続されている。なお、結合ダイオードＤ１、Ｄ２、Ｄ３、…をそれぞれ区別しないときは、結合ダイオードＤと表記する。

図５と図９とを比較すると、図９の第１の実施の形態を適用しない自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵ１（Ｕ）では、結合トランジスタＱの代わりに結合ダイオードＤが設けられている。そして、スタート抵抗Ｒ０の代わりにスタートダイオードＤ０が設けられている。以下では、図５に示した発光チップＵ１（Ｕ）と同様な部分は同じ符号を付して説明を省略し、異なる部分を説明する。

転送サイリスタＴ１、Ｔ２、Ｔ３、…のそれぞれの第１ゲートＧｔｆ１、Ｇｔｆ２、Ｇｔｆ３、…を番号順に２個ずつペアとした第１ゲートＧｔｆ間に、結合ダイオードＤ１、Ｄ２、Ｄ３、…がそれぞれ接続されている。すなわち、結合ダイオードＤ１、Ｄ２、Ｄ３、…はそれぞれが第１ゲートＧｔｆ１、Ｇｔｆ２、Ｇｔｆ３、…で順に挟まれるように直列接続されている。そして、結合ダイオードＤ１の向きは、第１ゲートＧｔｆ１から第１ゲートＧｔｆ２に向かって電流が流れる方向に接続されている。他の結合ダイオードＤ２、Ｄ３、Ｄ４、…についても同様である。

そして、転送サイリスタ列の一端の転送サイリスタＴ１の第１ゲートＧｔｆ１は、スタートダイオードＤ０のカソードに接続されている。スタートダイオードＤ０のアノードは、第２転送信号線７３に接続されている。
なお、第１の実施の形態を適用しない自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵ１（Ｕ）では、転送サイリスタＴの第２ゲートＧｔｓを用いない。

図９に示す第１の実施の形態を適用しない自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵ１（Ｕ）も、図８に示すタイミングチャートにしたがって動作する。以下では、発光チップＵ１（Ｕ）について、図５に示した第１の実施の形態が適用される自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵ１（Ｕ）と異なる部分を説明する。

（１）時刻ａ
図９中の転送サイリスタ列の一端の第１ゲートＧｔｆ１は、前述したように、スタートダイオードＤ０のカソードに接続されている。第１ゲートＧｔｆ１は、電源線抵抗Ｒｇ１を介して、電源電位Ｖｇａ（「Ｌ」（−３．３Ｖ））の電源線７１に接続されている。そして、スタートダイオードＤ０のアノードは「Ｈ」（０Ｖ）の第２転送信号線７３に接続されている。よって、スタートダイオードＤ０は順バイアスであって、スタートダイオードＤ０のカソード（転送サイリスタＴ１の第１ゲートＧｔｆ１）は、スタートダイオードＤ０のアノードの電位（「Ｈ」（０Ｖ））から拡散電位Ｖｄ（１．５Ｖ）を引いた値（−１．５Ｖ）になっている。
また、転送サイリスタＴ１の第１ゲートＧｔｆ１が−１．５Ｖになると、結合ダイオードＤ１は、アノード（転送サイリスタＴ１の第１ゲートＧｔｆ１）が−１．５Ｖで、カソード（転送サイリスタＴ２の第１ゲートＧｔｆ２）が電源線抵抗Ｒｇ２を介して「Ｌ」（−３．３Ｖ）の電源線７１に接続されているので、順バイアスになる。よって、転送サイリスタＴ２の第１ゲートＧｔｆ２の電位は、転送サイリスタＴ１の第１ゲートＧｔｆ１の電位（−１．５Ｖ）から拡散電位Ｖｄ（１．５Ｖ）を引いた−３Ｖになる。
しかし、３以上の番号の転送サイリスタＴの第１ゲートＧｔｆには、スタートダイオードＤ０のアノードが「Ｈ」（０Ｖ）であることの影響は及ばず、これらの第１ゲートＧｔｆの電位は、電源線７１の「Ｌ」（−３．３Ｖ）になっている。
よって、転送サイリスタＴ１、発光サイリスタＬ１のしきい電圧は−３Ｖ、転送サイリスタＴ２、発光サイリスタＬ２のしきい電圧は−４．５Ｖ、番号が３以上の転送サイリスタＴ、発光サイリスタＬのしきい電圧は−４．８Ｖとなっている。

（２）時刻ｂ
図８に示す時刻ｂにおいて、第１転送信号φ１が「Ｈ」から「Ｌ」に移行して、第１転送信号線７２の電位が、「Ｈ」から「Ｌ」に移行する。すると、しきい電圧が−３Ｖである転送サイリスタＴ１がターンオンする。
転送サイリスタＴ１がターンオンすると、第１ゲートＧｔｆ１（第１ゲートＧｌｆ１）の電位は、転送サイリスタＴ１のアノードの電位である「Ｈ」（０Ｖ）になる。そして、第１ゲートＧｔｆ２（第１ゲートＧｌｆ２）の電位が−１．５Ｖ、第１ゲートＧｔｆ３（第１ゲートＧｌｆ３）の電位が−３Ｖ、番号が４以上の第１ゲートＧｔｆ（第１ゲートＧｌｆ）の電位が「Ｌ」（−３．３Ｖ）になる。
これにより、発光サイリスタＬ１のしきい電圧が−１．５Ｖ、転送サイリスタＴ２、発光サイリスタＬ２のしきい電圧が−３Ｖ、転送サイリスタＴ３、発光サイリスタＬ３のしきい電圧が−４．５Ｖ、番号が４以上の転送サイリスタＴ、発光サイリスタＬのしきい電圧が−４．８Ｖになる。

時刻ｂの直後において、転送サイリスタＴ１がオン状態にあって、他の転送サイリスタＴ、発光サイリスタＬはオフ状態にある。

（３）時刻ｃ
時刻ｃにおいて、点灯信号φＩ１が「Ｈ」から「Ｌ」に移行すると、電流制限抵抗ＲＩ及びφＩ端子を介して、点灯信号線７５が「Ｈ」から「Ｌ」に移行する。すると、しきい電圧が−１．５Ｖである発光サイリスタＬ１がターンオンして、点灯（発光）する。
時刻ｃの直後において、転送サイリスタＴ１がオン状態にあって、発光サイリスタＬ１がオン状態で点灯（発光）している。

（４）時刻ｄ
時刻ｄにおいて、点灯信号φＩ１が「Ｌ」から「Ｈ」に移行すると、発光サイリスタＬ１はターンオフして消灯（非点灯）する。
時刻ｄの直後において、転送サイリスタＴ１がオン状態にある。

（５）時刻ｅ
時刻ｅにおいて、第２転送信号φ２が「Ｈ」から「Ｌ」に移行すると、しきい電圧が−３Ｖの転送サイリスタＴ２がターンオンする。これにより、第１ゲートＧｔｆ２（第１ゲートＧｌｆ２）の電位が「Ｈ」（０Ｖ）、第１ゲートＧｔｆ３（第１ゲートＧｌｆ３）の電位が−１．５Ｖ「Ｈ」（０Ｖ）、第１ゲートＧｔｆ４（第１ゲートＧｌｆ４）の電位が−３Ｖになる。そして、番号が５以上の第１ゲートＧｔｆ（第１ゲートＧｌｆ）の電位が−３．３Ｖになる。
時刻ｅの直後において、転送サイリスタＴ１及びＴ２がオン状態にある。

（６）時刻ｆ
時刻ｆにおいて、第１転送信号φ１が「Ｌ」から「Ｈ」に移行すると、オン状態の転送サイリスタＴ１は、アノードとカソードとがともに「Ｈ」になって、ターンオフする。すると、第１ゲートＧｔｆ１（第１ゲートＧｌｆ１）の電位は、電源線抵抗Ｒｇ１を介して、電源線７１の電源電位Ｖｇａ（「Ｌ」（−３．３Ｖ））になる。これにより、結合ダイオードＤ１は逆バイアスになる。よって、第１ゲートＧｔｆ２（第１ゲートＧｌｆ２）が「Ｈ」（０Ｖ）である影響は、第１ゲートＧｔｆ１（第１ゲートＧｌｆ１）に及ばなくなる。すなわち、逆バイアスの結合ダイオードＤで接続された第１ゲートＧｔｆを有する転送サイリスタＴは、しきい電圧が−４．８Ｖになって、「Ｌ」（−３．３Ｖ）の第１転送信号φ１又は第２転送信号φ２ではターンオンしなくなる。
時刻ｆの直後において、転送サイリスタＴ２がオン状態にある。

この後は、図５に示した第１の実施の形態が適用される自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵ１（Ｕ）で説明したように、上記の繰り返しとなる。

そして、図９に示す第１の実施の形態を適用しない自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵ１（Ｕ）では、ターンオンする前の転送サイリスタＴのしきい電圧は−３Ｖである。すなわち、転送サイリスタＴのしきい電圧（−３Ｖ）と第１転送信号φ１及び第２転送信号φ２の「Ｌ」（−３．３Ｖ）との差は−０．３Ｖである。
これに対して、図５に示した第１の実施の形態が適用される自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵ１（Ｕ）では、転送サイリスタＴはターンオンする前のしきい電圧は−２．５Ｖであって、転送サイリスタＴのしきい電圧（−２．５Ｖ）と第１転送信号φ１及び第２転送信号φ２の「Ｌ」（−３．３Ｖ）との差は、−０．８Ｖである。

すなわち、転送サイリスタＴを結合トランジスタＱにより接続した第１の実施の形態が適用される自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵでは、転送サイリスタＴを結合ダイオードＤで接続した第１の実施の形態を適用しない自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵに比べ、転送サイリスタＴのしきい電圧と第１転送信号φ１及び第２転送信号φ２の「Ｌ」との差が大きく、動作マージンが広い。よって、転送サイリスタＴを結合トランジスタＱにより接続した第１の実施の形態が適用される自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵでは、ノイズなどの影響を受けにくく、転送部における転送サイリスタＴのオン状態の伝搬が途切れるという転送不良の発生が抑制される。よって、プリントヘッド６１の誤動作が抑制され、形成される画像における乱れの発生が抑制される。

（発光チップＵの製造方法）
第１の実施の形態が適用される発光チップＵの製造方法について説明する。
図１０は、第１の実施の形態が適用される発光チップＵの製造方法を説明する断面図である。図１０は、図６（ｂ）に示した断面図において、第１アイランド３０１の転送サイリスタＴ１及び結合トランジスタＱ１の部分を示している。

図１０にしたがって、第１の実施の形態が適用される発光チップＵの製造方法について説明する。ここでは、フォトリソグラフィ技術によって、発光チップＵを製造するとする。

図１０（ａ）に示すように、発光チップＵは、例えばＧａＡｓやＧａＡｌＡｓなどの化合物半導体により、ｐ型の基板８０上に、ｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３及びｎ型の第４半導体層８４を順に積層した半導体積層体を形成する（半導体積層体形成工程）。
なお、ｐ型の基板８０が、ｐ型の第１半導体層８１を兼ねてもよい。

次に、図１０（ｂ）に示すように、ｎ型の第４半導体層８４の一部の領域を除去して転送サイリスタＴの第１ゲートＧｔｆ１及び結合トランジスタＱのコレクタＣ１となるｐ型の第３半導体層８３を露出させる第１エッチング工程の一例としての第１ゲート及びコレクタ出しエッチングを行う。なお、第１ゲート及びコレクタ出しエッチングでは、ｎ型の第４半導体層８４の表面からのエッチング深さｅ１を目標としてエッチングする。この目標とするエッチング深さｅ１は、ｎ型の第４半導体層８４とｐ型の第３半導体層８３の界面からｐ型の第３半導体層８３側に入るように設定されている。
そして、転送サイリスタＴ１が構成される部分において、カソードとして働くｎ型の第４半導体層８４（カソード層）の領域３１２上にｎ型オーミック電極３２２を形成する。さらに、露出させたｐ型の第３半導体層８３上に、第１ゲートＧｔｆ１として働くｐ型オーミック電極３３１を形成する。そして、結合トランジスタＱ１が構成される部分において、露出させたｐ型の第３半導体層８３上に、コレクタＣ１として働くｐ型オーミック電極３３２を形成する。

そして、図１０（ｃ）に示すように、転送サイリスタＴ１の第１ゲートＧｔｆ１と結合トランジスタＱ１のコレクタＣ１とを分離するためにｐ型の第３半導体層８３の一部をエッチングする第２エッチング工程の一例としての分離エッチングを行う。
ここでは、ｎ型の第４半導体層８４の一部を除去して露出させたｐ型の第３半導体層８３の表面からエッチング深さｅ２を目標としてエッチングする。この目標とするエッチング深さｅ２は、ｎ型の第２半導体層８２上にｐ型の第３半導体層８３の一部を残すように設定されている。

さらに、図１０（ｄ）に示すように、ｎ型の第４半導体層８４が除去されて露出させたｐ型の第３半導体層８３の表面から、ｐ型の第３半導体層８３、ｎ型の第２半導体層８２、
ｐ型の第１半導体層８１の一部をエッチングして、第１アイランド３０１を形成する第３エッチング工程の一例としてのアイランドエッチングを行う。
ここでは、第１ゲート及びコレクタ出しエッチングにより露出させたｐ型の第３半導体層８３の表面からエッチング深さｅ３を目標としてエッチングする。この目標とするエッチング深さｅ３は、ｐ型の第１半導体層８１の厚さ方向の一部をエッチングするように設定されている。
ここでは、転送サイリスタＴ１と結合トランジスタＱ１とが構成される第１アイランド３０１を例として説明したが、他のアイランド（第２アイランド〜第６アイランド及び符号を付さないアイランド）も同様である。
半導体積層体をエッチングして形成されたアイランドはメサと呼ばれ、アイランドを形成するエッチングはメサエッチングと呼ばれることがある。

次に、ｐ型の半導体層（ｐ型の第１半導体層８１、ｐ型の第３半導体層８３）とｎ型の半導体層（ｎ型の第２半導体層８２、ｎ型の第４半導体層８４）とを積層した半導体積層体において、ｐ型の半導体層とｎ型の半導体層とのｐｎ接合の界面において形成される空乏層について説明する。

図１１は、第１の実施の形態における転送サイリスタＴ及び結合トランジスタＱの断面の拡大図である。ここで、ｐ型の基板８０上に厚さｄ１のｐ型の第１半導体層８１、厚さｄ２のｎ型の第２半導体層８２、厚さｄ３の第３半導体層８３、厚さｄ４の第４半導体層８４が順に積層されているとする。
ここでは、ｎ型の第２半導体層８２とｐ型の第３半導体層８３とのｐｎ接合で説明する。ｐｎ接合の界面からｎ型の第２半導体層８２側へ広がる空乏層の厚さＸｎ、ｐ型の第３半導体層８３側へ広がる空乏層の厚さＸｐはそれぞれ式（１）、式（２）で表される。そして、拡散電位Ｖｄは、式（３）で表される。

空乏層の厚さＸｎ及び空乏層の厚さＸｐは、素電荷量ｑ、誘電率ε、ｐ型の半導体層の不純物濃度（アクセプタ濃度Ｎａ）、ｎ型の半導体層の不純物濃度（ドナー濃度Ｎｄ）、ボルツマン定数Ｋ、真性キャリア濃度ｎｉ、ｐｎ接合に印加される電位Ｖｂから求められる。
すなわち、ｎ型の第２半導体層８２とｐ型の第３半導体層８３との界面には、それらの不純物濃度に依存した空乏層が形成される。
なお、図１１では、ｎ型の第２半導体層８２とｐ型の第３半導体層８３との界面において、空乏層の厚さＸｎ及び空乏層の厚さＸｐを説明したが、他の界面（ｐ型の第１半導体層８１とｎ型の第２半導体層８２との界面、ｐ型の第３半導体層８３とｎ型の第４半導体層８４との界面）でも同様である。

以下の説明では、ｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３及びｎ型の第４半導体層８４は、Ａｌ_０．１３Ｇａ_０．８７Ａｓで構成されているとし、真性キャリア濃度ｎｉを１．６３×１０^６／ｃｍ^３、比誘電率εｒを１２．７４とする。誘電率εは真空の誘電率ε０と比誘電率εｒの積である。

さて、図１１において、転送サイリスタＴと結合トランジスタＱとの間において、ｎ型の第２半導体層８２上に厚さＸｐ（空乏層の厚さＸｐ）以下のｐ型の第３半導体層８３が残ってもよい。このｎ型の第２半導体層８２上に残ったｐ型の第３半導体層８３は空乏化され、転送サイリスタＴの第１ゲートＧｔｆと結合トランジスタＱのベースとは電気的に接続されないためである。

図１０（ｂ）に示した第１ゲート及びコレクタ出しエッチングにおいて、目標とするエッチング深さｅ１に対してエッチングばらつきΔｅ１である場合、エッチング深さｅ１に対する実際のエッチング深さは最も浅いエッチング深さ（ｅ１−Δｅ１）と最も深いエッチング深さ（ｅ１＋Δｅ１）との間にある。ここでは、実際の最も浅いエッチング深さ（ｅ１−Δｅ１）でも、ｎ型の第４半導体層８４の厚さｄ４より大きくする。
これは、ｎ型の第４半導体層８４が完全に除去されずに、ｐ型の第３半導体層８３上に残ると、図１０（ｂ）に示したように、ｐ型オーミック電極３３１及びｐ型オーミック電極３３２を形成しても、オーミック性が得られないおそれがあるからである。

そして、図１０（ｃ）に示した分離エッチングにおいて、目標とするエッチング深さｅ２に対してエッチングばらつきΔｅ２である場合、エッチング深さｅ２に対する実際のエッチング深さは最も浅いエッチング深さ（ｅ２−Δｅ２）と最も深いエッチング深さ（ｅ２＋Δｅ２）との間にある。
すると、第１ゲート及びコレクタ出しエッチングにおける実際の最も浅いエッチング深さ（ｅ１−Δｅ１）と分離エッチングにおける実際の最も浅いエッチング深さ（ｅ２−Δｅ２）とが重なったエッチング深さ（ｅ１−Δｅ１＋ｅ２−Δｅ２）が、ｐ型の第３半導体層８３とｎ型の第２半導体層８２とのｐｎ接合の界面からｐ型の第３半導体層８３に空乏層の厚さＸｐ入った位置に到達していればよい。

このようにすれば、第１ゲート及びコレクタ出しエッチングにおける実際の最も深いエッチング深さ（ｅ１＋Δｅ１）と分離エッチングにおける実際の最も深いエッチング深さ（ｅ２＋Δｅ２）とが重なった深さ（ｅ１＋Δｅ１＋ｅ２＋Δｅ２）であっても、ｎ型の第２半導体層８２がエッチングされる深さを小さく抑制することができる。

第１の実施の形態における実施例として、表１に示すｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３、ｎ型の第４半導体層８４のそれぞれの膜厚（μｍ）と不純物濃度（／ｃｍ^３）を設定する。
ｐ型の第１半導体層８１は、厚さｄ１が０．５０μｍ、不純物濃度（アクセプタ濃度Ｎａ）が１×１０^１７／ｃｍ^３、ｎ型の第２半導体層８２は、厚さｄ２が０．３０μｍ、不純物濃度（ドナー濃度Ｎｄ）が２×１０^１７／ｃｍ^３、ｐ型の第３半導体層８３は、厚さｄ３が０．９０μｍ、不純物濃度（アクセプタ濃度Ｎａ）が４×１０^１６／ｃｍ^３、ｎ型の第４半導体層８４は、厚さｄ４が０．５０μｍ、不純物濃度（ドナー濃度Ｎｄ）が２×１０^１８／ｃｍ^３である。特に、ｐ型の第３半導体層８３は、厚さｄ３が０．９０μｍと他の層に比べて厚く、不純物濃度（アクセプタ濃度Ｎａ）が４×１０^１６／ｃｍ^３と他の層に比べて低い。
ｐｎ接合に電圧を印加しない状態（Ｖｂ＝０Ｖ）において、ｎ型の第２半導体層８２とｐ型の第３半導体層８３との界面において、不純物濃度が小さいｐ型の第３半導体層８３側へ広がる空乏層の厚さＸｐは、式（２）から算出されて０．１９μｍである。

ここでは、上記のエッチングは、エッチング液（エッチャント）を用いたウェットエッチングで行うとする。そして、エッチング深さのばらつき（精度）を±１０％とする。

ここで、ｎ型の第４半導体層８４の厚さｄ４が０．５０μｍであることから、第１ゲート及びコレクタ出しエッチングの目標とするエッチング深さｅ１を０．６０μｍとする。実際の最も浅いエッチング深さ（ｅ１−Δｅ１）は０．５４μｍ、最も深いエッチング深さ（ｅ１＋Δｅ１）は０．６６μｍとなる。

ここで示す例では、ｐ型の第３半導体層８３側に広がる空乏層の厚さＸｐは０．１９μｍである。
よって、第１ゲート及びコレクタ出しエッチングにおける実際の最も浅いエッチング深さ（ｅ１−Δｅ１）と分離エッチングにおける実際の最も浅いエッチング深さ（ｅ２−Δｅ２）とが重なったエッチング深さ（ｅ１−Δｅ１＋ｅ２−Δｅ２）が、ｎ型の第４半導体層８４の厚さｄ４とｐ型の第３半導体層８３の厚さｄ３との和からｐ型の第３半導体層８３側に広がる空乏層の厚さＸｐを引いた（ｄ４＋ｄ３―Ｘｐ）であればよい。
これから、分離エッチングにて目標とするエッチング深さｅ２は、０．７４μｍになる。
すると、分離エッチングにおける実際の最も浅いエッチング深さ（ｅ２−Δｅ２）は０．６７μｍ、実際の最も深いエッチング深さ（ｅ２＋Δｅ２）は０．８１μｍとなる。

第１ゲート及びコレクタ出しエッチングにおいて実際の最も浅いエッチング深さ（ｅ１−Δｅ１）（０．５４μｍ）であって、且つ分離エッチングにおいて実際の最も浅いエッチング深さ（ｅ２−Δｅ２）（０．６７μｍ）である場合には、ｎ型の第４半導体層８４の表面から１．２１μｍの深さまでエッチングが進む。この１．２１μｍは、ｐ型の第３半導体層８３とｎ型の第２半導体層８２との界面からｐ型の第３半導体層８３側に０．１９μｍ（ｐ型の第３半導体層８３側の空乏層の厚さＸｐ）の位置にあたる。

一方、第１ゲート及びコレクタ出しエッチングにおいて実際の最も深いエッチング深さ（ｅ１＋Δｅ１）（０．６６μｍ）であって、且つ分離エッチングにおいて実際の最も深いエッチング深さ（ｅ２＋Δｅ２）（０．８１μｍ）である場合には、ｎ型の第４半導体層８４の表面から１．４７μｍの深さまでエッチングが進む。この１．４７μｍは、ｐ型の第３半導体層８３とｎ型の第２半導体層８２との界面からｎ型の第２半導体層８２側に０．０７μｍ入った位置にあたる。この場合、ｐ型の第３半導体層８３が除去され、さらにｎ型の第２半導体層８２側に入り込んでいる。しかし、ｎ型の第２半導体層８２の残る厚さｄ２ｒは、０．２３μｍ（＝０．３０μｍ−０．０７μｍ）となる。

以上説明したように、第１の実施の形態では、ｐ型の第３半導体層８３の不純物濃度（アクセプタ濃度Ｎａ）が４×１０^１６／ｃｍ^２であるので、ｐｎ接合に電圧を印加しない状態（Ｖｂ＝０Ｖ）において、空乏層の厚さＸｐが０．１９μｍである。よって、ｐ型の第３半導体層８３の一部がｎ型の第２半導体層８２上に残っても、その厚さが空乏層の厚さＸｐの範囲であれば、転送サイリスタＴの第１ゲートＧｔｆと結合トランジスタＱのコレクタＣとが、ｐ型の第３半導体層８３を介して電気的に接続されることが抑制される。

なお、アイランドエッチングにおける目標とするエッチング深さｅ３は、１．２０μｍである。

表２は、第１の実施の形態を適用しない場合の、ｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３及びｎ型の第４半導体層８４の厚さと不純物濃度の一例を示す表である。
第１の実施の形態を適用しない場合では、ｐ型の第３半導体層８３の厚さは０．９０μｍで、表１に示した第１の実施の形態が適用される場合と同じであるが、ｐ型の第３半導体層８３の不純物濃度（アクセプタ濃度Ｎａ）は２×１０^１７／ｃｍ^３と、表１に示した第１の実施の形態が適用される場合より大きくなっている。
この場合、ｐｎ接合に電圧を印加しない状態（Ｖｂ＝０Ｖ）において、ｐ型の第３半導体層８３側の空乏層の厚さＸｐは０．０７μｍである。ちなみに、ｎ型の第２半導体層８２側の空乏層の厚さＸｎも０．０７μｍである。

表１の第１の実施の形態が適用される場合と同様に、第１ゲート及びコレクタ出しエッチングの目標とするエッチング深さｅ１を０．６０μｍとして計算すると、分離エッチングにて目標とするエッチング深さｅ２は、０．８８μｍになる。
すると、分離エッチングにおける実際の最も浅いエッチング深さ（ｅ２−Δｅ２）は０．７９μｍ、実際の最も深いエッチング深さ（ｅ２＋Δｅ２）は０．９７μｍとなる。

第１ゲート及びコレクタ出しエッチングにおいて実際の最も浅いエッチング深さ（ｅ１−Δｅ１）（０．５４μｍ）であって、且つ分離エッチングにおいて実際の最も浅いエッチング深さ（ｅ２−Δｅ２）（０．７９μｍ）である場合には、ｎ型の第４半導体層８４の表面から１．３３μｍの深さまでエッチングが進む。この１．３３μｍは、ｐ型の第３半導体層８３とｎ型の第２半導体層８２との界面からｐ型の第３半導体層８３側に０．０７μｍ（ｐ型の第３半導体層８３側の空乏層の厚さＸｐ）の位置にあたる。

一方、第１ゲート及びコレクタ出しエッチングにおいて実際の最も深いエッチング深さ（ｅ１＋Δｅ１）（０．６６μｍ）であって、且つ分離エッチングにおいて実際の最も深いエッチング深さ（ｅ２＋Δｅ２）（０．９７μｍ）である場合には、ｎ型の第４半導体層８４の表面から１．６３μｍの深さまでエッチングが進む。この１．６３μｍは、ｐ型の第３半導体層８３とｎ型の第２半導体層８２との界面からｎ型の第２半導体層８２側に０．２３μｍ入った位置にあたる。この場合、ｐ型の第３半導体層８３が除去され、さらにｎ型の第２半導体層８２側に入り込んでいる。そして、ｎ型の第２半導体層８２の厚さは０．３０μｍであるので、ｎ型の第２半導体層８２の残る厚さｄ２ｒは、０．０７μｍ（＝０．３０μｍ−０．２３μｍ）となる。

転送サイリスタＴの第２ゲートＧｔｓと結合トランジスタＱのベースとは、ｎ型の第２半導体層８２で接続されている（図７（ｃ）参照）。よって、転送サイリスタＴの第２ゲートＧｔｓと結合トランジスタＱのベースとの間が電気的に接続される（電流が流れる）ように、ｎ型の第２半導体層８２が存在していることが必要となる。
このことから、表２に示した第１の実施の形態を適用しない場合では、ｎ型の第２半導体層８２が薄くなって、転送サイリスタＴの第２ゲートＧｔｓと結合トランジスタＱのベースとの間での電気的な接続が高抵抗になって、電流が流れにくい場合が生じるおそれがある。
これにより、転送部１０１において、転送サイリスタＴのオン状態の転送（伝搬）が不安定になったり、途切れたりする転送不良が発生して、形成される画像に乱れが発生する。

これに対して、表１に示した第１の実施の形態が適用される場合では、ｎ型の第２半導体層８２が薄くなりにくく、転送サイリスタＴの第２ゲートＧｔｓと結合トランジスタＱのベースとの間で電流が流れにくい場合が生じることを抑制できる。
すなわち、転送部１０１における転送サイリスタＴのオン状態の転送（伝搬）が不安定になったり、途切れたりする転送不良の発生が抑制され、形成される画像における乱れの発生が抑制される。

これは、表１、表２に示すように、ｐ型の第３半導体層８３の厚さｄ３に比べ、ｎ型の第２半導体層８２の厚さｄ２が薄いため、ｐ型の第３半導体層８３をエッチングする際に、薄いｎ型の第２半導体層８２の厚さｄ２を残すことが難しいことによる。
よって、第１の実施の形態では、ｐ型の第３半導体層８３の不純物濃度（ドナー濃度Ｎｄ）を空乏層の厚さＸｐが大きくなるように設定し、空乏層の厚さＸｐを考慮して、目標とするエッチングの深さｅ２を設定することで、製造マージンを広げている。
なお、目標とするエッチングの深さｅ２は、ｐ型の第３半導体層８３の不純物濃度（ドナー濃度Ｎｄ）を変えることによって設定できる。

以上に示した例は、一例であって、ｎ型の第２半導体層８２の厚さｄ２及び不純物濃度（ドナー濃度Ｎｄ）、ｐ型の第３半導体層８３の厚さｄ３及び不純物濃度（アクセプタ濃度Ｎａ）によって、転送サイリスタＴと結合トランジスタＱとの間に残るｎ型の第２半導体層８２の厚さが設定される。なお、転送サイリスタＴと結合トランジスタＱとの間にエッチングされずにｎ型の第２半導体層８２が厚さｄ２で残るようにすることで、転送サイリスタＴの第２ゲートＧｔｓと結合トランジスタＱのベースとの接続における抵抗の変動が抑制されるので好ましい。すなわち、ｎ型の第２半導体層８２上に空乏層の厚さＸｐ以内のｐ型の第３半導体層８３が存在することが好ましい。

［第２の実施の形態］
第１の実施の形態では、ｐ型の第３半導体層８３は、不純物濃度（アクセプタ濃度Ｎａ）が一様な層であるとした。

第１の実施の形態において、ｐ型の第３半導体層８３側の空乏層の厚さＸｐは、式（１）から分かるように、不純物濃度（アクセプタ濃度Ｎａ）が小さいほど大きくなる。しかし、転送サイリスタＴにおいて、カソードであるｎ型の第４半導体層８４と第１ゲートＧｔｆであるｐ型の第３半導体層８３との界面においても、空乏層が形成される。しかも、表１に示すように、ｎ型の第４半導体層８４の不純物濃度（ドナー濃度Ｎｄ）は、ｐ型の第３半導体層８３の不純物濃度（アクセプタ濃度Ｎａ）に比べて大きい。よって、この空乏層はｐ型の第３半導体層８３側に広がる（図１１の空乏層の厚さＸｐ´）。
例えば、ｐ型の第３半導体層８３の不純物濃度をさらに２×１０^１６／ｃｍ^２まで下げると、ｐｎ接合に電圧を印加しない状態（Ｖｂ＝０Ｖ）において、ｎ型の第２半導体層８２とｐ型の第３半導体層８３との界面においてｐ型の第３半導体層８３側に広がる空乏層の厚さＸｐは０．２８μｍとなる。一方、ｐｎ接合に電圧を印加しない状態（Ｖｂ＝０Ｖ）において、ｎ型の第４半導体層８４とｐ型の第３半導体層８３との界面においてｐ型の第３半導体層８３側に広がる空乏層の厚さＸｐ´は０．３０μｍとなる。よって、空乏層の厚さＸｐと空乏層の厚さＸｐ´の和は、０．５８μｍである。すなわち、ｐ型の第３半導体層８３の厚さｄ３の０．９μｍの内、０．５８μｍが空乏化される。

そして、ｎ型の第４半導体層８４側に負の電圧を印加すると、ｎ型の第２半導体層８２とｐ型の第３半導体層８３との界面においてｐ型の第３半導体層８３側の空乏層がさらに広がる。そして、この空乏層は、ｎ型の第４半導体層８４とｐ型の第３半導体層８３との界面においてｐ型の第３半導体層８３側に広がる空乏層とがつながってしまう。空乏層がつながると、なだれ降伏であるパンチスルーが発生して、もはや転送サイリスタＴとして動作しなくなってしまう。
すなわち、ｐ型の第３半導体層８３の不純物濃度（アクセプタ濃度Ｎａ）を下げると、転送サイリスタＴの耐圧が低下してしまう。
よって、転送サイリスタＴの耐圧の低下を抑制するために、ｐ型の第３半導体層８３の不純物濃度（アクセプタ濃度Ｎａ）をむやみに下げることは好ましくない。

そこで、第２の実施の形態では、ｐ型の第３半導体層８３は、不純物濃度が異なる２層（ｐ型の第３半導体層８３ａ及びｐ型の第３半導体層８３ｂ）で構成されている。
他の構成は、第１の実施の形態と同様であるので説明を省略し、異なる部分であるｐ型の第３半導体層８３を中心に説明する。
図１２は、第２の実施の形態における転送サイリスタＴ及び結合トランジスタＱの断面の拡大図である。図１１に示した第１の実施の形態における転送サイリスタＴ及び結合トランジスタＱの断面と同様な部分は同じ符号を付して説明を省略する。

第２の実施の形態では、ｐ型の第３半導体層８３が、ｎ型の第２半導体層８２側の第３半導体層下層の一例としてのｐ型の第３半導体層８３ａ（転送サイリスタＴの第１ゲート下層）と、ｎ型の第４半導体層８４側の第３半導体層上層の一例としてのｐ型の第３半導体層８３ｂ（転送サイリスタＴの第１ゲート上層）との二層になっている。

第２の実施の形態における実施例として、表３に示すｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３ａ、ｐ型の第３半導体層８３ｂ、ｎ型の第４半導体層８４のそれぞれの膜厚（μｍ）と不純物濃度（／ｃｍ^３）を設定する。
ｐ型の第３半導体層８３ａは、厚さｄ３ａが０．３０μｍ、不純物濃度（アクセプタ濃度Ｎａ）が１×１０^１６／ｃｍ^３であり、ｐ型の第３半導体層８３ｂは、厚さｄ３ｂが０．６０μｍ、不純物濃度（アクセプタ濃度Ｎａ）が４×１０^１７／ｃｍ^３である。
この場合、ｐｎ接合に電圧を印加しない状態（Ｖｂ＝０Ｖ）において、ｐ型の第３半導体層８３ａ側の空乏層の厚さＸｐは、式（２）によると０．４１μｍであって、厚さｄ３ａが０．３０μｍのｐ型の第３半導体層８３ａは層全体が空乏化される。
しかし、ｐ型の第３半導体層８３ｂは不純物濃度（アクセプタ濃度Ｎａ）（４×１０^１７／ｃｍ^３）が、ｐ型の第３半導体層８３ａの不純物濃度（アクセプタ濃度Ｎａ）（１×１０^１６／ｃｍ^３）に比べて大きいので、空乏層の広がりが抑制される。よって、パンチスルーの発生が抑制され、転送サイリスタＴの耐圧が低下することが抑制される。

第２の実施の形態では、第１ゲート及びコレクタ出しエッチングにおける実際の最も浅いエッチング深さ（ｅ１−Δｅ１）と分離エッチングにおける実際の最も浅いエッチング深さ（ｅ２−Δｅ２）とが重なったエッチング深さ（ｅ１−Δｅ１＋ｅ２−Δｅ２）が、ｐ型の第３半導体層８３ａとｐ型の第３半導体層８３ｂとの界面であればよい。
すなわち、表３の場合では、エッチング深さ（ｅ１−Δｅ１＋ｅ２−Δｅ２）は１．１０μｍであればよい。

第１の実施の形態が適用される場合と同様に、第１ゲート及びコレクタ出しエッチングの目標とするエッチング深さｅ１を０．６０μｍとすると、分離エッチングにおいて目標とするエッチング深さｅ２は、０．６２μｍとすればよい。第１ゲート及びコレクタ出しエッチングにおける実際の最も浅いエッチング深さ（ｅ２−Δｅ２）は０．５６μｍ、実際の最も深いエッチング深さ（ｅ２＋Δｅ２）は０．６８μｍとなる。

よって、第１ゲート及びコレクタ出しエッチングにおいて実際の最も浅いエッチング深さ（ｅ１−Δｅ１）（０．５４μｍ）であって、且つ分離エッチングにおいて実際の最も浅いエッチング深さ（ｅ２−Δｅ２）（０．５６μｍ）である場合には、ｎ型の第４半導体層８４の表面から１．１０μｍの深さまでエッチングが進む。この１．１０μｍは、ｐ型の第３半導体層８３ａとｐ型の第３半導体層８３ｂとの界面の位置にあたる。

一方、第１ゲート及びコレクタ出しエッチングにおいて実際の最も深いエッチング深さ（ｅ１＋Δｅ１）（０．６６μｍ）であって、且つ分離エッチングにおいて実際の最も深いエッチング深さ（ｅ２＋Δｅ２）（０．６８μｍ）である場合には、ｎ型の第４半導体層８４の表面から１．３４μｍの深さまでエッチングが進む。この１．３４μｍは、ｐ型の第３半導体層８３ａとｎ型の第２半導体層８２との界面からｐ型の第３半導体層８３ａ側に０．０６μｍ入った位置にあたる。この場合、ｎ型の第２半導体層８２上にｐ型の第３半導体層８３ａの一部（厚さ０．０６μｍ）が残った状態になる。すなわち、ｎ型の第２半導体層８２はエッチングされない。
よって、転送サイリスタＴと結合トランジスタＱの間のｎ型の第２半導体層８２が薄くなって、転送サイリスタＴの第２ゲートＧｔｓと結合トランジスタＱのベースとの間で電流が流れにくくなることが抑制される。

第１の実施の形態及び第２の実施の形態では、エッチングは、エッチング液（エッチャント）を用いたウェットエッチングで行うとしたが、反応性のガスをプラズマ化してエッチングするドライエッチングで行ってもよい。

第１の実施の形態及び第２の実施の形態では、サイリスタ（転送サイリスタＴ、発光サイリスタＬ）はアノードが基板８０に接続されたアノードコモンとし、結合トランジスタＱはｐｎｐバイポーラトランジスタとして説明した。回路の極性を変更することによって、サイリスタ（転送サイリスタＴ、発光サイリスタＬ）はカソードが基板８０に接続されたカソードコモンとしてもよく、結合トランジスタＱはｎｐｎバイポーラトランジスタとしてもよい。

そして、第１の実施の形態及び第２の実施の形態では、発光素子を発光サイリスタＬとしたが、発光素子はｐ型の半導体層とｎ型の半導体層とが積層された発光ダイオード（ＬＥＤ）であってもよい。

１…画像形成装置、１０…画像形成プロセス部、１１（１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋ）…画像形成ユニット、１２…感光体ドラム、１４…プリントヘッド、３０…画像出力制御部、４０…画像処理部、６２…回路基板、６３…光源部、６４…ロッドレンズアレイ、６５…発光装置、７１…電源線、７２…第１転送信号線、７３…第２転送信号線、７５…点灯信号線、７５ａ…幹部、７５ｂ…枝部、８０…基板、８１…第１半導体層、８２…第２半導体層、８３、８３ａ、８３ｂ…第３半導体層、８４…第４半導体層、１０１…転送部、１０２…発光部、１１０…信号発生回路、１２０…転送信号発生部、１４０…点灯信号発生部、１６０…基準電位供給部、１７０…電源電位供給部、φ１…第１転送信号、φ２…第２転送信号、φＩ（φＩ１〜φＩ４０）…点灯信号、Ｕ（Ｕ１〜Ｕ４０）…発光チップ、Ｌ（Ｌ１、Ｌ２、Ｌ３、…）…発光サイリスタ、Ｔ（Ｔ１、Ｔ２、Ｔ３、…）…転送サイリスタ、Ｄ（Ｄ１、Ｄ２、Ｄ３、…）…結合ダイオード、Ｑ（Ｑ１、Ｑ２、Ｑ３、…）…結合トランジスタ、Ｖｇａ…電源電位、Ｖｓｕｂ…基準電位

Claims (4)

1. 第１導電型の第１半導体層、当該第１導電型とは異なる第２導電型の第２半導体層、当該第１導電型の第３半導体層、当該第２導電型の第４半導体層が順に積層された半導体積層体にてそれぞれが構成され、オン状態にて予め定められた波長の光を出射する複数の発光サイリスタと、
   前記半導体積層体にてそれぞれが構成され、オン状態が転送されるように順にオン状態に移行して前記複数の発光サイリスタにおいて対応する発光サイリスタを点灯可能な状態に設定する複数の転送サイリスタと、
   前記半導体積層体における前記第１半導体層、前記第２半導体層、前記第３半導体層にてそれぞれが構成され、前記複数の転送サイリスタが順にオン状態が移行する順で隣接する前段の転送サイリスタと後段の転送サイリスタとを結合するように設けられて当該前段の転送サイリスタがオン状態になることによりオン状態になる複数の結合トランジスタと、備え、
   前記複数の結合トランジスタのそれぞれの結合トランジスタは、前記前段の転送サイリスタとの間において、前記第１半導体層及び前記第２半導体層が連続し、前記第３半導体層は、当該第２半導体層側の第３半導体層下層と当該第４半導体層側の第３半導体層上層とからなり、当該第３半導体層上層は、当該第３半導体層下層より不純物濃度が高く、当該第３半導体層下層は電位が印加されていない状態において空乏化する厚さであって、当該第２半導体層上の当該第３半導体層下層の厚さ方向における一部で連続することを特徴とする発光部品。
2. 第１導電型の第１半導体層、当該第１導電型とは異なる第２導電型の第２半導体層、当該第１導電型の第３半導体層、当該第２導電型の第４半導体層が順に積層された半導体積層体にてそれぞれが構成され、オン状態にて予め定められた波長の光を出射する複数の発光サイリスタと、当該半導体積層体にてそれぞれが構成され、オン状態が転送されるように順にオン状態に移行して当該複数の発光サイリスタにおいて対応する発光サイリスタを点灯可能な状態に設定する複数の転送サイリスタと、当該半導体積層体における当該第１半導体層、当該第２半導体層、当該第３半導体層にてそれぞれが構成され、当該複数の転送サイリスタが順にオン状態が移行する順で隣接する前段の転送サイリスタと後段の転送サイリスタとを結合するように設けられて当該前段の転送サイリスタがオン状態になることによりオン状態になる複数の結合トランジスタと、を備える発光手段と、
   前記発光手段から出射される光を結像させる光学手段と、を備え、
   前記光学手段における前記複数の結合トランジスタのそれぞれの結合トランジスタは、前記前段の転送サイリスタとの間において、前記第１半導体層及び前記第２半導体層が連続し、前記第３半導体層は、当該第２半導体層側の第３半導体層下層と当該第４半導体層側の第３半導体層上層とからなり、当該第３半導体層上層は、当該第３半導体層下層より不純物濃度が高く、当該第３半導体層下層は電位が印加されていない状態において空乏化する厚さであって、当該第２半導体層上の当該第３半導体層下層の厚さ方向における一部で連続することを特徴とするプリントヘッド。
3. 像保持体と、
   前記像保持体を帯電する帯電手段と、
   第１導電型の第１半導体層、当該第１導電型とは異なる第２導電型の第２半導体層、当該第１導電型の第３半導体層、当該第２導電型の第４半導体層が順に積層された半導体積層体にてそれぞれが構成され、オン状態にて予め定められた波長の光を出射する複数の発光サイリスタと、当該半導体積層体にてそれぞれが構成され、オン状態が転送されるように順にオン状態に移行して当該複数の発光サイリスタにおいて対応する発光サイリスタを点灯可能な状態に設定する複数の転送サイリスタと、当該半導体積層体における当該第１半導体層、当該第２半導体層、当該第３半導体層にてそれぞれが構成され、当該複数の転送サイリスタが順にオン状態が移行する順で隣接する前段の転送サイリスタと後段の転送サイリスタとを結合するように設けられて当該前段の転送サイリスタがオン状態になることによりオン状態になる複数の結合トランジスタと、を備える発光手段を備え、光学手段を介して前記帯電手段により帯電された前記像保持体を露光する露光手段と、
   前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、
   前記像保持体に現像された画像を被転写体に転写する転写手段と、を備え、
   前記露光手段の光学手段における前記複数の結合トランジスタのそれぞれの結合トランジスタは、前記前段の転送サイリスタとの間において、前記第１半導体層及び前記第２半導体層が連続し、前記第３半導体層は、当該第２半導体層側の第３半導体層下層と当該第４半導体層側の第３半導体層上層とからなり、当該第３半導体層上層は、当該第３半導体層下層より不純物濃度が高く、当該第３半導体層下層は電位が印加されていない状態において空乏化する厚さであって、当該第２半導体層上の当該第３半導体層下層の厚さ方向における一部で連続することを特徴とする画像形成装置。
4. 第１導電型の第１半導体層、当該第１導電型とは異なる第２導電型の第２半導体層、当該第１導電型の第３半導体層、当該第２導電型の第４半導体層が順に積層された半導体積層体にてそれぞれが構成され、オン状態にて予め定められた波長の光を出射する複数の発光サイリスタと、当該半導体積層体にてそれぞれが構成され、オン状態が転送されるように順にオン状態に移行して当該複数の発光サイリスタにおいて対応する発光サイリスタを点灯可能な状態に設定する複数の転送サイリスタと、当該半導体積層体における当該第１半導体層、当該第２半導体層、当該第３半導体層にてそれぞれが構成され、当該複数の転送サイリスタが順にオン状態が移行する順で隣接する前段の転送サイリスタと後段の転送サイリスタとを結合するように設けられて当該前段の転送サイリスタがオン状態になることによりオン状態になる複数の結合トランジスタと、を備え、
   前記第３半導体層は、前記第２半導体層側の第３半導体層下層と前記第４半導体層側の第３半導体層上層とからなり、当該第３半導体層上層は、当該第３半導体層下層より不純物濃度が高く、当該第３半導体層下層は電位が印加されていない状態において空乏化する厚さで構成される発光部品の製造方法であって、
   前記第１半導体層、前記第２半導体層、前記第３半導体層下層、前記第３半導体層上層、前記第４半導体層を順に積層して、前記複数の発光サイリスタと前記複数の転送サイリスタとが構成される前記半導体積層体を形成する半導体積層体形成工程と、
   前記第４半導体層の一部の領域を前記第３半導体層における前記第３半導体層上層が露出するようにエッチングして前記複数の結合トランジスタを形成する第１エッチング工程と、
   前記第３半導体層の一部の領域を、最も深くエッチングされた場合に、前記第３半導体層における前記第３半導体層下層が厚さ方向において一部が残るようにエッチングして、前記複数の転送サイリスタと前記複数の結合トランジスタとを分離する第２エッチング工程と、
   前記第１半導体層に到達するまでエッチングして、前記複数の発光サイリスタのそれぞれの発光サイリスタ、前記複数の転送サイリスタのそれぞれの転送サイリスタ、前記複数の結合トランジスタのそれぞれの結合トランジスタが組み合わされて構成される複数の島状領域を形成する第３エッチング工程と
   を含む発光部品の製造方法。

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