JP5423275B2 - 発光素子 - Google Patents

Description

本発明は、発光素子に関する。

光プリンタなどの光書き込みヘッドに、自己走査型発光素子アレイが用いられている。この自己走査型発光素子アレイでは、複数の素子からなりこれが順に発光する。各素子には、発光素子としてｐｎｐｎ構造の発光サイリスタと、各発光サイリスタへの電力供給を順にシフトするシフトサイリスタが含まれる。

ここで、各発光サイリスタは、対応するシフトサイリスタがオンすることによって、そのゲート電圧が高くなってオンできる状態になる。一方、隣のシフトサイリスタがオンした場合には、それまでオンしていた発光サイリスタをオフしなければならない。このため、シフトサイリスタがオンした場合にゲート電圧を高電圧に維持し、シフトサイリスタがオフした場合に、発光サイリスタのゲート電圧を速やかに減少するために電源に電流を流すゲート負荷抵抗が必要になる。

特許文献２には、ゲート負荷抵抗として島状に形成したゲート層を利用した自己走査型発光素子アレイが記載されている。尚、特許文献２記載の自己走査型発光素子アレイでは、シフトサイリスタのゲート間を接続する結合ダイオードとしてショットキーバリアダイオードが用いられている。

特許文献３には、発光サイリスタのゲート層とゲート負荷抵抗が連続した半導体層で形成されることが示されている。

特開２００５−３４０７６７号公報 特開２００３−２４９６８１号公報 特開２００７−２５０８５３号公報

自己走査型発光素子アレイにおいて、電源に電流を流すゲート負荷抵抗としてゲート層を利用すると、ある程度の長さが必要であり、発光素子の面積が比較的多くなっていた。

本発明に係る発光素子は、アノード層と、ゲート層と、カソード層と、を含み、前記アノード層、前記カソード層間に電圧が印加された状態において、前記ゲート層の電位に応じてオンオフされるシフトサイリスタと、アノード層と、ゲート層と、カソード層と、含み、この中のゲート層は前記シフトサイリスタのゲート層と共通の層として設けられ、アノード層またはカソード層の一方は前記シフトサイリスタのアノード層またはカソード層と共通の層として設けられ、アノード層またはカソード層の他方は前記シフトサイリスタのアノード層およびカソード層とは別の層として設けられ、前記シフトサイリスタがオンしたときのゲート層の電位に応じてオンされる発光サイリスタと、前記ゲート層上であって、電源ラインの下に配置され、前記ゲート層から前記電源ラインに流れる電流を制限する縦型のゲート負荷抵抗と、を有し、前記ゲート負荷抵抗は、前記ゲート層と前記電源ラインとの間に配置されたショットキー電極、または前記ゲート層上に形成されたオーミック電極と前記電源ラインの間に介在された抵抗体膜を含み、前記シフトサイリスタがオンしたときに前記ゲート層から電源ラインに流れる電流を制限して前記ゲート層の電圧を維持し、前記シフトサイリスタがオフしたときにゲート層の電位を減少する。

請求項１に記載の発明によれば、縦型の抵抗を用いるため、発光素子の面積を小さくできる。

請求項２に記載の発明によれば、ショットキーダイオードを設けることにより、請求項３に記載の発明によれば、薄膜抵抗を設けることにより、効果的な縦型の抵抗が得られる。

実施形態の等価回路を示す図である。 実施形態の発光素子の断面を示す図である。 実施形態の発光素子の平面を示す図である。 実施形態の発光素子の等価回路を示す図である。 ショットキーダイオードのＩＶ特性を示す図である。 他の実施形態の発光素子の平面を示す図である。 さらに、他の実施形態の発光素子の平面を示す図である。 図７に示す実施形態の発光素子の断面を示す図である。 さらに、他の実施形態の発光素子の断面を示す図である。 図９に示す実施形態の発光素子の製造工程を説明する平面図である。 図９に示す実施形態の発光素子の製造工程を説明する断面図である。

以下、本発明の実施形態について、図面に基づいて説明する。

図１は、本実施形態に係る発光素子（以下、複数の発光素子により構成された自己走査型発光素子アレイについて発光素子とも呼ぶ）の等価回路図である。この自己走査型発光素子アレイは、シフト部１００と発光部２００とから構成される。

シフト部１００は、シフトサイリスタＳ１，Ｓ２，Ｓ３・・・（Ｓ）と、これらシフトサイリスタＳのゲート間を結合する結合ダイオードＤ１，Ｄ２，Ｄ３・・・（Ｄ）と、ゲート負荷抵抗Ｒｇとから構成されている。なお、結合ダイオードＤは、後述するように、シフトサイリスタＳのゲート層およびカソード層と一緒に形成された層を用いて形成される。また、１番目のシフトサイリスタＳ１のゲートには、結合ダイオードＤ１のアノードだけではなく、ダイオードＤ０のカソードも接続されている。また、発光部２００には、シフトサイリスタＳとゲートが共通して形成される発光サイリスタＬ１，Ｌ２，Ｌ３，・・・が設けられる。

電源ＶＧＡは、ＶＧＡライン２を介し、各ゲート負荷抵抗Ｒｇの一端に接続される。ゲート負荷抵抗Ｒｇの他端は、対応するシフトサイリスタＳおよび発光サイリスタＬのゲートに接続されている。奇数番目のシフトサイリスタＳ１，Ｓ３，・・・のカソードには、クロックパルスφ１が、電流制限用抵抗Ｒ１およびφ１ライン４を経て供給され、偶数番目のシフトサイリスタＳ２，Ｓ４，・・・のカソードにはクロックパルスφ２が電流制限用抵抗Ｒ２およびφ２ライン６を経て供給される。また、発光サイリスタＬ１，Ｌ２，・・・のカソードは、φｓライン８に接続されている。なお、シフトサイリスタＳおよび発光サイリスタＬのアノードはアノード電源に接続されている。

また、各シフトサイリスタＳのゲートは、結合ダイオードＤによりその次の段のシフトサイリスタＳのゲートに順次接続されている。なお、１番目のシフトサイリスタＳ１のゲートには、φ２ライン６が結合ダイオードＤ１を介し接続されている。

図１の自己走査型発光素子アレイチップを、この明細書では、ＳＬＥＤ（Ｓｅｌｆ−ｓｃａｎｉｎｇ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｅｖｉｃｅ）ともいう。

ＳＬＥＤにおいて、クロックパルスφ１，φ２にＨレベルとＬレベルを繰り返すパルス信号であって、互いに相補的なパルス信号を送る。

例えば、図１において、φ２ライン６およびＶＧＡライン２がＬレベル（−５Ｖ）であり、φ１ラインがＨレベル（０Ｖ）であり、シフトサイリスタＳ２がオンしているとする。このとき、シフトサイリスタＳ２のゲートは、Ｈレベル（例えば、０Ｖ）となる。このとき、シフトサイリスタＳ３のゲートは、結合ダイオードＤ２のオン電圧だけ電圧降下するため例えば−１．５Ｖ、シフトサイリスタＳ４のゲートの電圧は、シフトサイリスタＳ３のゲートの電圧よりもさらに結合ダイオードＤ３のオン電圧分だけ低い−３Ｖ程度になる。

次に、φ２ライン６がＨレベル、φ１ライン４がＬレベルになると、シフトサイリスタＳ２がオフとなり、シフトサイリスタＳ３がオンとなる。これによって、シフトサイリスタＳ３のゲートは、例えば０Ｖとなり、シフトサイリスタＳ４のゲートは、結合ダイオードＤ２のオン電圧だけ電圧降下するため−１．５Ｖとなる。また、オフとなったシフトサイリスタＳ２のゲートはゲート負荷抵抗Ｒｇにより電源ＶＧＡのレベルになる。このようにした、クロックパルスφ１、φ２が交互にＬレベルになることによって、シフトサイリスタＳが順番にオンになる。

なお、最初の段階では、φ１ライン４をＬレベル、φ２ライン６をＨレベルに設定することで、シフトサイリスタＳ１がオンし、その後φ１ライン４、φ２ライン６のＬレベル、Ｈレベルを交互に変更することで、上述したシフトサイリスタＳの自己走査が行われる。

ここで、発光サイリスタＬは、そのカソードに信号φｓが供給されており、この信号φｓがＬレベルであった場合には、対応するシフトサイリスタＳがオンしている発光サイリスタＬがオンする。すなわち、対応するシフトサイリスタＳがオンしていると共通ゲートがＨレベルになっているため、発光サイリスタＬもオンすることになる。一方、信号φｓがＨレベルであった場合には、対応するシフトサイリスタＳがオンしていても、発光サイリスタＬはそのカソードがＨレベルであり、オフのままになる。

このようにして、シフトサイリスタＳが順次オンしていく際に、信号φｓをＨまたはＬレベルにセットすることで、発光サイリスタＬの発光が制御される。

図２は、実施形態に係る発光素子の要部断面図であり、図３は複数の発光素子を表した平面図である。この発光素子は、ｐ型基板１０を用いたアノードコモン型である。

図２に示すように、ｐ型基板１０上には、ｐ型エピタキシャル層（アノード層）１１、ｎ型エピタキシャル層（ｎ型ゲート層）１２、ｐ型エピタキシャル層（ｐ型ゲート層）１３、ｎ型エピタキシャル層（カソード層）１４，１６，１８がこの順で積層されている。

カソード層１４は、それぞれ発光サイリスタＬのカソード層を、カソード層１６はシフトサイリスタＳのカソード層を、カソード層１８は結合ダイオードＤのカソード層を構成している。

また、カソード層１４の上には発光サイリスタＬのカソード電極１５、カソード層１６の上にはシフトサイリスタＳのカソード電極１７、カソード層１８の上には結合ダイオードＤのカソード電極１９が形成されている。

さらに、ｐ型基板１０の裏面には、裏面電極（アノード）３１が形成されており、シフトサイリスタＳ、発光サイリスタＬのアノードとして機能する。また、ｐ型エピタキシャル層（ｐ型ゲート層）１３上には、ゲート電極２０が形成されており、シフトサイリスタＳ、発光サイリスタＬの共通ゲートのゲート電極として機能する。

そして、ｐ型ゲート層１３の上ショットキー電極２３が形成されており、ｐ型ゲート層からアルミ配線４０に向けて電流を流すショットキーダイオード２４がゲート負荷抵抗Ｒｇとして形成されている。

図３に示すように、各ゲート負荷抵抗Ｒｇのショットキー電極２３には、電源ラインＶＧＡが接続され、ゲート電極２０には、隣接する素子のカソード電極１９が接続される。また、シフトサイリスタＳのカソード電極１７にはφ１ライン４、発光サイリスタＬのカソード電極１５には信号ラインφｓが接続されている。また、隣接する発光素子においては、シフトサイリスタＳのカソード電極１７には制御ラインφ２ラインが接続されている。

すなわち、φ１、φ２ラインは、整列して配置された奇数番目の発光素子のカソード電極１７には、φ１ライン、偶数番目の発光素子のカソード電極１７には、φ２ラインが接続される。また、結合ダイオードＤのカソード電極１９は隣接する素子のゲート電極２０に接続されている。

そして、電極間の配線には、アルミニウム配線４０が利用されている。すなわち、発光素子全体を覆って層間絶縁膜４１が形成され、この層間絶縁膜４１の電極上にコンタクト開口が形成される。そして、このコンタクト開口を覆ってアルミニウム配線４０が予め設定されたパターンで形成される。

ここで、カソード層１４やｐ型ゲート層１３上に形成するカソード電極１５，１７，１９、ゲート電極２０には、金電極を利用してオーミックなコンタクトをとっている。

このように、本実施形態によれば、ゲート負荷抵抗Ｒｇが、電源ラインＶＧＡのアルミニウム配線をショットキー電極２３を介し、ｐ型ゲート層１３と接続することによって形成されるショットキーダイオードによって構成される。従来は、発光サイリスタの島と別のゲート負荷抵抗の島を設け、そこのｐ型ゲート層１３と一緒の工程で形成されたＰ型エピタキシャル層を利用してゲート負荷抵抗を形成していた。このため、ゲート負荷抵抗Ｒｇのための面積が比較的大きくなっていた。

本実施形態によれば、電源ラインＶＧＡのアルミニウム配線の直下において、ゲート負荷抵抗Ｒｇをショットキーダイオード２４により構成できる。従って、ゲート負荷抵抗Ｒｇを形成するための面積を非常に小さくすることができる。

図４には、本実施形態の等価回路を示す。このように、ゲート負荷抵抗Ｒｇがショットキーダイオード２４と抵抗２５から構成されることになる。ここで、抵抗２５は、ショットキーダイオード２４から発光サイリスタのｐ型ゲート層１３までの直列抵抗である。

ここで、Ｐ型ゲート層１３の上に、２μｍ×２μｍのコンタクト面積のＡｌ電極のショトキーを作り、そのＩＶ特性を調べた。その結果を図５に示す。このように、順方向立ち上がり電圧が−０．７７Ｖ、直列寄生抵抗が約３．０ｋΩとなった。これをＶＧＡ＝−３．３Ｖ、オン時のゲート電圧＝−０．３Ｖとして、図の−３Ｖのところの電流は約−０．６ｍＡとなる。このように、ショットキー電極２３を、ゲート負荷抵抗Ｒｇの代わりに利用することができる。

なお、ショトキー電極材料は、特許文献２に挙げられている、Ａｕ，Ａｌ，Ｐｔ，Ｔｉ，Ｍｏ，Ｗ，ＷＳｉ，ＴａＳｉを用いることができる。

「他の実施形態」
図６には、他の実施形態の構成が示されている。この実施形態では、ショットキー電極２３の配置場所を素子の島の右上に配置し、その下であって、発光サイリスタなどの位置する部分との間に少なくともｐ型ゲート層１３を取り除いた切り欠き部を設けている。これによって、ショットキー電極２３が接続される部位から発光サイリスタＬのｐ型ゲート層までの経路が細長いｐ型ゲート層１３となり、この部分の抵抗を大きくすることができる。ショットキー電極２３の大きさを小さくすれば、それだけ抵抗を大きくすることができる。しかし、あまり小さくすると、その接触部分の大きさの制御が難しくなり、抵抗値が変動する。本実施形態では、ショットキー電極２３の大きさを比較的大きくしても、全体としての抵抗値を比較的大きなものにできる。

図７には、さらに他の実施形態の構成が示されている。この実施形態では、結合ダイオードＤをショットキーダイオードで形成している。すなわち、結合ダイオードＤをｐ型ゲート層１３上にショットキー電極２３を介しアルミニウム配線４０に接続することで形成している。図８には、断面図が示されており、結合ダイオードＤにおいて、カソード層１８が除去され、ｐ型ゲート層１３上にショットキー電極２８が形成され、このショットキー電極２８がアルミニウム配線４０に接続されている。

この実施形態によれば、結合ダイオードＤについても、ショットキーダイオードにすることができるため、ここにおける電圧降下の大きさを選択することができる。従って、シフトサイリスタＳにおけるシフト動作についてより自由度の大きな設定が行える。

図９には、さらに他の実施形態を示してある。この例では、ショットキー電極２３に代えて、抵抗体膜２６を設けている。すなわち、ゲート負荷抵抗Ｒｇをｐ型ゲート層１３上に形成された金電極２７と、アルミニウム配線４０の間に介在させている。従って、この抵抗体膜２６が縦型のゲート負荷抵抗Ｒｇとして機能することでｐ型ゲート層１３の引き回しを利用することがなくなる。従って、ゲート負荷抵抗Ｒｇについての面積を減少して面積を減少できるという効果が得られる。

図１０，１１には、この図９の実施形態に係る素子の形成プロセスが示されている。アルミ配線とのコンタクト形成までの工程は、終了しており、金電極２７，１９，１７，２０，１５や、ＳｉＯ_２で形成された層間絶縁膜４１が形成されている。この状態から、まず層間絶縁膜４１のゲート負荷抵抗Ｒｇを形成する部分に金電極２７に至るコンタクトホールを形成する。次に、このコンタクトホールに抵抗体膜２６を形成する。この抵抗体膜２６は、次のようにして形成する。上述のようにして形成されたコンタクトホールを含め、全面に抵抗体膜をスパッタなどで成膜する。コンタクトホールの上の部分を除き抵抗体膜をエッチングで除去する。このとき、抵抗体膜をコンタクトホールよりも若干大きめに残し、抵抗体膜が層間絶縁膜４１に少し残るようにする。なお、この抵抗体膜２６には、例えば、アモルファスシリコン、サーメット（Ｃｒ・ＳｉＯ、Ｔａ・ＳｉＯ、Ｎｂ・ＳｉＯ）、ＲｕＯ_２、ＴａＮなどが利用される。

次に、他の電極上にコンタクトホールを形成し、これらコンタクトホールおよび抵抗体膜２６を含め全面にアルミニウムの膜を形成し、これを予め定められた位置を残して除去することによって、所望のアルミニウム配線４０を形成する。

この実施形態では、ショットキー電極２３を抵抗器に用いる代わりに、オーミック電極（金電極２７）上に抵抗体膜２６を形成し、その上をアルミニウム配線４０で接続する。この構成によっても、ゲート負荷抵抗Ｒｇは縦型となり、ゲート負荷抵抗Ｒｇを形成する面積を小さくできるという効果が得られる。

なお、上述の実施形態の例は、ｐ型基板を使用したｐｎｐｎ構造であるが、ｐとｎを入れ替え、ｎ型基板を使用したｎｐｎｐ構造でもよい。この場合、アノード層とカソード層の位置も入れ替わることになり、カソード層がシフトサイリスタと、発光サイリスタで共通の層となり、アノード層がシフトサイリスタと、発光サイリスタとで別に設けられた層になる。

２ ＶＧＡライン、４ φ１ライン、６ φ２ライン、８ φｓライン、１０ ｐ型基板、１１ ｐ型エピタキシャル層、１２ ｎ型エピタキシャル層、１３ ｐ型ゲート層、１４，１６，１８ カソード層、１５，１７，１９ カソード電極、２０ ゲート電極、２３，２８ ショットキー電極、２４ ショットキーダイオード、２５ 抵抗、２６ 抵抗体膜、４０ アルミニウム配線、４１ 層間絶縁膜、１００ シフト部、２００ 発光部、Ｄ 結合ダイオード、Ｓ シフトサイリスタ、Ｌ 発光サイリスタ。

Claims (1)

1. アノード層と、ゲート層と、カソード層と、を含み、前記アノード層、前記カソード層間に電圧が印加された状態において、前記ゲート層の電位に応じてオンオフされるシフトサイリスタと、
   アノード層と、ゲート層と、カソード層と、含み、この中のゲート層は前記シフトサイリスタのゲート層と共通の層として設けられ、アノード層またはカソード層の一方は前記シフトサイリスタのアノード層またはカソード層と共通の層として設けられ、アノード層またはカソード層の他方は前記シフトサイリスタのアノード層およびカソード層とは別の層として設けられ、前記シフトサイリスタがオンしたときのゲート層の電位に応じてオンされる発光サイリスタと、
   前記ゲート層上であって、電源ラインの下に配置され、前記ゲート層から前記電源ラインに流れる電流を制限する縦型のゲート負荷抵抗と、
   を有し、
   前記ゲート負荷抵抗は、前記ゲート層と前記電源ラインとの間に配置されたショットキー電極、または前記ゲート層上に形成されたオーミック電極と前記電源ラインの間に介在された抵抗体膜を含み、前記シフトサイリスタがオンしたときに前記ゲート層から電源ラインに流れる電流を制限して前記ゲート層の電圧を維持し、前記シフトサイリスタがオフしたときにゲート層の電位を減少する発光素子。