JP2011003609A - 電力用半導体素子 - Google Patents

Abstract

【課題】本発明は、高アバランシェ耐量を有するスーパージャンクション構造の電力用半導体素子を提供することを目的とする。
【解決手段】ｎ^＋ドレイン層２と、横方向に周期的に設けられたｎピラー層３およびｐピラー層４と、ドレイン電極１と、ｐピラー層の表面に選択的に設けられたｐベース層５と、ｐベース層よりも不純物濃度が高いｐ^＋コンタクト層６と、ｎソース層７と、ソース電極１０と、ゲート絶縁膜８を介して形成されたゲート電極９と、を備え、隣接する一対のｐベース層５の対向部において、一方のｐベース層５におけるｐ^＋コンタクト層６からｐベース層５の端までの距離は、他方のｐベース層５におけるｐ^＋コンタクト層６からｐベース層５の端までの距離よりも短いことを特徴とする電力用半導体素子が提供される。
【選択図】図１

Description

本発明は、電力用半導体素子に関する。

電力用半導体素子は、電力制御時のパワーロスを少なくするために、低消費電力であることが求められる。例えば、電力用半導体素子の一つである縦形パワーＭＯＳＦＥＴの場合、消費電力を決定するオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、消費電力を低減するためには、ドリフト層の不純物濃度を上げて電気抵抗を下げる必要がある。一方、ドリフト層の不純物濃度は、ベースとドリフト層の間に形成されるｐｎ接合の耐圧、すなわち、ＭＯＳＦＥＴの素子耐圧を決定する要因であるから、素子耐圧に要求されるレベルを満足できる限界以上に上げることができない。このように、ＭＯＳＦＥＴの素子耐圧とオン抵抗にはトレードオフの関係が存在し、このトレードオフを改善することが低消費電力化のために重要である。

この課題を解決する一つの方法として、ｐピラー層とｎピラー層とを周期的に形成したスーパージャンクション構造をドリフト層に導入した素子が知られている。スーパージャンクション構造は、ｐピラー層に含まれるｐ型不純物の総量と、ｎピラー層に含まれるｎ型不純物の総量が同量となるように形成され、高電圧が印加されて空乏化した時の実効的な電荷量を少なくすることにより、ドリフト層中の電界を下げて高耐圧化を実現する。一方、通常の動作電圧の下では、不純物がドーピングされたｎピラー層に電流が流れるため、オン抵抗を低減することができる構成となっている。

しかしながら、ドリフト層にスーパージャンクション構造を用いたＭＯＳＦＥＴでは、ｎピラー層のみに電流を流すために電流密度が高くなるという問題がある。例えば、オン抵抗を下げるためにｎピラー層の不純物濃度を高くすると、ｎピラー層の面積を小さくする必要があり、オン抵抗の減少に反比例して電流密度が高くなってしまう。一方、過電圧が印加されキャリアのアバランシェ増倍が生じた場合においても、ｎピラー層を流れる電流は高密度となり、ｎピラー層からｐベース層に正孔が多量に注入される。このため、寄生バイポーラトランジスタがターンオンし易くなり、所謂アバランシェ耐量が低下する不具合が発生していた。

寄生バイポーラトランジスタのターンオンを防ぐためには、例えば、特許文献１および２に記載されているように、不純物濃度の高いｐ^＋層で形成されるホールの排出パスを設ける方法が考えられる。しかし、従来技術では、ターンオンの防止効果は得られるが、製造工程が複雑となるという問題があった。

また、特許文献３に記載されているように、アバランシェ耐量を改善する方法として、ｐピラー層の不純物濃度を、ソース電極側で高くし、一方、ドレイン電極側で低くすることにより、ｐピラー層の上下端の電界を小さくする方法がある。

特開２００２−３４３９６９号公報 特開２００２−１４１５０２号公報 特開２００４−１１９６１１号公報

本発明は、高アバランシェ耐量を有するスーパージャンクション構造の電力用半導体素子を提供することを目的とする。

本願発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層上に、横方向に周期的に設けられた第１導電型の第２の半導体層および第２導電型の第３の半導体層と、前記第１の半導体層に電気的に接続された第１の主電極と、前記第３の半導体層の表面に選択的に設けられた第２導電型の第４の半導体層と、前記第４の半導体層の表面に選択的に設けられ、前記第４半導体層よりも不純物濃度が高い第２導電型の第５の半導体層と、前記第４の半導体層および前記第５の半導体層の少なくともいずれかの表面に選択的に設けられた第１導電型の第６の半導体層と、前記第５の半導体層および前記第６の半導体層の表面に接合するように形成された第２の主電極と、前記第２の半導体層と前記第４の半導体層と前記第６の半導体層との上に、絶縁膜を介して形成された制御電極と、を備え、隣接する一対の前記第４の半導体層の対向部において、一方の前記第４の半導体層における前記第５の半導体層から前記第４の半導体層の端までの距離は、他方の前記第４の半導体における前記第５の半導体層から前記第４の半導体層の端までの距離よりも短いことを特徴とする電力用半導体素子が提供される。

本発明によれば、高アバランシェ耐量を有するスーパージャンクション構造の電力用半導体素子を実現することができる。

本発明の第１の実施形態に係る電力用半導体素子の断面を示す模式図である。 本発明の第１の実施形態に係る電力用半導体素子の断面を示す模式図である。 本発明の第１の実施形態に係る電力用半導体素子の断面を示す模式図である。 本発明の第２の実施形態に係る電力用半導体素子のｐ^＋コンタクト層を模式的に示す平面図である。 本発明の第２の実施形態に係る電力用半導体素子のｐ^＋コンタクト層を模式的に示す平面図である。 本発明の第２の実施形態に係る電力用半導体素子のｐ^＋コンタクト層の一部を模式的に示す平面図である。 本発明の第３の実施形態に係る電力用半導体素子の断面を示す模式図である。 本発明の第３の実施形態に係る電力用半導体素子の断面を示す模式図である。 本発明の第４の実施形態に係る電力用半導体素子のｐ^＋コンタクト層を模式的に示す平面図である。 本発明の第４の実施形態に係る電力用半導体素子のｐ^＋コンタクト層を模式的に示す平面図である。 本発明の第４の実施形態に係る電力用半導体素子のｐ^＋コンタクト層を模式的に示す平面図である。 本発明の第５の実施形態に係る電力用半導体素子の断面と不純物プロファイルを示す模式図である。 本発明の第５の実施形態に係る電力用半導体素子の断面と不純物プロファイルを示す模式図である。 本発明の第５の実施形態に係る電力用半導体素子の断面と不純物プロファイルを示す模式図である。 本発明の第５の実施形態に係る電力用半導体素子のｐ^＋コンタクト層を模式的に示す平面図と不純物プロファイルを示す模式図である。 本発明の第６の実施形態に係る電力用半導体素子のｐ^＋コンタクト層を模式的に示す平面図である。 本発明の第６の実施形態に係る電力用半導体素子のｐ^＋コンタクト層を模式的に示す平面図である。

以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の説明では、電力用半導体素子の一つであるパワーＭＯＳＦＥＴを例に挙げる。また、図面中の同一部分には同一番号を付し、第１導電型をｎ型、第２導電型をｐ型としている。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るシリコンパワーＭＯＳＦＥＴのユニットセルの断面を示す模式図である。
本実施形態に係るＭＯＳＦＥＴは、第１の半導体層であるｎ^＋ドレイン層２と、ｎ^＋ドレイン層２上に、横方向に周期的に設けられた第２の半導体層であるｎピラー層３および第３の半導体層であるｐピラー層４と、を有する半導体基板１１を用いて製作されている。

そして、このＭＯＳＦＥＴは、ｎ^＋ドレイン層２に電気的に接続された第１の主電極であるドレイン電極１と、ｐピラー層４の表面に選択的に形成された第４の半導体層であるｐベース層５と、ｐベース層５の表面に選択的に形成され、ｐベース層５よりも不純物濃度が高い第５の半導体層であるｐ^＋コンタクト層６と、ｐベース層５の表面とｐ^＋コンタクト層６の表面に選択的に形成された第６の半導体層であるｎ^＋ソース層７と、ｐ^＋コンタクト層６とｎ^＋ソース層７との表面に接合するように形成された第２の主電極であるソース電極１０と、半導体基板１１の表面に設けられ、ｎピラー層３と、ｐベース層５と、ｎ^＋ソース層７との間に、絶縁膜８を介して形成された制御電極であるゲート電極９と、を備えている。

ｐ^＋コンタクト層６は、ｐピラー層４の表面に設けられたｐベース層５の各々に設けられ、ｎピラー層３とｐベース層５との境界に、相対的に近接して設けられた近接部Ｅ１を有している。さらに、一方のｐ^＋コンタクト層６に設けられた近接部Ｅ１は、ゲート電極９を介して隣接する他方のｐ^＋コンタクト層６の近接部以外の端部Ｆ１に対向して設けられている。
すなわち、隣接する一対のｐベース層５、５の対向部において、一方のｐベース層５におけるｐ^＋コンタクト層６からｐベース層５の端までの距離Ｗ１は、他方のｐベース層５におけるｐ^＋コンタクト層６からｐベース層５の端までの距離Ｗ２よりも短い。

図１に示すパワーＭＯＳＦＥＴを製作するために使用される半導体基板１１には、例えば、ｎ^＋型シリコン基板上に、ｎ^＋ドレイン層２およびスーパージャンクション層１２を成長したエピタキシャル基板を用いることができる。スーパージャンクション層１２は、複数回のエピタキシャル成長を繰り返して形成される多層成長層であり、各成長層ごとに、ｎピラー層３およびｐピラー層４となるべき領域に対して、ｎ型不純物およびｐ型不純物がイオン注入されている。この際、前述したように、ｎピラー層３のｎ型不純物の総量およびｐピラー層４のｐ型不純物の総量がほぼ等しくなるように、イオン注入時のドーズ量が調整される。また、ｎピラー層３とｐピラー層４は、所定の周期性を持って配置されることにより、スーパージャンクション構造を構成している。

本実施形態において、ｎピラー層３とｐピラー層４は、それぞれ図の奥行き方向にストライプ状に形成されている。つまり、ｎピラー層３のストライプとｐピラー層４のストライプが、横方向に交互に配置されたスーパージャンクション構造となっている。また、半導体基板１１の裏面には、ドレイン電極１が形成され、ｎ^＋ドレイン層２に電気的に接続されている。

一方、半導体基板１１の表面側であるスーパージャンクション層１２の表面には、ゲート絶縁膜８を介してゲート電極９が、図中の奥行き方向へストライプ状の平面パターンを有して形成されている。また、ｐ^＋コンタクト層６、およびｎ^＋ソース層７、ソース電極１０も、それぞれ図の奥行き方向にストライプ状に形成されている。ゲート電極９の両脇には、ｐピラー層４の表面に設けられたｐベース層５が配置されている。ゲート電極９は、ｎピラー層３およびｐベース層５、ｎ^＋ソース層７との間にゲート絶縁膜８を介して設けれており、ｎピラー層３とｎ^＋ソース層７との間のｐベース層５表面に形成されるチャネルを制御する制御電極として機能する。

図１中に示すゲート電極９の右側には、ｐ^＋コンタクト層６の近接部Ｅ１が設けられている。つまり、ｎピラー層３とｐベース層５との境界と、近接部Ｅ１と、の間隔Ｗ１は、近接部以外の端部Ｆ１と、ｎピラー層３とｐベース層５との境界と、の間隔Ｗ２に比べて狭く設定されている。これにより、近接部Ｅ１からｐ^＋コンタクト層６を介してソース電極１０へ流れる経路のホール排出抵抗が小さくなり、ｐベース層５にホールが蓄積されることがなくなる。したがって、ｎピラー層３中のアバランシェ効果で生じたホールがｐベース層５に流れ込んだとしても、ｎ^＋ソース層７とｎピラー層３との間に存在する寄生バイポーラトランジスタのターンオンが起こり難く、アバランシェ耐量を向上させることが可能となっている。

一方、図１中に示すゲート電極９の左側には、ｎピラー層３とｐベース層５との境界から離れた端部Ｆ１が配置されており、ホール排出抵抗が大きい。したがって、ホールがｐベース層５中に蓄積され易く、寄生バイポーラトランジスタがターンオンする可能性がある。しかし、図１に示すように、ｐ^＋コンタクト層６の近接部Ｅ１と近接部以外の端部Ｆ１をゲート電極５を挟んで対向する位置に設けることにより、ｎピラー層３で発生したホールを、排出抵抗の小さい近接部Ｅ１側から排出させるようにすることが可能である。これにより、排出抵抗の高い端部Ｆ１側に流れ込むホールを少なくすることができ、寄生バイポーラトランジスタのターンオンを防ぐことができる。その結果、高いアバランシェ耐量を実現することができる。

このように、ｐ^＋コンタクト層６に近接部Ｅ１を設け、近接部以外の端部Ｆ１に対向して配置することにより、アバランシェ耐量を高くすることが可能となる。また、ｎピラー層３の不純物濃度をさらに高めてオン抵抗を下げることも可能となり、飽和ドレイン電流密度を大きくすることもできる。

上記の効果を得るためには、例えば、ｐ^＋コンタクト層６の近接部Ｅ１とｎピラー層３／ｐベース層５の境界との間隔を２．５μｍ以下とすることが望ましい。また、より望ましくは、２．０μｍ以下とする。ｐ^＋コンタクト層６の近接部以外の端部Ｆ１とｎピラー層３／ｐベース層５の境界との間隔Ｗ２は、通常、３μｍ程度であり、プロセスマージンが０．３μｍ以下であることを考えれば、本実施形態に係るＭＯＳＦＥＴの構造が、製造工程におけるプロセスシフトによって偶発的に製作されることはない。つまり、本実施形態に従ってＷ１を最適化することにより、所望の素子耐圧を有するＭＯＳＦＥＴを製作することができる。

一方、図１に示すように、ｐ^＋コンタクト層６に近接部Ｅ１を設けると、結果的に、近接部Ｅ１がｎ^＋ソース層７の端部に近づいて設けられることになる。通常、ｐ^＋コンタクト層６の外縁には、ドープされたｐ型不純物が拡散したテール部分が存在し、近接部Ｅ１がｎ^＋ソース層７の端部に近づくにつれて、ｎ^＋ソース層７の端部近傍のｐベース層の不純物濃度を押し上げてしまうことになる。これにより、近接部Ｅ１が設けられた部分のゲート閾値電圧が高くなる。これに対し、ｐ^＋コンタクト層６の端部Ｆ１側ではＷ２が広いため、ｐ^＋コンタクト層６のｐ型不純物のテール部分によってｐベース層５の濃度が押し上げられることはなく、ゲート閾値電圧は低い状態に維持される。つまり、本実施形態に係るＭＯＳＦＥＴでは、ゲート閾値電圧の異なる領域が存在することになる。素子全体のゲート閾値電圧は、ゲート閾値電圧の最も低い部分の電圧により決まるので、素子特性としてのゲート閾値電圧に影響を与えることはなく、一方で、スイッチングノイズを低減できるという効果が得られる。つまり、一つの素子にゲート閾値電圧が異なる領域が存在することによりスイッチング波形の立ち上りが鈍り、ＣｄｓがＶｄｓの増加によって急激に小さくなり電圧変化率（ｄＶ／ｄｔ）が大きくなり易いスーパージャンクションＭＯＳＦＥＴでスイッチングノイズを減少させることが可能となる。

また、近接部Ｅ１がｎ^＋ソース層７の端部の近傍に設けられると、ゲート閾値電圧が上昇するだけでなくチャネルの抵抗も増加し、素子のオン抵抗が高くなる懸念がある。しかしながら、図１中に示すように、ゲート電極９を挟んでｐ^＋コンタクト層６の近接部Ｅ１と近接部以外の端部Ｆ１とを対向して設けると、ゲート電極９の下部のｎピラー層３に対して、必ずＦ１側の抵抗の低いチャネルを配置することができる。これにより、実効的なチャネル抵抗は増加せず、低いオン抵抗を維持することが可能となる。つまり、近接部Ｅ１どうしが対向して配置されるゲート電極９があると、その下部に位置するｎピラー層３に対して、抵抗の高いチャネルが両側に配置されることになり、オン抵抗が上昇する。このように、ｐ^＋コンタクト層６の近接部Ｅ１と、近接部以外の端部Ｆ１とを、ゲート電極９を挟んで対向して設けることにより、素子のオン抵抗を上昇させないようにすることができる。

また、図１に示す実施形態では、ｎ^＋ソース層７は、近接部Ｅ１を跨いでｐベース層５およびｐ^＋コンタクト層６の表面に設けられている。これに対し、図２に示す変形例では、ｐ^＋コンタクト層６の近接部Ｅ２は、ｎ^＋ソース層７の端部を超えてｐベース層５の中に位置している。このような構成とすることで、ｐ^＋コンタクト層６を介したホールの排出経路がより低抵抗となり、高アバランシェ耐量を実現することができる。一方、図２に示す変形例では、ｎピラー層３とｎ^＋ソース層７との間のチャネルに、ｐ^＋コンタクト層６の一部が介在することになるので、図１に示す実施形態に比べて、ゲート閾値電圧およびチャネル抵抗が高くなる。特に、チャネルに介在するｐ^＋コンタクト層６の幅が広くチャネルが開がないような場合には、オン抵抗が増大する。したがって、図２中に示すｐ^＋コンタクト層６の近接部Ｅ２とｎ^＋ソース層７の端部との間隔Ｗ３は、所望の特性が得られる範囲内に納めることが望ましい。

図３は、実施形態１の別の変形例に係るＭＯＳＦＥＴのユニットセルの断面を示す模式図である。
本実施形態では、近接部Ｅ３を有するｐ^＋コンタクト層６ｂが設けられたｐベース層５、または、近接部Ｅ３を有しないｐ^＋コンタクト層６ａが設けられたｐベース層５、のいずれか一方が、ｐピラー層４の表面に設けられている。さらに、ｐ^＋コンタクト層６ａとｐ^＋コンタクト層６ｂとが隣接するｐベース層５に設けられており、近接部Ｅ３と近接部以外の端部Ｆ３とが、ゲート電極９を挟んで対向するように構成されている。

ゲート電極９の下のｎピラー層３で発生したホールは、近接部Ｅ３が設けられたホール排出抵抗の低いｐ^＋コンタクト層６ｂ側から排出され、一方、ｐ^＋コンタクト層６ａが設けられたｐベース層５側にはホールが注入されないので、寄生バイポーラトランジスタのターンオンが防止され、高いアバランシェ耐量を実現することができる。

（第２の実施形態）
図４は、本発明の第２の実施の形態に係るＭＯＳＦＥＴのｐ^＋コンタクト層６のパターンを模式的に示す平面図である。図中の破線は、ｎピラー層３とｐベース層５との境界を示している。
本実施形態では、ｐ^＋コンタクト層６は、ｐベース層５の表面に沿ってストライプ状に形成されている。また、ストライプ方向において、ｐ^＋コンタクト層６の幅を周期的に変化させており、複数の近接部Ｅ６が形成されている。図中に破線で示したｎピラー層３とｐベース層５との境界とｐ^＋コンタクト層６の位置関係を見ると明らかなように、複数の近接部Ｅ６は、ｎピラー層３とｐベース層５との境界に近接している。図４中に並べて示した２つのｐ^＋コンタクト層６の中間に位置するｎピラー層３で発生したホールは、近接部Ｅ６から図示しないソース電極１０へ排出される。また、ｐ^＋コンタクト層６の両側に配置された近接部Ｅ６は、ストライプ方向にオフセットがかけられたジグザグパターンとなっており、また、図示しないゲート電極９を挟んで近接部Ｅ６が向き合わないように配置される。これにより、ホールの排出を効率良く行うことができるので、前述した第１の実施形態と同様に、ゲート閾値電圧を低く保ちながら、高アバランシェ耐量を実現することができる。

図５は、第２の実施形態の変形例に係るｐ^＋コンタクト層６のパターンを模式的に示す平面図である。図４と同様に、図中の破線はｎピラー層３とｐベース層５との境界を示している。
本変形例において、ｐ^＋コンタクト層６のストライプの両側には、背合わせの位置に近接部Ｅ６が配置されている。一方、図示しないゲート電極９を挟んで配置される他方のｐ^＋コンタクト層６との関係では、近接部Ｅ６の設けられている配置にオフセットがかけられている。これにより、近接部Ｅ６がゲート電極９を挟んで向き合う配置とならないので、図４に示す実施態様と同様に、ホールの排出を効率良く行うことができる。

図６は、第２の実施形態に係るｐ^＋コンタクト層６の一部を模式的に示した平面図である。
ｐ^＋コンタクト層６のストライプの一辺に設けられた近接部Ｅ６は、ストライプに直交する方向の長さｂの２倍が、ストライプに沿った方向の隣接する近接部Ｅ６の間隔ａより長いことが望ましい。これにより、近接部Ｅ６の全体的なホール排出抵抗を小さくすることができ、ホールが流れ込み易くなる。その結果、寄生バイポーラトランジスタのターンオンを確実に防ぐことができ、高アバランシェ耐量を実現することができる。また、上記の構成により、アバランシェ耐量が所望の値を超えて必要以上に高くなった場合には、近接部Ｅ６と、ｎピラー層３とｐベース層５との境界と、の間を広くする余地が生じる。すなわち、ｎソース層７の端部と近接部Ｅ６との間隔を広げて、ｐ^＋コンタクト層６の不純物のテール部分がｐベース層５の濃度を押し上げないようにすることができる。これにより、チャネルの抵抗を小さくすることができ、その寄与分だけオン抵抗も下げることができる。

また、近接部Ｅ６のストライプ方向の幅ｃは、隣接する近接部Ｅ６の間隔ａよりも短いことが望ましい。これにより、近接部Ｅ６を除くゲート閾値電圧が低い部分の占める割合が多くなり、実効的なゲート閾値電圧を下げることが可能となる。また、チャネル抵抗を下げる効果も得られるのでオン抵抗を低減することができる。

（第３の実施形態）
図７は、本発明の第３の実施形態に係るパワーＭＯＳＦＥＴのユニットセルの断面を示す模式図である。
第１および第２の実施形態では、プレナーゲート構造のＭＯＳＦＥＴを例に説明したが、図７に示すトレンチゲート構造のＭＯＳＦＥＴにおいても、ｎピラー層３とｐベース層５との境界に近い近接部Ｅ４をｐ^＋コンタクト層６に設けることで、高アバランシェ耐量を実現することができる。図７中に示すように、ゲート電極９の右側に設けられたｐ^＋コンタクト層６の近接部Ｅ４と、ｎピラー層３とｐベース層５との境界と、の間隔Ｗ４を、ゲート電極９の左側に設けられたｐ^＋コンタクト層６の端部Ｆ４と、ｎピラー層３とｐベース層５との境界と、の間隔Ｗ５より狭くすることにより、近接部Ｅ４を経由するホールの排出抵抗を小さくすることができる。すなわち、近接部Ｅ４側の寄生バイポーラトランジスタのターンオンは、ホールの排出抵抗が下がることにより防止され、一方、近接部以外の端部Ｆ４側の寄生バイポーラトランジスタのターンオンは、ｎピラー層３で発生したホールを近接部Ｅ４側に集中して流すことにより防ぐことができる。これにより、アバランシェ耐量を高くすることが可能となる。

図８は、第３の実施の形態の変形例に係るパワーＭＯＳＦＥＴのユニットセルの断面を示す模式図である。
図８中に示すように、ソース電極１０をトレンチコンタクトとしても図７に示す実施形態と同様にアバランシェ耐量を高くすることができる。また、トレンチ構造とすることによって、ｐ^＋コンタクト層６を深く形成することができ、ｎピラー層３とｐベース層５との境界と、ｐ^＋コンタクト層６の端部と、の間隔Ｗ４およびＷ５をさらに近づけることができる。これにより、ホール排出抵抗をより小さくすることができるので、寄生バイポーラトランジスタのターンオンを確実に防止することができる。

また、上記のトレンチゲート構造を有するＭＯＳＦＥＴにおいても、ｐ^＋コンタクト層６を周期的なパターンとする、図４ないし図６に示した第２の実施形態を実施することができることは言うまでもない。

（第４の実施形態）
図９は本発明の第４の実施形態に係るパワーＭＯＳＦＥＴのｐ^＋コンタクト層６およびｐベース層５のパターンを模式的に示す平面図である。図９中の破線は、ｎ^＋ソース層７を示しており、実線は、ｎピラー層３とｐベース層５との境界を示している。

本実施形態では、図示しないゲート電極９がメッシュ状に配置されており、各メッシュのセルに対応して、ｐベース層５ｃおよび５ｄが設けられている。また、各ｐベース層５ｃ、５ｄには、それぞれｐ^＋コンタクト層６およびｎソース層７が設けられている。図９中に示すように、各ｐベース層５ｃ、５ｄは、メッシュのセルに合わせて方形に形成されており、四隅において電界が集中し、アバランシェ降伏が起こり易い形状となっている。このため、ｐベース層５ｃでは、ｐ^＋コンタクト層６と、ｎピラー層３とｐベース層５との境界とが、隅部で近接するように近接部Ｅ７が設けられている。一方、ｐベース層５ｄでは、近接部Ｅ７は、ｎピラー層３とｐベース層５との方形の境界の各辺に近接するように設けられている。

また、ｐベース層５ｃとｐベース層５ｄとは、交互に配置されており、メッシュ状に配置されたゲート電極９を挟んで隣接するｐベース層５ｃとｐベース層５ｄとの間で、ｐ^＋コンタクト層６の近接部Ｅ７と、近接部以外の端部Ｆ７が対向するように配置されている。一方、電界が集中し易い隅部が向き合うメッシュの交差部では、近接部Ｅ７が設けられた２つの隅部と、近接部Ｅ７が設けられていない２つの隅部と、がそれぞれ対向している。これにより、メッシュの交差部のｎピラー層３で発生したホールは、近接部Ｅ７が設けられたｐベース層５の隅部から排出することができる。また、メッシュの辺部のｎピラー層３で発生したホールは、ｐベース層５ｄに設けられた近接部Ｅ７から排出される。このように、本実施形態では、メッシュ状に配置されたゲート電極９下のｎピラー層３で発生するホールを効率よく排出し、高アバランシェ耐量を実現することができる。

また、メッシュの交差部では、近接部Ｅ７が設けられた２つの隅部と、近接部Ｅ７が設けられていない２つの隅部と、が均等に配置され、一方、メッシュの辺部では、ｐ^＋コンタクト層６の近接部Ｅ７と、近接部以外の端部Ｆ７が対向するように配置されている。したがって、チャネルの抵抗が増加することもなく、オン抵抗を低く保つことができる。

図１０は、第４の実施形態の変形例に係るｐ^＋コンタクト層６を模式的に示す平面図である。
ｐベース層５ｅに設けられたｐ^＋コンタクト層６では、ｎピラー層３とｐベース層５ｅとの方形の境界の四隅に近接する近接部Ｅ７と、境界の辺部の中央に近接する近接部Ｅ７が設けられている。一方、ｐベース層５ｆに設けられたｐ^＋コンタクト層６では、境界の各辺部に２つの近接部Ｅ７が設けられている。本変形例では、ｐベース層５ｅとｐベース層５ｆとを交互に配置することにより、近接部Ｅ７と近接部以外の端部Ｆ７とが、メッシュ状に配置されるゲート電極９を挟んで対向するように設けられている。これにより、図９に示す実施形態に比べて、ホールを効率良く排出できるため、高いアバランシェ耐量を確実に実現することができる。

図１１は、第４の実施形態の別の変形例に係るｐ^＋コンタクト層６を模式的に示す平面図である。
本変形例では、図示しないゲート電極９がオフセットメッシュ状に配置され、ｐベース層５ｅとｐベース層５ｆとが交互に配置されている。本実施形態に係るｐベース層５ｆ、５ｇの配置により、さらに効率的なホールの排出を実現することができ、高いアバランシェ耐量を実現することができる。

（第５の実施形態）
図１２は、本発明の第５の実施形態に係るパワーＭＯＳＦＥＴのユニットセルの断面とスーパージャンクション構造の不純物プロファイルを示す模式図である。
本実施形態では、図３に示す構造と同じように、近接部Ｅ３を有するｐ^＋コンタクト層６ｂが設けられたｐベース層５ｂと、近接部Ｅ３を有しないｐ^＋コンタクト層６ａが設けられたｐベース層５ａと、のいずれかがｐピラー層４の表面に設けられている。さらに、ｐベース層５ａ、５ｂの構成の違いに対応して、ｐピラー層４の深さ方向の不純物プロファイルを変化させている。図１２中に示すように、近接部Ｅ３を有するｐ＋コンタクト層６ｂが設けられたｐベース層５ｂには、Ｂ−Ｂで示されるｐピラー層４の不純物プロファイルを対応させ、近接部Ｅ３を有しないｐ^＋コンタクト層６ａが設けられたｐベース層５ａには、Ａ−Ａで示されるｐピラー層４の不純物プロファイルを対応させている。すなわち、ｐピラー層４の不純物濃度の深さ方向の変化率は、ｐベース層５ｂに接続されたｐピラー層４の方が、ｐベース層５ａに接続されたｐピラー層４より大きい。

通常、ｐピラー層４の不純物濃度をソース電極１０側で高く、ドレイン電極側１で低くすると、スーパージャンクション構造の上下端の電界を小さくなり、高アバランシェ耐量を得ることができる。しかし、寄生バイポーラトランジスタがターンオンすると、アバランシェ耐量が却って低下してしまうことがある。

そこで、本実施形態では、近接部Ｅ３を有するｐ^＋コンタクト層６ｂが設けられたｐベース層５ｂに対して、ソース電極１０側の濃度を高くしたＢ−Ｂで示される濃度プロファイルを有するｐピラー層４を配置している。すなわち、ｐベース層５ｂの近傍が高濃度となるＢ−Ｂの不純物濃度プロファイルを有するｐピラー層４であっても、ホール排出抵抗が小さいｐベース層５ｂを配置したことにより、寄生バイポーラトランジスタのターンオンが起こり難くなり、高アバランシェ耐量を実現することができる。

一方、ｐピラー層４の高濃度の部分では、ｎピラー層３側へ空乏層が伸び易くなる。このため、ｎピラー層３内の電流パスが狭まり、オン抵抗が増加して最大ドレイン電流が低下する問題がある。そこで、ゲート電極９を挟んでｐベース層５ｂに隣接するｐベース層５ａに対して、不純物濃度の変化が小さいＡ−Ａで示される不純物プロファイルを有するｐピラー層４を対応させている。すなわち、ソース電極１０側の濃度が、ｐベース層５ｂに配置されたｐピラー層４より低いため、ｐベース層５ａ側からｎピラー層３に伸びる空乏層幅が狭くなる。これにより、ｐベース層５ｂ側から伸びる空乏層との相対的な関係において、ｎピラー層３内に伸びる空乏層幅が変化しないので、電流パスが確保されオン抵抗の増加を防ぐことができる。つまり、ｐベース層５ｂ側でアバランシェ耐量を上げ、一方で、ｐベース層５ａ側でオン抵抗を下げる構成とすることにより、高アバランシェ耐量と大電流動作を両立させることができる。

本実施形態に示すように、ｎピラー層３とｐベース層５との境界と、ｐ^＋コンタクト層６と、の間隔と、ｐピラー層４の濃度プロファイルを対応させることにより、高アバランシェ耐量を実現するだけでなく、低オン抵抗および大電流動作を実現することができる。例えば、ｎピラー層３とｐベース層５との境界と、ｐ^＋コンタクト層６と、の間隔が広く形成されている部分では、ｐピラー層４の濃度を相対的に低く設定することが望ましい。また、ｎピラー層３とｐベース層５との境界と、ｐ^＋コンタクト層６と、の間隔が狭く形成されている部分では、ｐピラー層４の濃度を相対的に高くすることが望ましい。

図１３は、第５の実施形態の変形例に係るパワーＭＯＳＦＥＴのユニットセルの断面とスーパージャンクション構造の不純物プロファイルを示す模式図である。
本変形例では、近接部Ｅ３のないｐ＋コンタクト層６ａに対して、図１３中のＡ−Ａで示される不純物濃度プロファイルを有するｐピラー層４対応させ、一方、近接部Ｅ３を有するｐ＋コンタクト層６ｂに対しては、図１２に示した実施態様と同じＢ−Ｂで示される不純物濃度プロファイルを有するｐピラー層４を対応させている。すなわち、一方のｐピラー層４の不純物濃度が深さ方向に一定で、ｎピラー層３との濃度差をゼロとし、他方のｐピラー層４の不純物濃度が、Ｂ−Ｂの濃度プロファイルを有するような場合でも、高アバランシェ耐量と低オン抵抗および大電流動作を実現することができる。

図１４は、第５の実施形態の第２の変形例に係るパワーＭＯＳＦＥＴのユニットセルの断面とスーパージャンクション構造の不純物プロファイルを示す模式図である。
図１４中に示すように、近接部Ｅ３のないｐ^＋コンタクト層６ａに対して、ｐピラー層４濃度が全体的にｎピラー層３よりも低いＡ−Ａで示されるプロファイルを対応させている。このようなプロファイルとすることで、ｐピラー層４からｎピラー層３への空乏層の伸びをさらに抑えることができ、低オン抵抗が得られる。一方、近接部Ｅ３を有するｐ^＋コンタクト層６ｂが設けられたｐベース層５に対しては、Ｂ−Ｂの不純物濃度プロファイルを有するｐピラー層４が配置されている。図１４中に示すように、Ｂ−Ｂの濃度の変化率は、Ａ−Ａの濃度の変化率より大きく、また、ｐベース層５側においてＡ−Ａの不純物濃度より高濃度となっている。これにより、ｐ^＋コンタクト層６ｂが設けられたｐベース層５側で、アバランシェ増倍が支配的に起こるようになる。しかし、ｐ＋コンタクト層６ｂが設けられたｐベース層５での寄生バイポーラトランジスタのターンオンが起こり難いために、大きなアバランシェ電流を流すことが可能であり、高アバランシェ耐量を得ることができる。

図１５は、第５の実施形態の第３の変形例に係るｐ^＋コンタクト層６の平面パターンと、それに対応するｐピラー層４の濃度を示す模式図である。
本変形例に対応するｎピラー層３とｐピラー層４とは、図３または図１２ないし１４に示す実施形態と同様に、ストライプ状に形成されたスーパージャンクション構造を構成する。また、ｐベース層５も、ｐピラー層４に沿ったストライプ状に形成される。ｐ＋コンタクト層６は、ｐベース層５の表面にストライプ状に形成され、図１５中に示すように、その幅が周期的に変化している。また、図１５に示すＸ−Ｘ断面が、図３および図１２ないし１４に示されたｐ^＋コンタクト層６ａに対応し、Ｙ−Ｙ断面がｐ^＋コンタクト層６ｂに対応する。すなわち、図１５に示したｐ^＋コンタクト層６を、近接部Ｅ３と近接部以外の端部が対向するように、ストライプ方向へずらして並列に配置することにより、素子の一部に、図３または図１２ないし図１４に示す構造を設けることができる。

一方、ｐピラー層４の不純物濃度も、ｐ^＋コンタクト層６のパターンに対応させてストライプ方向において周期的に変化させている。すなわち、ｐ^＋コンタクト層６に設けられた近接部Ｅ３に対応する部分のｐピラー層４の濃度を高くして、高アバランシェ耐量と、低オン抵抗および大電流動作を実現する。図１５中に示したように、ストライプ方向に不純物濃度の変化を設けることは、スーパージャンクション構造を形成する際に行われるイオン注入において、注入マスクの開口幅を近接部Ｅ３に対応させて周期に変えることにより容易に実現することができる。

（第６の実施形態）
図１６は本発明の第６の実施形態に係るパワーＭＯＳＦＥＴのｐ^＋コンタクト層の平面パターンを示す模式図である。
本実施形態において、ｐ^＋コンタクト層６は、これまでに示した矩形とは異なる三角形状の近接部Ｅ３を、ストライプの両側に有する形状をしている。このため、ｐ^＋コンタクト層６と、ｎピラー層３とｐベース層５との境界と、の間隔が連続的に変化し、それに応じて、素子内で連続的にゲート閾値電圧が変化する。これにより、スイッチング波形が連続的に緩やかに変化し、スイッチングノイズを小さくすることができる。

また、図１７に示すように、ｐ^＋コンタクト層６の幅をストライプ方向に波形に変化させることもできる。これにより、スイッチングノイズを、さらに少なくすることが可能となる。

さらに、図１５の第５の実施形態に示したように、ｐ^＋コンタクト層６の幅のストライプ方向の変化に対応して、ｐピラー層４に濃度変化をつけることが望ましい。また、ストライプパターンに限られる訳ではなく、図９ないし図１１に示したメッシュ状のゲート電極に対応したパターンにおいても、ｐ＋コンタクト層６の周辺部が連続に変化し、ｎピラー層３とｐベース層５との境界との幅が連続的に変わるように配置されていれば、同様な効果が得られる。

以上、第１乃至第６の実施形態について説明したが、本発明は、第１乃至第６の実施形態に限定されるものではない。例えば、第１の導電型をｎ型、第２の導電型をｐ型として説明をしたが、第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。

また、本発明は高アバランシェ耐量を実現するＭＯＳ構造に関するものであるため、スーパージャンクション構造の形成方法には依存せず実施可能である。例えば、イオン注入と埋め込みエピタキシャル成長を繰り返すいわゆるマルチエピ法や、異なる加速電圧により複数回イオン注入を行う方法、トレンチ溝内を結晶成長により埋め戻す方法、トレンチ溝の側壁に斜め方向からのイオン注入を用いる方法、これらを組み合わせた方法など、いずれの方法を用いても実施可能である。さらに、スーパージャンクション構造の平面パターンにも依存せず、ストライプ状、メッシュ状、オフセットメッシュ状など、いずれの平面パターンでも実施可能である。

また、上記の説明図では、ｐピラー層４がｎ^＋ドレイン層２に接しないように図示したが、ｐピラー層４とｎ^＋ドレイン層２が接している場合でも実施可能である。また、ｐピラー層４とｎ^＋ドレイン層２の間に濃度の低いｎ⁻層が形成されていても実施可能である。

さらに、各実施形態としては、縦型スーパージャンクションＭＯＳＦＥＴに限らない。例えば、横型スーパージャンクションＭＯＳＦＥＴや縦型スーパージャンクションＩＧＢＴ、横型スーパージャンクションＩＧＢＴなどＭＯＳもしくはＭＩＳゲートを有するスーパージャンクション素子であれば、同様に実施することが可能である。

１ ドレイン電極
２ ｎ^＋ドレイン層
３ ｎピラー層
４ ｐピラー層
５ ｐベース層
６ ｐ^＋コンタクト層
７ ｎソース層
８ ゲート絶縁膜
９ ゲート電極
１０ ソース電極
１１ 半導体基板
Ｅ１、Ｅ２、Ｅ３ 近接部

Claims (5)

1. 第１導電型の第１の半導体層と、
   前記第１の半導体層上に、横方向に周期的に設けられた第１導電型の第２の半導体層および第２導電型の第３の半導体層と、
   前記第１の半導体層に電気的に接続された第１の主電極と、
   前記第３の半導体層の表面に選択的に設けられた第２導電型の第４の半導体層と、
   前記第４の半導体層の表面に選択的に設けられ、前記第４半導体層よりも不純物濃度が高い第２導電型の第５の半導体層と、
   前記第４の半導体層および前記第５の半導体層の少なくともいずれかの表面に選択的に設けられた第１導電型の第６の半導体層と、
   前記第５の半導体層および前記第６の半導体層の表面に接合するように形成された第２の主電極と、
   前記第２の半導体層と前記第４の半導体層と前記第６の半導体層との上に、絶縁膜を介して形成された制御電極と、
   を備え、
   隣接する一対の前記第４の半導体層の対向部において、一方の前記第４の半導体層における前記第５の半導体層から前記第４の半導体層の端までの距離は、他方の前記第４の半導体における前記第５の半導体層から前記第４の半導体層の端までの距離よりも短いことを特徴とする電力用半導体素子。
2. 前記一対の前記第４の半導体層の前記対向部において、前記一方の前記第４の半導体層における前記第６の半導体層から前記第４の半導体層の前記端までの距離は、前記第５の半導体層から前記第４の半導体層の前記端までの前記距離よりも短いことを特徴とする請求項１記載の電力用半導体素子。
3. 前記第５の半導体層は、前記第４の半導体層の表面に沿ってストライプ状に設けられ、前記端に近接した複数の前記近接部を有することを特徴とする請求項１または２に記載の電力用半導体素子。
4. 前記第５の半導体層のストライプの一辺に設けられた隣接する前記近接部の間隔は、前記ストライプに沿った前記近接部の幅よりも広いことを特徴とする請求項３記載の電力用半導体素子。
5. 前記第３の半導体層における不純物濃度は、前記第１の主電極から前記第２の主電極に向かう方向に変化してなり、
   前記一対の第４の半導体層のうちの前記第５の半導体層から前記第４の半導体層の端までの距離が短い前記第４の半導体層の下に設けられた前記第３の半導体層における前記不純物濃度の変化率は、前記一対の前記第４の半導体層のうちの前記第５の半導体層から前記第４の半導体層までの距離が長い前記第４の半導体層の下に設けられた前記第３の半導体層における前記不純物濃度の変化率よりも大なることを特徴とする請求項１記載の電力用半導体素子。

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