以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
<画像形成装置の説明>
図1は、本実施の形態が適用される画像形成装置1の全体構成の一例を示した図である。
図1に示す画像形成装置1は、一般にタンデム型と呼ばれるものである。この画像形成装置1は、各色のデータに対応して画像形成を行う画像形成プロセス部10、画像形成プロセス部10を制御する画像出力制御部30、例えばパーソナルコンピュータ(PC)2や画像読取装置3に接続され、これらから受信した画像データに対して、予め定められた画像処理を施す画像処理部40を備えている。
画像形成プロセス部10は、一定の間隔をおいて並べて配置される画像形成ユニット11を備えている。より具体的に説明すると、本実施の形態の画像形成ユニット11は、4つの画像形成ユニット11Y、11M、11C、11Kから構成されている。画像形成ユニット11Y、11M、11C、11Kは、それぞれ、静電潜像を形成してトナー像を保持する潜像保持体の一例としての感光体ドラム12、感光体ドラム12に表面に形成された感光層を予め定められた電位に帯電する帯電手段の一例としての帯電器13、帯電器13によって帯電された感光体ドラム12の感光層を露光して静電潜像を形成する露光手段の一例としての発光素子ヘッド14、発光素子ヘッド14によって形成された静電潜像を現像する現像手段の一例としての現像器15を備えている。ここで、各画像形成ユニット11Y、11M、11C、11Kは、現像器15に収容されるトナーを除いて、構成に違いはない。そして、画像形成ユニット11Y、11M、11C、11Kは、それぞれが、イエロー(Y)、マゼンタ(M)、シアン(C)、黒(K)のトナー像を形成する。
また、画像形成プロセス部10は、各画像形成ユニット11Y、11M、11C、11Kの感光体ドラム12に形成された各色のトナー像を記録用紙に多重転写させるために、この記録用紙を搬送する用紙搬送ベルト21と、用紙搬送ベルト21を駆動する駆動ロール22と、感光体ドラム12上のトナー像を記録用紙に転写させる転写ロール23と、記録用紙に転写後のトナー像を定着させる定着器24とを備えている。
この画像形成装置1において、画像形成プロセス部10は、画像出力制御部30から供給される各種の制御信号に基づいて画像形成動作を行う。そして、画像出力制御部30による制御の下で、パーソナルコンピュータ(PC)2や画像読取装置3から受信した画像データは、画像処理部40によって画像処理が施され、画像形成ユニット11に供給される。そして、例えば黒(K)色の画像形成ユニット11Kでは、感光体ドラム12が矢印A方向に回転しながら、帯電器13により予め定められた電位に帯電され、画像処理部40から供給された露光データに基づいて発光する発光素子ヘッド14により露光される。これにより、感光体ドラム12上には、黒(K)色画像に関する静電潜像が形成される。そして、感光体ドラム12上に形成された静電潜像は現像器15により現像され、感光体ドラム12上には黒(K)色のトナー像が形成される。同様に、他の画像形成ユニット11Y、11M、11Cにおいても、それぞれイエロー(Y)、マゼンタ(M)、シアン(C)のトナー像が形成される。
各色の画像形成ユニット11Y、11M、11C、11Kの感光体ドラム12に形成された各色のトナー像は、矢印B方向に回転する用紙搬送ベルト21の移動に伴って供給されてくる記録用紙に、転写ロール23を介して印加された転写電界により順次静電転写され、記録用紙上には、各色のトナー像が重畳された合成トナー像が形成される。
その後、合成トナー像が静電転写された記録用紙は、定着器24まで搬送される。定着器24に搬送された記録用紙上の合成トナー像は、定着器24によって熱および圧力による定着処理を受けて記録用紙上に固定化され、画像形成装置1の外に排出される。
<発光素子ヘッドの説明>
図2は、本実施の形態が適用される発光素子ヘッド14の構成の一例を示した図である。
この発光素子ヘッド14は、ハウジング61と、複数の発光素子(発光素子71:後述する図4参照)を備えた発光部63と、発光部63や信号発生回路(後述する図3を参照)等を搭載する回路基板62と、発光部63から出射された光を感光体ドラム12上で結像させるロッドレンズアレイ64とを備える。
ハウジング61は、例えば金属で構成されており、回路基板62およびロッドレンズアレイ64を、発光部63の発光点とロッドレンズアレイ64の焦点面とが一致するように支持している。また、ロッドレンズアレイ64は、径方向屈折率分布型レンズを、感光体ドラム12の軸方向(主走査方向)に沿って複数並べることで構成されている。
<発光部の説明>
図3は、発光素子ヘッド14における回路基板62および発光部63の上面図である。
図3に示すように、発光部63は、回路基板62上に、60個の発光チップC(C1〜C60)を、主走査方向FSに沿い且つ副走査方向SSにおいて二列となるように、千鳥状に配置して構成されている。以下の説明においては、発光部63のうち、感光体ドラム12の回転方向A(図1参照)に沿う副走査方向SSにおいて回転方向上流側に配置される複数(30個)の発光チップCで構成される部位を上流側発光部63aと呼び、副走査方向SSにおいて回転方向下流側に配置される複数(30個)の発光チップCで構成される部位を、下流側発光部63bと呼ぶ。ここで、本実施の形態では、上流側発光部63aが、主走査方向FSにおいて奇数番目に配置される発光チップC(C1、C3、…、C57、C59)で構成されている。一方、下流側発光部63bは、主走査方向FSにおいて偶数番目に配置される発光チップC(C2、C4、…、C58、C60)で構成されている。なお、以下の説明においては、必要に応じて、上流側発光部63aを構成する発光チップCを奇数発光チップCoと呼ぶことがあり、下流側発光部63bを構成する発光チップCを偶数発光チップCeと呼ぶことがある。また、以下の説明においては、発光部63のうち、図中左側となる主走査方向FSの一端側を「IN側」と呼び、図中右側となる主走査方向FSの他端側を「OUT側」と呼ぶ。
そして、回路基板62のうち、発光部63からみてIN側となる部位には、発光部63を構成する複数の発光チップCの発光を制御するための信号を発生する信号発生回路100が設けられている。
図4は、発光部63を構成する発光チップCの構造を説明するための図である。ここで、図4(a)は発光チップCを光の出射面側からみた図であり、図4(b)は図4(a)におけるIVb−IVb断面図である。
発光チップCは、長方形状の基板70と、基板70における一方の面に、主走査方向FS(図3参照)に倣う長手方向に沿って直線状に一列に配置される複数の発光素子71とを備えている。これら複数の発光素子71によって、発光素子アレイ(発光素子アレイ81:後述する図6参照)が構成されている。また、発光チップCにおいて、基板70の長手方向両端には、発光素子アレイを挟むように、発光素子アレイを駆動する信号を入出力するためのボンディングパッド72が2個ずつ設けられている。さらに、発光チップCは、基板70上に設けられた各々の発光素子71を覆うマイクロレンズ73を有している。
<自己走査型発光素子アレイチップの説明>
上述した発光チップCとしては、発光素子アレイを構成する複数の発光素子71について、個々にスイッチを設けることにより、発光/非発光を制御するものを用いてもかまわない。ただし、本実施の形態では、発光チップCとして、共通の転送信号を用いて複数の発光素子71の発光/非発光を制御することが可能な、自己走査型発光素子アレイ(SLED:Self-Scanning Light Emitting Device)チップを用いている。自己走査型発光素子アレイチップは、発光素子71としてpnpn構造を持つ発光サイリスタを用い、発光素子71の自己走査が実現できるように構成したものである。
図5は、発光チップCとして自己走査型発光素子アレイチップを採用した場合における、信号発生回路100の構成および回路基板62の配線構成を示した図である。
信号発生回路100には、画像出力制御部30(図1参照)より、ライン同期信号Lsync、画像データVdata、クロック信号clk、およびリセット信号RST等の各種制御信号が入力されるようになっている。そして、信号発生回路100は、外部から入力されてくる各種制御信号に基づいて、例えば画像データVdataの並べ替えおよび分割や出力値の補正等を行い、各発光チップC(C1〜C60)のそれぞれに対して発光信号φI(φI1〜φI60)を出力する。なお、本実施の形態では、各発光チップC(C1〜C60)に、1個ずつ発光信号φI(φI1〜φI60)が供給されるようになっている。
また、信号発生回路100は、外部から入力されてくる各種制御信号に基づき、各発光チップC(C1〜C60)に対して、スタート転送信号φS、第1転送信号φ1および第2転送信号φ2を出力する。なお、本実施の形態では、各発光チップC(C1〜C60)に、共通のスタート転送信号φS、第1転送信号φ1および第2転送信号φ2が供給されるようになっている。
回路基板62には、各発光チップC1〜C60のVcc端子に接続される電力供給用のVcc=−5.0の電源ライン101、および、GND端子に接続される接地用の電源ライン102が設けられている。また、回路基板62には、信号発生回路100から出力されるスタート転送信号φS、第1転送信号φ1および第2転送信号φ2を送信するスタート転送信号ライン103、第1転送信号ライン104および第2転送信号ライン105も設けられている。さらに、回路基板62には、信号発生回路100から各発光チップC(C1〜C60)に対して発光信号φI(φI1〜φI60)を出力する60本の発光信号ライン106(106_1〜106_60)も設けられている。なお、回路基板62には、60本の発光信号ライン106(106_1〜106_60)に過剰な電流が流れるのを制限するための60個の発光電流制限抵抗RIDが設けられている。また、発光信号φI1〜φI60は、それぞれ、後述するようにハイレベル(H)およびローレベル(L)の2状態を取りうる。そして、ローレベルは−5.0Vの電位、ハイレベルは±0.0Vの電位となっている。
図6は、発光チップCの回路構成を説明するための図である。
発光チップCは、65個の転送サイリスタS1〜S65および65個の発光サイリスタL1〜L65を備えている。なお、発光サイリスタL1〜L65は、転送サイリスタS1〜S65と同様のpnpn接続を有しており、その中のpn接続を利用することで発光ダイオードすなわち発光素子71(図4参照)としても機能するようになっている。また、発光チップCは、64個のダイオードD1〜D64および65個の抵抗R1〜R65を備えている。さらに、発光チップCは、第1転送信号φ1、第2転送信号φ2、そしてスタート転送信号φSが供給される信号線に、過剰な電流が流れるのを制限するための転送電流制限抵抗R1A、R2A、R3Aを有している。
ここで、発光サイリスタL1〜L65は、図中左側からL1、L2、…、L64、L65の順に配列されており、発光素子列すなわち発光素子アレイ81を構成している。また、転送サイリスタS1〜S65も、図中左側からS1、S2、…、S64、S65の順に配列されており、スイッチ素子列すなわちスイッチ素子アレイ82を構成している。さらに、ダイオードD1〜D64も、図中左側からD1、D2、…、D63、D64の順に配列されている。さらにまた、抵抗R1〜R65も、図中左側からR1、R2、…、R64、R65の順に配列されている。
では次に、発光チップCにおける各素子の電気的な接続について説明する。
各転送サイリスタS1〜S65のアノード端子は、GND端子に接続されている。このGND端子には、電源ライン102(図5参照)が接続され、接地される。
また、奇数番目の転送サイリスタS1、S3、…、S63、S65のカソード端子は、転送電流制限抵抗R1Aを介してφ1端子に接続されている。このφ1端子には、第1転送信号ライン104(図5参照)が接続され、第1転送信号φ1が供給される。
一方、偶数番目の転送サイリスタS2、S4、…S62、S64のカソード端子は、転送電流制限抵抗R2Aを介してφ2端子に接続されている。このφ2端子には、第2転送信号ライン105(図5参照)が接続され、第2転送信号φ2が供給される。
また、各転送サイリスタS1〜S65のゲート端子G1〜G65は、各転送サイリスタS1〜S65に対応して設けられた抵抗R1〜R65をそれぞれ介してVcc端子に接続されている。このVcc端子には、電源ライン101(図5参照)が接続され、電源電圧Vccが供給される。
さらに、各転送サイリスタS1〜S65のゲート端子G1〜G65は、対応する同番号の発光サイリスタL1〜L65のゲート端子に、1対1でそれぞれ接続されている。
さらにまた、各転送サイリスタS1〜S64のゲート端子G1〜G64には、ダイオードD1〜D64のアノード端子が接続されており、これらダイオードD1〜D64のカソード端子は、それぞれに隣接する次段の転送サイリスタS2〜S65のゲート端子G2〜G65に接続されている。すなわち、各ダイオードD1〜D64は、転送サイリスタS1〜S65のゲート端子G1〜G65を挟んで直列接続されている。
そして、ダイオードD1のアノード端子すなわち転送サイリスタS1のゲート端子は、転送電流制限抵抗R3Aを介してφS端子に接続されている。このφS端子には、スタート転送信号ライン103(図5参照)を介してスタート転送信号φSが入力される。
次に、各発光サイリスタL1〜L65のアノード端子は、各転送サイリスタS1〜S65のアノード端子と同様に、GND端子に接続されている。
また、各発光サイリスタL1〜L65のカソード端子は、φI端子に接続されている。このφI端子には、発光信号ライン106(例えば発光チップC1の場合は発光信号ライン106_1:図5参照))が接続され、発光信号φI(例えば発光チップC1の場合は発光信号φI1:図5参照))が供給される。なお、他の発光チップC2〜C60には、それぞれ、対応する発光信号φI2〜φI60が供給される。
図7は、発光チップCにおいて発光素子アレイ81を構成する複数の発光サイリスタL(L1〜L65)の配列を説明するための図である。
1つの発光チップCに設けられた65個の発光サイリスタL1〜L65は、主走査方向FS(図3参照)に沿う長手方向において中央に位置する60個の発光サイリスタL3〜L62で構成される通常発光点群LAと、通常発光点群LAに対し長手方向の一端側に位置する2個の発光サイリスタL1、L2で構成される拡大発光点群LBと、通常発光点群LAに対し長手方向の他端側に位置する3個の発光サイリスタL63〜L65で構成される縮小発光点群LCとを有する。ここで、各発光サイリスタLの主走査方向FSにおける長さ(幅)に着目すると、通常発光点群LAを構成する発光サイリスタL3〜L62のそれぞれの幅は、拡大発光点群LBを構成する発光サイリスタL1、L2のそれぞれの幅よりも狭く、且つ、縮小発光点群LCを構成する発光サイリスタL63〜L65のそれぞれの幅よりも広くなっている。そして、通常発光点群LAにおいて、隣接する発光サイリスタL同士(例えばL3、L4)の間隔は、通常間隔PAに設定され、拡大発光点群LBにおいて、隣接する発光サイリスタL同士(例えばL1、L2)の間隔は、拡大間隔PB(>PA)に設定され、縮小発光点群LCにおいて、隣接する発光サイリスタL同士(例えばL63、L64)の間隔は、縮小間隔PC(<PA)に設定されている。なお、通常発光点群LAを構成する発光サイリスタL3〜L62のそれぞれの幅は通常間隔PAと同じであり、拡大発光点群LBを構成する発光サイリスタL1、L2のそれぞれの幅は拡大間隔PBと同じであり、縮小発光点群LCを構成する発光サイリスタL63〜L65のそれぞれの幅は縮小間隔PCと同じである。
ここで、以下の説明においては、通常発光点群LAのうち、拡大発光点群LB側に配置される3つの発光サイリスタ(L3〜L5)を、拡大側通常発光点群LABと呼び、通常発光点群LAのうち、縮小発光点群LC側に配置される2つの発光サイリスタL(L61、L62)を、縮小側通常発光点群LACと呼ぶ。また、通常発光点群LAのうち、拡大側通常発光点群LABおよび縮小側通常発光点群LACを除いた60個の発光サイリスタL(L6〜L60)を、中央側通常発光点群LAAと呼ぶ。
この例では、2つの発光サイリスタL(L1、L2)で構成される拡大発光点群LBの主走査方向FSに沿う方向の長さと、3つの発光サイリスタL(L3〜L5)で構成される拡大側通常発光点群LABの主走査方向FSに沿う方向の長さとが等しくなるように、通常間隔PAと拡大間隔PBとの関係が決められている(3×PA=2×PB)。
また、この例では、3つの発光サイリスタL(L63〜L65)で構成される縮小発光点群LCの主走査方向FSに沿う方向の長さと、2つの発光サイリスタL(L61、L62)で構成される縮小側通常発光点群LACの主走査方向FSに沿う方向の長さとが等しくなるように、通常間隔PAと縮小間隔PCとの関係が決められている(2×PA=3×PC)。
本実施の形態では、図3に示す発光部63を構成する際に、上流側発光部63aと下流側発光部63bとで、図7に示す発光チップCを取り付ける向きを異ならせている。以下では、上流側発光部63aに設けられる奇数発光チップCoと下流側発光部63bに設けられる偶数発光チップCeとに関する説明を行う。
図8(a)は、発光部63において上流側発光部63aを構成する奇数発光チップCoを説明するための図であり、図8(b)は、発光部63において下流側発光部63bを構成する偶数発光チップCeを説明するための図である。また、図9は、発光チップC、奇数発光チップCoおよび偶数発光チップCeと、発光チップCにおける各発光サイリスタL1〜L65、奇数発光チップCoにおける各奇数チップ発光点M1〜M65および偶数発光チップCeにおける各偶数チップ発光点N1〜N65との関係(通常発光点群LA(中央側通常発光点群LAA、拡大側通常発光点群LAB、縮小側通常発光点群LAC)、拡大発光点群LBおよび縮小発光点群LCとの関係も含む)を示した図である。
図8(a)に示す奇数発光チップCoおよび図8(b)に示す偶数発光チップCeは、図7に示す発光チップCの向きを、主走査方向FSすなわち長手方向に対し反転(180°回転)させた状態で用いられる。
まず、奇数発光チップCoの場合、図8(a)および図9に示すように、拡大発光点群LBがIN側に、縮小発光点群LCがOUT側に、それぞれ位置している。このため、奇数発光チップCoでは、IN側からOUT側に向かい、発光サイリスタL1〜L65の順に奇数チップ発光点M1〜M65が配置される。
一方、偶数発光チップCeの場合、図8(b)および図9に示すように、縮小発光点群LCがIN側に、拡大発光点群LBがOUT側に、それぞれ位置している。このため、偶数発光チップCeでは、IN側からOUT側に向かい、発光サイリスタL65〜L1の順(奇数発光チップCoとは逆順)に偶数チップ発光点N1〜N65が配置される。
図10は、図3に示す発光部63における、3つの発光チップC(発光チップC1、発光チップC2および発光チップC3)の配列を示した図である。ここで、発光チップC1および発光チップC3は上流側発光部63a(図3参照)を構成するものであり、図8(a)に示す奇数発光チップCoが用いられている。一方、発光チップC2は下流側発光部63b(図3参照)を構成するものであり、図8(b)に示す偶数発光チップCeが用いられている。
まず、発光チップC1(奇数発光チップCo)と、そのOUT側に隣接する発光チップC2(偶数発光チップCe)との関係について説明する。
発光チップC1とそのOUT側に隣接する発光チップC2との間には、副走査方向SSからみて複数(この例では5個ずつ)の発光サイリスタLが重なる縮小側重なり部OLRが設けられている。縮小側重なり部OLRでは、発光チップC1のOUT側に位置する縮小側通常発光点群LAC(M61、M62)および縮小発光点群LC(M63〜M65)と、発光チップC2のIN側に位置する縮小発光点群LC(N1〜N3)および縮小側通常発光点群LAC(N4、N5)とが、副走査方向SSにおいて重なっている。より具体的に説明すると、縮小側重なり部OLRでは、発光チップC1における縮小側通常発光点群LAC(M61、M62)と発光チップC2における縮小発光点群LC(N1〜N3)とが副走査方向SSにおいて重なり、且つ、発光チップC1における縮小発光点群LC(M63〜M65)と発光チップC2における縮小側発光点群LAC(N4、N5)とが副走査方向SSにおいて重なる。
次に、発光チップC2(偶数発光チップCe)と、そのOUT側に隣接する発光チップC3(奇数発光チップCo)との関係について説明する。
発光チップC2とそのOUT側に隣接する発光チップC3との間には、副走査方向SSからみて複数(この例では5個ずつ)の発光サイリスタLが重なる拡大側重なり部OLEが設けられている。拡大側重なり部OLEでは、発光チップC2のOUT側に位置する拡大側通常発光点群LAB(N61〜N63)および拡大発光点群LB(N64、N65)と、発光チップC3のIN側に位置する拡大発光点群LB(M1、M2)および拡大側通常発光点群LAB(M3〜M5)とが、副走査方向SSにおいて重なっている。より具体的に説明すると、拡大側重なり部OLEでは、発光チップC2における拡大側通常発光点群LAB(N61〜N63)と発光チップC3における拡大発光点群LB(M1、M2)とが副走査方向SSにおいて重なり、且つ、発光チップC2における拡大発光点群LB(N64、N65)と発光チップC3における拡大側通常発光点群LAB(M3〜M5)とが副走査方向SSにおいて重なる。
なお、発光チップC1とそのOUT側に隣接する発光チップC2との関係は、発光部63のうち、奇数発光チップCoとそのOUT側に隣接する偶数発光チップCeとにおいて共通である。また、発光チップC2とそのOUT側に隣接する発光チップC3との関係は、発光部63のうち、偶数発光チップCeとそのOUT側に隣接する奇数発光チップCoとの間において共通である。
ここで、本実施の形態では、発光チップC1および発光チップC3を含む上流側発光部63aと、発光チップC2を含む下流側発光部63bとが、副走査方向SSにおいてずらされた状態で配置されている(図3参照)。この例では、上流側発光部63aに設けられる発光素子アレイ81(図7参照)と、下流側発光部63bに設けられる発光素子アレイ81とが、副走査方向SSにおいて偶数ライン分(例えば2ライン分)だけずれているものとする。この場合において、同じタイミングで上流側発光部63aおよび下流側発光部63bで発光を行ったとすると、感光体ドラム12上では、上流側発光部63aによって形成される露光部位に対し、副走査方向SSに2ラインだけ遅れた位置(回転方向Aの下流側に2ラインだけずれた位置)に、下流側発光部63bによる露光部位が形成されることになる。
図11は、図3に示す回路基板62に搭載され、発光部63を構成する複数の発光チップCを駆動する信号を発生する、露光装置あるいは露光手段の制御部の一例としての信号発生回路100の構成を説明するための図である。
本実施の形態の信号発生回路100は、主走査方向FSにおける画像の伸縮(主走査方向倍率)を補正するための倍率補正データを格納する倍率補正データ記憶部111と、倍率補正データ記憶部111から必要に応じ倍率補正データを読み込む倍率補正データ読み込み部112と、シリアル信号として入力される画像データVdataを並び替えるとともに、並び替えた画像データを、倍率補正データ読み込み部112によって読み込まれた倍率補正データに基づいて各発光チップC(C1〜C60)に対応する数(この例では60個)に分割する画像データ並び替え部113と、画像データ並び替え部113からパラレル信号として送られてくる駆動信号を受け取り、各発光チップC(C1〜C60)の各発光サイリスタL(奇数発光チップCoでは奇数チップ発光点M、偶数発光チップCeでは偶数チップ発光点N)を発光/非発光に設定するための発光信号φIを生成する発光信号生成部114_1〜114_60とを備える。ここで、例えば発光信号生成部114_1は、発光チップC1に対し発光信号φI1を生成して出力し、また、例えば発光信号生成部114_60は、発光チップC60に対し発光信号φI60を生成して出力する。
<主走査方向における倍率補正について>
ではここで、本実施の形態の発光素子ヘッド14で行われる、主走査方向FSにおける倍率補正(以下では、主走査倍率補正と呼ぶ)について説明を行う。
発光素子ヘッド14への発光チップCの取り付け精度および各発光チップCにおける発光サイリスタLの形成精度には限界がある。また、上述したロッドレンズアレイ64には、焦点位置のばらつきが存在する。さらに、発光チップCが取り付けられる回路基板62(図3参照)に温度むらが生じた場合には、発光チップCに回路基板62の熱膨張に伴い主走査方向FSにおける位置ずれが発生することもある。このような原因により、感光体ドラム12の軸方向すなわち主走査方向FSに対する露光範囲(主走査方向長さ)が、予め定められた範囲に対し伸縮することがある。感光体ドラム12上に形成される静電潜像(画像)における主走査方向FSの伸縮を抑制するためには、発光素子ヘッド14を用いた露光プロセスにおいて、主走査方向FSにおける倍率の変化を補正すること、すなわち、主走査倍率補正を施すことが要求される。
ここで、主走査倍率補正には、発光素子ヘッド14を用いた露光範囲を、現状よりも狭めるための補正(以下では、主走査縮小補正と呼ぶ)と、現状よりも広げるための補正(以下では、主走査拡大補正と呼ぶ)とが存在する。また、当然のことながら、主走査倍率補正を行わない場合(以下では、主走査無補正と呼ぶ)も存在する。
図12は、発光チップC1(奇数発光チップCo)とそのOUT側に隣接する発光チップC2(偶数発光チップCe)との境界すなわち縮小側重なり部OLRおよびその前後において、発光の対象となる発光点を説明するための図である。ここで、図12(a)は主走査無補正の場合に発光の対象となる発光点を、図12(b)は第1の手法による主走査縮小補正(以下では、第1主走査縮小補正と呼ぶ)の場合に発光の対象となる発光点を、図12(c)は第1主走査縮小補正とは異なる第2の手法による主走査縮小補正(以下では、第2主走査縮小補正と呼ぶ)の場合に発光の対象となる発光点を、それぞれ示している。なお、図12(a)〜(c)のそれぞれにおいては、発光の対象となる発光点を斜線付きで示し、発光の対象とはならない(非発光の対象となる)発光点を塗りつぶしなしで示している。
なお、この場合においては、縮小側重なり部OLRが重なり部に対応する。そして、この場合にあっては、発光チップC1(奇数発光チップCo)における、発光素子アレイ81が一方の素子列に、中央側通常発光点群LAAが第1素子列に、縮小側通常発光点群LACが第2素子列に、縮小発光点群LCが第3素子列に、それぞれ対応する。また、この場合にあっては、発光チップC2(偶数発光チップCe)における、発光素子アレイ81が他方の素子列に、中央側通常発光点群LAAが第4素子列に、縮小側通常発光点群LACが第5素子列に、縮小発光点群LCが第6素子列に、それぞれ対応する。さらに、この場合にあっては、通常間隔PAが第1間隔に、縮小間隔PCが第2間隔に、それぞれ対応する。
まず、主走査無補正においては、図12(a)に示すように、縮小側重なり部OLRにおいて、発光チップC1の縮小側通常発光点群LAC(M61、M62)および発光チップC2の縮小側通常発光点群LAC(N4、N5)を発光可能に設定する一方、発光チップC1の縮小発光点群LC(M63〜M65)および発光チップC2の縮小発光点群LC(N1〜N3)を発光させないように設定する。このとき、発光チップC1における中央側通常発光点群LAA(M6〜M60)および発光チップC2における中央側通常発光点群LAA(N6〜N60)は、すべてが発光可能に設定される。
この場合、発光チップC1における発光点M60を1番目の発光対象とすると、縮小側重なり部OLRおよびその前後において発光可能に設定される発光点は、M60(1番目:C1)→M61(2番目:C1)→M62(3番目:C1)→N4(4番目:C2)→N5(5番目:C2)→N6(6番目:C2)→N7(5番目:C2)、となる。したがって、主走査無補正を設定した場合においては、縮小側重なり部OLRおよびその前後において、発光の対象となる発光サイリスタLが、主走査方向FSにおいて連続することになる。
次に、第1主走査縮小補正においては、図12(b)に示すように、縮小側重なり部OLRにおいて、発光チップC1の縮小側通常発光点群LAC(M61、M62)および縮小発光点群LC(M63〜M65)を発光可能に設定する一方、発光チップC2の縮小発光点群LC(N1〜N3)および縮小側通常発光点群LAC(N4、N5)を発光させないように設定する。このとき、発光チップC1における中央側通常発光点群LAA(M6〜M60)および発光チップC2における中央側通常発光点群LAA(N6〜N60)は、すべてが発光可能に設定される。
この場合、発光チップC1における発光点M60を1番目の発光対象とすると、縮小側重なり部OLRおよびその前後において発光可能に設定される発光点は、M60(1番目:C1)→M61(2番目:C1)→M62(3番目:C1)→M63(4番目:C1)→M64(5番目:C1)→M65(6番目:C1)→N6(7番目:C2)→N7(8番目:C2)となる。したがって、第1主走査縮小補正を設定した場合においても、縮小側重なり部OLRおよびその前後において、発光の対象となる発光サイリスタLが、主走査方向FSにおいて連続することになる。また、図12(a)に示す主走査無補正と、図12(b)に示す第1主走査縮小補正とを比較すると、第1主走査縮小補正においては、発光チップC2のうち縮小側重なり部OLRよりもOUT側に配置された発光点N6、N7の発光順番が、主走査無補正のときと比較してIN側に1ドット分シフトしていることがわかる。すなわち、第1主走査縮小補正の設定を行うことで、主走査無補正のときと比べて、主走査方向FSにおける露光範囲が1ドット分だけ狭まる(縮小される)ことになる。
一方、第2主走査縮小補正においては、図12(c)に示すように、縮小側重なり部OLRにおいて、発光チップC1の縮小側通常発光点群LAC(M61、M62)および縮小発光点群LC(M63〜M65)を発光させないように設定する一方、発光チップC2の縮小発光点群LC(N1〜N3)および縮小側通常発光点群LAC(N4、N5)を発光可能に設定する。このとき、発光チップC1における中央側通常発光点群LAA(M6〜M60)および発光チップC2における中央側通常発光点群LAA(N6〜N60)は、すべてが発光可能に設定される。
この場合、発光チップC1における発光点M60を1番目の発光対象とすると、縮小側重なり部OLRおよびその前後において発光可能に設定される発光点は、M60(1番目:C1)→N1(2番目:C2)→N2(3番目:C2)→N3(4番目:C2)→N4(5番目:C2)→N5(6番目:C2)→N6(7番目:C2)→N7(8番目)、となる。したがって、第2主走査縮小補正を設定した場合においても、縮小側重なり部OLRおよびその前後において、発光の対象となる発光サイリスタLが、主走査方向FSにおいて連続することになる。また、図12(a)に示す主走査無補正と、図12(c)に示す第2主走査縮小補正とを比較すると、第2主走査縮小補正においては、発光チップC2のうち縮小側重なり部OLRよりもOUT側に配置された発光点N6、N7の発光順番が、主走査無補正のときと比較してIN側に1ドット分シフトしていることがわかる。すなわち、第2主走査縮小補正の設定を行うことで、主走査無補正のときと比べて、主走査方向FSにおける露光範囲が1ドット分だけ狭まる(縮小される)ことになる。
ここで、図12(b)に示す第1主走査縮小補正と、図12(c)に示す第2縮小補正とを比較する。第1主走査縮小補正では、縮小側重なり部OLRにおいて、発光チップC1に設けられた発光点M61〜M65が発光可能に設定される一方、発光チップC2に設けられた発光点N1〜N5が発光させないように設定される。これに対し、第2主走査縮小補正では、縮小側重なり部OLRにおいて、発光チップC1に設けられた発光点M61〜M65が発光させないように設定される一方、発光チップC2に設けられた発光点N1〜N5が発光可能に設定される。このように、第1主走査縮小補正と第2主走査縮小補正とでは、縮小側重なり部OLRにおいて、発光可能に設定された発光サイリスタLを搭載した発光チップCが切り替えられていることになる。
なお、ここでは、発光チップC1とそのOUT側に隣接する発光チップC2との境界部を例として、主走査縮小補正に関する説明を行ったが、このことは、奇数発光チップCoとそのOUT側に隣接する偶数発光チップCeとの境界部においても成り立つ。つまり、例えば発光チップC1と発光チップC2との境界部のみ(1箇所)において上述した主走査縮小補正を行った場合、発光素子ヘッド14(発光部63)の全体としては、主走査方向FSにおける露光範囲を1ドット分だけ縮小することができる。また、例えば発光チップC1と発光チップC2との境界部および発光チップC3と発光チップC4との境界部(2箇所)において上述した主走査縮小補正を行った場合、発光素子ヘッド14(発光部63)の全体としては、主走査方向FSにおける露光範囲を2ドット分だけ縮小することができる。そして、この例では、発光部63内に存在する縮小側重なり部OLRの数と同じ数のドット分まで、主走査縮小補正を行うことができる。
図13は、発光チップC2(偶数発光チップCe)とそのOUT側に隣接する発光チップC3(奇数発光チップCo)との境界すなわち拡大側重なり部OLEおよびその前後において、発光の対象となる発光点を説明するための図である。ここで、図13(a)は主走査無補正の場合に発光の対象となる発光点を、図13(b)は第1の手法による主走査拡大補正(以下では、第1主走査拡大補正と呼ぶ)の場合に発光の対象となる発光点を、図13(c)は第1主走査拡大補正とは異なる第2の手法による主走査拡大補正(以下では、第2主走査拡大補正と呼ぶ)の場合に発光の対象となる発光点を、それぞれ示している。なお、図13(a)〜(c)のそれぞれにおいては、発光の対象となる発光点を斜線付きで示し、発光の対象とはならない(非発光の対象となる)発光点を塗りつぶしなしで示している。
なお、この場合においては、拡大側重なり部OLEが重なり部に対応する。そして、この場合にあっては、発光チップC2(偶数発光チップCe)における、発光素子アレイ81が一方の素子列に、中央側通常発光点群LAAが第1素子列に、拡大側通常発光点群LABが第2素子列に、拡大発光点群LBが第3素子列に、それぞれ対応する。また、この場合にあっては、発光チップC3(奇数発光チップCo)における、発光素子アレイ81が他方の素子列に、中央側通常発光点群LAAが第4素子列に、拡大側通常発光点群LABが第5素子列に、拡大発光点群LBが第6素子列に、それぞれ対応する。さらに、この場合にあっては、通常間隔PAが第1間隔に、拡大間隔PBが第2間隔に、それぞれ対応する。
まず、主走査無補正においては、図13(a)に示すように、拡大側重なり部OLEにおいて、発光チップC2の拡大側通常発光点群LAB(N61〜N63)および発光チップC3の拡大側通常発光点群LAB(M3〜M5)を発光可能に設定する一方、発光チップC2の拡大発光点群LB(N64、N65)および発光チップC3の拡大発光点群LB(M1、M2)を発光させないように設定する。このとき、発光チップC2における中央側通常発光点群LAA(N6〜N60)および発光チップC3における中央側通常発光点群LAA(M6〜M60)は、すべてが発光可能に設定される。
この場合、発光チップC2における発光点N60を1番目の発光対象とすると、拡大重なり部OLEおよびその前後において発光可能に設定される発光点は、N60(1番目:C2)→N61(2番目:C2)→N62(3番目:C2)→N63(4番目:C2)→M3(5番目:C3)→M4(6番目:C3)→M5(7番目:C3)→M6(8番目:C3)→M7(9番目:C3)、となる。主走査無補正を設定した場合においては、拡大側重なり部OLEおよびその前後において、発光の対象となる発光サイリスタLが、主走査方向FSにおいて連続することになる。
次に、第1主走査拡大補正においては、図13(b)に示すように、拡大側重なり部OLEにおいて、発光チップC2の拡大側通常発光点群LAB(N61〜N63)および拡大発光点LB(N64、N65)を発光させないように設定する一方、発光チップC3の拡大発光点群LB(M1、M2)および拡大側通常発光点群LAB(M3〜M5)を発光可能に設定する。このとき、発光チップC2における中央側通常発光点群LAA(N6〜N60)および発光チップC3における中央側通常発光点群LAA(M6〜M60)は、すべてが発光可能に設定される。
この場合、発光チップC2における発光点N60を1番目の発光対象とすると、拡大重なり部OLEおよびその前後において発光可能に設定される発光点は、N60(1番目:C2)→M1(2番目:C3)→M2(3番目:C3)→M3(4番目:C3)→M4(5番目:C3)→M5(6番目:C3)→M6(7番目:C3)→M7(8番目:C3)、となる。したがって、第1主走査拡大補正を設定した場合においても、拡大側重なり部OLEおよびその前後において、発光の対象となる発光サイリスタLが、主走査方向FSにおいて連続することになる。また、図13(a)に示す主走査無補正と、図13(b)に示す第1主走査拡大補正とを比較すると、第1主走査拡大補正においては、発光チップC3のうち拡大重なり部OLEよりもOUT側に配置された発光点M6、M7の発光順番が、主走査無補正のときと比較してOUT側に1ドット分シフトしていることがわかる。すなわち、第1主走査拡大補正の設定を行うことで、主走査無補正のときと比べて、主走査方向FSにおける露光範囲が1ドット分だけ拡がる(拡大される)ことになる。
一方、第2主走査拡大補正においては、図13(c)に示すように、拡大側重なり部OLEにおいて、発光チップC2の拡大側通常発光点群LAB(N61〜N63)および拡大発光点LB(N64、N65)を発光可能に設定する一方、発光チップC3の拡大発光点群LB(M1、M2)および拡大側通常発光点群LAB(M3〜M5)を発光させないように設定する。このとき、発光チップC2における中央側通常発光点群LAA(N6〜N60)および発光チップC3における中央側通常発光点群LAA(M6〜M60)は、すべてが発光可能に設定される。
この場合、発光チップC1における発光点M60を1番目の発光対象とすると、拡大重なり部OLEおよびその前後において発光可能に設定される発光点は、N60(1番目:C2)→N61(2番目:C2)→N62(3番目:C2)→N63(4番目:C2)→N64(5番目:C2)→N65(6番目:C2)→M6(7番目:C3)→M7(8番目:C3)、となる。したがって、第2主走査拡大補正を設定した場合においても、拡大側重なり部OLEおよびその前後において、発光の対象となる発光サイリスタLが主走査方向FSにおいて連続することになる。また、図13(a)に示す主走査無補正と、図13(c)に示す第2主走査拡大補正とを比較すると、第2主走査拡大補正においては、発光チップC3のうち拡大側重なり部OLEよりもOUT側に配置された発光点M6、M7の発光順番が、主走査無補正のときと比較してOUT側に1ドット分シフトしていることがわかる。すなわち、第2主走査拡大補正の設定を行うことで、主走査無補正のときと比べて、主走査方向FSにおける露光範囲が1ドット分だけ拡がる(拡大される)ことになる。
ここで、図13(b)に示す第1主走査拡大補正と、図13(c)に示す第2主走査拡大補正とを比較する。第1主走査拡大補正では、拡大側重なり部OLEにおいて、発光チップC2に設けられた発光点N61〜N65が発光させないように設定される一方、発光チップC3に設けられた発光点M1〜M5が発光可能に設定される。これに対し、第2主走査拡大補正では、拡大側重なり部OLEにおいて、発光チップC2に設けられた発光点N61〜N65が発光可能に設定される一方、発光チップC3に設けられた発光点M1〜M5が発光させないように設定される。このように、第1主走査拡大補正と第2主走査拡大補正とでは、拡大側重なり部OLEにおいて、発光可能に設定された発光サイリスタLを搭載した発光チップCが切り替えられていることになる。
なお、ここでは、発光チップC2とそのOUT側に隣接する発光チップC3との境界部を例として、主走査拡大補正に関する説明を行ったが、このことは、偶数発光チップCeとそのOUT側に隣接する奇数発光チップCoとの境界部においても成り立つ。つまり、例えば発光チップC2と発光チップC3との境界部のみ(1箇所)において上述した主走査拡大補正を行った場合、発光素子ヘッド14(発光部63)の全体としては、主走査方向FSにおける露光範囲を1ドット分だけ拡大することができる。また、例えば発光チップC2と発光チップC3との境界部および発光チップC4と発光チップC5との境界部(2箇所)において上述した主走査拡大補正を行った場合、発光素子ヘッド14(発光部63)の全体としては、主走査方向FSにおける露光範囲を2ドット分だけ拡大することができる。そして、この例では、発光部63内に存在する拡大側重なり部OLEの数と同じ数のドット分まで、主走査拡大補正を行うことができる。
次に、本実施の形態の発光素子ヘッド14を用いた露光動作について説明する。なお、以下においては、まず、主走査無補正時における露光動作について説明を行い、続いて、主走査縮小補正時における露光動作、および、主走査拡大補正時における露光動作について説明を行う。また、以下の説明においては、発光部63を構成する複数の発光チップC1〜C60のうち、IN側に位置する3つの発光チップC1〜C3を例として挙げる。ここで、発光チップC1および発光チップC3は上流側発光部63a(図3参照)に属するとともに奇数発光チップCo(図8(a)参照)で構成される。これに対し、発光チップC2は下流側発光部63b(図3参照)に属するとともに偶数発光チップCe(図8(b)参照)で構成される。
図14は、発光チップC1と発光チップC2との境界部において主走査無補正の設定がなされ、且つ、発光チップC2と発光チップC3との境界部において主走査無補正の設定がなされる場合(以下では、単に主走査無補正設定時と呼ぶ)における、発光チップC1〜C3の動作を説明するためのタイミングチャートである。
図14には、発光チップC1〜C3に対し共通に供給されるスタート転送信号φS、第1転送信号φ1および第2転送信号φ2と、副走査方向SSの奇数列目(1列目、3列目、5列目、…:Odd)において発光チップC1〜C3のそれぞれに供給される発光信号φI1〜φI3と、副走査方向SSの偶数列目(0列目、2列目、4列目、…:Even)において発光チップC1〜C3のそれぞれに供給される発光信号φI1〜φI3が示されている。
なお、図14に示すタイミングチャートは、発光チップC1〜C3において、発光対象に設定された発光サイリスタL(発光点Mあるいは発光点N)をすべて発光させる場合について表記している。また、初期状態においては、スタート転送信号φSがローレベル(L)に、第1転送信号φ1がハイレベル(H)に、第2転送信号φ2がローレベルに、そして発光信号φI(φI1〜φI3)がハイレベルに、それぞれ設定されているものとする。また、ここでは、3つの発光チップC1〜C3の動作を説明するが、実際には、各発光チップC1〜C60が並行して動作する。また、これらのことは、以下で説明する図16および図18においても同じである。
動作の開始に伴い、信号発生回路100から入力されるスタート転送信号φSがローレベルからハイレベルに変更される。これにより、発光チップC1〜C3のそれぞれに設けられた転送サイリスタS1のゲート端子G1に、ハイレベルのスタート転送信号φSが供給される。このとき、発光チップC1〜C3のそれぞれでは、ダイオードD1〜D64を介して、他の転送サイリスタS2〜S65のゲート端子G2〜G65にもスタート転送信号φSが供給される。ただし、ダイオードD1〜D64のそれぞれにおいて電圧降下が生じるため、転送サイリスタS1のゲート端子G1にかかる電圧が最も高くなる。
そして、スタート信号φSがハイレベルとなっている状態で、信号発生回路100から入力される第1転送信号φ1が、ハイレベルからローレベルに変更される。また、第1転送信号φ1がローレベルに変更されてから第1の期間taが経過した後、第2転送信号φ2がローレベルからハイレベルに変更される。
このように、スタート転送信号φSがハイレベルとなっている状態において、ローレベルの第1転送信号φ1が供給されると、発光チップC1〜C3のそれぞれでは、ローレベルの第1転送信号φ1が供給される奇数番目の転送サイリスタS1〜S65のうち、ゲート電圧が最も高く、閾値以上となる転送サイリスタS1がターンオンする。また、このとき、第2転送信号φ2はハイレベルとなっているので、偶数番目の転送サイリスタS2、S4、…、S64のカソード電圧は高いままとなり、ターンオフの状態が維持される。このとき、発光チップC1〜C3のそれぞれでは、奇数番目の転送サイリスタS1のみがターンオンした状態になる。これに伴い、奇数番目の転送サイリスタS1とゲート同士が接続された発光サイリスタL1(発光チップC1、C3においては発光点M1、発光チップC2においては発光点N65)がターンオンし、発光可能な状態におかれる。
転送サイリスタS1がターンオンしている状態において、第2転送信号φ2がハイレベルに変更されてから第2の期間tbが経過した後、第2転送信号φ2がハイレベルからローレベルに変更される。すると、発光チップC1〜C3のそれぞれにおいて、ローレベルの第2転送信号φ2が供給される偶数番目の転送サイリスタS2、S4、…、S64のうち、ゲート電圧が最も高く、閾値以上となる転送サイリスタS2がターンオンする。このとき、発光チップC1〜C3のそれぞれでは、奇数番目の転送サイリスタS1とこれに隣接する偶数番目の転送サイリスタS2とが、ともにターンオンした状態になる。これに伴い、既にターンオンしている発光サイリスタL1に加えて、偶数番目の転送サイリスタS2とゲート同士が接続された発光サイリスタL2(発光チップC1、C3においては発光点M2、発光チップC2においては発光点N64)がターンオンし、ともに発光可能な状態におかれる。
転送サイリスタS1および転送サイリスタS2がともにターンオンしている状態において、第2転送信号φ2がローレベルに変更されてから第3の期間tcが経過した後、第1転送信号φ1がローレベルからハイレベルに変更される。これに伴い、奇数番目の転送サイリスタS1はターンオフし、偶数番目の転送サイリスタS2のみがターンオンした状態になる。これに伴い、奇数番目の発光サイリスタL1はターンオフして発光不能な状態におかれ、偶数番目の発光サイリスタL2のみがターンオンを維持して発光可能な状態におかれる。なお、この例では、第1転送信号φ1がハイレベルに変更されるのに合わせて、スタート転送信号φSがハイレベルからローレベルに変更されている。
転送サイリスタS2がターンオンしている状態において、第1転送信号φ1がハイレベルに変更されてから第4の期間tdが経過した後、第1転送信号φ1がハイレベルからローレベルに変更される。これに伴い、ローレベルの第1転送信号φ1が供給される奇数番目の転送サイリスタS1、S3、…、S65のうち、ゲート電圧が最も高く、閾値以上となる転送サイリスタS3がターンオンする。このとき、発光チップC1〜C3のそれぞれでは、偶数番目の転送サイリスタS2とこれに隣接する転送サイリスタS3とが、ともにターンオンした状態になる。これに伴い、既にターンオンしている発光サイリスタL2に加えて、奇数番目の転送サイリスタS3とゲート同士が接続された発光サイリスタL3(発光チップC1、C3においては発光点M3、発光チップC2においては発光点N63)がターンオンし、ともに発光可能な状態におかれる。
転送サイリスタS2および転送サイリスタS3がともにターンオンしている状態において、第1転送信号φ1がローレベルに変更されてから第5の期間teが経過した後、第2転送信号φ2がローレベルからハイレベルに変更される。これに伴い、偶数番目の転送サイリスタS2はターンオフし、奇数番目の転送サイリスタS3のみがターンオンした状態になる。これに伴い、偶数番目の発光サイリスタL2は発光不能な状態におかれ、奇数番目の発光サイリスタL3のみがターンオンを維持して発光可能な状態におかれる。
このように、発光チップC1〜C3のそれぞれでは、第1転送信号φ1および第2転送信号φ2がともにローレベルに設定される重なり期間を設けつつ、交互にハイレベル、ローレベルが切り替えられることにより、転送サイリスタS1〜S65が番号順に順次ターンオンする。また、これに伴い、発光サイリスタL1〜L65(発光チップC1、C3(奇数発光チップCo)においては発光点M1〜M65、発光チップC2(偶数発光チップCe)においては発光点N65〜N1)も、番号順に順次ターンオンする。このとき、第2の期間tbでは、奇数番目の転送サイリスタ(例えば転送サイリスタS1)のみがターンオンし、第3の期間tcでは奇数番目の転送サイリスタおよびその次段に設けられた偶数番目の転送サイリスタ(例えば転送サイリスタS1、S2)がターンオンし、第4の期間tdでは、偶数番目の転送サイリスタ(例えば転送サイリスタS2)のみがターンオンし、第5の期間teでは、偶数番目の転送サイリスタおよびその次段に設けられた奇数番目の転送サイリスタ(例えば転送サイリスタS2、S3)がターンオンし、その後、再び第2の期間tbにおいて奇数番目の転送サイリスタ(例えば転送サイリスタS3)のみがターンオンする、という過程を繰り返すことになる。
一方、本実施の形態における発光信号φI1〜φI3のそれぞれは、基本的に、奇数番目の転送サイリスタS1、S3、…、S65のいずれかが単独でターンオンする第2の期間tb、および、偶数番目の転送サイリスタS2、S4、…、S64のいずれかが単独でターンオンする第4の期間tdにおいて、ハイレベルからローレベルへの変更およびローレベルからハイレベルへの変更が行われるようになっている。そして、例えば第2の期間tbにおいて、発光信号φI1〜φI3をハイレベルからローレベルに変更することにより、ターンオンしている奇数番目の転送サイリスタSとゲート同士が接続されている奇数番目の発光サイリスタLが発光を開始し、続いて、発光信号φI1〜φI3をローレベルからハイレベルに変更することにより、この奇数番目の発光サイリスタLの発光が終了する。また、例えば第4の期間tdにおいて、発光信号φI1〜φI3をハイレベルからローレベルに変更することにより、ターンオンしている偶数番目の転送サイリスタSとゲート同士が接続されている偶数番目の発光サイリスタLが発光を開始し、続いて、発光信号φI1〜φI3をハイレベルからローレベルに変更することにより、この偶数番目の発光サイリスタLの発光が終了する。
ここで、主走査無補正設定時においては、図12(a)および図13(a)を用いて説明したように、発光チップC1〜C3のそれぞれにおいて、発光可能に設定される発光サイリスタL(奇数チップ発光点M/偶数チップ発光点N)と、発光させないように設定される発光サイリスタL(奇数チップ発光点M/偶数チップ発光点N)とが存在することなる。
次に、主走査無補正設定時において、副走査方向SSにおける奇数列目Oddを露光する際の、発光信号φI1〜φI3の信号波形について説明を行う。
副走査方向SSにおける奇数列目Oddを露光する場合、上流側発光部63aを構成する発光チップC1、C3(奇数発光チップCo)では、奇数チップ発光点M1、M2、M63〜M65を発光させないようにするとともに、奇数チップ発光点M3〜M62を発光させるようにする。より具体的に説明すると、奇数チップ発光点M1、M2、M63〜M65の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI1、φI3をハイレベルに維持させ、奇数チップ発光点M3〜M62の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI1、φI3のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。
また、副走査方向SSにおける奇数列目Oddを露光する場合、下流側発光部63bを構成する発光チップC2(偶数発光チップCe)では、偶数チップ発光点N1〜N3、N64、N65を発光させないようにするとともに、偶数チップ発光点N4〜N63を発光させるようにする。より具体的に説明すると、偶数チップ発光点N1〜N3、N64、N65の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI2をハイレベルに維持させ、偶数チップ発光点N4〜N63の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI2のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。
続いて、主走査無補正設定時において、副走査方向SSにおける偶数列目Evenを露光する際の、発光信号φI1〜φI3の信号波形について説明を行う。
副走査方向SSにおける偶数列目Evenを露光する場合、上流側発光部63aを構成する発光チップC1、C3(奇数発光チップCo)では、奇数チップ発光点M1、M2、M63〜M65を発光させないようにするとともに、奇数チップ発光点M3〜M62を発光させるようにする。より具体的に説明すると、奇数チップ発光点M1、M2、M63〜M65の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI1、φI3をハイレベルに維持させ、奇数チップ発光点M3〜M62の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI1、φI3のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。
また、副走査方向SSにおける偶数列目Evenを露光する場合、下流側発光部63bを構成する発光チップC2(偶数発光チップCe)では、偶数チップ発光点N1〜N3、N64、N65を発光させないようにするとともに、偶数チップ発光点N4〜N63を発光させるようにする。より具体的に説明すると、偶数チップ発光点N1〜N3、N64、N65の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI2をハイレベルに維持させ、偶数チップ発光点N4〜N63の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI2のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。
なお、主走査無補正設定時においては、奇数列目Oddを露光する場合の発光信号φI1〜φI3と、偶数列目Evenを露光する場合の発光信号φI1〜φI3とに、違いは存在しない。
図15は、主走査無補正設定時において、副走査方向SSにおける奇数列目Oddを露光する場合と副走査方向SSにおける偶数列目Evenを露光する場合とを比較するための図である。ここで、図15(a)は奇数列目Oddを露光する場合に、発光チップC1〜C3のそれぞれにおいて発光可能に設定される発光点を示した図であり、図15(b)は偶数列目Evenを露光する場合に、発光チップC1〜C3のそれぞれにおいて発光可能に設定される発光点を示した図である。なお、図15(a)、(b)のそれぞれにおいては、発光の対象となる発光点を斜線付きで示し、発光の対象とはならない(非発光の対象となる)発光点を塗りつぶしなしで示している。また、このことは、後述する図17および図19においても同じである。
主走査無補正設定時において奇数列目Oddを露光する場合、図15(a)に示すように、発光チップC1では奇数チップ発光点M3〜M62が発光可能に設定され、発光チップC2では偶数チップ発光点N4〜N63が発光可能に設定され、発光チップC3では奇数チップ発光点M3〜M62が発光可能に設定される。また、逆の観点からみれば、発光チップC1では奇数チップ発光点M1、M2、M63〜M65が発光不能に設定され、発光チップC2では偶数チップ発光点N1〜N3、N64、N65が発光不能に設定され、発光チップC3では奇数チップ発光点M1、M2、M63〜M65が発光不能に設定されているとみなすこともできる。
このとき、発光チップC1と発光チップC2との境界部では、発光可能に設定された発光点(M62、N4)が、主走査方向FSにおいて連続している。また、発光チップC2と発光チップC3との境界部でも、発光可能に設定された発光点(N63、M3)が、主走査方向FSにおいて連続している。
一方、主走査無補正設定時において、偶数列目Evenを露光する場合、図15(b)に示すように、発光チップC1では奇数チップ発光点M3〜M62が発光可能に設定され、発光チップC2では偶数チップ発光点N4〜N63が発光可能に設定され、発光チップC3では奇数チップ発光点M3〜M62が発光可能に設定される。また、逆の観点からみれば、発光チップC1では奇数チップ発光点M1、M2、M63〜M65が発光不能に設定され、発光チップC2では偶数チップ発光点N1〜N3、N64、N65が発光不能に設定され、発光チップC3では奇数チップ発光点M1、M2、M63〜M65が発光不能に設定されているとみなすこともできる。
このとき、発光チップC1と発光チップC2との境界部では、発光可能に設定された発光点(M62、N4)が、主走査方向FSにおいて連続している。また、発光チップC2と発光チップC3との境界部でも、発光可能に設定された発光点(N63、M3)が、主走査方向FSにおいて連続している。
ここで、主走査無補正設定時において奇数列目Oddを露光する場合、発光チップC1〜C3において発光可能に設定される発光点の数は、合計で180個(発光チップC1:60個、発光チップC2:60個、発光チップC3:60個)である。また、主走査無補正設定時において偶数列目Evenを露光する場合、発光チップC1〜C3において発光可能に設定される発光点の数は、同じく合計で180個(発光チップC1:60個、発光チップC2:60個、発光チップC3:60個)である。また、主走査無補正時においては、奇数列目Oddを露光する場合と偶数列目Evenを露光する場合とで、画像データ並び替え部113(図11参照)が、全画素分の画像データの分割位置を異ならせない。
図16は、発光チップC1と発光チップC2との間において主走査縮小補正の設定がなされ、且つ、発光チップC2と発光チップC3との間において主走査無補正の設定がなされる場合(主走査方向FSにおいて1ドット分の縮小補正を行う場合:以下では、単に主走査縮小補正時と呼ぶ)における、発光チップC1〜C3の動作を説明するためのタイミングチャートである。なお、図16に示すタイミングチャートにおいて、スタート転送信号φS、第1転送信号φ1および第2転送信号φ2の信号波形は、図14に示す主走査無補正時において説明したものと同じであるので、その詳細な説明を省略する。
ここで、主走査縮小補正時においては、図12(b)および図12(c)を用いて説明したように、発光チップC1〜C3のそれぞれにおいて、発光可能に設定される発光サイリスタL(奇数チップ発光点M/偶数チップ発光点N)と、発光させないように設定される発光サイリスタL(奇数チップ発光点M/偶数チップ発光点N)とが存在することなる。
次に、主走査縮小補正時において、副走査方向SSにおける奇数列目Oddを露光する際の、発光信号φI1〜φI3の信号波形について説明を行う。
副走査方向SSにおける奇数列目Oddを露光する場合、上流側発光部63aを構成する発光チップC1(奇数発光チップCo)では、奇数チップ発光点M1、M2を発光させないようにするとともに、奇数チップ発光点M3〜M65を発光させるようにする。より具体的に説明すると、奇数チップ発光点M1、M2の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI1をハイレベルに維持させ、奇数チップ発光点M3〜M65の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI1のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。
また、副走査方向SSにおける奇数列目Oddを露光する場合、下流側発光部63bを構成する発光チップC2(偶数発光チップCe)では、偶数チップ発光点N1〜N5、N64、N65を発光させないようにするとともに、偶数チップ発光点N6〜N63を発光させるようにする。より具体的に説明すると、偶数チップ発光点N1〜N5、N64、N65の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI2をハイレベルに維持させ、偶数チップ発光点N6〜N63の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI2のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。
さらに、副走査方向SSにおける奇数列目Oddを露光する場合、上流側発光部63aを構成する発光チップC3(奇数発光チップCo)では、奇数チップ発光点M1、M2、M63〜M65を発光させないようにするとともに、奇数チップ発光点M3〜M62を発光させるようにする。より具体的に説明すると、奇数チップ発光点M1、M2、M63〜M65の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI3をハイレベルに維持させ、奇数チップ発光点M3〜M62の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI3のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。
続いて、主走査縮小補正時において、副走査方向SSにおける偶数列目Evenを露光する際の、発光信号φI1〜φI3の信号波形について説明を行う。
副走査方向SSにおける偶数列目Evenを露光する場合、上流側発光部63aを構成する発光チップC1(奇数発光チップCo)では、奇数チップ発光点M1、M2、M61〜M65を発光させないようにするとともに、奇数チップ発光点M3〜M60を発光させるようにする。より具体的に説明すると、奇数チップ発光点M1、M2、M61〜M65の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI1をハイレベルに維持させ、奇数チップ発光点M3〜M60の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI1のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。
また、副走査方向SSにおける偶数列目Evenを露光する場合、下流側発光部63bを構成する発光チップC2(偶数発光チップCe)では、偶数チップ発光点N64、N65を発光させないようにするとともに、偶数チップ発光点N1〜N63を発光させるようにする。より具体的に説明すると、偶数チップ発光点N64、N65の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI2をハイレベルに維持させ、偶数チップ発光点N1〜N63の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI2のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。
さらに、副走査方向SSにおける偶数列目Evenを露光する場合、上流側発光部63aを構成する発光チップC3(奇数発光チップCo)では、奇数チップ発光点M1、M2、M63〜M65を発光させないようにするとともに、奇数チップ発光点M3〜M62を発光させるようにする。より具体的に説明すると、奇数チップ発光点M1、M2、M63〜M65の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI3をハイレベルに維持させ、奇数チップ発光点M3〜M62の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI3のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。
なお、主走査縮小補正時においては、奇数列目Oddを露光する場合と偶数列目Evenを露光する場合とで、発光信号φI1および発光信号φI2に違いが存在する。一方、主走査縮小補正時においては、奇数列目Oddを露光する場合と偶数列目Evenを露光する場合とで、発光信号φI3に違いは存在しない。
また、主走査縮小補正時においては、発光チップC1および発光チップC2のそれぞれにおいて、縮小発光点群LCを発光可能に設定することになるが、通常発光点群LAを構成する発光サイリスタLに比べて、縮小発光点群LCを構成する発光サイリスタLの方が、主走査方向FSにおける長さが小さい(幅が狭い)。このため、主走査縮小補正時においては、通常発光点群LAを構成する発光サイリスタLの光量よりも、縮小発光点群LCを構成する発光サイリスタLの光量を低減させることが望ましい。本実施の形態のようにSLEDを採用する場合、発光サイリスタLが出力する光量を少なくするためには、縮小発光点群LCを発光させる際の発光信号φIに関し、ハイレベルからローレベルに切り替えてからローレベルからハイレベルに切り替えるまでの期間(発光期間)を短くすればよい。ただし、通常発光点群LAを構成する発光サイリスタLに比べて、縮小発光点群LCを構成する発光サイリスタLの方が、個々の発光面積が小さくなることから、主走査縮小補正時において、通常発光点群LAを構成する発光サイリスタLの光量よりも、縮小発光点群LCを構成する発光サイリスタLの光量を増加させた方がよい場合もある。
図17は、主走査縮小補正時において、副走査方向SSにおける奇数列目Oddを露光する場合と副走査方向SSにおける偶数列目Evenを露光する場合とを比較するための図である。ここで、図17(a)は奇数列目Oddを露光する場合に、発光チップC1〜C3のそれぞれにおいて発光可能に設定される発光点を示した図であり、図17(b)は偶数列目Evenを露光する場合に、発光チップC1〜C3のそれぞれにおいて発光可能に設定される発光点を示した図である。
主走査縮小補正時において奇数列目Oddを露光する場合、図17(a)に示すように、発光チップC1では奇数チップ発光点M3〜M65が発光可能に設定され、発光チップC2では偶数チップ発光点N6〜N63が発光可能に設定され、発光チップC3では奇数チップ発光点M3〜M62が発光可能に設定される。また、逆の観点からみれば、発光チップC1では奇数チップ発光点M1、M2が発光不能に設定され、発光チップC2では偶数チップ発光点N1〜N5、N64、N65が発光不能に設定され、発光チップC3では奇数チップ発光点M1、M2、M63〜M65が発光不能に設定されているとみなすこともできる。
このとき、発光チップC1と発光チップC2との境界部では、発光可能に設定された発光点(M65、N6)が、主走査方向FSにおいて連続している。また、発光チップC2と発光チップC3との境界部でも、発光可能に設定された発光点(N63、M3)が、主走査方向FSにおいて連続している。
一方、主走査縮小補正時において、偶数列目Evenを露光する場合、図17(b)に示すように、発光チップC1では奇数チップ発光点M3〜M60が発光可能に設定され、発光チップC2では偶数チップ発光点N1〜N63が発光可能に設定され、発光チップC3では奇数チップ発光点M3〜M62が発光可能に設定される。また、逆の観点からみれば、発光チップC1では奇数チップ発光点M1、M2、M61〜M65が発光不能に設定され、発光チップC2では偶数チップ発光点N64、N65が発光不能に設定され、発光チップC3では奇数チップ発光点M1、M2、M63〜M65が発光不能に設定されているとみなすこともできる。
このとき、発光チップC1と発光チップC2との境界部では、発光可能に設定された発光点(M60、N1)が、主走査方向FSにおいて連続している。また、発光チップC2と発光チップC3との境界部でも、発光可能に設定された発光点(N63、M3)が、主走査方向FSにおいて連続している。
ここで、主走査縮小補正時において奇数列目Oddを露光する場合、発光チップC1〜C3において発光可能に設定される発光点の数は、合計で181個(発光チップC1:63個、発光チップC2:58個、発光チップC3:60個)である。また、主走査縮小補正時において偶数列目Evenを露光する場合、発光チップC1〜C3において発光可能に設定される発光点の数は、同じく合計で181個(発光チップC1:58個、発光チップC2:63個、発光チップC3:60個)である。したがって、主走査縮小補正時においては、上述した主走査無補正時に比べて、発光可能に設定される発光点の数が1つだけ増えることになる。また、主走査縮小補正時においては、奇数列目Oddを露光する場合と偶数列目Evenを露光する場合とで、画像データ並び替え部113(図11参照)が、全画素分の画像データの分割位置を異ならせている。
そして、図17より、主走査縮小補正時においては、副走査方向SSにおける奇数列目Oddと偶数列目Evenとで、縮小側重なり部OLRおよびその前後における発光点の切れ目、すなわち、発光チップC1において発光可能に設定される発光点のOUT側端部と、発光チップC2において発光可能に設定される発光点のIN側端部との境界が、主走査方向FSにおいてずれることがわかる。
図18は、発光チップC1と発光チップC2との間において主走査無補正の設定がなされ、且つ、発光チップC2と発光チップC3との間において主走査拡大補正の設定がなされる場合(主走査方向FSにおいて1ドット分の拡大補正を行う場合:以下では、単に主走査拡大補正時と呼ぶ)における、発光チップC1〜C3の動作を説明するためのタイミングチャートである。なお、図18に示すタイミングチャートにおいて、スタート転送信号φS、第1転送信号φ1および第2転送信号φ2の信号波形は、図14に示す主走査無補正時において説明したものと同じであるので、その詳細な説明を省略する。
ここで、主走査拡大補正時においては、図13(b)および図13(c)を用いて説明したように、発光チップC1〜C3のそれぞれにおいて、発光可能に設定される発光サイリスタL(奇数チップ発光点M/偶数チップ発光点N)と、発光させないように設定される発光サイリスタL(奇数チップ発光点M/偶数チップ発光点N)とが存在することなる。
次に、主走査拡大補正時において、副走査方向SSにおける奇数列目Oddを露光する際の、発光信号φI1〜φI3の信号波形について説明を行う。
副走査方向SSにおける奇数列目Oddを露光する場合、上流側発光部63aを構成する発光チップC1(奇数発光チップCo)では、奇数チップ発光点M1、M2、M63〜M65を発光させないようにするとともに、奇数チップ発光点M3〜M62を発光させるようにする。より具体的に説明すると、奇数チップ発光点M1、M2、M63〜M65の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI1をハイレベルに維持させ、奇数チップ発光点M3〜M62の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI1のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。
また、副走査方向SSにおける奇数列目Oddを露光する場合、下流側発光部63bを構成する発光チップC2(偶数発光チップCe)では、偶数チップ発光点N1〜N3、N61〜N65を発光させないようにするとともに、偶数チップ発光点N4〜N60を発光させるようにする。より具体的に説明すると、偶数チップ発光点N1〜N3、N61〜N65の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI2をハイレベルに維持させ、偶数チップ発光点N4〜N60の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI2のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。
さらに、副走査方向SSにおける奇数列目Oddを露光する場合、上流側発光部63aを構成する発光チップC3(奇数発光チップCo)では、奇数チップ発光点M63〜M65を発光させないようにするとともに、奇数チップ発光点M1〜M62を発光させるようにする。より具体的に説明すると、奇数チップ発光点M63〜M65の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI3をハイレベルに維持させ、奇数チップ発光点M1〜M62の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI3のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。
続いて、主走査拡大補正時において、副走査方向SSにおける偶数列目Evenを露光する際の、発光信号φI1〜φI3の信号波形について説明を行う。
副走査方向SSにおける偶数列目Evenを露光する場合、上流側発光部63aを構成する発光チップC1(奇数発光チップCo)では、奇数チップ発光点M1、M2、M63〜M65を発光させないようにするとともに、奇数チップ発光点M3〜M62を発光させるようにする。より具体的に説明すると、奇数チップ発光点M1、M2、M63〜M65の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI1をハイレベルに維持させ、奇数チップ発光点M3〜M62の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI1のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。
また、副走査方向SSにおける偶数列目Evenを露光する場合、下流側発光部63bを構成する発光チップC2(偶数発光チップCe)では、偶数チップ発光点N1〜N3を発光させないようにするとともに、偶数チップ発光点N4〜N65を発光させるようにする。より具体的に説明すると、偶数チップ発光点N1〜N3の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI2をハイレベルに維持させ、偶数チップ発光点N4〜N65の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI2のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。
さらに、副走査方向SSにおける偶数列目Evenを露光する場合、上流側発光部63aを構成する発光チップC3(奇数発光チップCo)では、奇数チップ発光点M1〜M5、M63〜M65を発光させないようにするとともに、奇数チップ発光点M6〜M62を発光させるようにする。より具体的に説明すると、奇数チップ発光点M1〜M5、M63〜M65の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI3をハイレベルに維持させ、奇数チップ発光点M6〜M62の発光可能期間(第2の期間tbあるいは第4の期間td)においては、発光信号φI3のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。
なお、主走査拡大補正時においては、奇数列目Oddを露光する場合と偶数列目Evenを露光する場合とで、発光信号φI2および発光信号φI3に違いが存在する。一方、主走査拡大補正時においては、奇数列目Oddを露光する場合と偶数列目Evenを露光する場合とで、発光信号φI1に違いは存在しない。
また、主走査拡大補正時においては、発光チップC2および発光チップC3のそれぞれにおいて、拡大発光点群LBを発光可能に設定することになるが、通常発光点群LAを構成する発光サイリスタLに比べて、拡大発光点群LBを構成する発光サイリスタLの方が、主走査方向FSにおける長さが大きい(幅が広い)。このため、主走査拡大補正時においては、通常発光点群LAを構成する発光サイリスタLの光量よりも、拡大発光点群LBを構成する発光サイリスタLの光量を増加させることが望ましい。本実施の形態のようにSLEDを採用する場合、発光サイリスタLが出力する光量を多くするためには、拡大発光点群LBを発光させる際の発光信号φIに関し、ハイレベルからローレベルに切り替えてからローレベルからハイレベルに切り替えるまでの期間(発光期間)を長くすればよい。ただし、通常発光点群LAを構成する発光サイリスタLに比べて、拡大発光点群LBを構成する発光サイリスタLの方が、個々の発光面積が大きくなることから、主走査拡大補正時において、通常発光点群LAを構成する発光サイリスタLの光量よりも、拡大発光点群LBを構成する発光サイリスタLの光量を低減させた方がよい場合もある。
図19は、主走査拡大補正時において、副走査方向SSにおける奇数列目Oddを露光する場合と副走査方向SSにおける偶数列目Evenを露光する場合とを比較するための図である。ここで、図19(a)は奇数列目Oddを露光する場合に、発光チップC1〜C3のそれぞれにおいて発光可能に設定される発光点を示した図であり、図19(b)は偶数列目Evenを露光する場合に、発光チップC1〜C3のそれぞれにおいて発光可能に設定される発光点を示した図である。
主走査拡大補正時において奇数列目Oddを露光する場合、図19(a)に示すように、発光チップC1では奇数チップ発光点M3〜M62が発光可能に設定され、発光チップC2では偶数チップ発光点N4〜N60が発光可能に設定され、発光チップC3では奇数チップ発光点M1〜M62が発光可能に設定される。また、逆の観点からみれば、発光チップC1では奇数チップ発光点M1、M2、M63〜M65が発光不能に設定され、発光チップC2では偶数チップ発光点N1〜N3、N61〜N65が発光不能に設定され、発光チップC3では奇数チップ発光点M63〜M65が発光不能に設定されているとみなすこともできる。
このとき、発光チップC1と発光チップC2との境界部では、発光可能に設定された発光点(M62、N4)が、主走査方向FSにおいて連続している。また、発光チップC2と発光チップC3との境界部でも、発光可能に設定された発光点(N60、M1)が、主走査方向FSにおいて連続している。
一方、主走査拡大補正時において、偶数列目Evenを露光する場合、図19(b)に示すように、発光チップC1では奇数チップ発光点M3〜M62が発光可能に設定され、発光チップC2では偶数チップ発光点N4〜N65が発光可能に設定され、発光チップC3では奇数チップ発光点M6〜M62が発光可能に設定される。また、逆の観点からみれば、発光チップC1では奇数チップ発光点M1、M2、M63〜M65が発光不能に設定され、発光チップC2では偶数チップ発光点N1〜N3が発光不能に設定され、発光チップC3では奇数チップ発光点M1〜M5、M63〜M65が発光不能に設定されているとみなすこともできる。
このとき、発光チップC1と発光チップC2との境界部では、発光可能に設定された発光点(M62、N4)が、主走査方向FSにおいて連続している。また、発光チップC2と発光チップC3との境界部でも、発光可能に設定された発光点(N65、M6)が、主走査方向FSにおいて連続している。
ここで、主走査拡大補正時において奇数列目Oddを露光する場合、発光チップC1〜C3において発光可能に設定される発光点の数は、合計で179個(発光チップC1:60個、発光チップC2:57個、発光チップC3:62個)である。また、主走査拡大補正時において偶数列目Evenを露光する場合、発光チップC1〜C3において発光可能に設定される発光点の数は、同じく合計で179個(発光チップC1:60個、発光チップC2:62個、発光チップC3:57個)である。したがって、主走査拡大補正時においては、上述した主走査無補正時に比べて、発光可能に設定される発光点の数が1つだけ減ることになる。また、主走査縮小補正時においては、奇数列目Oddを露光する場合と偶数列目Evenを露光する場合とで、画像データ並び替え部113(図11参照)が、全画素分の画像データの分割位置を異ならせている。
そして、図19より、主走査拡大補正時においては、副走査方向SSにおける奇数列目Oddと偶数列目Evenとで、拡大側重なり部OLEおよびその前後における発光点の切れ目、すなわち、発光チップC2において発光可能に設定される発光点のOUT側端部と、発光チップC3において発光可能に設定される発光点のIN側端部との境界が、主走査方向FSにおいてずれることがわかる。
ここで、以下に示す表1は、上述した、『主走査無補正時』、『主走査縮小補正時』、および、『主走査拡大補正時』について、それぞれまとめたものを示している。
表1の上段に示すように、図14および図15を用いて説明した『主走査無補正時』では、発光チップC1および発光チップC2(C1−C2)に対し、副走査方向SSの奇数列目Oddにおいて「主走査無補正」(図12(a)参照)が、副走査方向SSの偶数列目Evenにおいて「主走査無補正」(図12(a)参照)が、それぞれ適用される。また、『主走査無補正時』では、発光チップC2および発光チップC3(C2−C3)に対し、副走査方向SSの奇数列目Oddにおいて「主走査無補正」(図13(a)参照)が、副走査方向SSの偶数列目Evenにおいて「主走査無補正」(図13(a)参照)が、それぞれ適用される。
次に、表1の中段に示すように、図16および図17を用いて説明した『主走査縮小補正時』では、発光チップC1および発光チップC2(C1−C2)に対し、副走査方向SSの奇数列目Oddにおいて「第1主走査縮小補正」(図12(b)参照)が、副走査方向SSの偶数列目Evenにおいて「第2主走査縮小補正」(図12(c)参照)が、それぞれ適用される。また、『主走査縮小補正時』では、発光チップC2および発光チップC3(C2−C3)に対し、副走査方向SSの奇数列目Oddにおいて「主走査無補正」(図13(a)参照)が、副走査方向SSの偶数列目Evenにおいて「主走査無補正」(図13(a)参照)が、それぞれ適用される。
さらに、表1の下段に示すように、図18および図19を用いて説明した『主走査拡大補正時』では、発光チップC1および発光チップC2(C1−C2)に対し、副走査方向SSの奇数列目Oddにおいて「主走査無補正」(図12(a)参照)が、副走査方向SSの偶数列目Evenにおいて「主走査無補正」(図12(a)参照)が、それぞれ適用される。また、『主走査拡大補正時』では、発光チップC2および発光チップC3(C2−C3)に対し、副走査方向SSの奇数列目Oddにおいて「第1主走査拡大補正」(図13(b)参照)が、副走査方向SSの偶数列目Evenにおいて「第2主走査拡大補正」(図13(c)参照)が、それぞれ適用される。
なお、本実施の形態では、『主走査無補正時』が第1の設定に対応し、『主走査縮小補正時』および『主走査拡大補正時』のそれぞれが第2の設定に対応する。また、『主走査無補正時』における、主走査無補正の手法が第1の制御に対応し、『主走査縮小補正時』における、第1主走査縮小補正が第2の制御に、第2主走査縮小補正が第3の制御に、それぞれ対応し、『主走査拡大補正時』における、第1主走査拡大補正が第2の制御に、第2主走査拡大補正が第3の制御に、それぞれ対応する。
では、本実施の形態において、主走査縮小補正を行う場合に、副走査方向SSにおいて第1主走査縮小補正と第2主走査縮小補正とを交互に実行し、また、主走査拡大補正を行う場合に、副走査方向SSにおいて第1主走査拡大補正と第2主走査拡大補正とを交互に実行している理由について説明を行う。
本実施の形態の画像形成装置1では、感光体ドラム12上に、複数の画素(ドット)によって例えば正方形状のサブマトリックスを構成するとともに、発光素子ヘッド14を用いて各サブマトリックス内に記録する画素の数すなわち網点の大きさを変えることにより、2階調(各画素に対する露光の有無)で画像の濃淡を表現する面積階調方式が用いられている。
図20は、本実施の形態の発光素子ヘッド14を用い、発光部63に設けられた縮小側重なり部OLRおよびその前後に設けられた発光サイリスタL(奇数チップ発光点M、偶数チップ発光点N)を用いて形成された、網点の構造を説明するための図である。
ここで、図20(a)には、発光部63内に存在する複数の縮小側重なり部OLRのうち、発光チップC1(奇数発光チップCo)とそのOUT側に隣接する発光チップC2(偶数発光チップCe)との間に存在する縮小側重なり部OLRを例として示している。
また、図20(b)は、発光チップC1および発光チップC2において、図12(a)に示す主走査無補正が設定される場合に形成される網点の構造を示している。
さらに、図20(c)は、発光チップC1および発光チップC2において、図12(c)に示す第2主走査縮小補正のみが設定される場合に形成される網点の構造を示している。
さらにまた、図20(d)は、発光チップC1および発光チップC2において、図12(b)に示す第1主走査縮小補正と図12(c)に示す第2主走査縮小補正とが交互に設定される場合に形成される網点の構造を示している。
なお、図20は、副走査方向の0列目(SS0)〜6列目(SS6)にわたって、網点が形成される場合を例としている。また、図20(b)〜(d)のそれぞれにおいて、複数の枠はそれぞれ1つの画素を意味するものであり、それぞれの枠内に記載された数字は、対象となる画素を露光するのに用いられる発光点の番号を意味している。ただし、ここでは、奇数チップ発光点を意味する「M」や偶数チップ発光点を意味する「N」の記載を省略しており、2桁の数字は奇数チップ発光点Mに、1桁の数字は偶数チップ発光点Nに、それぞれ対応している。また、このことは、後述する図21においても同じである。
図20(b)に示す例では、副走査方向SSにおける奇数列目Odd(SS1、SS3、SS5)に対しては図12(a)に示す発光点の設定(主走査無補正)がなされ、副走査方向SSにおける偶数列目Even(SS0、SS2、SS4、SS6)に対しても図12(a)に示す発光点の設定(主走査無補正)がなされる。これにより、縮小側重なり部OLRを含んで形成される網点は、正方形を45°傾斜させた形状となる。
また、図20(c)に示す例では、副走査方向SSにおける奇数列目Odd(SS1、SS3、SS5)に対しては図12(c)に示す発光点の設定(第2主走査縮小補正)がなされ、副走査方向SSにおける偶数列目Even(SS0、SS2、SS4、SS6)に対しても図12(c)に示す発光点の設定(第2主走査縮小補正)がなされる。これにより、縮小側重なり部OLRを含んで形成される網点は、図20(b)に示したものに比べて、図中右側が縮んだ形状となる。
これに対し、図20(d)に示す例では、副走査方向SSにおける奇数列目Odd(SS1、SS3、SS5)に対しては図12(b)に示す発光点の設定(第1主走査縮小補正)がなされ、副走査方向SSにおける偶数列目Even(SS0、SS2、SS4、SS6)に対しては図12(c)に示す発光点の設定(第2主走査縮小補正)がなされる。これにより、縮小側重なり部OLRを含んで形成される網点は、図20(c)に示したものよりも、図20(b)に示したものに近づいた形状となる。
本実施の形態の画像形成装置1を用いて例えば全面ハーフトーンの画像を形成した場合、発光素子ヘッド14の発光部63において主走査縮小補正を行った部位では、他の部位と比べて、網点の形状に違いが生じることになる。そして、例えば図20(c)に示すように、常に同じ発光点の組み合わせを用いて主走査縮小補正を行うような場合にあっては、主走査縮小補正を行うことに伴い、網点の形状が他の部位とは異なっている部位が、副走査方向SSにおいて連続してしまうことになり、この部位が画像中において筋となってしまうおそれがある。
これに対し、本実施の形態では、副走査方向SSにおける1ライン毎すなわち奇数列目Oddと偶数列目Evenとで、主走査縮小補正を行うための発光点の組み合わせを変える(第1主走査縮小補正および第2主走査縮小補正を交互に実行する)ようにした。これにより、第1主走査縮小補正あるいは第2主走査縮小補正のいずれか一方のみを行う場合と比較して、副走査方向SSに沿って伸びる筋を目立たなくすることができる。
ここで、第1主走査縮小補正と第2主走査縮小補正と交互に実行する場合にあっては、得られる網点の形状を主走査無補正の場合(図20(b)参照)により近づけるために、図20(d)において斜線を付した画素に対応する発光点の光量を、通常よりも増加させる(発光時間を長くする)とよい。
図21は、本実施の形態の発光素子ヘッド14を用い、発光部63に設けられた拡大側重なり部OLEおよびその前後に設けられた発光サイリスタL(奇数チップ発光点M、偶数チップ発光点N)を用いて形成された、網点の構造を説明するための図である。
ここで、図21(a)には、発光部63内に存在する複数の拡大重なり部OLEのうち、発光チップC2(偶数発光チップCe)とそのOUT側に隣接する発光チップC3(奇数発光チップCo)との間に存在する拡大側重なり部OLEを例として示している。
また、図21(b)は、発光チップC2および発光チップC3において、図13(a)に示す主走査無補正が設定される場合に形成される網点の構造を示している。
さらに、図21(c)は、発光チップC2および発光チップC3において、図13(c)に示す第2主走査拡大補正のみが設定される場合に形成される網点の構造を示している。
さらにまた、図21(d)は、発光チップC2および発光チップC3において、図13(b)に示す第1主走査拡大補正と図13(c)に示す第2主走査拡大補正とが交互に設定される場合に形成される網点の構造を示している。
図21(b)に示す例では、副走査方向SSにおける奇数列目Odd(SS1、SS3、SS5)に対しては図13(a)に示す発光点の設定(主走査無補正)がなされ、副走査方向SSにおける偶数列目Even(SS0、SS2、SS4、SS6)に対しても図13(a)に示す発光点の設定(主走査無補正)がなされる。これにより、拡大側重なり部OLEを含んで形成される網点は、正方形を45°傾斜させた形状となる。
また、図21(c)に示す例では、副走査方向SSにおける奇数列目Odd(SS1、SS3、SS5)に対しては図13(c)に示す発光点の設定(第2主走査拡大補正)がなされ、副走査方向SSにおける偶数列目Even(SS0、SS2、SS4、SS6)に対しても図13(c)に示す発光点の設定(第2主走査拡大補正)がなされる。これにより、拡大側重なり部OLEを含んで形成される網点は、図21(b)に示したものに比べて、図中右側が伸びた形状となる。
これに対し、図21(d)に示す例では、副走査方向SSにおける奇数列目Odd(SS1、SS3、SS5)に対しては図13(b)に示す発光点の設定(第1主走査拡大補正)がなされ、副走査方向SSにおける偶数列目Even(SS0、SS2、SS4、SS6)に対しては図13(c)に示す発光点の設定(第2主走査拡大補正)がなされる。これにより、拡大側重なり部OLEを含んで形成される網点は、図21(c)に示したものよりも、図21(b)に示したものに近づいた形状となる。
本実施の形態の画像形成装置1を用いて例えば全面ハーフトーンの画像を形成した場合、発光素子ヘッド14の発光部63において主走査拡大補正を行った部位では、他の部位と比べて、網点の形状に違いが生じることになる。そして、例えば図21(c)に示すように、常に同じ発光点の組み合わせを用いて主走査拡大補正を行うような場合にあっては、主走査拡大補正を行うことに伴い、網点の形状が他の部位とは異なっている部位が、副走査方向SSにおいて連続してしまうことになり、この部位が画像中において筋となってしまうおそれがある。
これに対し、本実施の形態では、副走査方向SSにおける1ライン毎すなわち奇数列目Oddと偶数列目Evenとで、主走査拡大補正を行うための発光点の組み合わせを変える(第1主走査拡大補正および第2主走査拡大補正を交互に実行する)ようにした。これにより、第1主走査拡大補正あるいは第2主走査拡大補正のいずれか一方のみを行う場合と比較して、副走査方向SSに沿って伸びる筋を目立たなくすることができる。
ここで、第1主走査拡大補正と第2主走査拡大補正とを交互に実行する場合にあっては、得られる網点の形状を主走査無補正の場合(図21(b)参照)により近づけるために、図21(d)において斜線を付した画素に対応する発光点の光量を、通常よりも低減させる(発光時間を短くする)とよい。
なお、本実施の形態では、1つの発光チップCにおいて、拡大側通常発光点群LABを構成する発光サイリスタLの数Wと、拡大側通常発光点群LABに隣接して拡大発光点群LBを構成する発光サイリスタLの数Xとが、W:X=3:2の関係を有していたが、これに限られるものではない。例えば1ドット分の主走査拡大補正を実現するためには、X=W−1の関係を有していればよい。
また、本実施の形態では、1つの発光チップCにおいて、縮小側通常発光点群LACを構成する発光サイリスタLの数Yと、縮小側通常発光点群LACに隣接して縮小発光点群LCを構成する発光サイリスタLの数Zとが、Y:Z=2:3の関係を有していたが、これに限られるものではない、例えば1ドット分の主走査縮小補正を実現するためには、Z=Y+1の関係を有していればよい。
さらに、本実施の形態では、W=Z、X=Yの関係を有していたが、これに限られるものではなく、W≠Z、X≠Yの関係を有していてもかまわない。ただし、通常発光点群LA(拡大側通常発光点群LABおよび縮小側通常発光点群LACを含む)における通常間隔PAと、拡大発光点群LBにおける拡大間隔PBと、縮小発光点群LCにおける縮小間隔PCとについては、PC<PA<PBの関係を有していることが必要となる。
さらにまた、本実施の形態では、発光部63を用いて、主走査縮小補正および主走査拡大補正の両者を実現できる構成について説明を行ったが、主走査縮小補正または主走査拡大補正のいずれか一方が実現できるようにしてもかまわない。例えば主走査縮小補正のみを実現したい場合には、拡大側通常発光点群LABおよび拡大発光点群LBが設けられていない発光チップCを用い、奇数発光チップCoとそのOUT側に隣接する偶数発光チップCeとの境界部において、奇数発光チップCoにおける中央側通常発光点群LAAのOUT側端部と、偶数発光チップCeにおける中央側通常発光点群LAAのIN側端部とを、主走査方向FSにおいて連続するように配置して発光部63を構成すればよい。一方、例えば主走査拡大補正のみを実現したい場合には、縮小側通常発光点群LACおよび縮小発光点群LCが設けられていない発光チップCを用い、偶数発光チップCeとそのOUT側に隣接する奇数発光チップCoとの境界部において、偶数発光チップCeにおける中央側通常発光点群LAAのOUT側端部と、奇数発光チップCoにおける中央側通常発光点群LAAのIN側端部とを、主走査方向FSにおいて連続するように配置して発光部63を構成すればよい。
また、本実施の形態では、1つの発光素子ヘッド14において、常に同じ重なり部(縮小する場合は縮小側重なり部OLR、拡大する場合は拡大側重なり部OLE)において主走査方向倍率の補正を行っていたが、これに限られるものではない。例えば、副走査方向SSにおける1ライン毎あるいは2ライン毎に、主走査方向倍率の補正を行う重なり部の位置(奇数発光チップCoと偶数発光チップCeとの組み合わせ)を変更するようにしてもかまわない。
さらに、本実施の形態では、1つの発光素子ヘッド14を例として説明を行ったが、図1に示す画像形成装置1のように、複数の発光素子ヘッド14を備えるものにおいては、それぞれの発光素子ヘッド14において、個別に、上述した主走査倍率補正を施すことができる。この場合、発光素子ヘッド14毎に、主走査倍率補正を実行する重なり部(縮小する場合は縮小側重なり部OLR、拡大する場合は拡大側重なり部OLE)の位置(奇数発光チップCoと偶数発光チップCeとの組み合わせ)を異ならせることにより、副走査方向SSに沿う筋をさらに目立たなくすることが可能となる。