JP5826443B1 - 半導体装置及びその製造方法 - Google Patents
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Abstract
Description
即ち、本発明の一態様における半導体装置は、回路電極を主面に接合した絶縁基板と、上記回路電極に隣接して上記主面に形成したベース用絶縁物と、上記ベース用絶縁物上に形成され上記回路電極と同電位とした導電物と、上記導電物において上記回路電極とは反対側に位置する反回路電極側端部を覆う放電防止用絶縁物と、を備えたことを特徴とする。
図17には、一般的な高電圧半導体モジュールの断面概略図を示す。この高電圧半導体モジュールは、半導体チップ1と、電極2と、絶縁基板3と、下部電極4と、はんだ5と、放熱板6と、絶縁封止材7と、ケース8とを備える。絶縁基板3の表、裏面には、それぞれ電極2及び下部電極4が接合されており、電極2には高電圧が印加される。電極2にはパワー半導体デバイスとしての半導体チップ1が接合されている。このような絶縁基板3は下部電極4が放熱板6にはんだ5で接合される。また、半導体チップ1が実装された絶縁基板3の周囲を含めてケース8内は、シリコーンゲルを代表とする絶縁封止材7によって封止され絶縁される。
電極2と絶縁基板3と絶縁封止材7との接点(3重点)が電界集中部9aとなり、放電の起点となる。放電が発生する際には、起点となる電界集中部9aから絶縁基板3と絶縁封止材7との界面に沿うように放電17が発生する。放電17の発生は、当該高電圧半導体モジュールの絶縁信頼性を損なうと共に、上述したように機器の故障あるいは破壊を引き起こす要因となる。
また、具体的に以下で説明する各実施の形態における半導体装置は、特に高電圧が印加されるパワー半導体モジュールを例に採るが、これに限定されるものではない。つまり、パワー半導体モジュールよりも耐圧が低い通常の半導体素子を用いた半導体装置においても、以下に説明する構成を採ることができ、同様の効果を得ることができる。
図1から図3は、本発明の実施の形態1における半導体装置101の概略構造を示しており、上述した図17に示すA部に相当する部分を示している。
本実施の形態1における半導体装置101も、図17を参照して説明した半導体装置と同様に、半導体チップ1と、電極2と、絶縁基板3と、下部電極4と、はんだ5と、放熱板6と、絶縁封止材7と、ケース8とを備える。
一方、隙間32を設けることで、隙間32には絶縁封止材7としてシリコーンゲルが充填されることになる。シリコーンゲルは、上述したように気泡が比較的抜けやすいため、エポキシ樹脂あるいはシリコン樹脂などを塗布する場合に比べて、ボイド残留の可能性が低くなる。但し、隙間32が非常に狭い場合には、シリコーンゲルが完全に充填するまでに要する時間が長くなるため、シリコーンゲルを加熱硬化させる前に十分に時間を置く必要がある。
例えば、絶縁基板3の材質を窒化アルミニウム(比誘電率:9)で厚さを0.5mm、絶縁封止材7をシリコーンゲル(比誘電率:3)、ベース用絶縁物10aをエポキシ樹脂(比誘電率:4)とし、ベース用絶縁物10a及び導電物13と電極2との隙間を0.1mm、ベース用絶縁物10aの高さ(厚み)を30μm、導電物13の高さ(厚み)を30μm、接合材12を含めた電極2の厚さを0.4mm、電極2と接合材12の端部12aは、絶縁基板3に対して垂直であるとして、電界集中部9aの電界値を計算して比較を行う。
その結果、ベース用絶縁物10a及び導電物13を設けた場合は、設けない場合に比べて電界が約35%緩和された。ここでの電界緩和率は、導電物13の位置によって変わり、電界集中部9aに近いほど効果が高くなる。
ベース用絶縁物10aと放電防止用絶縁物10bとが異なる材料の場合でも、硬化後の接着界面16の界面絶縁耐圧が十分に高い場合には適用可能である。
次に、(b)に示すように、絶縁基板3の主面3aに未硬化のベース用絶縁物10aをスペーサ19を介して塗布する。
次に、(c)に示すように、ベース用絶縁物10aが硬化する前に、ベース用絶縁物10aの上に導電物13を設置する。導電物13は、導電性塗料を塗布するのでも、細い線状の金属物を設置するのでもよい。また、後からでは導電物13へ導線18を接続しにくくなる恐れがあるため、導電物13を電極2と導通させるための導線18を導電物13に繋げておく。
次に、(e)に示すように、スペーサ19を取り外し、導線18を電極2へと接続する。これにより、スペーサ19による隙間32がベース用絶縁物10a及び導電層13と電極2との間に形成される。
上述した実施の形態1では、ベース用絶縁物10a及び導電物13は、電極2との間に隙間32を設けている。これは、上述したように、隙間32を設けることで隙間32へ絶縁封止材7を流入させ、ベース用絶縁物10aによるボイド生成及び残留のリスクを下げることを目的としたためである。一方、接合材12の端部12aについて、電極2の下方側への凹みが存在しない、もしくは凹みが小さくボイド残留の可能性が高くないことが分かっている場合には、特に隙間32を設けることのメリットは小さいと言える。本実施の形態2における半導体装置は、このような場合における構成を有する。
その結果、ベース用絶縁物10aを設けた場合には、設けない場合に比べて電界は約5%低減された。加えて、ベース用絶縁物10aの材料自体における絶縁破壊電圧もゲルに比べて高くなるため、ベース用絶縁物10aの設置によって、電界集中部9aでの放電電圧を上げることができる。
実施の形態1及び実施の形態2では、電界集中部は、図17の「A」に示すように基板外周部に位置する場合を例にとっている。一方、実際の半導体モジュールで用いられる基板は、図8に示すように、絶縁基板3には複数の、電極2−半導体チップ1のセットがそれぞれ配置されており、複数の電極2a、電極2bが配置されている場合が多い。本実施の形態3における半導体装置103は、このような複数の電極2a、2bを有する構造である。以下には、図8において点線Bで示す電極2aと電極2bとの間の領域の構造について説明する。尚、半導体装置103においても図17に示され説明した各構成部分と同じ構成部分については、同じ符号を付している。
また、本実施の形態3における半導体装置103においても、実施の形態1の半導体装置101が奏する効果と同じ効果を得ることができる。
図11に本実施の形態4における半導体装置104を示す。この半導体装置104に示す構造は、実施の形態3で示した電極間の構造において、実施の形態2で示した構造を適用するものである。即ち、実施の形態3で示した電極間の構造において、製造状態によっては実施の形態2の場合と同様に、接合材12の端部12aも含めて電極2a,2bの端部側面30付近におけるボイド残留のリスクが小さい場合には、半導体装置104に示す構造を適用することができる。
ここで導電物13a及び導電物13bは、それぞれ電極2a及び電極2bと接触させてもよい。
図12に実施の形態5における半導体装置105の構造を示す。この半導体装置105は、実施の形態1における半導体装置101の変形例に相当する。
即ち、実施の形態1で示す構造では、導電物13の端部における電界集中部9bに最も高い電界が発生する。各実施の形態の構造では、電界集中部9bに対して材料界面を設けないことにより、界面方向の放電を発生させないことで、放電自体を発生しにくくしている。このような構成にあっても、ベース用絶縁物10aの貫通方向(絶縁基板3の厚み方向)、あるいはベース用絶縁物10aと放電防止用絶縁物10bの界面方向(界面に沿った方向)へ放電が生じる可能性はある。
実施の形態1から実施の形態5までの構造では、説明したように、ベース用絶縁物10a、導電物13、放電防止用絶縁物10bをこの順に重ねていく製造方法を採っている。しかしながら、ベース用絶縁物10a及び放電防止用絶縁物10bの塗布及び硬化を考慮した製造プロセスでは、工程が増すとともに、製造のバラつきが生じる可能性もある。
そこで本実施の形態6では、ベース用絶縁物10a、放電防止用絶縁物10b、及び導電物13の役割を有し、これらを一体的に形成した電界緩和部材を、絶縁基板3とは別に予め作製しておき、絶縁基板3に対して電界緩和部材を接着するだけで済むようにしている。
図15及び図16に実施の形態7における半導体装置107の構造を示す。この半導体装置107は、実施の形態1における半導体装置101の変形例に相当する。
本実施の形態における半導体装置107では、絶縁基板3の主面3aには電極2が接合されているが、主面3aに対向する裏面は電極を介さずに直接に放熱板6に接合される構造を有する。このような半導体装置107においてベース用絶縁物10aは、実施の形態1の場合と同様に絶縁基板3の主面3aに塗布され、さらに絶縁基板3の端部側面3cを覆い放熱板6の上面までも覆って塗布される。また、ベース用絶縁物10aには導電物13が形成され、さらに放電防止用絶縁物10bが導電物13の反回路電極側端部35を覆い塗布されている。
又、2014年5月8日に出願された、日本国特許出願No.特願2014−96802号の明細書、図面、特許請求の範囲、及び要約書の開示内容の全ては、参考として本明細書中に編入されるものである。
Claims (9)
- 回路電極を主面に接合した絶縁基板と、
上記回路電極に隣接して上記主面に形成したベース用絶縁物と、
ベース用絶縁物上に形成され上記回路電極と同電位とした導電物と、
上記導電物において上記回路電極とは反対側に位置する反回路電極側端部を覆う放電防止用絶縁物と、
を備え、
上記ベース用絶縁物及び上記導電物と、上記回路電極との間には隙間を有する、
ことを特徴とする半導体装置。 - 上記ベース用絶縁物と上記放電防止用絶縁物とは同一材料である、請求項1に記載の半導体装置。
- 上記ベース用絶縁物と上記放電防止用絶縁物は樹脂である、請求項1又は2に記載の半導体装置。
- 上記導電物において回路電極側に位置する回路電極側端部に対して上記反回路電極側端部は、上記絶縁基板の厚み方向において上記絶縁基板から離れて上側に位置する、請求項1から3のいずれか1項に記載の半導体装置。
- 上記絶縁基板の対向する両面に電極を構成し、その一方の電極は放熱板に接合材で接合されている、請求項1から4のいずれか1項に記載の半導体装置。
- 上記絶縁基板の一方面に電極を構成し、上記一方面に対向する上記絶縁基板の他方面は、放熱板に直接に接合されている、請求項1から4のいずれか1項に記載の半導体装置。
- 上記ベース用絶縁物は、上記一方面から上記絶縁基板の端部側面を覆いさらに上記放熱板までを覆う、請求項6に記載の半導体装置。
- 絶縁基板の主面に形成した回路電極に隣接して上記主面にベース用絶縁物を配置する工程と、
ベース用絶縁物上に上記回路電極と同電位となる導電物を形成する工程と、
上記導電物において上記回路電極とは反対側に位置する反回路電極側端部を覆って放電防止用絶縁物を配置する工程と、
を備えた半導体装置の製造方法であって、
上記ベース用絶縁物及び上記導電物と、上記回路電極との間には隙間を有する、
ことを特徴とする半導体装置の製造方法。 - 上記ベース用絶縁物、上記導電物、及び上記放電防止用絶縁物を一体的に形成した電界緩和部材を上記絶縁基板とは別に作製し、
上記電界緩和部材を上記回路電極に隣接して上記絶縁基板に接着する、請求項8に記載の半導体装置の製造方法。
Priority Applications (1)
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---|---|---|---|---|
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---|---|---|---|---|
JP2000340719A (ja) * | 1999-05-26 | 2000-12-08 | Hitachi Ltd | パワー半導体装置 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6081042B1 (ja) * | 2015-12-16 | 2017-02-15 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
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