JP5816496B2

JP5816496B2 - Liquid crystal display

Info

Publication number: JP5816496B2
Application number: JP2011195876A
Authority: JP
Inventors: 正人化生; 正信野中; 一博高橋; 利昌米倉
Original assignee: Japan Display Inc
Current assignee: Japan Display Inc
Priority date: 2011-09-08
Filing date: 2011-09-08
Publication date: 2015-11-18
Anticipated expiration: 2031-09-08
Also published as: JP2013057790A

Description

本発明の実施形態は、液晶表示装置に関する。 Embodiments described herein relate generally to a liquid crystal display device.

近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−ＰｌａｎｅＳｗｉｔｃｈｉｎｇ）モードやＦＦＳ（ＦｒｉｎｇｅＦｉｅｌｄＳｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。 2. Description of the Related Art In recent years, flat display devices have been actively developed. In particular, liquid crystal display devices have attracted particular attention because of their advantages such as light weight, thinness, and low power consumption. In particular, an active matrix liquid crystal display device in which a switching element is incorporated in each pixel has a structure using a lateral electric field (including a fringe electric field) such as an IPS (In-Plane Switching) mode or an FFS (Fringe Field Switching) mode. Attention has been paid. Such a horizontal electric field mode liquid crystal display device includes a pixel electrode and a counter electrode formed on an array substrate, and switches liquid crystal molecules with a horizontal electric field substantially parallel to the main surface of the array substrate.

一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。 On the other hand, a technique for switching liquid crystal molecules by forming a lateral electric field or an oblique electric field between a pixel electrode formed on an array substrate and a counter electrode formed on the counter substrate has been proposed.

特開２００９−４２６３０号公報JP 2009-42630 A 特開２００９−１９２８２２号公報JP 2009-192822 A

本実施形態の目的は、コストの削減が可能であるとともに、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。 An object of the present embodiment is to provide a liquid crystal display device capable of reducing cost and suppressing deterioration in display quality.

本実施形態によれば、
第１方向に沿ってそれぞれ延出した第１ゲート配線及び第２ゲート配線と、第１方向に交差する第２方向に沿ってそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１ゲート配線及び前記第１ソース配線と電気的に接続されたスイッチング素子と、前記第１ゲート配線及び前記第２ゲート配線と前記第１ソース配線及び前記第２ソース配線とで囲まれた画素電極であって、前記スイッチング素子とコンタクトするコンタクト位置よりも前記第１ゲート配線側に位置し第１方向に沿って延出した第１主画素電極、及び、前記コンタクト位置よりも前記第２ゲート配線側に位置し第１方向に沿って延出した第２主画素電極を備え、前記コンタクト位置から前記第１主画素電極までの第２方向に沿った距離と前記コンタクト位置から前記第２主画素電極までの第２方向に沿った距離とが同一である画素電極と、を備えた第１基板と、前記コンタクト位置の上方を通り前記第１主画素電極と前記第２主画素電極との間、前記第１ゲート配線の上方、及び、前記第２ゲート配線の上方にそれぞれ位置し第１方向に沿ってそれぞれ延出した主共通電極と、前記第１ソース配線の上方及び前記第２ソース配線の上方にそれぞれ位置し第２方向に沿ってそれぞれ延出した副共通電極とを備えた共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。 According to this embodiment,
A first gate line and a second gate line respectively extending along a first direction; a first source line and a second source line extending along a second direction intersecting the first direction; A switching element electrically connected to one gate line and the first source line, and a pixel electrode surrounded by the first gate line, the second gate line, the first source line, and the second source line The first main pixel electrode is located on the first gate line side and extends in the first direction with respect to the contact position in contact with the switching element, and the second gate line from the contact position. A second main pixel electrode located on the side and extending along the first direction, and a distance along the second direction from the contact position to the first main pixel electrode and the front from the contact position A first substrate including a pixel electrode having the same distance along the second direction to the second main pixel electrode; and the first main pixel electrode and the second main pixel passing above the contact position A main common electrode located between the electrodes, above the first gate line and above the second gate line and extending along the first direction, above the first source line, and A second substrate having a common electrode provided above the second source line and having a sub-common electrode extending in the second direction and between the first substrate and the second substrate; There is provided a liquid crystal display device comprising a liquid crystal layer containing held liquid crystal molecules.

本実施形態によれば、
第１方向に沿ってそれぞれ延出した第１ゲート配線及び第２ゲート配線と、第１方向に交差する第２方向に沿ってそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１ゲート配線及び前記第１ソース配線と電気的に接続されたスイッチング素子と、前記第１ゲート配線及び前記第２ゲート配線と前記第１ソース配線及び前記第２ソース配線とで囲まれた画素電極であって、第１方向に沿ってそれぞれ延出した複数本の主画素電極を備え、前記スイッチング素子とコンタクトするコンタクト位置を通り第１方向に平行な直線に対して線対称な形状の画素電極と、を備えた第１基板と、前記主画素電極間、前記第１ゲート配線の上方、及び、前記第２ゲート配線の上方にそれぞれ位置し第１方向に沿ってそれぞれ延出した複数本の主共通電極と、前記第１ソース配線の上方及び前記第２ソース配線の上方にそれぞれ位置し第２方向に沿ってそれぞれ延出した副共通電極とを備えた共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。 According to this embodiment,
A first gate line and a second gate line respectively extending along a first direction; a first source line and a second source line extending along a second direction intersecting the first direction; A switching element electrically connected to one gate line and the first source line, and a pixel electrode surrounded by the first gate line, the second gate line, the first source line, and the second source line A pixel electrode having a plurality of main pixel electrodes extending along the first direction and having a line symmetry with respect to a straight line passing through a contact position in contact with the switching element and parallel to the first direction A plurality of a plurality of first substrates that are located between the main pixel electrodes, above the first gate lines, and above the second gate lines and extend in the first direction, respectively. main A second substrate comprising a common electrode comprising a through electrode and a sub-common electrode located above the first source line and above the second source line and extending along the second direction; There is provided a liquid crystal display device comprising: a liquid crystal layer including liquid crystal molecules held between the first substrate and the second substrate.

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。FIG. 1 is a diagram schematically showing a configuration and an equivalent circuit of a liquid crystal display device according to the present embodiment. 図２は、図１に示したアレイ基板を対向基板側から見たときの一画素の構造例を概略的に示す平面図である。FIG. 2 is a plan view schematically showing a structural example of one pixel when the array substrate shown in FIG. 1 is viewed from the counter substrate side. 図３は、図１に示した対向基板における一画素の構造例を概略的に示す平面図である。FIG. 3 is a plan view schematically showing an example of the structure of one pixel in the counter substrate shown in FIG. 図４は、図２のＡ−Ｂ線で切断したアレイ基板の断面構造を概略的に示す断面図である。FIG. 4 is a cross-sectional view schematically showing a cross-sectional structure of the array substrate taken along line AB in FIG. 図５は、図３のＣ−Ｄ線で切断した液晶表示パネルの断面構造を概略的に示す断面図である。FIG. 5 is a cross-sectional view schematically showing a cross-sectional structure of the liquid crystal display panel taken along line CD in FIG. 図６は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。FIG. 6 is a plan view schematically showing another structural example of one pixel when the array substrate shown in FIG. 1 is viewed from the counter substrate side. 図７は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。FIG. 7 is a plan view schematically showing another structural example of one pixel when the array substrate shown in FIG. 1 is viewed from the counter substrate side. 図８は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。FIG. 8 is a plan view schematically showing another structural example of one pixel when the array substrate shown in FIG. 1 is viewed from the counter substrate side. 図９は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。FIG. 9 is a plan view schematically showing another structural example of one pixel when the array substrate shown in FIG. 1 is viewed from the counter substrate side. 図１０は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。FIG. 10 is a plan view schematically showing another structural example of one pixel when the array substrate shown in FIG. 1 is viewed from the counter substrate side. 図１１は、画素電極ＰＥの他の構造例を概略的に示す平面図である。FIG. 11 is a plan view schematically showing another structural example of the pixel electrode PE.

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。 Hereinafter, the present embodiment will be described in detail with reference to the drawings. In each figure, the same reference numerals are given to components that exhibit the same or similar functions, and duplicate descriptions are omitted.

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。 FIG. 1 is a diagram schematically showing a configuration and an equivalent circuit of a liquid crystal display device according to the present embodiment.

すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。 That is, the liquid crystal display device includes an active matrix type liquid crystal display panel LPN. The liquid crystal display panel LPN is held between the array substrate AR, which is the first substrate, the counter substrate CT, which is the second substrate disposed to face the array substrate AR, and the array substrate AR and the counter substrate CT. Liquid crystal layer LQ. Such a liquid crystal display panel LPN includes an active area ACT for displaying an image. This active area ACT is composed of a plurality of pixels PX arranged in an m × n matrix (where m and n are positive integers).

液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線的に延出した信号配線に相当する。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って間隔をおいて隣接し、交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出した信号配線に相当する。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。 In the active area ACT, the liquid crystal display panel LPN includes n gate lines G (G1 to Gn), n auxiliary capacitance lines C (C1 to Cn), m source lines S (S1 to Sm), and the like. ing. The gate line G and the auxiliary capacitance line C correspond to, for example, a signal line extending substantially linearly along the first direction X. The gate lines G and the auxiliary capacitance lines C are adjacent to each other at intervals along the second direction Y intersecting the first direction X, and are alternately arranged in parallel. Here, the first direction X and the second direction Y are substantially orthogonal to each other. The source line S intersects with the gate line G and the auxiliary capacitance line C. The source line S corresponds to a signal line extending substantially linearly along the second direction Y. Note that the gate wiring G, the auxiliary capacitance line C, and the source wiring S do not necessarily extend linearly, and some of them may be bent.

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。 Each gate line G is drawn outside the active area ACT and connected to the gate driver GD. Each source line S is drawn outside the active area ACT and connected to the source driver SD. At least a part of the gate driver GD and the source driver SD is formed on, for example, the array substrate AR, and is connected to the driving IC chip 2 with a built-in controller.

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。 Each pixel PX includes a switching element SW, a pixel electrode PE, a common electrode CE, and the like. The storage capacitor Cs is formed, for example, between the storage capacitor line C and the pixel electrode PE. The auxiliary capacitance line C is electrically connected to a voltage application unit VCS to which an auxiliary capacitance voltage is applied.

なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。 In the present embodiment, the liquid crystal display panel LPN has a configuration in which the pixel electrode PE is formed on the array substrate AR while at least a part of the common electrode CE is formed on the counter substrate CT. The liquid crystal molecules in the liquid crystal layer LQ are switched mainly using an electric field formed between the PE and the common electrode CE. The electric field formed between the pixel electrode PE and the common electrode CE is an oblique electric field (or slightly inclined with respect to the XY plane or the substrate main surface defined by the first direction X and the second direction Y) (or , A transverse electric field substantially parallel to the main surface of the substrate).

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、アモルファスシリコンによって形成されているが、ポリシリコンによって形成されていても良い。 The switching element SW is constituted by, for example, an n-channel thin film transistor (TFT). The switching element SW is electrically connected to the gate line G and the source line S. Such a switching element SW may be either a top gate type or a bottom gate type. In addition, the semiconductor layer of the switching element SW is formed of, for example, amorphous silicon, but may be formed of polysilicon.

画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。 The pixel electrode PE is disposed in each pixel PX and is electrically connected to the switching element SW. The common electrode CE is disposed in common to the pixel electrodes PE of the plurality of pixels PX via the liquid crystal layer LQ. The pixel electrode PE and the common electrode CE are formed of a light-transmitting conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO). You may form with another metal material.

アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。対向基板ＣＴの共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。 The array substrate AR includes a power feeding unit VS for applying a voltage to the common electrode CE. For example, the power supply unit VS is formed outside the active area ACT. The common electrode CE of the counter substrate CT is drawn out of the active area ACT and is electrically connected to the power supply unit VS via a conductive member (not shown).

図２は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。 FIG. 2 is a plan view schematically showing a structure example of one pixel PX when the array substrate AR shown in FIG. 1 is viewed from the counter substrate side. Here, a plan view in the XY plane is shown.

アレイ基板ＡＲは、ゲート配線Ｇ１、ゲート配線Ｇ２、補助容量線Ｃ１、ソース配線Ｓ１、ソース配線Ｓ２、スイッチング素子ＳＷ、画素電極ＰＥ、第１配向膜ＡＬ１などを備えている。 The array substrate AR includes a gate line G1, a gate line G2, an auxiliary capacitance line C1, a source line S1, a source line S2, a switching element SW, a pixel electrode PE, a first alignment film AL1, and the like.

図示した例では、画素ＰＸは、破線で示したように、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも長い横長の長方形状である。ゲート配線Ｇ１及びゲート配線Ｇ２は、第２方向Ｙに沿って第１ピッチで配置され、それぞれ第１方向Ｘに沿って延出している。補助容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置し、第１方向Ｘに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、第１方向Ｘに沿って第２ピッチで配置され、それぞれ第２方向Ｙに沿って延出している。 In the illustrated example, the pixel PX has a horizontally long rectangular shape whose length along the first direction X is longer than the length along the second direction Y, as indicated by a broken line. The gate wiring G1 and the gate wiring G2 are arranged at a first pitch along the second direction Y, and extend along the first direction X, respectively. The auxiliary capacitance line C1 is located between the gate line G1 and the gate line G2, and extends along the first direction X. The source wiring S1 and the source wiring S2 are arranged at the second pitch along the first direction X and extend along the second direction Y, respectively.

図示した画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され、ソース配線Ｓ２は右側端部に配置されている。厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。つまり、画素ＰＸの第１方向Ｘに沿った長さは、ソース配線間の第２ピッチに相当する。 In the illustrated pixel PX, the source line S1 is disposed at the left end, and the source line S2 is disposed at the right end. Strictly speaking, the source line S1 is disposed across the boundary between the pixel PX and the pixel adjacent to the left side, and the source line S2 is disposed over the boundary between the pixel PX and the pixel adjacent to the right side. Yes. That is, the length along the first direction X of the pixel PX corresponds to the second pitch between the source lines.

また、画素ＰＸにおいて、ゲート配線Ｇ１は上側端部に配置され、ゲート配線Ｇ２は下側端部に配置されている。厳密には、ゲート配線Ｇ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。つまり、画素ＰＸの第２方向Ｙに沿った長さは、ゲート配線間の第１ピッチに相当する。第１ピッチは、第２ピッチよりも小さい。 In the pixel PX, the gate line G1 is disposed at the upper end, and the gate line G2 is disposed at the lower end. Strictly speaking, the gate line G1 is disposed over the boundary between the pixel PX and the adjacent pixel on the upper side, and the gate line G2 is disposed over the boundary between the pixel PX and the adjacent pixel on the lower side. ing. That is, the length along the second direction Y of the pixel PX corresponds to the first pitch between the gate lines. The first pitch is smaller than the second pitch.

また、図示した画素ＰＸにおいては、補助容量線Ｃ１は、ゲート配線Ｇ２の側よりもゲート配線Ｇ１の側に偏在している。つまり、補助容量線Ｃ１とゲート配線Ｇ１との第２方向Ｙに沿った間隔は、補助容量線Ｃ１とゲート配線Ｇ２との第２方向Ｙに沿った間隔よりも小さい。 In the illustrated pixel PX, the auxiliary capacitance line C1 is unevenly distributed on the gate line G1 side rather than the gate line G2 side. That is, the interval along the second direction Y between the auxiliary capacitance line C1 and the gate line G1 is smaller than the interval along the second direction Y between the auxiliary capacitance line C1 and the gate line G2.

スイッチング素子ＳＷは、図示した例では、ゲート配線Ｇ２及びソース配線Ｓ１に電気的に接続されている。このスイッチング素子ＳＷは、ゲート配線Ｇ２とソース配線Ｓ１の交点付近、特に、補助容量線Ｃ１とゲート配線Ｇ２との間の領域に設けられている。このようなスイッチング素子ＳＷは、ゲート配線Ｇ２と電気的に接続されたゲート電極ＷＧ、ゲート電極ＷＧの直上に形成されたアモルファスシリコンからなる半導体層ＳＣ、ソース配線Ｓ１と電気的に接続され半導体層ＳＣにコンタクトしたソース電極ＷＳ、及び、半導体層ＳＣにコンタクトしたドレイン電極ＷＤを備えている。図示した例では、ゲート電極ＷＧはゲート配線Ｇ２と一体的に形成され、ソース電極ＷＳはソース配線Ｓ１と一体的に形成されている。また、ドレイン電極ＷＤは、画素ＰＸの左側端部付近に配置された半導体層ＳＣとコンタクトした位置から画素ＰＸの略中央部まで第１方向Ｘに沿って延出している。 In the illustrated example, the switching element SW is electrically connected to the gate line G2 and the source line S1. The switching element SW is provided near the intersection of the gate line G2 and the source line S1, particularly in a region between the auxiliary capacitance line C1 and the gate line G2. Such a switching element SW includes a gate electrode WG electrically connected to the gate wiring G2, a semiconductor layer SC made of amorphous silicon formed immediately above the gate electrode WG, and a semiconductor layer electrically connected to the source wiring S1. A source electrode WS in contact with the SC and a drain electrode WD in contact with the semiconductor layer SC are provided. In the illustrated example, the gate electrode WG is formed integrally with the gate line G2, and the source electrode WS is formed integrally with the source line S1. Further, the drain electrode WD extends along the first direction X from a position in contact with the semiconductor layer SC disposed in the vicinity of the left end portion of the pixel PX to a substantially central portion of the pixel PX.

画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に位置するとともに、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置している。つまり、画素電極ＰＥは、ソース配線Ｓ１及びソース配線Ｓ２と、ゲート配線Ｇ１及びゲート配線Ｇ２とで囲まれた内側に位置している。 The pixel electrode PE is located between the adjacent source line S1 and source line S2, and is located between the gate line G1 and the gate line G2. That is, the pixel electrode PE is located on the inner side surrounded by the source wiring S1 and the source wiring S2, and the gate wiring G1 and the gate wiring G2.

画素電極ＰＥは、主画素電極ＰＡ及びコンタクト部ＰＣを備えている。これらの主画素電極ＰＡ及びコンタクト部ＰＣは、互いに電気的に接続されている。 The pixel electrode PE includes a main pixel electrode PA and a contact portion PC. The main pixel electrode PA and the contact part PC are electrically connected to each other.

コンタクト部ＰＣは、コンタクト位置ＰＰにおいてスイッチング素子ＳＷとコンタクトする。すなわち、このコンタクト部ＰＣは、スイッチング素子ＳＷから延びたドレイン電極ＷＤの直上を通り、画素ＰＸの略中央部において第２方向Ｙに沿って延出している。このようなコンタクト部ＰＣは、ドレイン電極ＷＤの直上に位置するコンタクト位置ＰＰにおいてコンタクトホールＣＨ１及びコンタクトホールＣＨ２を介してドレイン電極ＷＤと電気的に接続されている。 The contact part PC contacts the switching element SW at the contact position PP. That is, the contact portion PC passes immediately above the drain electrode WD extending from the switching element SW, and extends along the second direction Y at a substantially central portion of the pixel PX. Such a contact portion PC is electrically connected to the drain electrode WD via the contact hole CH1 and the contact hole CH2 at the contact position PP located immediately above the drain electrode WD.

主画素電極ＰＡは、１個の画素電極ＰＥに２本以上備えられている。このような主画素電極ＰＡは、コンタクト部ＰＣからそれぞれ第１方向Ｘに沿って延出している。つまり、複数の主画素電極ＰＡは、コンタクト部ＰＣから分岐した櫛歯状に形成されている。このような主画素電極ＰＡは、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。このような主画素電極ＰＡは、コンタクト部ＰＣと一体的あるいは連続的に形成され、コンタクト部ＰＣと電気的に接続されている。 Two or more main pixel electrodes PA are provided in one pixel electrode PE. Such main pixel electrodes PA extend from the contact portion PC along the first direction X, respectively. That is, the plurality of main pixel electrodes PA are formed in a comb-teeth shape branched from the contact portion PC. Such a main pixel electrode PA is formed in a strip shape having substantially the same width along the second direction Y. Such a main pixel electrode PA is formed integrally or continuously with the contact portion PC, and is electrically connected to the contact portion PC.

図示した例では、画素電極ＰＥは、２本の主画素電極ＰＡ１及び主画素電極ＰＡ２を備えている。主画素電極ＰＡ１は、コンタクト位置ＰＰよりもゲート配線Ｇ１側に位置している。主画素電極ＰＡ２は、コンタクト位置ＰＰよりもゲート配線Ｇ２側に位置している。コンタクト部ＰＣは、画素ＰＸの略中央部に位置し、ドレイン電極ＷＤと電気的に接続されている。主画素電極ＰＡ１及び主画素電極ＰＡ２のそれぞれは、コンタクト部ＰＣから画素ＰＸの右側端部（つまり、ソース配線Ｓ２側）及び左側端部（つまり、ソース配線Ｓ１側）に向かってそれぞれ第１方向Ｘに沿って直線的に延出している。主画素電極ＰＡ１について、コンタクト部ＰＣからソース配線Ｓ１側に向かって延出した長さと、コンタクト部ＰＣからソース配線Ｓ２側に向かって延出した長さとは略同一である。同様に、主画素電極ＰＡ２について、コンタクト部ＰＣからソース配線Ｓ１側に向かって延出した長さと、コンタクト部ＰＣからソース配線Ｓ２側に向かって延出した長さとは略同一である。つまり、コンタクト部ＰＣは、主画素電極ＰＡ１の略中間の位置と主画素電極ＰＡ２の略中間の位置とを繋いでいる。このような構成の画素電極ＰＥは、Ｈの字形である。 In the illustrated example, the pixel electrode PE includes two main pixel electrodes PA1 and main pixel electrodes PA2. The main pixel electrode PA1 is located closer to the gate line G1 than the contact position PP. The main pixel electrode PA2 is located closer to the gate line G2 than the contact position PP. The contact portion PC is located at a substantially central portion of the pixel PX and is electrically connected to the drain electrode WD. Each of the main pixel electrode PA1 and the main pixel electrode PA2 has a first direction from the contact portion PC toward the right end (that is, the source line S2 side) and the left end (that is, the source line S1 side) of the pixel PX. It extends linearly along X. Regarding the main pixel electrode PA1, the length extending from the contact portion PC toward the source line S1 is substantially the same as the length extending from the contact portion PC toward the source line S2. Similarly, the length of the main pixel electrode PA2 extending from the contact portion PC toward the source wiring S1 side is substantially the same as the length extending from the contact portion PC toward the source wiring S2 side. That is, the contact portion PC connects a substantially middle position of the main pixel electrode PA1 and a substantially middle position of the main pixel electrode PA2. The pixel electrode PE having such a configuration has an H shape.

ここで、画素電極ＰＥにおいて、コンタクト位置ＰＰから主画素電極ＰＡ１までの第２方向Ｙに沿った距離Ｌは、コンタクト位置ＰＰから主画素電極ＰＡ２までの第２方向Ｙに沿った距離Ｌと同一である。また、このコンタクト位置ＰＰは、ゲート配線Ｇ１及びゲート配線Ｇ２の双方から第２方向Ｙに沿って等距離にある。 Here, in the pixel electrode PE, the distance L along the second direction Y from the contact position PP to the main pixel electrode PA1 is the same as the distance L along the second direction Y from the contact position PP to the main pixel electrode PA2. It is. The contact position PP is equidistant along the second direction Y from both the gate line G1 and the gate line G2.

このような画素電極ＰＥの主画素電極ＰＡのうち、少なくとも一本の主画素電極ＰＡが補助容量線Ｃ１の上方に位置している。図示した例では、主画素電極ＰＡ１が補助容量線Ｃ１の上方に位置している。すなわち、このような画素電極ＰＥにおいては、コンタクト部ＰＣ及び主画素電極ＰＡ１において、補助容量線Ｃ１と対向し、画素ＰＸでの画像表示に必要な容量を形成している。 Among the main pixel electrodes PA of the pixel electrode PE, at least one main pixel electrode PA is located above the auxiliary capacitance line C1. In the illustrated example, the main pixel electrode PA1 is located above the auxiliary capacitance line C1. That is, in such a pixel electrode PE, the contact portion PC and the main pixel electrode PA1 are opposed to the auxiliary capacitance line C1, and a capacitance necessary for image display in the pixel PX is formed.

なお、アレイ基板ＡＲは、さらに、共通電極ＣＥの一部を備えていても良い。 The array substrate AR may further include a part of the common electrode CE.

このようなアレイ基板ＡＲにおいては、画素電極ＰＥは、第１配向膜ＡＬ１によって覆われている。この第１配向膜ＡＬ１には、液晶層ＬＱの液晶分子を初期配向させるために、第１配向処理方向ＰＤ１に沿って配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１は、主画素電極ＰＡの延出方向である第１方向Ｘと略平行である。 In such an array substrate AR, the pixel electrode PE is covered with the first alignment film AL1. The first alignment film AL1 is subjected to alignment treatment (for example, rubbing treatment or photo-alignment treatment) along the first alignment treatment direction PD1 in order to initially align the liquid crystal molecules of the liquid crystal layer LQ. The first alignment treatment direction PD1 in which the first alignment film AL1 initially aligns the liquid crystal molecules is substantially parallel to the first direction X that is the extending direction of the main pixel electrode PA.

ここで、寸法の一例について述べると、ゲート配線Ｇの第１ピッチつまりゲート配線Ｇ１とゲート配線Ｇ２との第２方向Ｙに沿った間隔は５０μｍ〜６０μｍであり、ソース配線Ｓの第２ピッチつまりソース配線Ｓ１とソース配線Ｓ２との第１方向Ｘに沿った間隔は１５０μｍ〜１８０μｍであり、ゲート配線Ｇ及び補助容量線Ｃの第２方向Ｙに沿った幅が５μｍであり、主画素電極ＰＡの第２方向Ｙに沿った幅が５μｍであり、ソース配線Ｓの第１方向Ｘに沿った幅が３μｍである。なお、ゲート配線Ｇ及び補助容量線Ｃは同一層に形成されており、電気的に絶縁する必要があるため、両者の間に例えば１０μｍのマージンを確保している。 Here, as an example of dimensions, the first pitch of the gate wiring G, that is, the interval along the second direction Y between the gate wiring G1 and the gate wiring G2 is 50 μm to 60 μm, and the second pitch of the source wiring S, that is, The distance between the source line S1 and the source line S2 along the first direction X is 150 μm to 180 μm, the width along the second direction Y of the gate line G and the auxiliary capacitance line C is 5 μm, and the main pixel electrode PA The width along the second direction Y is 5 μm, and the width along the first direction X of the source wiring S is 3 μm. Note that the gate line G and the auxiliary capacitance line C are formed in the same layer and need to be electrically insulated, so a margin of, for example, 10 μm is secured between them.

図３は、図１に示した対向基板ＣＴにおける一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。なお、ここでは、説明に必要な構成のみを図示し、また、アレイ基板に備えられた画素電極ＰＥ、ソース配線Ｓ、ゲート配線Ｇなどを破線で示している。 FIG. 3 is a plan view schematically showing a structural example of one pixel PX in the counter substrate CT shown in FIG. Here, a plan view in the XY plane is shown. Here, only the configuration necessary for the description is illustrated, and the pixel electrode PE, the source wiring S, the gate wiring G, and the like provided in the array substrate are indicated by broken lines.

共通電極ＣＥは、対向基板ＣＴに主共通電極ＣＡを備えている。図示した例では、共通電極ＣＥは、さらに、対向基板ＣＴに副共通電極ＣＢを備えている。これらの主共通電極ＣＡ及び副共通電極ＣＢは、互いに電気的に接続されている。但し、副共通電極ＣＢは省略しても良い。 The common electrode CE includes a main common electrode CA on the counter substrate CT. In the illustrated example, the common electrode CE further includes a sub-common electrode CB on the counter substrate CT. The main common electrode CA and the sub-common electrode CB are electrically connected to each other. However, the sub-common electrode CB may be omitted.

主共通電極ＣＡは、Ｘ−Ｙ平面内において、主画素電極ＰＡ１及び主画素電極ＰＡ２のそれぞれを挟んだ両側で主画素電極ＰＡの延出方向と略平行な第１方向Ｘに沿って直線的に延出している。あるいは、主共通電極ＣＡは、ゲート配線Ｇの上方、及び、主画素電極ＰＡ間にそれぞれ１本ずつ配置されるとともに主画素電極ＰＡの延出方向と略平行な第１方向Ｘに沿って延出している。このような主共通電極ＣＡは、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。 The main common electrode CA is linear along a first direction X substantially parallel to the extending direction of the main pixel electrode PA on both sides of the main pixel electrode PA1 and the main pixel electrode PA2 in the XY plane. It extends to. Alternatively, one main common electrode CA is disposed above the gate line G and between the main pixel electrodes PA, and extends along a first direction X substantially parallel to the extending direction of the main pixel electrode PA. I'm out. Such a main common electrode CA is formed in a strip shape having substantially the same width along the second direction Y.

図示した例では、主共通電極ＣＡは、第２方向Ｙに間隔をおいて３本平行に並んでいる。すなわち、一画素あたり、３本の主共通電極ＣＡが第２方向Ｙに沿って等ピッチで配置されている。画素ＰＸにおいて、主共通電極ＣＡＵは上側端部に配置され、主共通電極ＣＡＢは下側端部に配置され、主共通電極ＣＡＣは画素中央部に配置されている。厳密には、主共通電極ＣＡＵは当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、主共通電極ＣＡＢは当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。主共通電極ＣＡＵはゲート配線Ｇ１の上方に位置し、主共通電極ＣＡＢはゲート配線Ｇ２の上方に位置し、主共通電極ＣＡＣはコンタクト位置ＰＰの上方を通り主画素電極ＰＡ１と主画素電極ＰＡ２との間に位置している。スイッチング素子ＳＷのドレイン電極ＷＤは、主共通電極ＣＡＣの直下を通り第１方向Ｘに沿って延出している。 In the illustrated example, three main common electrodes CA are arranged in parallel in the second direction Y at intervals. That is, three main common electrodes CA are arranged at equal pitches along the second direction Y per pixel. In the pixel PX, the main common electrode CAU is disposed at the upper end, the main common electrode CAB is disposed at the lower end, and the main common electrode CAC is disposed at the center of the pixel. Strictly speaking, the main common electrode CAU is disposed over the boundary between the pixel PX and the adjacent pixel on the upper side, and the main common electrode CAB is disposed over the boundary between the pixel PX and the adjacent pixel on the lower side. Has been placed. The main common electrode CAU is located above the gate line G1, the main common electrode CAB is located above the gate line G2, and the main common electrode CAC passes above the contact position PP, and the main pixel electrode PA1 and the main pixel electrode PA2. Located between. The drain electrode WD of the switching element SW extends along the first direction X passing directly under the main common electrode CAC.

主共通電極ＣＡＵ及び主共通電極ＣＡＣは、主画素電極ＰＡ１を挟んだ両側に位置している。同様に、主共通電極ＣＡＣ及び主共通電極ＣＡＢは、主画素電極ＰＡ２を挟んだ両側に位置している。換言すると、画素中央部に配置された主共通電極ＣＡＣは、主画素電極ＰＡ１と主画素電極ＰＡ２との略中間に位置している。つまり、Ｘ−Ｙ平面において、第２方向Ｙに沿って主共通電極ＣＡと主画素電極ＰＡとが交互に並んでおり、図示した例では、主共通電極ＣＡＵ、主画素電極ＰＡ１、主共通電極ＣＡＣ、主画素電極ＰＡ２、主共通電極ＣＡＢがこの順に並んでいる。なお、主画素電極ＰＡ１と主共通電極ＣＡＣとの間の第２方向Ｙに沿った電極間距離、及び、主共通電極ＣＡＣと主画素電極ＰＡ２との間の第２方向Ｙに沿った電極間距離は略同等である。また、主共通電極ＣＡＵと主画素電極ＰＡ１との間の第２方向Ｙに沿った電極間距離、及び、主画素電極ＰＡ２と主共通電極ＣＡＢとの間の第２方向Ｙに沿った電極間距離は略同等である。 The main common electrode CAU and the main common electrode CAC are located on both sides of the main pixel electrode PA1. Similarly, the main common electrode CAC and the main common electrode CAB are located on both sides of the main pixel electrode PA2. In other words, the main common electrode CAC disposed in the center of the pixel is located approximately in the middle between the main pixel electrode PA1 and the main pixel electrode PA2. That is, in the XY plane, the main common electrode CA and the main pixel electrode PA are alternately arranged along the second direction Y. In the illustrated example, the main common electrode CAU, the main pixel electrode PA1, and the main common electrode are arranged. The CAC, the main pixel electrode PA2, and the main common electrode CAB are arranged in this order. The inter-electrode distance along the second direction Y between the main pixel electrode PA1 and the main common electrode CAC, and the inter-electrode distance along the second direction Y between the main common electrode CAC and the main pixel electrode PA2. The distance is approximately the same. In addition, the inter-electrode distance along the second direction Y between the main common electrode CAU and the main pixel electrode PA1, and the inter-electrode distance along the second direction Y between the main pixel electrode PA2 and the main common electrode CAB. The distance is approximately the same.

副共通電極ＣＢは、Ｘ−Ｙ平面内において、画素電極ＰＥを挟んだ両側で第２方向Ｙに沿って直線的に延出している。あるいは、副共通電極ＣＢは、ソース配線Ｓの上方にそれぞれ位置するとともに第２方向Ｙに沿って直線的に延出している。このような副共通電極ＣＢは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。また、このような副共通電極ＣＢは、主共通電極ＣＡと一体的あるいは連続的に形成され、主共通電極ＣＡと電気的に接続されている。つまり、対向基板ＣＴにおいては、共通電極ＣＥは格子状に形成されている。 The sub-common electrode CB extends linearly along the second direction Y on both sides of the pixel electrode PE in the XY plane. Alternatively, the sub-common electrode CB is positioned above the source line S and extends linearly along the second direction Y. Such a sub-common electrode CB is formed in a strip shape having substantially the same width along the first direction X. Further, such a sub-common electrode CB is formed integrally or continuously with the main common electrode CA and is electrically connected to the main common electrode CA. That is, in the counter substrate CT, the common electrode CE is formed in a lattice shape.

図示した例では、副共通電極ＣＢは、第１方向Ｘに間隔をおいて２本平行に並んでおり、画素ＰＸの左右両端部にそれぞれ配置されている。すなわち、一画素あたり、２本の副共通電極ＣＢが配置されている。図示した画素ＰＸにおいて、副共通電極ＣＢＬは左側端部に配置され、副共通電極ＣＢＲは右側端部に配置されている。厳密には、副共通電極ＣＢＬは当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、副共通電極ＣＢＲは当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。副共通電極ＣＢＬはソース配線Ｓ１の上方に位置し、副共通電極ＣＢＲはソース配線Ｓ２の上方に位置している。 In the illustrated example, two sub-common electrodes CB are arranged in parallel in the first direction X with an interval between them, and are arranged at both left and right ends of the pixel PX, respectively. That is, two sub-common electrodes CB are arranged per pixel. In the illustrated pixel PX, the sub-common electrode CBL is disposed at the left end, and the sub-common electrode CBR is disposed at the right end. Strictly speaking, the sub-common electrode CBL is disposed over the boundary between the pixel PX and the pixel adjacent to the left side, and the sub-common electrode CBR is disposed over the boundary between the pixel PX and the pixel adjacent to the right side. Has been. The sub-common electrode CBL is located above the source line S1, and the sub-common electrode CBR is located above the source line S2.

このような対向基板ＣＴにおいては、共通電極ＣＥは、第２配向膜ＡＬ２によって覆われている。この第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるために、第２配向処理方向ＰＤ２に沿って配向処理（例えば、ラビング処理や光配向処理）がなされている。第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１とは互いに平行であって、互いに同じ向きあるいは逆向きである。図示した例では、第２配向処理方向ＰＤ２は、第１方向Ｘと平行であり、Ｘ−Ｙ平面内において、第１配向処理方向ＰＤ１とは互いに平行であって、互いに同じ向きである。 In such a counter substrate CT, the common electrode CE is covered with the second alignment film AL2. The second alignment film AL2 is subjected to alignment treatment (for example, rubbing treatment or photo-alignment treatment) along the second alignment treatment direction PD2 in order to initially align the liquid crystal molecules of the liquid crystal layer LQ. The second alignment treatment direction PD2 in which the second alignment film AL2 initially aligns the liquid crystal molecules is parallel to the first alignment treatment direction PD1 and is in the same direction or in the opposite direction. In the illustrated example, the second alignment processing direction PD2 is parallel to the first direction X, and in the XY plane, the first alignment processing direction PD1 is parallel to each other and is in the same direction.

図示しないブラックマトリクスによって形成される開口部ＡＰは、図３に示したように、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも長い長方形状である。換言すると、ゲート配線Ｇ１及びゲート配線Ｇ２、ソース配線Ｓ１及びソース配線Ｓ２、スイッチング素子ＳＷ、及び、画素電極ＰＥのコンタクト部ＰＣ及び接続部ＰＢの上方には、ブラックマトリクスが位置している。 As shown in FIG. 3, the opening AP formed by a black matrix (not shown) has a rectangular shape whose length along the first direction X is longer than the length along the second direction Y. In other words, the black matrix is located above the gate line G1 and the gate line G2, the source line S1 and the source line S2, the switching element SW, and the contact part PC and the connection part PB of the pixel electrode PE.

このような開口部ＡＰとコンタクト位置ＰＰとの位置関係に着目すると、コンタクト位置ＰＰは、開口部ＡＰの略中心に位置している。つまり、コンタクト位置ＰＰは、開口部ＡＰの対角線の交点と重なる。 Paying attention to such a positional relationship between the opening AP and the contact position PP, the contact position PP is located substantially at the center of the opening AP. That is, the contact position PP overlaps the intersection of the diagonal lines of the opening AP.

図４は、図２のＡ−Ｂ線で切断したアレイ基板ＡＲの断面構造を概略的に示す断面図である。 FIG. 4 is a cross-sectional view schematically showing a cross-sectional structure of the array substrate AR cut along the line AB in FIG.

アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０においてスイッチング素子ＳＷ、補助容量線Ｃ１、画素電極ＰＥ、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第１配向膜ＡＬ１などを備えている。 The array substrate AR is formed using a first insulating substrate 10 having light transparency. The array substrate AR includes the switching element SW, the auxiliary capacitance line C1, the pixel electrode PE, the first insulating film 11, the second insulating film 12, the third insulating film 13, the first alignment film AL1, and the like in the first insulating substrate 10. I have.

スイッチング素子ＳＷのゲート電極ＷＧは、ゲート配線Ｇ２の一部であり、第１絶縁基板１０の内面１０Ａに形成されている。補助容量線Ｃ１は、第１絶縁基板１０の内面１０Ａに形成されている。これらのゲート電極ＷＧ及び補助容量線Ｃ１は、第１絶縁膜１１によって覆われている。 The gate electrode WG of the switching element SW is a part of the gate wiring G2, and is formed on the inner surface 10A of the first insulating substrate 10. The auxiliary capacitance line C <b> 1 is formed on the inner surface 10 </ b> A of the first insulating substrate 10. The gate electrode WG and the auxiliary capacitance line C1 are covered with the first insulating film 11.

スイッチング素子ＳＷの半導体層ＳＣは、第１絶縁膜１１の上に形成され、ゲート電極ＷＧの直上に位置している。スイッチング素子ＳＷのソース電極ＷＳは、ソース配線Ｓ１の一部であり、第１絶縁膜１１の上に形成され、半導体層ＳＣにコンタクトしている。スイッチング素子ＳＷのドレイン電極ＷＤは、第１絶縁膜１１の上に形成され、半導体層ＳＣにコンタクトしている。半導体層ＳＣ、ソース電極ＷＳ、及び、ドレイン電極ＷＤは、第２絶縁膜１２によって覆われている。この第２絶縁膜１２には、ドレイン電極ＷＤまで貫通したコンタクトホールＣＨ１が形成されている。 The semiconductor layer SC of the switching element SW is formed on the first insulating film 11 and is located immediately above the gate electrode WG. The source electrode WS of the switching element SW is a part of the source line S1, is formed on the first insulating film 11, and is in contact with the semiconductor layer SC. The drain electrode WD of the switching element SW is formed on the first insulating film 11 and is in contact with the semiconductor layer SC. The semiconductor layer SC, the source electrode WS, and the drain electrode WD are covered with the second insulating film 12. In the second insulating film 12, a contact hole CH1 penetrating to the drain electrode WD is formed.

第３絶縁膜１３は、第２絶縁膜１２の上に形成されている。この第３絶縁膜１３には、コンタクトホールＣＨ２が形成されている。このコンタクトホールＣＨ２は、コンタクトホールＣＨ１よりも大きなサイズであり、コンタクトホールＣＨ１でドレイン電極ＷＤまで貫通するとともにコンタクトホールＣＨ１の周囲の第２絶縁膜１２まで貫通する。 The third insulating film 13 is formed on the second insulating film 12. A contact hole CH2 is formed in the third insulating film 13. The contact hole CH2 is larger in size than the contact hole CH1, and penetrates to the drain electrode WD through the contact hole CH1 and to the second insulating film 12 around the contact hole CH1.

画素電極ＰＥは、第３絶縁膜１３の上に形成され、そのコンタクト部ＰＣがコンタクトホールＣＨ１及びコンタクトホールＣＨ２を介してドレイン電極ＷＤにコンタクトしている。画素電極ＰＥのコンタクト位置ＰＰとは、コンタクト部ＰＣにおいてコンタクトホールＣＨ１を介してドレイン電極ＷＤとコンタクトしている位置に相当する。このような画素電極ＰＥの一部（例えば、主画素電極ＰＡ１）は、第１絶縁膜１１、第２絶縁膜１２、及び、第３絶縁膜１３を介して補助容量線Ｃ１と対向している。 The pixel electrode PE is formed on the third insulating film 13, and the contact portion PC is in contact with the drain electrode WD through the contact hole CH1 and the contact hole CH2. The contact position PP of the pixel electrode PE corresponds to a position in contact with the drain electrode WD through the contact hole CH1 in the contact portion PC. A part of the pixel electrode PE (for example, the main pixel electrode PA1) is opposed to the auxiliary capacitance line C1 through the first insulating film 11, the second insulating film 12, and the third insulating film 13. .

第１配向膜ＡＬ１は、画素電極ＰＥなどを覆っており、第３絶縁膜１３の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。 The first alignment film AL1 covers the pixel electrode PE and the like, and is also disposed on the third insulating film 13. Such a first alignment film AL1 is formed of a material exhibiting horizontal alignment.

図５は、図３のＣ−Ｄ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。 FIG. 5 is a cross-sectional view schematically showing a cross-sectional structure of the liquid crystal display panel LPN cut along line CD in FIG.

液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。 A backlight 4 is disposed on the back side of the array substrate AR constituting the liquid crystal display panel LPN. As the backlight 4, various forms are applicable, and any of those using a light emitting diode (LED) or a cold cathode tube (CCFL) as a light source can be applied. The description of the structure is omitted.

アレイ基板ＡＲにおいて、ゲート配線Ｇ１、補助容量線Ｃ１、及び、ゲート配線Ｇ２は、第１絶縁基板１０の内面１０Ａ、つまり、対向基板ＣＴと対向する側に形成され、第１絶縁膜１１によって覆われている。ドレイン電極ＷＤは、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。このドレイン電極ＷＤは、補助容量線Ｃ１及びゲート配線Ｇ２のそれぞれの直上の位置よりもそれらの内側に位置している。画素電極ＰＥの主画素電極ＰＡ１及び主画素電極ＰＡ２は、第３絶縁膜１３の上に形成され、第１配向膜ＡＬ１によって覆われている。主画素電極ＰＡ１及び主画素電極ＰＡ２は、ドレイン電極ＷＤの両側に位置するとともに、ゲート配線Ｇ１及びゲート配線Ｇ２のそれぞれの直上の位置よりもそれらの内側に位置している。主画素電極ＰＡ１は、補助容量線Ｃ１の直上に位置している。この主画素電極ＰＡ１と補助容量線Ｃ１との間には、第１絶縁膜１１、第２絶縁膜１２、及び、第３絶縁膜１３が介在している。第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。 In the array substrate AR, the gate wiring G1, the auxiliary capacitance line C1, and the gate wiring G2 are formed on the inner surface 10A of the first insulating substrate 10, that is, on the side facing the counter substrate CT, and covered with the first insulating film 11. It has been broken. The drain electrode WD is formed on the first insulating film 11 and is covered with the second insulating film 12. The drain electrode WD is located inside the storage capacitor line C1 and the gate line G2 above the positions immediately above them. The main pixel electrode PA1 and the main pixel electrode PA2 of the pixel electrode PE are formed on the third insulating film 13 and covered with the first alignment film AL1. The main pixel electrode PA1 and the main pixel electrode PA2 are located on both sides of the drain electrode WD, and are located on the inner side of the gate wiring G1 and the gate wiring G2, respectively, immediately above the respective positions. The main pixel electrode PA1 is located immediately above the auxiliary capacitance line C1. A first insulating film 11, a second insulating film 12, and a third insulating film 13 are interposed between the main pixel electrode PA1 and the auxiliary capacitance line C1. The first alignment film AL1 is disposed on the surface of the array substrate AR that faces the counter substrate CT, and extends over substantially the entire active area ACT.

対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板２０の内側、つまり、アレイ基板ＡＲと対向する側においてブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。 The counter substrate CT is formed by using a second insulating substrate 20 having optical transparency. The counter substrate CT includes a black matrix BM, a color filter CF, an overcoat layer OC, a common electrode CE, a second alignment film AL2, and the like on the inner side of the second insulating substrate 20, that is, on the side facing the array substrate AR. Yes.

ブラックマトリクスＢＭは、各画素ＰＸを区画し、開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線Ｓ、ゲート配線Ｇ、補助容量線Ｃ、スイッチング素子ＳＷなどの配線部に対向するように配置されている。ここに示した例では、ブラックマトリクスＢＭは、ゲート配線Ｇ１及びゲート配線Ｇ２の上方に位置した部分と、図示しないスイッチング素子ＳＷやソース配線Ｓ１及びソース配線Ｓ２などの上方に位置した部分を備えており、格子状に形成されている。このブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに配置されている。 The black matrix BM partitions each pixel PX and forms an opening AP. That is, the black matrix BM is disposed so as to face wiring portions such as the source wiring S, the gate wiring G, the auxiliary capacitance line C, and the switching element SW. In the example shown here, the black matrix BM includes a portion positioned above the gate wiring G1 and the gate wiring G2, and a portion positioned above the switching element SW, the source wiring S1, the source wiring S2, and the like (not shown). It is formed in a lattice shape. The black matrix BM is disposed on the inner surface 20A of the second insulating substrate 20 facing the array substrate AR.

カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０ＡにおいてブラックマトリクスＢＭによって区画された内側に配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。第２方向Ｙに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタは、緑色画素に対応して配置されている。これらのカラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。 The color filter CF is arranged corresponding to each pixel PX. That is, the color filter CF is disposed on the inner surface 20A of the second insulating substrate 20 on the inner side partitioned by the black matrix BM, and a part of the color filter CF rides on the black matrix BM. The color filters CF arranged in the pixels PX adjacent to each other in the second direction Y have different colors. For example, the color filter CF is formed of resin materials colored in three primary colors such as red, blue, and green. A red color filter made of a resin material colored in red is arranged corresponding to the red pixel. A blue color filter made of a resin material colored in blue is arranged corresponding to a blue pixel. A green color filter made of a resin material colored in green is arranged corresponding to the green pixel. The boundary between these color filters CF is at a position overlapping the black matrix BM.

オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。 The overcoat layer OC covers the color filter CF. This overcoat layer OC alleviates the influence of irregularities on the surface of the color filter CF.

共通電極の主共通電極ＣＡＵ、主共通電極ＣＡＣ、及び、主共通電極ＣＡＢ、図示しない副共通電極ＣＢなどは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。特に、主共通電極ＣＡＵ及び主共通電極ＣＡＢ、図示しない副共通電極ＣＢは、ブラックマトリクスＢＭの直下に位置している。主共通電極ＣＡＵは、ゲート配線Ｇ１の直上に位置している。主共通電極ＣＡＢは、ゲート配線Ｇ２の直上に位置している。主共通電極ＣＡＣは、主共通電極ＣＡＵと主共通電極ＣＡＢとの間あるいは主画素電極ＰＡ１と主画素電極ＰＡ２との間に位置し、ドレイン電極ＷＤの直上に位置している。 The main common electrode CAU, the main common electrode CAC, the main common electrode CAB, the sub-common electrode CB (not shown), and the like are formed on the side of the overcoat layer OC facing the array substrate AR. In particular, the main common electrode CAU, the main common electrode CAB, and the sub-common electrode CB (not shown) are located immediately below the black matrix BM. The main common electrode CAU is located immediately above the gate line G1. The main common electrode CAB is located immediately above the gate line G2. The main common electrode CAC is located between the main common electrode CAU and the main common electrode CAB or between the main pixel electrode PA1 and the main pixel electrode PA2, and is located immediately above the drain electrode WD.

上記の開口部ＡＰにおいて、画素電極ＰＥと共通電極ＣＥとの間の領域、つまり、主共通電極ＣＡＵと主画素電極ＰＡ１との間の領域、主共通電極ＣＡＣと主画素電極ＰＡ１との間の領域、主共通電極ＣＡＣと主画素電極ＰＡ２との間の領域、及び、主共通電極ＣＡＢと主画素電極ＰＡ２との間の領域は、バックライト光が透過可能な透過領域に相当する。 In the opening AP, a region between the pixel electrode PE and the common electrode CE, that is, a region between the main common electrode CAU and the main pixel electrode PA1, and a region between the main common electrode CAC and the main pixel electrode PA1. The region, the region between the main common electrode CAC and the main pixel electrode PA2, and the region between the main common electrode CAB and the main pixel electrode PA2 correspond to a transmission region through which the backlight can be transmitted.

第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、共通電極ＣＥやオーバーコート層ＯＣなどを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。 The second alignment film AL2 is disposed on the surface of the counter substrate CT facing the array substrate AR, and extends over substantially the entire active area ACT. The second alignment film AL2 covers the common electrode CE, the overcoat layer OC, and the like. Such a second alignment film AL2 is formed of a material exhibiting horizontal alignment.

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材によって貼り合わせられている。 The array substrate AR and the counter substrate CT as described above are arranged so that the first alignment film AL1 and the second alignment film AL2 face each other. At this time, a predetermined cell is formed between the first alignment film AL1 of the array substrate AR and the second alignment film AL2 of the counter substrate CT by, for example, a columnar spacer integrally formed on one substrate with a resin material. A gap, for example a cell gap of 2-7 μm, is formed. The array substrate AR and the counter substrate CT are bonded to each other with a sealing material outside the active area ACT in a state where a predetermined cell gap is formed.

液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。 The liquid crystal layer LQ is held in a cell gap formed between the array substrate AR and the counter substrate CT, and is disposed between the first alignment film AL1 and the second alignment film AL2. Such a liquid crystal layer LQ is made of, for example, a liquid crystal material having a positive dielectric anisotropy (positive type).

尚、主画素電極ＰＡと主共通電極ＣＡとの第２方向Ｙに沿った間隔は、液晶層ＬＱの厚さよりも大きく、主画素電極ＰＡと主共通電極ＣＡとの間隔は、液晶層ＬＱの厚さの２倍以上の大きさを持つ。 The interval between the main pixel electrode PA and the main common electrode CA in the second direction Y is larger than the thickness of the liquid crystal layer LQ, and the interval between the main pixel electrode PA and the main common electrode CA is the same as that of the liquid crystal layer LQ. It is more than twice the thickness.

アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸（あるいは第１吸収軸）ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。なお、第１偏光板ＰＬ１と第１絶縁基板１０との間に位相差板などの他の光学素子が配置されても良い。 The first optical element OD1 is attached to the outer surface of the array substrate AR, that is, the outer surface 10B of the first insulating substrate 10 constituting the array substrate AR with an adhesive or the like. The first optical element OD1 is located on the side facing the backlight 4 of the liquid crystal display panel LPN, and controls the polarization state of incident light incident on the liquid crystal display panel LPN from the backlight 4. The first optical element OD1 includes a first polarizing plate PL1 having a first polarization axis (or first absorption axis) AX1. Note that another optical element such as a retardation plate may be disposed between the first polarizing plate PL1 and the first insulating substrate 10.

対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸（あるいは第２吸収軸）ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。なお、第２偏光板ＰＬ２と第２絶縁基板２０との間に位相差板などの他の光学素子が配置されていても良い。 The second optical element OD2 is attached to the outer surface of the counter substrate CT, that is, the outer surface 20B of the second insulating substrate 20 constituting the counter substrate CT with an adhesive or the like. The second optical element OD2 is located on the display surface side of the liquid crystal display panel LPN, and controls the polarization state of the outgoing light emitted from the liquid crystal display panel LPN. The second optical element OD2 includes a second polarizing plate PL2 having a second polarization axis (or second absorption axis) AX2. Note that another optical element such as a retardation plate may be disposed between the second polarizing plate PL2 and the second insulating substrate 20.

第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、略直交する位置関係（クロスニコル）にある。このとき、一方の偏光板は、例えば、その偏光軸が主画素電極ＰＡあるいは主共通電極ＣＡの延出方向と略平行または略直交するように配置されている。つまり、主画素電極ＰＡあるいは主共通電極ＣＡの延出方向が第１方向Ｘである場合、一方の偏光板の吸収軸は、第１方向Ｘと略平行である（つまり、第２方向Ｙと略直交する）、あるいは、第１方向Ｘと略直交する（つまり、第２方向Ｙと略平行である）。 The first polarizing axis AX1 of the first polarizing plate PL1 and the second polarizing axis AX2 of the second polarizing plate PL2 are in a substantially orthogonal positional relationship (crossed Nicols). At this time, one polarizing plate is disposed, for example, so that the polarization axis thereof is substantially parallel or substantially orthogonal to the extending direction of the main pixel electrode PA or the main common electrode CA. That is, when the extending direction of the main pixel electrode PA or the main common electrode CA is the first direction X, the absorption axis of one polarizing plate is substantially parallel to the first direction X (that is, the second direction Y and Or substantially perpendicular to the first direction X (that is, substantially parallel to the second direction Y).

あるいは、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第１配向処理方向ＰＤ１あるいは第２配向処理方向ＰＤ２と平行または直交するように配置されている。初期配向方向が第１方向Ｘと平行である場合、一方の偏光板の偏光軸は、第１方向Ｘと平行、あるいは、第２方向Ｙと平行である。 Alternatively, one polarizing plate is disposed, for example, so that the polarization axis thereof is parallel or orthogonal to the initial alignment direction of the liquid crystal molecules, that is, the first alignment processing direction PD1 or the second alignment processing direction PD2. When the initial alignment direction is parallel to the first direction X, the polarization axis of one polarizing plate is parallel to the first direction X or parallel to the second direction Y.

図３において、（ａ）で示した例では、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が主画素電極ＰＡの延出方向あるいは液晶分子ＬＭの初期配向方向（第１方向Ｘ）に対して平行となる（つまり、第１方向Ｘに平行となる）ように配置され、また、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が主画素電極ＰＡの延出方向あるいは液晶分子ＬＭの初期配向方向に対して直交する（つまり、第２方向Ｙと平行となる）ように配置されている。 In the example shown in FIG. 3A, the first polarizing plate PL1 has the first polarizing axis AX1 in the extending direction of the main pixel electrode PA or the initial alignment direction (first direction X) of the liquid crystal molecules LM. The second polarizing plate PL2 is disposed so as to be parallel to the first direction X (that is, parallel to the first direction X). The second polarizing axis AX2 of the second polarizing plate PL2 is the extension direction of the main pixel electrode PA or the liquid crystal molecule LM. Are arranged so as to be orthogonal to the initial alignment direction (that is, parallel to the second direction Y).

また、図３において、（ｂ）で示した例では、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が主画素電極ＰＡの延出方向あるいは液晶分子ＬＭの初期配向方向（第１方向Ｘ）に対して平行となる（つまり、第１方向Ｘに平行となる）ように配置され、また、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が主画素電極ＰＡの延出方向あるいは液晶分子ＬＭの初期配向方向に対して直交する（つまり、第２方向Ｙと平行となる）ように配置されている。 In the example shown in FIG. 3B, the second polarizing plate PL2 has a second polarizing axis AX2 whose extension direction of the main pixel electrode PA or initial alignment direction of the liquid crystal molecules LM (first direction X). ) In parallel (that is, parallel to the first direction X), and the first polarizing plate PL1 has a first polarization axis AX1 extending in the main pixel electrode PA or a liquid crystal. The molecules LM are arranged so as to be orthogonal to the initial alignment direction (that is, parallel to the second direction Y).

次に、上記構成の液晶表示パネルＬＰＮの動作について、図２乃至図５を参照しながら説明する。 Next, the operation of the liquid crystal display panel LPN configured as described above will be described with reference to FIGS.

すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない状態（ＯＦＦ時）では、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。 That is, in a state where no voltage is applied to the liquid crystal layer LQ, that is, in a state where no electric field is formed between the pixel electrode PE and the common electrode CE (when OFF), the liquid crystal molecules LM of the liquid crystal layer LQ The major axis is oriented so as to face the first orientation treatment direction PD1 of the first orientation film AL1 and the second orientation treatment direction PD2 of the second orientation film AL2. Such OFF time corresponds to the initial alignment state, and the alignment direction of the liquid crystal molecules LM at the OFF time corresponds to the initial alignment direction.

なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。 Strictly speaking, the liquid crystal molecules LM are not always aligned parallel to the XY plane, and are often pretilted. For this reason, the initial alignment direction of the liquid crystal molecules LM here is a direction obtained by orthogonally projecting the major axis of the liquid crystal molecules LM at the time of OFF to the XY plane. Hereinafter, in order to simplify the description, it is assumed that the liquid crystal molecules LM are aligned in parallel to the XY plane and rotate in a plane parallel to the XY plane.

ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第１方向Ｘと略平行な方向である。ＯＦＦ時においては、液晶分子ＬＭは、図３に破線で示したように、その長軸が第１方向Ｘと略平行な方向に初期配向する。 Here, both the first alignment treatment direction PD1 and the second alignment treatment direction PD2 are substantially parallel to the first direction X. At the OFF time, the liquid crystal molecules LM are initially aligned in the direction in which the major axis is substantially parallel to the first direction X, as indicated by a broken line in FIG.

図示した例のように、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。このように液晶分子ＬＭがスプレイ配向している状態では、基板の法線方向から傾いた方向においても第１配向膜ＡＬ１の近傍の液晶分子ＬＭと第２配向膜ＡＬ２の近傍の液晶分子ＬＭとにより光学的に補償される。したがって、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。 As in the illustrated example, when the first alignment processing direction PD1 and the second alignment processing direction PD2 are parallel and in the same direction, in the cross section of the liquid crystal layer LQ, the liquid crystal molecules LM are substantially near the middle portion of the liquid crystal layer LQ. Alignment is performed horizontally (pretilt angle is substantially zero), and is aligned with a pretilt angle that is symmetrical in the vicinity of the first alignment film AL1 and in the vicinity of the second alignment film AL2 (spray alignment). Thus, in the state in which the liquid crystal molecules LM are splay aligned, the liquid crystal molecules LM in the vicinity of the first alignment film AL1 and the liquid crystal molecules LM in the vicinity of the second alignment film AL2 in the direction inclined from the normal direction of the substrate Is optically compensated. Therefore, when the first alignment processing direction PD1 and the second alignment processing direction PD2 are parallel to each other and in the same direction, light leakage is small in the case of black display, and a high contrast ratio can be realized. It becomes possible to improve the quality.

なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。 When the first alignment treatment direction PD1 and the second alignment treatment direction PD2 are parallel and opposite to each other, the liquid crystal molecules LM are in the vicinity of the first alignment film AL1, in the second alignment film AL2 in the cross section of the liquid crystal layer LQ. And in the middle part of the liquid crystal layer LQ with a substantially uniform pretilt angle (homogeneous alignment).

バックライト４からのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１吸収軸ＡＸ１と直交する直線偏光である。このような直線偏光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態によって変化するが、ＯＦＦ時においては、液晶層ＬＱを通過した直線偏光の偏光状態はほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。 Part of the backlight light from the backlight 4 passes through the first polarizing plate PL1 and enters the liquid crystal display panel LPN. The light incident on the liquid crystal display panel LPN is linearly polarized light orthogonal to the first absorption axis AX1 of the first polarizing plate PL1. The polarization state of such linearly polarized light changes depending on the alignment state of the liquid crystal molecules LM when passing through the liquid crystal layer LQ, but the polarization state of the linearly polarized light that has passed through the liquid crystal layer LQ hardly changes at the OFF time. Therefore, the linearly polarized light transmitted through the liquid crystal display panel LPN is absorbed by the second polarizing plate PL2 having a crossed Nicol positional relationship with the first polarizing plate PL1 (black display).

一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。 On the other hand, in a state where a voltage is applied to the liquid crystal layer LQ, that is, a state where an electric field is formed between the pixel electrode PE and the common electrode CE (when ON), the substrate is interposed between the pixel electrode PE and the common electrode CE. A horizontal electric field (or an oblique electric field) substantially parallel to the line is formed. The liquid crystal molecules LM are affected by the electric field and rotate in a plane whose major axis is substantially parallel to the XY plane as indicated by the solid line in the figure.

図３に示した例では、画素ＰＸ内において、主画素電極ＰＡ１と主共通電極ＣＡＣとの間の左側の領域内では、液晶分子ＬＭは、第１方向Ｘに対して反時計回りに回転し図中の左下を向くように配向し、右側の領域内では、液晶分子ＬＭは、第１方向Ｘに対して時計回りに回転し図中の右下を向くように配向する。また、主画素電極ＰＡ２と主共通電極ＣＡＣとの間の左側の領域内では、液晶分子ＬＭは、第１方向Ｘに対して時計回りに回転し図中の左上を向くように配向し、右側の領域内では、液晶分子ＬＭは、第１方向Ｘに対して反時計回りに回転し図中の右上を向くように配向する。 In the example shown in FIG. 3, in the pixel PX, the liquid crystal molecules LM rotate counterclockwise with respect to the first direction X in the left region between the main pixel electrode PA1 and the main common electrode CAC. The liquid crystal molecules LM are oriented so as to face the lower left in the drawing, and in the right region, the liquid crystal molecules LM rotate clockwise with respect to the first direction X and are oriented so as to face the lower right in the drawing. Further, in the left region between the main pixel electrode PA2 and the main common electrode CAC, the liquid crystal molecules LM are rotated clockwise with respect to the first direction X and oriented so as to face the upper left in the drawing, and the right side In the region of, the liquid crystal molecules LM are aligned so as to rotate counterclockwise with respect to the first direction X and to face the upper right in the drawing.

このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、主画素電極ＰＡと重なる位置あるいは主共通電極ＣＡと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。 As described above, in each pixel PX, in a state where an electric field is formed between the pixel electrode PE and the common electrode CE, the alignment direction of the liquid crystal molecules LM overlaps with the main pixel electrode PA or the main common electrode CA. Dividing into a plurality of directions with the position as a boundary, a domain is formed in each orientation direction. That is, a plurality of domains are formed in one pixel PX.

このようなＯＮ時には、バックライト４から液晶表示パネルＬＰＮに入射したバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１吸収軸ＡＸ１と直交する直線偏光である。このような直線偏光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。例えば、第１方向Ｘに平行な直線偏光が液晶表示パネルＬＰＮに入射すると、液晶層ＬＱを通過する際に第１方向Ｘに対して４５°−２２５°方位あるいは１３５°−３１５°方位に配向した液晶分子ＬＭによりλ／２の位相差の影響を受ける（但し、λは液晶層ＬＱを透過する光の波長である）。これにより、液晶層ＬＱを通過した光の偏光状態は、第２方向Ｙに平行な直線偏光となる。このため、ＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。但し、画素電極あるいは共通電極と重なる位置では、液晶分子が初期配向状態を維持しているため、ＯＦＦ時と同様に黒表示となる。 At such an ON time, part of the backlight light incident on the liquid crystal display panel LPN from the backlight 4 is transmitted through the first polarizing plate PL1 and incident on the liquid crystal display panel LPN. The light incident on the liquid crystal display panel LPN is linearly polarized light orthogonal to the first absorption axis AX1 of the first polarizing plate PL1. The polarization state of such linearly polarized light changes according to the alignment state of the liquid crystal molecules LM when passing through the liquid crystal layer LQ. For example, when linearly polarized light parallel to the first direction X is incident on the liquid crystal display panel LPN, it is oriented in the 45 ° -225 ° azimuth or 135 ° -315 ° azimuth with respect to the first direction X when passing through the liquid crystal layer LQ. The liquid crystal molecules LM are affected by the phase difference of λ / 2 (where λ is the wavelength of light transmitted through the liquid crystal layer LQ). Thereby, the polarization state of the light that has passed through the liquid crystal layer LQ becomes linearly polarized light parallel to the second direction Y. For this reason, at the time of ON, at least a part of the light that has passed through the liquid crystal layer LQ is transmitted through the second polarizing plate PL2 (white display). However, at the position overlapping with the pixel electrode or the common electrode, since the liquid crystal molecules maintain the initial alignment state, black display is performed as in the OFF state.

本実施形態によれば、ゲート配線や補助容量線の延出方向である第１方向Ｘに沿った長さがソース配線の延出方向である第２方向Ｙに沿った長さよりも長い横長の画素構成としたことにより、第２方向Ｙに沿った長さが第１方向Ｘに沿った長さよりも長い縦長の画素構成とした場合と比較して、アクティブエリアにおける総画素数が同一でありながら、ゲート配線、補助容量線、ソース配線などの信号配線の総数を低減することができる。このため、信号配線の端子数を低減することができ、これらの信号配線に信号を供給するドライバの規模を低減することが可能となるとともに液晶表示パネルＬＰＮに実装すべき駆動ＩＣチップの数を低減することが可能となる。したがって、コストの削減が可能となる。 According to the present embodiment, the length along the first direction X, which is the extending direction of the gate wiring or the auxiliary capacitance line, is longer than the length along the second direction Y, which is the extending direction of the source wiring. Due to the pixel configuration, the total number of pixels in the active area is the same as in the case of a vertically long pixel configuration in which the length along the second direction Y is longer than the length along the first direction X. However, the total number of signal wirings such as gate wirings, auxiliary capacitance lines, and source wirings can be reduced. For this reason, the number of terminals of the signal wiring can be reduced, the scale of drivers for supplying signals to these signal wirings can be reduced, and the number of driving IC chips to be mounted on the liquid crystal display panel LPN can be reduced. It becomes possible to reduce. Therefore, cost can be reduced.

また、本実施形態によれば、画素電極ＰＥにおいて、スイッチング素子ＳＷとコンタクトするコンタクト位置ＰＰから主画素電極ＰＡの各々までの距離を同等とすることができ、主画素電極ＰＡ間での抵抗差などに起因した表示品位の劣化を抑制することが可能となる。このコンタクト位置ＰＰは、画素ＰＸの略中央、あるいは、画素電極ＰＥの略中央、あるいは、ゲート配線Ｇ１及びゲート配線Ｇ２の双方から等距離にあるため、ゲート配線Ｇ間の第１ピッチが仕様毎に変更された場合であっても、コンタクト位置ＰＰから主画素電極ＰＡの各々までの距離に偏りが発生することはなく、種々の画素ピッチの製品を提供することが可能となる。 Further, according to the present embodiment, in the pixel electrode PE, the distance from the contact position PP in contact with the switching element SW to each of the main pixel electrodes PA can be made equal, and a resistance difference between the main pixel electrodes PA can be achieved. It is possible to suppress deterioration of display quality caused by the above. Since this contact position PP is at the approximate center of the pixel PX, the approximate center of the pixel electrode PE, or both the gate wiring G1 and the gate wiring G2, the first pitch between the gate wirings G is set for each specification. Even in the case of changing to the above, there is no deviation in the distance from the contact position PP to each of the main pixel electrodes PA, and products with various pixel pitches can be provided.

また、本実施形態によれば、画素電極ＰＥと共通電極ＣＥとの間の電極間隙において高い透過率を得ることが可能となる。また、一画素あたりの透過率を十分に高くするためには、主画素電極ＰＡと主共通電極ＣＡとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、主画素電極ＰＡと主共通電極ＣＡとの電極間距離を変更することで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。 Further, according to the present embodiment, high transmittance can be obtained in the electrode gap between the pixel electrode PE and the common electrode CE. In addition, in order to sufficiently increase the transmittance per pixel, it is possible to cope with the problem by increasing the inter-electrode distance between the main pixel electrode PA and the main common electrode CA. For product specifications with different pixel pitches, the peak condition of the transmittance distribution can be used by changing the inter-electrode distance between the main pixel electrode PA and the main common electrode CA. That is, in the display mode of the present embodiment, fine electrode processing is not always required from a low-resolution product specification with a relatively large pixel pitch to a high-resolution product specification with a relatively small pixel pitch, and the distance between the electrodes is not required. Products with various pixel pitches can be provided by setting.

また、本実施形態によれば、ブラックマトリクスＢＭと重なる領域では、透過率が十分に低下している。これは、ゲート配線Ｇ及びソース配線Ｓの直上に位置する共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスＢＭを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスＢＭと重なる領域の液晶分子ＬＭがＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタＣＦの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。 Further, according to the present embodiment, the transmittance is sufficiently lowered in the region overlapping with the black matrix BM. This is because an electric field does not leak outside the pixel from the position of the common electrode CE located immediately above the gate line G and the source line S, and it is not desired between adjacent pixels across the black matrix BM. This is because no horizontal electric field is generated, and the liquid crystal molecules LM in the region overlapping with the black matrix BM maintain the initial alignment state as in the OFF state (or during black display). Therefore, even when the color of the color filter CF is different between adjacent pixels, it is possible to suppress the occurrence of color mixing, and it is possible to suppress a decrease in color reproducibility and a decrease in contrast ratio.

また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極ＰＥを挟んだ両側の共通電極ＣＥとの電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタＣＦの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。 Further, when misalignment between the array substrate AR and the counter substrate CT occurs, there may be a difference in the inter-electrode distance between the common electrode CE on both sides of the pixel electrode PE. However, since such misalignment occurs in common for all the pixels PX, there is no difference in the electric field distribution among the pixels PX, and the influence on the display of the image is extremely small. In addition, even if a misalignment occurs between the array substrate AR and the counter substrate CT, it is possible to suppress undesired electric field leakage to adjacent pixels. For this reason, even when the color of the color filter CF is different between adjacent pixels, it is possible to suppress the occurrence of color mixing, and it is possible to suppress a decrease in color reproducibility and a decrease in contrast ratio. .

また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。図３に示した例では、一画素内に４つのドメインを形成することが可能となり、しかも、４つのドメインが略同等の面積であるため、更なる視野角補償が可能となる。 Further, according to the present embodiment, a plurality of domains can be formed in one pixel. Therefore, the viewing angle can be optically compensated in a plurality of directions, and a wide viewing angle can be achieved. In the example shown in FIG. 3, four domains can be formed in one pixel, and further, since the four domains have substantially the same area, further viewing angle compensation can be performed.

なお、上記の例では、液晶分子ＬＭの初期配向方向が第１方向Ｘと平行である場合について説明したが、液晶分子ＬＭの初期配向方向は、第１方向Ｘ及び第２方向Ｙを斜めに交差する斜め方向であっても良い。 In the above example, the case where the initial alignment direction of the liquid crystal molecules LM is parallel to the first direction X has been described. However, the initial alignment direction of the liquid crystal molecules LM is oblique to the first direction X and the second direction Y. It may be an oblique direction that intersects.

また、上記の例では、液晶層ＬＱが正（ポジ型）の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層ＬＱは、誘電率異方性が負（ネガ型）の液晶材料によって構成されていても良い。 In the above example, the case where the liquid crystal layer LQ is made of a liquid crystal material having positive (positive type) dielectric anisotropy has been described. However, the liquid crystal layer LQ has a negative dielectric anisotropy (negative). Type) liquid crystal material.

なお、ＯＮ時においても、画素電極ＰＥ上あるいは共通電極ＣＥ上では、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、画素電極ＰＥ及び共通電極ＣＥがＩＴＯなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。したがって、画素電極ＰＥ及び共通電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）などの不透明な導電材料を用いて形成しても良い。 Even when ON, the horizontal electric field is hardly formed on the pixel electrode PE or the common electrode CE (or an electric field sufficient to drive the liquid crystal molecule LM is not formed), so that the liquid crystal molecule LM is OFF. As with time, it hardly moves from the initial orientation direction. For this reason, even if the pixel electrode PE and the common electrode CE are formed of a light-transmitting conductive material such as ITO, the backlight hardly transmits in these regions, and hardly contributes to the display when ON. Therefore, the pixel electrode PE and the common electrode CE do not necessarily need to be formed of a transparent conductive material, such as aluminum (Al), titanium (Ti), silver (Ag), molybdenum (Mo), and tungsten (W). An opaque conductive material may be used.

画素電極ＰＥ及び共通電極ＣＥの少なくとも一方が上記の不透明な導電材料によって形成された場合、液晶表示パネルＬＰＮに入射した直線偏光は、画素電極ＰＥや共通電極ＣＥのエッジの延出方向と略平行であるあるいは略直交する。また、上記のような不透明な導電材料によって形成されているゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓの延出方向は、液晶表示パネルＬＰＮに入射した直線偏光と略平行であるあるいは略直交する。このため、画素電極ＰＥや共通電極ＣＥ、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓのエッジで反射された直線偏光は、その偏光面が乱れにくく、偏光子である第１偏光板ＰＬ１を透過した際の偏光面を維持することができる。したがって、ＯＦＦ時において、液晶表示パネルＬＰＮを透過した直線偏光は、検光子である第２偏光板ＰＬ２で十分に吸収されるため、光漏れを抑制することが可能となる。つまり、黒表示の際に十分に透過率を低減することができ、コントラスト比の低下を抑制することが可能となる。また、画素電極ＰＥや共通電極ＣＥの周辺での光漏れ対策のためにブラックマトリクスＢＭの幅を拡張する必要がなく、開口部ＡＰの面積の低減、ＯＮ時の透過率の低減を抑制することが可能となる。 When at least one of the pixel electrode PE and the common electrode CE is formed of the above-described opaque conductive material, the linearly polarized light incident on the liquid crystal display panel LPN is substantially parallel to the extending direction of the edge of the pixel electrode PE or the common electrode CE. Or substantially orthogonal. In addition, the extending direction of the gate line G, the auxiliary capacitance line C, and the source line S formed of the opaque conductive material as described above is substantially parallel to the linearly polarized light incident on the liquid crystal display panel LPN. It is almost orthogonal. For this reason, the linearly polarized light reflected at the edges of the pixel electrode PE, the common electrode CE, the gate wiring G, the auxiliary capacitance line C, and the source wiring S is not easily disturbed, and the first polarizing plate is a polarizer. The polarization plane when passing through PL1 can be maintained. Accordingly, at the time of OFF, the linearly polarized light transmitted through the liquid crystal display panel LPN is sufficiently absorbed by the second polarizing plate PL2, which is an analyzer, and thus light leakage can be suppressed. That is, the transmittance can be sufficiently reduced during black display, and the reduction in contrast ratio can be suppressed. Further, it is not necessary to expand the width of the black matrix BM in order to prevent light leakage around the pixel electrode PE and the common electrode CE, and it is possible to suppress the reduction of the area of the opening AP and the reduction of the transmittance at the time of ON. Is possible.

また、ＯＮ時においても、画素電極ＰＥ上あるいは共通電極ＣＥ上ではバックライト光がほとんど透過しないため、開口部ＡＰ内で画素電極ＰＥの主画素電極ＰＡと補助容量線Ｃとが重なって容量を形成する構成であっても、開口部ＡＰにおける実質的な透過領域の面積を低減することはない。つまり、主画素電極ＰＡ及びコンタクト部ＰＣと補助容量線Ｃとによって容量を形成する本実施形態によれば、透過領域の面積を低減することなく、画素ＰＸにおいて表示に必要な容量を確保することが可能となる。 In addition, since the backlight hardly transmits on the pixel electrode PE or the common electrode CE even when it is ON, the main pixel electrode PA and the auxiliary capacitance line C of the pixel electrode PE overlap each other in the opening AP to increase the capacitance. Even if it is the structure to form, the area of the substantial transmissive area | region in the opening part AP is not reduced. In other words, according to the present embodiment in which a capacitor is formed by the main pixel electrode PA and the contact portion PC and the auxiliary capacitance line C, the capacitance necessary for display is ensured in the pixel PX without reducing the area of the transmission region. Is possible.

また、一部の主共通電極ＣＡは、表示に寄与しないゲート配線Ｇの上方に位置しているため、開口部ＡＰにおける実質的な透過領域の面積を低減することはない。 In addition, since some of the main common electrodes CA are located above the gate lines G that do not contribute to display, the substantial area of the transmission region in the opening AP is not reduced.

また、スイッチング素子ＳＷのドレイン電極ＷＤ及び画素電極ＰＥのコンタクト位置ＰＰは、表示に寄与しない主共通電極ＣＡＣの直下に位置しているため、開口部ＡＰにおける透過領域の面積を低減することはない。なお、ドレイン電極ＷＤにおけるコンタクト位置ＰＰまでの第２方向Ｙに沿った幅は、Ｘ−Ｙ平面内において主共通電極ＣＡＣと重なる範囲で拡張しても良い。この場合、ドレイン電極ＷＤの拡幅に伴って透過領域の面積が低減することはない。 Further, since the contact position PP of the drain electrode WD of the switching element SW and the pixel electrode PE is located immediately below the main common electrode CAC that does not contribute to display, the area of the transmission region in the opening AP is not reduced. . Note that the width along the second direction Y to the contact position PP in the drain electrode WD may be expanded in a range overlapping the main common electrode CAC in the XY plane. In this case, the area of the transmission region is not reduced with the widening of the drain electrode WD.

また、上記の例では、１個の画素電極ＰＥが２本の主画素電極ＰＡを備える構成について説明したが、この例に限らない。１個の画素電極ＰＥが備える主画素電極ＰＡの本数をａ本とした場合、１画素あたりに配置される主共通電極ＣＡは（ａ＋１）本となり、隣接する主共通電極ＣＡの間に１本の主画素電極ＰＡが配置される（但し、ａは正数である）。 In the above example, the configuration in which one pixel electrode PE includes two main pixel electrodes PA has been described. However, the present invention is not limited to this example. When the number of main pixel electrodes PA included in one pixel electrode PE is a, the number of main common electrodes CA arranged per pixel is (a + 1), and one is provided between adjacent main common electrodes CA. Main pixel electrodes PA are disposed (where a is a positive number).

また、１画素のＸ−Ｙ平面で見た場合に、対向基板ＣＴに配置された共通電極ＣＥの内側にアレイ基板ＡＲ上に画素電極ＰＥが配置されている。言い換えれば、１画素ＰＸにおいて画素電極ＰＥは共通電極ＣＥによって囲まれている。このように配置することによって、１画素内で電気力線の始点と終点をもち、自画素の電気力線が隣接画素に漏れることが無い。このため、例えば、第２方向Ｙに隣接した画素ＰＸ間において液晶層ＬＱに印加される電界が互いに影響を受けることがない。したがって、隣接画素からの電界の影響によって自画素の液晶分子ＬＭが動くことが無く、表示品位の劣化を抑制することができる。 Further, when viewed in the XY plane of one pixel, the pixel electrode PE is disposed on the array substrate AR inside the common electrode CE disposed on the counter substrate CT. In other words, in one pixel PX, the pixel electrode PE is surrounded by the common electrode CE. By arranging in this way, there is a starting point and an ending point of the electric lines of force within one pixel, and the electric lines of force of the own pixel do not leak to adjacent pixels. For this reason, for example, the electric field applied to the liquid crystal layer LQ between the pixels PX adjacent in the second direction Y is not affected by each other. Accordingly, the liquid crystal molecules LM of the own pixel do not move due to the influence of the electric field from the adjacent pixel, and deterioration of display quality can be suppressed.

なお、本実施形態において、画素ＰＸの構造は、上記の例に限定されるものではない。 In the present embodiment, the structure of the pixel PX is not limited to the above example.

図６は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。 FIG. 6 is a plan view schematically showing another structural example of one pixel PX when the array substrate AR shown in FIG. 1 is viewed from the counter substrate side.

ここに示した構造例は、図２に示した構造例と比較して、画素電極ＰＥにおけるスイッチング素子ＳＷのドレイン電極ＷＤとのコンタクト位置ＰＰがソース配線Ｓ２の側よりもソース配線Ｓ１の側に偏在している点で相違している。つまり、コンタクト位置ＰＰは、ゲート配線Ｇ２及びソース配線Ｓ１と電気的に接続されたスイッチング素子ＳＷに近接して配置されており、図２に示した構造例と比較して、ドレイン電極ＷＤの第１方向Ｘに沿ったコンタクト位置ＰＰまでの長さが短縮される。 In the structure example shown here, the contact position PP of the pixel electrode PE with the drain electrode WD of the switching element SW in the pixel electrode PE is closer to the source line S1 than the source line S2. It is different in that it is unevenly distributed. That is, the contact position PP is disposed in the vicinity of the switching element SW electrically connected to the gate line G2 and the source line S1, and compared with the structure example shown in FIG. The length to the contact position PP along the one direction X is shortened.

このような構造例のアレイ基板ＡＲは、図３に示した対向基板ＣＴと組み合わせることが可能であり、主共通電極ＣＡＣは、コンタクト位置ＰＰ及びドレイン電極ＷＤの上方を通り主画素電極ＰＡ１と主画素電極ＰＡ２との間に位置する。 The array substrate AR having such a structure example can be combined with the counter substrate CT shown in FIG. 3, and the main common electrode CAC passes above the contact position PP and the drain electrode WD and the main pixel electrode PA1. It is located between the pixel electrode PA2.

このような構造例によれば、ドレイン電極ＷＤの長さが短縮されるため、ドレイン電極ＷＤの断線を抑制することが可能となる。特に、高精細化の要求に伴って、ドレイン電極ＷＤの第２方向Ｙに沿った幅を縮小した場合であっても、ドレイン電極ＷＤの断線に起因したスイッチング素子ＳＷと画素電極ＰＥとの接続不良を抑制することが可能となる。 According to such a structural example, since the length of the drain electrode WD is shortened, disconnection of the drain electrode WD can be suppressed. In particular, even when the width along the second direction Y of the drain electrode WD is reduced due to the demand for higher definition, the connection between the switching element SW and the pixel electrode PE due to the disconnection of the drain electrode WD. Defects can be suppressed.

図７は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。 FIG. 7 is a plan view schematically showing another structural example of one pixel PX when the array substrate AR shown in FIG. 1 is viewed from the counter substrate side.

ここに示した構造例は、図２に示した構造例と比較して、画素電極ＰＥにおけるスイッチング素子ＳＷのドレイン電極ＷＤとのコンタクト位置ＰＰは同一であるが、主画素電極ＰＡ１がゲート配線Ｇ１に近接し、且つ、主画素電極ＰＡ２がゲート配線Ｇ２に近接している点で相違している。画素電極ＰＥにおいて、コンタクト位置ＰＰから主画素電極ＰＡ１までの第２方向Ｙに沿った距離Ｌは、図２に示した構造例と同様に、コンタクト位置ＰＰから主画素電極ＰＡ２までの第２方向Ｙに沿った距離Ｌと同一である。また、このコンタクト位置ＰＰは、ゲート配線Ｇ１及びゲート配線Ｇ２の双方から第２方向Ｙに沿って等距離にある。 Compared to the structural example shown in FIG. 2, the structural example shown here has the same contact position PP with the drain electrode WD of the switching element SW in the pixel electrode PE, but the main pixel electrode PA1 is connected to the gate wiring G1. And the main pixel electrode PA2 is close to the gate line G2. In the pixel electrode PE, the distance L along the second direction Y from the contact position PP to the main pixel electrode PA1 is the second direction from the contact position PP to the main pixel electrode PA2, as in the structure example shown in FIG. It is the same as the distance L along Y. The contact position PP is equidistant along the second direction Y from both the gate line G1 and the gate line G2.

なお、主画素電極ＰＡ１の一部はゲート配線Ｇ１の直上に位置していても良いし、主画素電極ＰＡ２の一部はゲート配線Ｇ２の直上に位置していても良い。但し、主画素電極ＰＡ１との間で容量を形成する補助容量線Ｃ１は、ゲート配線Ｇ１との間にマージンを確保する必要がある。 A part of the main pixel electrode PA1 may be located immediately above the gate line G1, and a part of the main pixel electrode PA2 may be located immediately above the gate line G2. However, it is necessary to secure a margin between the auxiliary capacitance line C1 that forms a capacitance with the main pixel electrode PA1 and the gate wiring G1.

このような構造例のアレイ基板ＡＲは、図３に示した対向基板ＣＴと組み合わせることが可能であり、主共通電極ＣＡＣは、コンタクト位置ＰＰ及びドレイン電極ＷＤの上方を通り主画素電極ＰＡ１と主画素電極ＰＡ２との間に位置する。このとき、Ｘ−Ｙ平面内において、主共通電極ＣＡＣと主画素電極ＰＡ１及び主画素電極ＰＡ２との第２方向Ｙに沿った電極間距離は、図２に示した構造例と比較して拡大する。その代わりに、主共通電極ＣＡＵと主画素電極ＰＡ１との第２方向Ｙに沿った電極間距離、及び、主共通電極ＣＡＢと主画素電極ＰＡ２との第２方向Ｙに沿った電極間距離は、ほとんどゼロとなる。主画素電極と主共通電極との間の透過領域の面積は、図２に示した構造例と略同等である。 The array substrate AR having such a structure example can be combined with the counter substrate CT shown in FIG. 3, and the main common electrode CAC passes above the contact position PP and the drain electrode WD and the main pixel electrode PA1. It is located between the pixel electrode PA2. At this time, in the XY plane, the inter-electrode distance along the second direction Y between the main common electrode CAC, the main pixel electrode PA1, and the main pixel electrode PA2 is enlarged as compared with the structural example shown in FIG. To do. Instead, the inter-electrode distance along the second direction Y between the main common electrode CAU and the main pixel electrode PA1, and the inter-electrode distance along the second direction Y between the main common electrode CAB and the main pixel electrode PA2 are: , Almost zero. The area of the transmission region between the main pixel electrode and the main common electrode is substantially the same as that of the structural example shown in FIG.

アレイ基板ＡＲが主画素電極ＰＡを備え、対向基板ＣＴが主共通電極ＣＡを備えた構成では、主画素電極ＰＡと主共通電極ＣＡとが交互に略平行に配置されているため、アレイ基板ＡＲと対向基板ＣＴとの合わせズレが生じた場合、主画素電極ＰＡと主共通電極ＣＡとの電極間距離が設定値とは異なってしまう。主画素電極ＰＡと主共通電極ＣＡとの間の電界強度は電極間距離に応じて異なるため、同一の電圧を液晶層ＬＱに印加したとしても、電極間距離の異なるパネル間で輝度にバラツキが生ずる。 In the configuration in which the array substrate AR is provided with the main pixel electrode PA and the counter substrate CT is provided with the main common electrode CA, the main pixel electrode PA and the main common electrode CA are alternately arranged substantially in parallel. Between the main pixel electrode PA and the main common electrode CA differs from the set value. Since the electric field strength between the main pixel electrode PA and the main common electrode CA varies depending on the distance between the electrodes, even if the same voltage is applied to the liquid crystal layer LQ, the luminance varies between panels having different distances between the electrodes. Arise.

ここに示した構造例によれば、合わせズレによる電極間距離の変化量に対して電極間距離を十分に大きく設定することができ、合わせズレに起因した輝度バラツキを低減することが可能である。 According to the structure example shown here, the inter-electrode distance can be set sufficiently large with respect to the amount of change in the inter-electrode distance due to misalignment, and it is possible to reduce the luminance variation caused by the misalignment. .

図８は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。 FIG. 8 is a plan view schematically showing another structure example of one pixel PX when the array substrate AR shown in FIG. 1 is viewed from the counter substrate side.

ここに示した構造例は、図２に示した構造例と比較して、画素電極ＰＥがループ状に形成されている点で相違している。すなわち、画素電極ＰＥは、複数本の主画素電極ＰＡ、コンタクト部ＰＣ、及び、接続部ＰＤを備えている。これらの主画素電極ＰＡ、コンタクト部ＰＣ、及び、接続部ＰＤは、互いに電気的に接続されている。 The structural example shown here is different from the structural example shown in FIG. 2 in that the pixel electrode PE is formed in a loop shape. That is, the pixel electrode PE includes a plurality of main pixel electrodes PA, contact portions PC, and connection portions PD. The main pixel electrode PA, the contact part PC, and the connection part PD are electrically connected to each other.

接続部ＰＤは、第２方向Ｙに沿って延出し、主画素電極ＰＡの各々を接続している。このような接続部ＰＢは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。図示した例では、画素ＰＸのソース配線Ｓ１の側において、接続部ＰＤ１は、主画素電極ＰＡ１と主画素電極ＰＡ２のそれぞれの一端部を接続している。また、画素ＰＸのソース配線Ｓ２の側において、接続部ＰＤ２は、主画素電極ＰＡ１と主画素電極ＰＡ２のそれぞれの他端部を接続している。コンタクト部ＰＣは、接続部ＰＤ１と接続部ＰＤ２との略中間に位置している。このような構成の画素電極ＰＥは、８の字形である。 The connection portion PD extends along the second direction Y and connects each of the main pixel electrodes PA. Such a connection portion PB is formed in a strip shape having substantially the same width along the first direction X. In the illustrated example, on the source line S1 side of the pixel PX, the connection portion PD1 connects one end portions of the main pixel electrode PA1 and the main pixel electrode PA2. In addition, on the source line S2 side of the pixel PX, the connection portion PD2 connects the other end portions of the main pixel electrode PA1 and the main pixel electrode PA2. The contact part PC is located approximately in the middle between the connection part PD1 and the connection part PD2. The pixel electrode PE having such a configuration has a figure 8 shape.

このような構造例によれば、画素電極ＰＥはループ状に形成されているため、冗長性を向上することが可能となる。すなわち、例え画素電極ＰＥの一部で断線が発生したとしても、コンタクト部ＰＣを介したパス、接続部ＰＤ１を介したパス、及び、接続部ＰＤ２を介したパスによっていずれの主画素電極ＰＡにも画素電位を供給することが可能となる。特に、高精細化の要求がさらに高まってくると、主画素電極ＰＡの幅は極めて細くなり、その一部で断線が発生しやすくなる。例えば、主画素電極ＰＡ２で断線が発生したとしても、コンタクト部ＰＣ及び接続部ＰＤを介して主画素電極ＰＡ１と主画素電極ＰＡ２とが接続されているため、主画素電極ＰＡ１及び主画素電極ＰＡ２の双方に画素電位を供給することが可能となる。したがって、画素ＰＸ内での主画素電極ＰＡの断線に起因した表示不良など表示品位の劣化を抑制することが可能となる。 According to such a structural example, since the pixel electrode PE is formed in a loop shape, redundancy can be improved. That is, even if a disconnection occurs in a part of the pixel electrode PE, the main pixel electrode PA is connected to any main pixel electrode PA by the path via the contact portion PC, the path via the connection portion PD1, and the path via the connection portion PD2. Also, the pixel potential can be supplied. In particular, when the demand for higher definition is further increased, the width of the main pixel electrode PA becomes extremely narrow, and disconnection is likely to occur in a part thereof. For example, even if a disconnection occurs in the main pixel electrode PA2, the main pixel electrode PA1 and the main pixel electrode PA2 are connected because the main pixel electrode PA1 and the main pixel electrode PA2 are connected via the contact portion PC and the connection portion PD. It is possible to supply the pixel potential to both of them. Therefore, it is possible to suppress deterioration in display quality such as a display defect due to disconnection of the main pixel electrode PA in the pixel PX.

図９は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。 FIG. 9 is a plan view schematically showing another structural example of one pixel PX when the array substrate AR shown in FIG. 1 is viewed from the counter substrate side.

ここに示した構造例は、図８に示した構造例と比較して、補助容量線Ｃ１が画素電極ＰＥと同様のループ状に形成された点で相違している。すなわち、補助容量線Ｃ１は、画素電極ＰＥの直下においてループ状に形成され、コンタクト部ＰＣの直下、主画素電極ＰＡ１の直下、主画素電極ＰＡ２の直下、接続部ＰＤ１の直下、及び、接続部ＰＤ２の直下に位置している。これにより、補助容量線Ｃ１とコンタクト部ＰＣ及び主画素電極ＰＡ１との間のみならず、補助容量線Ｃ１と主画素電極ＰＡ２との間、及び、補助容量線Ｃ１と接続部ＰＤとの間で容量を形成することが可能となる。 The structural example shown here is different from the structural example shown in FIG. 8 in that the auxiliary capacitance line C1 is formed in the same loop shape as the pixel electrode PE. That is, the auxiliary capacitance line C1 is formed in a loop shape immediately below the pixel electrode PE, and directly below the contact portion PC, directly below the main pixel electrode PA1, directly below the main pixel electrode PA2, directly below the connection portion PD1, and connection portion. It is located directly under PD2. Accordingly, not only between the auxiliary capacitance line C1 and the contact portion PC and the main pixel electrode PA1, but also between the auxiliary capacitance line C1 and the main pixel electrode PA2, and between the auxiliary capacitance line C1 and the connection portion PD. Capacitance can be formed.

このような構造例によれば、補助容量線Ｃ１は画素電極ＰＥからはみ出さないため、開口部ＡＰにおける透過領域の面積を低減することなく、図８に示した構造例よりもさらに大きな容量を形成することが可能となる。また、画素電極ＰＥのみならず、補助容量線Ｃ１についても冗長性を向上することが可能となり、補助容量線Ｃ１の一部、例えば、主画素電極ＰＡ１の直下で断線が発生したとしても、主画素電極ＰＡ２の直下を通るパスによって補助容量線Ｃ１の全体に補助容量電圧を印加することが可能となる。したがって、同一の補助容量線Ｃに接続された各画素ＰＸにおいて表示不良など表示品位の劣化を抑制することが可能となる。 According to such a structural example, since the auxiliary capacitance line C1 does not protrude from the pixel electrode PE, a larger capacity than the structural example shown in FIG. 8 can be obtained without reducing the area of the transmission region in the opening AP. It becomes possible to form. Further, not only the pixel electrode PE but also the auxiliary capacitance line C1 can be improved in redundancy, and even if a disconnection occurs in a part of the auxiliary capacitance line C1, for example, immediately below the main pixel electrode PA1, The storage capacitor voltage can be applied to the entire storage capacitor line C1 by a path passing directly under the pixel electrode PA2. Therefore, it is possible to suppress deterioration in display quality such as display failure in each pixel PX connected to the same auxiliary capacitance line C.

図１０は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。 FIG. 10 is a plan view schematically showing another structural example of one pixel PX when the array substrate AR shown in FIG. 1 is viewed from the counter substrate side.

ここに示した構造例は、図２に示した構造例と比較して、アレイ基板ＡＲがゲートシールド電極ＧＳ及びソースシールド電極ＳＳを備えている点で相違している。 The structural example shown here is different from the structural example shown in FIG. 2 in that the array substrate AR includes a gate shield electrode GS and a source shield electrode SS.

すなわち、ゲートシールド電極ＧＳは、ゲート配線Ｇ１及びゲート配線Ｇ２とそれぞれ対向する（あるいは、ゲートシールド電極ＧＳは、ゲート配線Ｇ１及びゲート配線Ｇ２の直上に位置する）。このようなゲートシールド電極ＧＳは、第１方向Ｘに沿って直線的に延出しており、帯状に形成されている。なお、ゲートシールド電極ＧＳの第２方向Ｙに沿った幅については、必ずしも一定でなくても良い。このゲートシールド電極ＧＳは、共通電極ＣＥと電気的に接続されており、共通電極ＣＥと同電位である。 That is, the gate shield electrode GS faces the gate line G1 and the gate line G2, respectively (or the gate shield electrode GS is located immediately above the gate line G1 and the gate line G2). Such a gate shield electrode GS extends linearly along the first direction X and is formed in a strip shape. Note that the width of the gate shield electrode GS along the second direction Y is not necessarily constant. The gate shield electrode GS is electrically connected to the common electrode CE and has the same potential as the common electrode CE.

ソースシールド電極ＳＳは、ソース配線Ｓ１及びソース配線Ｓ２とそれぞれ対向する（あるいは、ソースシールド電極ＳＳは、ソース配線Ｓ１及びソース配線Ｓ２の直上に位置する）。このようなソースシールド電極ＳＳは、第２方向Ｙに沿って直線的に延出しており、帯状に形成されている。なお、ソースシールド電極ＳＳの第１方向Ｘに沿った幅については、必ずしも一定でなくても良い。このソースシールド電極ＳＳは、共通電極ＣＥと電気的に接続されており、共通電極ＣＥと同電位である。図示した例では、ゲートシールド電極ＧＳ及びソースシールド電極ＳＳは、一体的あるいは連続的に形成されている。 The source shield electrode SS is opposed to the source line S1 and the source line S2, respectively (or the source shield electrode SS is located immediately above the source line S1 and the source line S2). Such a source shield electrode SS extends linearly along the second direction Y and is formed in a strip shape. Note that the width along the first direction X of the source shield electrode SS is not necessarily constant. The source shield electrode SS is electrically connected to the common electrode CE and has the same potential as the common electrode CE. In the illustrated example, the gate shield electrode GS and the source shield electrode SS are integrally or continuously formed.

これらのゲートシールド電極ＧＳ及びソースシールド電極ＳＳは、画素電極ＰＥと同一層である第３絶縁膜１３の上面に形成されるため、画素電極ＰＥと同一材料（例えば、ＩＴＯなど）を用いて形成することが可能である。 Since the gate shield electrode GS and the source shield electrode SS are formed on the upper surface of the third insulating film 13 which is the same layer as the pixel electrode PE, they are formed using the same material (for example, ITO) as the pixel electrode PE. Is possible.

このような構造例のアレイ基板ＡＲは、図３に示した対向基板ＣＴと組み合わせた際に、ゲートシールド電極ＧＳが主共通電極ＣＡと対向し、ソースシールド電極ＳＳが副共通電極ＣＢと対向する。 In the array substrate AR having such a structure example, when combined with the counter substrate CT shown in FIG. 3, the gate shield electrode GS faces the main common electrode CA, and the source shield electrode SS faces the sub-common electrode CB. .

このような構造例によれば、ゲートシールド電極ＧＳがゲート配線Ｇと対向するため、ゲート配線Ｇからの不所望な電界を遮蔽することが可能となる。このため、ゲート配線Ｇから液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、焼きツキなどの表示不良の発生、さらには、液晶分子の配向不良に起因した光漏れの発生を抑制することが可能となる。 According to such a structural example, since the gate shield electrode GS faces the gate line G, an undesired electric field from the gate line G can be shielded. For this reason, it is possible to suppress an undesired bias from being applied to the liquid crystal layer LQ from the gate wiring G, and it is possible to prevent display defects such as burn-in and the liquid crystal molecule alignment defects. It becomes possible to suppress the occurrence of leakage.

また、ソースシールド配線ＳＳがソース配線Ｓと対向するため、ソース配線Ｓからの不所望な電界を遮蔽することが可能となる。このため、ソース配線Ｓから液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、クロストーク（例えば、当該画素ＰＸが黒を表示する画素電位に設定されている状態で、当該画素ＰＸに接続されたソース配線に白を表示する画素電位が供給されたときに、当該画素ＰＸの一部から光漏れが生じて輝度の上昇を招く現象）などの表示不良の発生を抑制することが可能となる。 Further, since the source shield wiring SS is opposed to the source wiring S, an undesired electric field from the source wiring S can be shielded. For this reason, it is possible to suppress an undesired bias from being applied to the liquid crystal layer LQ from the source wiring S, and crosstalk (for example, a state in which the pixel PX is set to a pixel potential for displaying black). Thus, when a pixel potential for displaying white is supplied to the source wiring connected to the pixel PX, a display defect such as a phenomenon in which light leaks from a part of the pixel PX and increases in luminance) occurs. Can be suppressed.

また、アレイ基板ＡＲに備えられたゲートシールド電極ＧＳ及びソースシールド電極ＳＳは、互いに電気的に接続され、アレイ基板ＡＲにおいて格子状に形成されているため、冗長性を向上することが可能となる。また、対向基板ＣＴに備えられた主共通電極ＣＡ及び副共通電極ＣＢは、互いに電気的に接続され、格子状に形成されているため、冗長性を向上することが可能となる。そして、アレイ基板ＡＲ側のゲートシールド電極ＧＳ及びソースシールド電極ＳＳと、対向基板ＣＴ側の主共通電極ＣＡ及び副共通電極ＣＢとが互いに電気的に接続されているため、一部で断線が発生したとしても、各画素ＰＸに安定してコモン電位を供給することが可能となり、表示不良の発生を抑制することが可能となる。 Further, since the gate shield electrode GS and the source shield electrode SS provided in the array substrate AR are electrically connected to each other and are formed in a lattice shape in the array substrate AR, the redundancy can be improved. . Further, since the main common electrode CA and the sub-common electrode CB provided in the counter substrate CT are electrically connected to each other and formed in a lattice shape, the redundancy can be improved. Since the gate shield electrode GS and source shield electrode SS on the array substrate AR side and the main common electrode CA and sub-common electrode CB on the counter substrate CT side are electrically connected to each other, disconnection occurs in part. Even if it does, it becomes possible to supply a common electric potential stably to each pixel PX, and it becomes possible to suppress generation | occurrence | production of a display defect.

なお、上記した各構造例においても上記のゲートシールド電極ＧＳ及びソースシールド電極ＳＳを適用しても良い。 Note that the gate shield electrode GS and the source shield electrode SS may also be applied to each of the above structural examples.

上記の説明では、画素電極ＰＥが主として２本の主画素電極ＰＡを備えた構成について説明したが、画素電極ＰＥが３本以上の主画素電極ＰＡを備えた構成において、コンタクト位置ＰＰとの関係について説明する。 In the above description, the configuration in which the pixel electrode PE mainly includes two main pixel electrodes PA has been described. However, in the configuration in which the pixel electrode PE includes three or more main pixel electrodes PA, the relationship with the contact position PP. Will be described.

図１１は、画素電極ＰＥの他の構造例を概略的に示す平面図である。なお、ここでは、説明に必要な構成のみを簡略化して図示している。 FIG. 11 is a plan view schematically showing another structural example of the pixel electrode PE. Here, only the configuration necessary for the description is illustrated in a simplified manner.

すなわち、画素電極ＰＥは、第１方向Ｘに沿ってそれぞれ延出した複数本の主画素電極ＰＡを備え、コンタクト位置ＰＰを通り第１方向Ｘに平行な直線ＬＮに対して線対称な形状である。 That is, the pixel electrode PE includes a plurality of main pixel electrodes PA each extending along the first direction X, and has a shape symmetrical with respect to a straight line LN passing through the contact position PP and parallel to the first direction X. is there.

例えば、図中の（ａ）で示した例では、画素電極ＰＥは、３本の主画素電極ＰＡ１〜ＰＡ３を備えている。主画素電極ＰＡ１と主画素電極ＰＡ２との第２方向Ｙに沿った間隔は、主画素電極ＰＡ２と主画素電極ＰＡ３との第２方向Ｙに沿った間隔と同一である。画素電極ＰＥのコンタクト部ＰＣは、主画素電極ＰＡ１の略中間の位置と、主画素電極ＰＡ２の略中間の位置と、主画素電極ＰＡ３の略中間の位置と、を繋いでいる。このコンタクト部ＰＣにおけるコンタクト位置ＰＰは、主画素電極ＰＡ２とコンタクト部ＰＣとの交差部に位置している。 For example, in the example shown by (a) in the drawing, the pixel electrode PE includes three main pixel electrodes PA1 to PA3. The interval along the second direction Y between the main pixel electrode PA1 and the main pixel electrode PA2 is the same as the interval along the second direction Y between the main pixel electrode PA2 and the main pixel electrode PA3. The contact portion PC of the pixel electrode PE connects a substantially intermediate position of the main pixel electrode PA1, a substantially intermediate position of the main pixel electrode PA2, and a substantially intermediate position of the main pixel electrode PA3. The contact position PP in the contact portion PC is located at the intersection between the main pixel electrode PA2 and the contact portion PC.

コンタクト部ＰＣから主画素電極ＰＡ１までの第２方向Ｙに沿った距離は、コンタクト部ＰＣから主画素電極ＰＡ２までの第２方向Ｙに沿った距離と同一である。このようなコンタクト位置ＰＰを通り第１方向Ｘに平行な直線ＬＮは、主画素電極ＰＡ２の中心線に相当する。この直線ＬＮについて主画素電極ＰＡ１と主画素電極ＰＡ３とは対称の位置にある。 The distance along the second direction Y from the contact portion PC to the main pixel electrode PA1 is the same as the distance along the second direction Y from the contact portion PC to the main pixel electrode PA2. The straight line LN passing through the contact position PP and parallel to the first direction X corresponds to the center line of the main pixel electrode PA2. Regarding the straight line LN, the main pixel electrode PA1 and the main pixel electrode PA3 are in symmetrical positions.

図中の（ｂ）で示した例では、画素電極ＰＥは、３本の主画素電極ＰＡ１〜ＰＡ３を備え、それらの主画素電極の端部付近がコンタクト部ＰＣと繋がっている。このような例でも、コンタクト位置ＰＰを通る直線ＬＮは、主画素電極ＰＡ２の中心線に相当し、この直線ＬＮについて主画素電極ＰＡ１と主画素電極ＰＡ３とは対称の位置にある。 In the example shown in (b) in the figure, the pixel electrode PE includes three main pixel electrodes PA1 to PA3, and the vicinity of the end portions of these main pixel electrodes is connected to the contact portion PC. Even in such an example, the straight line LN passing through the contact position PP corresponds to the center line of the main pixel electrode PA2, and the main pixel electrode PA1 and the main pixel electrode PA3 are symmetrical with respect to the straight line LN.

図中の（ｃ）で示した例では、画素電極ＰＥは、４本の主画素電極ＰＡ１〜ＰＡ４を備えている。主画素電極ＰＡ１と主画素電極ＰＡ２との第２方向Ｙに沿った間隔、主画素電極ＰＡ２と主画素電極ＰＡ３との第２方向Ｙに沿った間隔、及び、主画素電極ＰＡ３と主画素電極ＰＡ４との第２方向Ｙに沿った間隔は、いずれも同一である。画素電極ＰＥのコンタクト部ＰＣは、主画素電極ＰＡ１の略中間の位置と、主画素電極ＰＡ２の略中間の位置と、主画素電極ＰＡ３の略中間の位置と、主画素電極ＰＡ４の略中間の位置と、を繋いでいる。このコンタクト部ＰＣにおけるコンタクト位置ＰＰは、主画素電極ＰＡ２と主画素電極ＰＡ３との中間、あるいは、コンタクト部ＰＣの中間に位置している。 In the example shown by (c) in the drawing, the pixel electrode PE includes four main pixel electrodes PA1 to PA4. The distance between the main pixel electrode PA1 and the main pixel electrode PA2 along the second direction Y, the distance between the main pixel electrode PA2 and the main pixel electrode PA3 along the second direction Y, and the main pixel electrode PA3 and the main pixel electrode The intervals along the second direction Y with PA4 are all the same. The contact portion PC of the pixel electrode PE has a substantially middle position of the main pixel electrode PA1, a substantially middle position of the main pixel electrode PA2, a substantially middle position of the main pixel electrode PA3, and a substantially middle position of the main pixel electrode PA4. The position is connected. The contact position PP in the contact portion PC is located in the middle of the main pixel electrode PA2 and the main pixel electrode PA3 or in the middle of the contact portion PC.

コンタクト部ＰＣから主画素電極ＰＡ１までの第２方向Ｙに沿った距離は、コンタクト部ＰＣから主画素電極ＰＡ４までの第２方向Ｙに沿った距離と同一である。また、コンタクト部ＰＣから主画素電極ＰＡ２までの第２方向Ｙに沿った距離は、コンタクト部ＰＣから主画素電極ＰＡ３までの第２方向Ｙに沿った距離と同一である。このようなコンタクト位置ＰＰを通る直線ＬＮについて、主画素電極ＰＡ１と主画素電極ＰＡ４とは対称の位置にあり、また、主画素電極ＰＡ２と主画素電極ＰＡ３とは対称の位置にある。 The distance along the second direction Y from the contact portion PC to the main pixel electrode PA1 is the same as the distance along the second direction Y from the contact portion PC to the main pixel electrode PA4. Further, the distance along the second direction Y from the contact part PC to the main pixel electrode PA2 is the same as the distance along the second direction Y from the contact part PC to the main pixel electrode PA3. With respect to the straight line LN passing through the contact position PP, the main pixel electrode PA1 and the main pixel electrode PA4 are in symmetric positions, and the main pixel electrode PA2 and the main pixel electrode PA3 are in symmetric positions.

図中の（ｄ）で示した例では、画素電極ＰＥは、４本の主画素電極ＰＡ１〜ＰＡ４を備え、それらの主画素電極の端部付近がコンタクト部ＰＣと繋がっている。このような例でも、コンタクト位置ＰＰを通る直線ＬＮについて、主画素電極ＰＡ１と主画素電極ＰＡ４とは対称の位置にあり、また、主画素電極ＰＡ２と主画素電極ＰＡ３とは対称の位置にある。 In the example shown by (d) in the figure, the pixel electrode PE includes four main pixel electrodes PA1 to PA4, and the vicinity of the end portions of these main pixel electrodes is connected to the contact portion PC. Even in such an example, with respect to the straight line LN passing through the contact position PP, the main pixel electrode PA1 and the main pixel electrode PA4 are in symmetric positions, and the main pixel electrode PA2 and the main pixel electrode PA3 are in symmetric positions. .

このように、画素電極ＰＥは、コンタクト位置ＰＰを通る直線ＬＮに対して線対称な形状であるため、コンタクト位置ＰＰを挟んでそれぞれ反対側に位置する主画素電極ＰＡの各々までの距離を同等とすることができ、主画素電極ＰＡ間での抵抗差などに起因した表示品位の劣化を抑制することが可能となる。 Thus, since the pixel electrode PE has a line-symmetric shape with respect to the straight line LN passing through the contact position PP, the distance to each of the main pixel electrodes PA located on the opposite sides across the contact position PP is equal. It is possible to suppress deterioration in display quality due to a resistance difference between the main pixel electrodes PA.

以上説明したように、本実施形態によれば、コストの削減が可能であるとともに、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。 As described above, according to the present embodiment, it is possible to provide a liquid crystal display device capable of reducing cost and suppressing deterioration in display quality.

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 In addition, although some embodiment of this invention was described, these embodiment is shown as an example and is not intending limiting the range of invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the spirit of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板ＣＴ…対向基板ＬＱ…液晶層
ＰＥ…画素電極ＰＡ…主画素電極ＰＣ…コンタクト部ＰＰ…コンタクト位置
ＣＥ…共通電極ＣＡ…主共通電極ＣＢ…副共通電極
Ｇ…ゲート配線Ｃ…補助容量線Ｓ…ソース配線
ＧＳ…ゲートシールド電極ＳＳ…ソースシールド電極 LPN ... Liquid crystal display panel AR ... Array substrate CT ... Counter substrate LQ ... Liquid crystal layer PE ... Pixel electrode PA ... Main pixel electrode PC ... Contact part PP ... Contact position CE ... Common electrode CA ... Main common electrode CB ... Sub-common electrode G ... Gate wiring C ... Auxiliary capacitance line S ... Source wiring GS ... Gate shield electrode SS ... Source shield electrode

Claims

第１方向に沿ってそれぞれ延出した第１ゲート配線及び第２ゲート配線と、第１方向に交差する第２方向に沿ってそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１ゲート配線及び前記第１ソース配線と電気的に接続されたスイッチング素子と、前記第１ゲート配線及び前記第２ゲート配線と前記第１ソース配線及び前記第２ソース配線とで囲まれた画素電極であって、前記スイッチング素子とコンタクトするコンタクト位置よりも前記第１ゲート配線側に位置し第１方向に沿って延出した第１主画素電極、及び、前記コンタクト位置よりも前記第２ゲート配線側に位置し第１方向に沿って延出した第２主画素電極を備え、前記コンタクト位置から前記第１主画素電極までの第２方向に沿った距離と前記コンタクト位置から前記第２主画素電極までの第２方向に沿った距離とが同一である画素電極と、を備えた第１基板と、
前記コンタクト位置の上方を通り前記第１主画素電極と前記第２主画素電極との間、前記第１ゲート配線の上方、及び、前記第２ゲート配線の上方にそれぞれ位置し第１方向に沿ってそれぞれ延出した主共通電極と、前記第１ソース配線の上方及び前記第２ソース配線の上方にそれぞれ位置し第２方向に沿ってそれぞれ延出した副共通電極とを備えた共通電極を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
を備え、
前記スイッチング素子は、前記第１ゲート配線と電気的に接続されたゲート電極と、前記第１ソース配線と電気的に接続されたソース電極と、前記コンタクト位置で前記画素電極と電気的に接続されるとともに前記主共通電極の直下を第１方向に沿って延出したドレイン電極と、を備えたことを特徴とする液晶表示装置。 A first gate line and a second gate line respectively extending along a first direction; a first source line and a second source line extending along a second direction intersecting the first direction; A switching element electrically connected to one gate line and the first source line, and a pixel electrode surrounded by the first gate line, the second gate line, the first source line, and the second source line The first main pixel electrode is located on the first gate line side and extends in the first direction with respect to the contact position in contact with the switching element, and the second gate line from the contact position. A second main pixel electrode located on the side and extending along the first direction, and a distance along the second direction from the contact position to the first main pixel electrode and the front from the contact position A first substrate and a distance along the second direction to the second main pixel electrode and a pixel electrode are the same,
It passes above the contact position and is located between the first main pixel electrode and the second main pixel electrode, above the first gate wiring, and above the second gate wiring, along the first direction. And a common electrode including a main common electrode extending above the first source line and a sub-common electrode positioned above the second source line and extending along the second direction, respectively. A second substrate,
A liquid crystal layer comprising liquid crystal molecules held between the first substrate and the second substrate;
Equipped with a,
The switching element is electrically connected to the pixel electrode at the contact position, a gate electrode electrically connected to the first gate line, a source electrode electrically connected to the first source line. And a drain electrode extending along the first direction directly below the main common electrode .

前記コンタクト位置は、前記第１ゲート配線及び前記第２ゲート配線の双方から第２方向に沿って等距離にあることを特徴とする請求項１に記載の液晶表示装置。 The contact position is a liquid crystal display device according to claim 1, characterized in that equidistant from both of said first gate wiring and said second gate wiring in the second direction.

前記コンタクト位置は、前記第２ソース配線の側よりも前記第１ソース配線の側に偏在していることを特徴とする請求項１乃至２のいずれか１項に記載の液晶表示装置。 3. The liquid crystal display device according to claim 1, wherein the contact position is unevenly distributed on the first source line side rather than the second source line side. 4.

前記画素電極は、さらに、第２方向に沿って延出し前記前記第１主画素電極と前記第２主画素電極とを接続する接続部を備え、ループ状に形成されたことを特徴とする請求項１乃至３のいずれか１項に記載の液晶表示装置。 The pixel electrode further includes a connection portion extending in a second direction and connecting the first main pixel electrode and the second main pixel electrode, and is formed in a loop shape. Item 4. The liquid crystal display device according to any one of Items 1 to 3 .

前記第１基板は、さらに、前記第１ゲート配線と前記第２ゲート配線との間で第１方向に沿って延出するとともに前記画素電極との間で容量を形成する補助容量線を備えたことを特徴とする請求項１乃至４のいずれか１項に記載の液晶表示装置。 The first substrate further includes an auxiliary capacitance line extending along the first direction between the first gate wiring and the second gate wiring and forming a capacitance with the pixel electrode. the liquid crystal display device according to any one of claims 1 to 4, characterized in that.

前記第１主画素電極及び前記第２主画素電極の少なくとも一方は、前記補助容量線の上方に位置することを特徴とする請求項５に記載の液晶表示装置。 6. The liquid crystal display device according to claim 5 , wherein at least one of the first main pixel electrode and the second main pixel electrode is located above the storage capacitor line.

第１方向に沿ってそれぞれ延出した第１ゲート配線及び第２ゲート配線と、第１方向に交差する第２方向に沿ってそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１ゲート配線及び前記第１ソース配線と電気的に接続されたスイッチング素子と、前記第１ゲート配線及び前記第２ゲート配線と前記第１ソース配線及び前記第２ソース配線とで囲まれた画素電極であって、第１方向に沿ってそれぞれ延出した複数本の主画素電極を備え、前記スイッチング素子とコンタクトするコンタクト位置を通り第１方向に平行な直線に対して線対称な形状の画素電極と、を備えた第１基板と、
前記主画素電極間、前記第１ゲート配線の上方、及び、前記第２ゲート配線の上方にそれぞれ位置し第１方向に沿ってそれぞれ延出した複数本の主共通電極と、前記第１ソース配線の上方及び前記第２ソース配線の上方にそれぞれ位置し第２方向に沿ってそれぞれ延出した副共通電極とを備えた共通電極を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
を備え、
前記スイッチング素子は、前記第１ゲート配線と電気的に接続されたゲート電極と、前記第１ソース配線と電気的に接続されたソース電極と、前記コンタクト位置で前記画素電極と電気的に接続されるとともに第１方向に沿って延出したドレイン電極と、を備え、
前記主共通電極のいずれか１本は、前記コンタクト位置の上方及び前記ドレイン電極の上方を通り第１方向に沿って延出したことを特徴とする液晶表示装置。 A first gate line and a second gate line respectively extending along a first direction; a first source line and a second source line extending along a second direction intersecting the first direction; A switching element electrically connected to one gate line and the first source line, and a pixel electrode surrounded by the first gate line, the second gate line, the first source line, and the second source line A pixel electrode having a plurality of main pixel electrodes extending along the first direction and having a line symmetry with respect to a straight line passing through a contact position in contact with the switching element and parallel to the first direction A first substrate comprising:
A plurality of main common electrodes located between the main pixel electrodes, above the first gate wiring and above the second gate wiring and extending along the first direction, respectively, and the first source wiring And a second substrate having a common electrode including a sub-common electrode that is positioned above the second source line and extends along the second direction, respectively.
A liquid crystal layer comprising liquid crystal molecules held between the first substrate and the second substrate;
Equipped with a,
The switching element is electrically connected to the pixel electrode at the contact position, a gate electrode electrically connected to the first gate line, a source electrode electrically connected to the first source line. And a drain electrode extending along the first direction,
Any one of the main common electrodes extends along the first direction through the contact position and the drain electrode .

前記画素電極は、第１方向に沿った長さが第２方向に沿った長さよりも長い画素に配置されたことを特徴とする請求項１乃至７のいずれか１項に記載の液晶表示装置。 The pixel electrode has a length along the first direction in the liquid crystal display device according to any one of claims 1 to 7, characterized in that arranged in the longer pixel than the length along the second direction .

前記第１基板は、さらに、前記第１ゲート配線及び前記第２ゲート配線とそれぞれ対向し前記共通電極と同電位のゲートシールド電極を備えたことを特徴とする請求項１乃至８のいずれか１項に記載の液晶表示装置。 The first substrate further any one of claims 1 to 8, characterized in that facing each said first gate wiring and said second gate wiring including a gate shield electrode of the common electrode at the same potential 1 The liquid crystal display device according to item.

前記第１基板は、さらに、前記第１ソース配線及び前記第２ソース配線とそれぞれ対向し前記共通電極と同電位のソースシールド電極を備えたことを特徴とする請求項１乃至９のいずれか１項に記載の液晶表示装置。 The first substrate further any one of claims 1 to 9, characterized in that facing each said first source line and the second source line with a source shield electrode of the common electrode at the same potential 1 The liquid crystal display device according to item.