JP5845042B2 - Liquid crystal display - Google Patents

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Description

本発明の実施形態は、液晶表示装置に関する。   Embodiments described herein relate generally to a liquid crystal display device.

近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、IPS(In−Plane Switching)モードやFFS(Fringe Field Switching)モードなどの横電界(フリンジ電界も含む)を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。   2. Description of the Related Art In recent years, flat display devices have been actively developed. In particular, liquid crystal display devices have attracted particular attention because of their advantages such as light weight, thinness, and low power consumption. In particular, an active matrix liquid crystal display device in which a switching element is incorporated in each pixel has a structure using a lateral electric field (including a fringe electric field) such as an IPS (In-Plane Switching) mode or an FFS (Fringe Field Switching) mode. Attention has been paid. Such a horizontal electric field mode liquid crystal display device includes a pixel electrode and a counter electrode formed on an array substrate, and switches liquid crystal molecules with a horizontal electric field substantially parallel to the main surface of the array substrate.

一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。   On the other hand, a technique for switching liquid crystal molecules by forming a lateral electric field or an oblique electric field between a pixel electrode formed on an array substrate and a counter electrode formed on the counter substrate has been proposed.

特開2009−192822号公報JP 2009-192822 A

本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。   An object of the present embodiment is to provide a liquid crystal display device capable of suppressing deterioration in display quality.

本実施形態によれば、
第1方向に沿ってそれぞれ延出するとともに第1方向に交差する第2方向に沿って第1ピッチで配置された第1ゲート配線及び第2ゲート配線と、前記第1ゲート配線と前記第2ゲート配線との間の略中間に位置し第1方向に沿って延出した補助容量線と、第2方向に沿ってそれぞれ延出するとともに第1方向に沿って第1ピッチよりも小さな第2ピッチで配置された第1ソース配線及び第2ソース配線と、前記第1ゲート配線及び前記第1ソース配線と電気的に接続されたスイッチング素子と、前記第1ゲート配線及び前記第2ゲート配線と前記第1ソース配線及び前記第2ソース配線とで囲まれた画素電極であって、前記補助容量線の上方に位置し前記スイッチング素子とコンタクトするとともに第1方向に沿って延出したコンタクト部、前記コンタクト部の前記第1ソース配線側に繋がり第2方向に沿って延出した第1主画素電極、及び、前記コンタクト部の前記第2ソース配線側に繋がり第2方向に沿って延出した第2主画素電極を備えた画素電極と、を備えた第1基板と、前記第1主画素電極と前記第2主画素電極との間、前記第1ソース配線の上方、及び、前記第2ソース配線の上方にそれぞれ位置し第2方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
According to this embodiment,
A first gate wiring and a second gate wiring extending along a first direction and arranged at a first pitch along a second direction intersecting the first direction; the first gate wiring and the second gate wiring; A storage capacitor line located approximately in the middle of the gate wiring and extending along the first direction, and a second extension extending along the second direction and smaller than the first pitch along the first direction. A first source line and a second source line arranged at a pitch; a switching element electrically connected to the first gate line and the first source line; the first gate line and the second gate line; A pixel electrode surrounded by the first source line and the second source line, and is a contact part located above the storage capacitor line and in contact with the switching element and extending along the first direction The first main pixel electrode connected to the first source wiring side of the contact portion and extended along the second direction, and the first main pixel electrode connected to the second source wiring side of the contact portion and extended along the second direction. A first substrate including a pixel electrode including a second main pixel electrode; between the first main pixel electrode and the second main pixel electrode; above the first source line; and A second substrate provided with a common electrode provided with a main common electrode positioned above the source wiring and extending along the second direction, respectively, and held between the first substrate and the second substrate There is provided a liquid crystal display device comprising a liquid crystal layer containing liquid crystal molecules.

本実施形態によれば、
第1方向に沿ってそれぞれ延出したゲート配線及び補助容量線と、第1方向に交差する第2方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、第1方向に沿った長さが第2方向に沿った長さよりも短い画素に配置された画素電極であって、画素の略中央部で前記補助容量線の上方に位置し第1方向に沿って延出し前記スイッチング素子にコンタクトしたコンタクト部、及び、前記コンタクト部に繋がり第2方向に沿ってそれぞれ延出した第1主画素電極及び第2主画素電極を備えた画素電極と、を備えた第1基板と、前記第1主画素電極と前記第2主画素電極との間、前記ソース配線の上方にそれぞれ位置し第2方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
According to this embodiment,
The gate line and the auxiliary capacitance line extending along the first direction, the source line extending along the second direction intersecting the first direction, and the gate line and the source line are electrically connected. A switching element and a pixel electrode disposed on a pixel having a length along the first direction shorter than the length along the second direction, and is positioned above the auxiliary capacitance line at a substantially central portion of the pixel. A contact portion extending along the first direction and in contact with the switching element, and a pixel electrode including the first main pixel electrode and the second main pixel electrode connected to the contact portion and extending along the second direction, respectively. Between the first main pixel electrode and the second main pixel electrode, a main common electrode positioned above the source wiring and extending along the second direction, respectively. Equipped with common electrode A second substrate was example, the liquid crystal display device characterized by comprising a liquid crystal layer including a first substrate of the liquid crystal molecules held between the second substrate is provided.

本実施形態によれば、
第1方向に沿ってそれぞれ延出したゲート配線及び補助容量線と、前記ゲート配線及び前記補助容量線を覆う第1絶縁膜と、前記第1絶縁膜上に形成され第1方向に交差する第2方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記ソース配線及び前記スイッチング素子を覆う第2絶縁膜と、前記第2絶縁膜を覆う第3絶縁膜と、前記第3絶縁膜上に形成され第2方向に沿った長さが第1方向に沿った長さよりも長い画素に配置された画素電極であって、画素の略中央で前記補助容量線の上方に位置し第1方向に沿って延出し前記第2絶縁膜に形成された第1コンタクトホール及び前記第3絶縁膜に形成された第2コンタクトホールを介して前記スイッチング素子にコンタクトしたコンタクト部、及び、前記コンタクト部に繋がり第2方向に沿ってそれぞれ延出した第1主画素電極及び第2主画素電極を備えた画素電極と、を備えた第1基板と、前記第1主画素電極と前記第2主画素電極との間、前記ソース配線の上方にそれぞれ位置し第2方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
According to this embodiment,
A gate line and an auxiliary capacitance line extending along the first direction; a first insulating film covering the gate line and the auxiliary capacitance line; and a first insulating film formed on the first insulating film and intersecting the first direction. A source wiring extending in two directions, a switching element electrically connected to the gate wiring and the source wiring, a second insulating film covering the source wiring and the switching element, and the second insulating film A pixel electrode disposed on the pixel formed on the third insulating film and having a length along the second direction longer than the length along the first direction, Via the first contact hole formed in the second insulating film and the second contact hole formed in the second insulating film, which is located above the storage capacitor line in the center and extends in the first direction. Contour to switching element A first substrate including a contact portion that is connected to the contact portion, and a pixel electrode that includes a first main pixel electrode and a second main pixel electrode that are connected to the contact portion and extend in a second direction, respectively, A second substrate including a common electrode including a main common electrode located between the first main pixel electrode and the second main pixel electrode and extending along the second direction and located above the source wiring; There is provided a liquid crystal display device comprising: a liquid crystal layer including liquid crystal molecules held between the first substrate and the second substrate.

図1は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。FIG. 1 is a diagram schematically showing a configuration and an equivalent circuit of a liquid crystal display device according to the present embodiment. 図2は、図1に示したアレイ基板を対向基板側から見たときの一画素の構造例を概略的に示す平面図である。FIG. 2 is a plan view schematically showing a structural example of one pixel when the array substrate shown in FIG. 1 is viewed from the counter substrate side. 図3は、図1に示した対向基板における一画素の構造例を概略的に示す平面図である。FIG. 3 is a plan view schematically showing an example of the structure of one pixel in the counter substrate shown in FIG. 図4は、図2のA−B線で切断したアレイ基板の断面構造を概略的に示す断面図である。FIG. 4 is a cross-sectional view schematically showing a cross-sectional structure of the array substrate taken along line AB in FIG. 図5は、図3のC−D線で切断した液晶表示パネルの断面構造を概略的に示す断面図である。FIG. 5 is a cross-sectional view schematically showing a cross-sectional structure of the liquid crystal display panel taken along line CD in FIG. 図6は、図1に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。FIG. 6 is a plan view schematically showing another structural example of one pixel when the array substrate shown in FIG. 1 is viewed from the counter substrate side. 図7は、図1に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。FIG. 7 is a plan view schematically showing another structural example of one pixel when the array substrate shown in FIG. 1 is viewed from the counter substrate side.

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。   Hereinafter, the present embodiment will be described in detail with reference to the drawings. In each figure, the same reference numerals are given to components that exhibit the same or similar functions, and duplicate descriptions are omitted.

図1は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。   FIG. 1 is a diagram schematically showing a configuration and an equivalent circuit of a liquid crystal display device according to the present embodiment.

すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルLPNを備えている。液晶表示パネルLPNは、第1基板であるアレイ基板ARと、アレイ基板ARに対向して配置された第2基板である対向基板CTと、これらのアレイ基板ARと対向基板CTとの間に保持された液晶層LQと、を備えている。このような液晶表示パネルLPNは、画像を表示するアクティブエリアACTを備えている。このアクティブエリアACTは、m×n個のマトリクス状に配置された複数の画素PXによって構成されている(但し、m及びnは正の整数である)。   That is, the liquid crystal display device includes an active matrix type liquid crystal display panel LPN. The liquid crystal display panel LPN is held between the array substrate AR, which is the first substrate, the counter substrate CT, which is the second substrate disposed to face the array substrate AR, and the array substrate AR and the counter substrate CT. Liquid crystal layer LQ. Such a liquid crystal display panel LPN includes an active area ACT for displaying an image. This active area ACT is composed of a plurality of pixels PX arranged in an m × n matrix (where m and n are positive integers).

液晶表示パネルLPNは、アクティブエリアACTにおいて、n本のゲート配線G(G1〜Gn)、n本の補助容量線C(C1〜Cn)、m本のソース配線S(S1〜Sm)などを備えている。ゲート配線G及び補助容量線Cは、例えば、第1方向Xに沿って略直線的に延出した信号配線に相当する。これらのゲート配線G及び補助容量線Cは、第1方向Xに交差する第2方向Yに沿って間隔をおいて隣接し、交互に並列配置されている。ここでは、第1方向Xと第2方向Yとは互いに略直交している。ソース配線Sは、ゲート配線G及び補助容量線Cと交差している。ソース配線Sは、第2方向Yに沿って略直線的に延出した信号配線に相当する。なお、ゲート配線G、補助容量線C、及び、ソース配線Sは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。   In the active area ACT, the liquid crystal display panel LPN includes n gate lines G (G1 to Gn), n auxiliary capacitance lines C (C1 to Cn), m source lines S (S1 to Sm), and the like. ing. The gate line G and the auxiliary capacitance line C correspond to, for example, a signal line extending substantially linearly along the first direction X. The gate lines G and the auxiliary capacitance lines C are adjacent to each other at intervals along the second direction Y intersecting the first direction X, and are alternately arranged in parallel. Here, the first direction X and the second direction Y are substantially orthogonal to each other. The source line S intersects with the gate line G and the auxiliary capacitance line C. The source line S corresponds to a signal line extending substantially linearly along the second direction Y. Note that the gate wiring G, the auxiliary capacitance line C, and the source wiring S do not necessarily extend linearly, and some of them may be bent.

各ゲート配線Gは、アクティブエリアACTの外側に引き出され、ゲートドライバGDに接続されている。各ソース配線Sは、アクティブエリアACTの外側に引き出され、ソースドライバSDに接続されている。これらのゲートドライバGD及びソースドライバSDの少なくとも一部は、例えば、アレイ基板ARに形成され、コントローラを内蔵した駆動ICチップ2と接続されている。   Each gate line G is drawn outside the active area ACT and connected to the gate driver GD. Each source line S is drawn outside the active area ACT and connected to the source driver SD. At least a part of the gate driver GD and the source driver SD is formed on, for example, the array substrate AR, and is connected to the driving IC chip 2 with a built-in controller.

各画素PXは、スイッチング素子SW、画素電極PE、共通電極CEなどを備えている。保持容量Csは、例えば補助容量線Cと画素電極PEとの間に形成される。補助容量線Cは、補助容量電圧が印加される電圧印加部VCSと電気的に接続されている。   Each pixel PX includes a switching element SW, a pixel electrode PE, a common electrode CE, and the like. The storage capacitor Cs is formed, for example, between the storage capacitor line C and the pixel electrode PE. The auxiliary capacitance line C is electrically connected to a voltage application unit VCS to which an auxiliary capacitance voltage is applied.

なお、本実施形態においては、液晶表示パネルLPNは、画素電極PEがアレイ基板ARに形成される一方で共通電極CEの少なくとも一部が対向基板CTに形成された構成であり、これらの画素電極PEと共通電極CEとの間に形成される電界を主に利用して液晶層LQの液晶分子をスイッチングする。画素電極PEと共通電極CEとの間に形成される電界は、第1方向Xと第2方向Yとで規定されるX−Y平面あるいは基板主面に対してわずかに傾いた斜め電界(あるいは、基板主面にほぼ平行な横電界)である。   In the present embodiment, the liquid crystal display panel LPN has a configuration in which the pixel electrode PE is formed on the array substrate AR while at least a part of the common electrode CE is formed on the counter substrate CT. The liquid crystal molecules in the liquid crystal layer LQ are switched mainly using an electric field formed between the PE and the common electrode CE. The electric field formed between the pixel electrode PE and the common electrode CE is an oblique electric field (or slightly inclined with respect to the XY plane or the substrate main surface defined by the first direction X and the second direction Y) (or , A transverse electric field substantially parallel to the main surface of the substrate).

スイッチング素子SWは、例えば、nチャネル薄膜トランジスタ(TFT)によって構成されている。このスイッチング素子SWは、ゲート配線G及びソース配線Sと電気的に接続されている。このようなスイッチング素子SWは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子SWの半導体層は、例えば、アモルファスシリコンによって形成されているが、ポリシリコンによって形成されていても良い。   The switching element SW is constituted by, for example, an n-channel thin film transistor (TFT). The switching element SW is electrically connected to the gate line G and the source line S. Such a switching element SW may be either a top gate type or a bottom gate type. In addition, the semiconductor layer of the switching element SW is formed of, for example, amorphous silicon, but may be formed of polysilicon.

画素電極PEは、各画素PXに配置され、スイッチング素子SWに電気的に接続されている。共通電極CEは、液晶層LQを介して複数の画素PXの画素電極PEに対して共通に配置されている。このような画素電極PE及び共通電極CEは、例えば、インジウム・ティン・オキサイド(ITO)やインジウム・ジンク・オキサイド(IZO)などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。   The pixel electrode PE is disposed in each pixel PX and is electrically connected to the switching element SW. The common electrode CE is disposed in common to the pixel electrodes PE of the plurality of pixels PX via the liquid crystal layer LQ. The pixel electrode PE and the common electrode CE are formed of a light-transmitting conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO). You may form with another metal material.

アレイ基板ARは、共通電極CEに電圧を印加するための給電部VSを備えている。この給電部VSは、例えば、アクティブエリアACTの外側に形成されている。対向基板CTの共通電極CEは、アクティブエリアACTの外側に引き出され、図示しない導電部材を介して、給電部VSと電気的に接続されている。   The array substrate AR includes a power feeding unit VS for applying a voltage to the common electrode CE. For example, the power supply unit VS is formed outside the active area ACT. The common electrode CE of the counter substrate CT is drawn out of the active area ACT and is electrically connected to the power supply unit VS via a conductive member (not shown).

図2は、図1に示したアレイ基板ARを対向基板側から見たときの一画素PXの構造例を概略的に示す平面図である。ここでは、X−Y平面における平面図を示している。   FIG. 2 is a plan view schematically showing a structure example of one pixel PX when the array substrate AR shown in FIG. 1 is viewed from the counter substrate side. Here, a plan view in the XY plane is shown.

アレイ基板ARは、ゲート配線G1、ゲート配線G2、補助容量線C1、ソース配線S1、ソース配線S2、スイッチング素子SW、画素電極PE、第1配向膜AL1などを備えている。   The array substrate AR includes a gate line G1, a gate line G2, an auxiliary capacitance line C1, a source line S1, a source line S2, a switching element SW, a pixel electrode PE, a first alignment film AL1, and the like.

図示した例では、画素PXは、破線で示したように、第1方向Xに沿った長さが第2方向Yに沿った長さよりも短い縦長の長方形状である。ゲート配線G1及びゲート配線G2は、第2方向Yに沿って第1ピッチで配置され、それぞれ第1方向Xに沿って延出している。補助容量線C1は、ゲート配線G1とゲート配線G2との間に位置し、第1方向Xに沿って延出している。ソース配線S1及びソース配線S2は、第1方向Xに沿って第2ピッチで配置され、それぞれ第2方向Yに沿って延出している。   In the illustrated example, the pixel PX has a vertically long rectangular shape whose length along the first direction X is shorter than the length along the second direction Y, as indicated by a broken line. The gate wiring G1 and the gate wiring G2 are arranged at a first pitch along the second direction Y, and extend along the first direction X, respectively. The auxiliary capacitance line C1 is located between the gate line G1 and the gate line G2, and extends along the first direction X. The source wiring S1 and the source wiring S2 are arranged at the second pitch along the first direction X and extend along the second direction Y, respectively.

図示した画素PXにおいて、ソース配線S1は左側端部に配置され、ソース配線S2は右側端部に配置されている。厳密には、ソース配線S1は当該画素PXとその左側に隣接する画素との境界に跨って配置され、ソース配線S2は当該画素PXとその右側に隣接する画素との境界に跨って配置されている。つまり、画素PXの第1方向Xに沿った長さは、ソース配線間の第2ピッチに相当する。   In the illustrated pixel PX, the source line S1 is disposed at the left end, and the source line S2 is disposed at the right end. Strictly speaking, the source line S1 is disposed across the boundary between the pixel PX and the pixel adjacent to the left side, and the source line S2 is disposed over the boundary between the pixel PX and the pixel adjacent to the right side. Yes. That is, the length along the first direction X of the pixel PX corresponds to the second pitch between the source lines.

また、画素PXにおいて、ゲート配線G1は上側端部に配置され、ゲート配線G2は下側端部に配置されている。厳密には、ゲート配線G1は当該画素PXとその上側に隣接する画素との境界に跨って配置され、ゲート配線G2は当該画素PXとその下側に隣接する画素との境界に跨って配置されている。つまり、画素PXの第2方向Yに沿った長さは、ゲート配線間の第1ピッチに相当する。第1ピッチは、第2ピッチよりも大きい。   In the pixel PX, the gate line G1 is disposed at the upper end, and the gate line G2 is disposed at the lower end. Strictly speaking, the gate line G1 is disposed over the boundary between the pixel PX and the adjacent pixel on the upper side, and the gate line G2 is disposed over the boundary between the pixel PX and the adjacent pixel on the lower side. ing. That is, the length along the second direction Y of the pixel PX corresponds to the first pitch between the gate lines. The first pitch is larger than the second pitch.

また、図示した画素PXにおいては、補助容量線C1は、ゲート配線G2とゲート配線G1との略中間に位置している。つまり、補助容量線C1とゲート配線G1との第2方向Yに沿った間隔は、補助容量線C1とゲート配線G2との第2方向Yに沿った間隔と略同一である。   Further, in the illustrated pixel PX, the storage capacitor line C1 is located approximately in the middle between the gate line G2 and the gate line G1. That is, the interval along the second direction Y between the auxiliary capacitance line C1 and the gate line G1 is substantially the same as the interval along the second direction Y between the auxiliary capacitance line C1 and the gate line G2.

スイッチング素子SWは、図示した例では、ゲート配線G2及びソース配線S1に電気的に接続されている。このスイッチング素子SWは、画素PXの下側においてソース配線S1とソース配線S2との略中間の領域に設けられている。このようなスイッチング素子SWは、ゲート配線G2と電気的に接続されたゲート電極WG、ゲート電極WGの直上に形成されたアモルファスシリコンからなる半導体層SC、ソース配線S1と電気的に接続され半導体層SCにコンタクトしたソース電極WS、及び、半導体層SCにコンタクトしたドレイン電極WDを備えている。図示した例では、ゲート電極WGはゲート配線G2と一体的に形成され、ソース電極WSはソース配線S1と一体的に形成されている。また、ドレイン電極WDは、画素PXの下側端部付近に配置された半導体層SCとコンタクトした位置から画素PXの略中央部まで第2方向Yに沿って延出している。このようなドレイン電極WDは、ソース配線S1とソース配線S2との間、あるいは、後述する画素電極PEの主画素電極PA1と主画素電極PA2との間に位置し、第2方向Yに沿って延出している。また、ドレイン電極WDは、後述する主画素電極PA1と主画素電極PA2との間に位置する主共通電極CAの直下を第2方向Yに沿って延出している。   In the illustrated example, the switching element SW is electrically connected to the gate line G2 and the source line S1. The switching element SW is provided in a substantially intermediate region between the source line S1 and the source line S2 below the pixel PX. Such a switching element SW includes a gate electrode WG electrically connected to the gate wiring G2, a semiconductor layer SC made of amorphous silicon formed immediately above the gate electrode WG, and a semiconductor layer electrically connected to the source wiring S1. A source electrode WS in contact with the SC and a drain electrode WD in contact with the semiconductor layer SC are provided. In the illustrated example, the gate electrode WG is formed integrally with the gate line G2, and the source electrode WS is formed integrally with the source line S1. Further, the drain electrode WD extends along the second direction Y from a position in contact with the semiconductor layer SC disposed near the lower end of the pixel PX to a substantially central portion of the pixel PX. Such a drain electrode WD is located between the source line S1 and the source line S2 or between a main pixel electrode PA1 and a main pixel electrode PA2 of a pixel electrode PE, which will be described later, along the second direction Y. It is extended. Further, the drain electrode WD extends along the second direction Y immediately below a main common electrode CA located between a main pixel electrode PA1 and a main pixel electrode PA2 described later.

画素電極PEは、隣接するソース配線S1とソース配線S2との間に位置するとともに、ゲート配線G1とゲート配線G2との間に位置している。つまり、画素電極PEは、ソース配線S1及びソース配線S2と、ゲート配線G1及びゲート配線G2とで囲まれた内側に位置している。   The pixel electrode PE is located between the adjacent source line S1 and source line S2, and is located between the gate line G1 and the gate line G2. That is, the pixel electrode PE is located on the inner side surrounded by the source wiring S1 and the source wiring S2, and the gate wiring G1 and the gate wiring G2.

画素電極PEは、主画素電極PA及びコンタクト部PCを備えている。これらの主画素電極PA及びコンタクト部PCは、互いに電気的に接続されている。   The pixel electrode PE includes a main pixel electrode PA and a contact portion PC. The main pixel electrode PA and the contact part PC are electrically connected to each other.

コンタクト部PCは、コンタクト位置PPにおいてスイッチング素子SWとコンタクトする。すなわち、このコンタクト部PCは、画素PXの略中央部に位置し、第1方向Xに沿って延出している。このようなコンタクト部PCは、ドレイン電極WDの直上に位置するコンタクト位置PPにおいてコンタクトホールCH1及びコンタクトホールCH2を介してドレイン電極WDと電気的に接続されている。このようなコンタクト部PCは、第2方向Yに沿って略同一の幅を有する帯状に形成されている。   The contact part PC contacts the switching element SW at the contact position PP. That is, the contact portion PC is located substantially at the center of the pixel PX and extends along the first direction X. Such a contact portion PC is electrically connected to the drain electrode WD via the contact hole CH1 and the contact hole CH2 at the contact position PP located immediately above the drain electrode WD. Such a contact portion PC is formed in a strip shape having substantially the same width along the second direction Y.

主画素電極PAは、1個の画素電極PEに2本以上備えられている。このような主画素電極PAは、コンタクト部PCからそれぞれ第2方向Yに沿って延出している。このような主画素電極PAは、第1方向Xに沿って略同一の幅を有する帯状に形成されている。このような主画素電極PAは、コンタクト部PCと一体的あるいは連続的に形成され、コンタクト部PCと電気的に接続されている。   Two or more main pixel electrodes PA are provided in one pixel electrode PE. Such main pixel electrode PA extends along the second direction Y from the contact portion PC. Such a main pixel electrode PA is formed in a strip shape having substantially the same width along the first direction X. Such a main pixel electrode PA is formed integrally or continuously with the contact portion PC, and is electrically connected to the contact portion PC.

図示した例では、画素電極PEは、2本の主画素電極PA1及び主画素電極PA2を備えている。主画素電極PA1は、コンタクト位置PPよりもソース配線S1側に位置している。この主画素電極PA1は、コンタクト部PCのソース配線S1側に繋がっている。主画素電極PA2は、コンタクト位置PPよりもソース配線S2側に位置している。この主画素電極PA2は、コンタクト部PCのソース配線S2側に繋がっている。主画素電極PA1及び主画素電極PA2のそれぞれは、コンタクト部PCから画素PXの上側端部(つまり、ゲート配線G1側)及び下側端部(つまり、ゲート配線G2側)に向かってそれぞれ第2方向Yに沿って直線的に延出している。主画素電極PA1について、コンタクト部PCからゲート配線G1側に向かって延出した長さと、コンタクト部PCからゲート配線G2側に向かって延出した長さとは略同一である。同様に、主画素電極PA2について、コンタクト部PCからゲート配線G1側に向かって延出した長さと、コンタクト部PCからゲート配線G2側に向かって延出した長さとは略同一である。つまり、コンタクト部PCは、主画素電極PA1の略中間の位置と主画素電極PA2の略中間の位置とを繋いでいる。このような構成の画素電極PEは、Hの字形である。   In the illustrated example, the pixel electrode PE includes two main pixel electrodes PA1 and main pixel electrodes PA2. The main pixel electrode PA1 is located closer to the source line S1 than the contact position PP. The main pixel electrode PA1 is connected to the source line S1 side of the contact portion PC. The main pixel electrode PA2 is located closer to the source line S2 than the contact position PP. The main pixel electrode PA2 is connected to the source line S2 side of the contact portion PC. Each of the main pixel electrode PA1 and the main pixel electrode PA2 is second from the contact portion PC toward the upper end portion (that is, the gate wiring G1 side) and the lower end portion (that is, the gate wiring G2 side) of the pixel PX. It extends linearly along the direction Y. Regarding the main pixel electrode PA1, the length extending from the contact portion PC toward the gate wiring G1 side is substantially the same as the length extending from the contact portion PC toward the gate wiring G2 side. Similarly, with respect to the main pixel electrode PA2, the length extending from the contact portion PC toward the gate wiring G1 side and the length extending from the contact portion PC toward the gate wiring G2 side are substantially the same. That is, the contact portion PC connects a substantially middle position of the main pixel electrode PA1 and a substantially middle position of the main pixel electrode PA2. The pixel electrode PE having such a configuration has an H shape.

ここで、画素電極PEにおいて、コンタクト位置PPから主画素電極PA1までの第1方向Xに沿った距離Lは、コンタクト位置PPから主画素電極PA2までの第1方向Xに沿った距離Lと同一である。つまり、コンタクト位置PPは、主画素電極PA1及び主画素電極PA2の双方から第1方向Xに沿って等距離にある。また、このコンタクト位置PPは、ソース配線S1及びソース配線S2の双方から第1方向Xに沿って等距離にある。また、コンタクト位置PPは、ゲート配線G1及びゲート配線G2の双方から第2方向Yに沿って等距離にある。   Here, in the pixel electrode PE, the distance L along the first direction X from the contact position PP to the main pixel electrode PA1 is the same as the distance L along the first direction X from the contact position PP to the main pixel electrode PA2. It is. That is, the contact position PP is equidistant along the first direction X from both the main pixel electrode PA1 and the main pixel electrode PA2. Further, the contact position PP is equidistant along the first direction X from both the source line S1 and the source line S2. Further, the contact position PP is equidistant along the second direction Y from both the gate line G1 and the gate line G2.

このような画素電極PEのコンタクト部PCは、画素PXの略中央部で補助容量線C1の上方に位置している。すなわち、このような画素電極PEは、コンタクト部PCにおいて、補助容量線C1と対向し、画素PXでの画像表示に必要な容量を形成している。なお、より大きな容量を形成するために、コンタクト部PCに加えて、主画素電極PAの一部が補助容量線C1の上方に位置していても良い。   Such a contact portion PC of the pixel electrode PE is located above the storage capacitor line C1 at a substantially central portion of the pixel PX. That is, such a pixel electrode PE is opposed to the auxiliary capacitance line C1 in the contact portion PC and forms a capacitance necessary for image display in the pixel PX. In order to form a larger capacity, in addition to the contact portion PC, a part of the main pixel electrode PA may be located above the auxiliary capacity line C1.

なお、アレイ基板ARは、さらに、共通電極CEの一部を備えていても良い。   The array substrate AR may further include a part of the common electrode CE.

このようなアレイ基板ARにおいては、画素電極PEは、第1配向膜AL1によって覆われている。この第1配向膜AL1には、液晶層LQの液晶分子を初期配向させるために、第1配向処理方向PD1に沿って配向処理(例えば、ラビング処理や光配向処理)がなされている。第1配向膜AL1が液晶分子を初期配向させる第1配向処理方向PD1は、主画素電極PAの延出方向である第2方向Yと略平行である。   In such an array substrate AR, the pixel electrode PE is covered with the first alignment film AL1. The first alignment film AL1 is subjected to alignment treatment (for example, rubbing treatment or photo-alignment treatment) along the first alignment treatment direction PD1 in order to initially align the liquid crystal molecules of the liquid crystal layer LQ. The first alignment treatment direction PD1 in which the first alignment film AL1 initially aligns the liquid crystal molecules is substantially parallel to the second direction Y that is the extending direction of the main pixel electrode PA.

ここで、寸法の一例について述べると、ゲート配線Gの第1ピッチつまりゲート配線G1とゲート配線G2との第2方向Yに沿った間隔は150μm〜180μmであり、ソース配線Sの第2ピッチつまりソース配線S1とソース配線S2との第1方向Xに沿った間隔は50μm〜60μmであり、ゲート配線G及び補助容量線Cの第2方向Yに沿った幅が5μmであり、主画素電極PAの第1方向Xに沿った幅が5μmであり、ソース配線Sの第1方向Xに沿った幅が3μmである。なお、ゲート配線G及び補助容量線Cは同一層に形成されており、電気的に絶縁する必要があるため、両者の間に例えば10μmのマージンを確保している。   Here, an example of the dimensions will be described. The first pitch of the gate wiring G, that is, the distance between the gate wiring G1 and the gate wiring G2 in the second direction Y is 150 μm to 180 μm, and the second pitch of the source wiring S, that is, The distance between the source line S1 and the source line S2 along the first direction X is 50 μm to 60 μm, the width along the second direction Y of the gate line G and the auxiliary capacitance line C is 5 μm, and the main pixel electrode PA The width along the first direction X is 5 μm, and the width of the source line S along the first direction X is 3 μm. Note that the gate line G and the auxiliary capacitance line C are formed in the same layer and need to be electrically insulated, so a margin of, for example, 10 μm is secured between them.

図3は、図1に示した対向基板CTにおける一画素PXの構造例を概略的に示す平面図である。ここでは、X−Y平面における平面図を示している。なお、ここでは、説明に必要な構成のみを図示し、また、アレイ基板に備えられた画素電極PE、ソース配線S、ゲート配線Gなどを破線で示している。   FIG. 3 is a plan view schematically showing a structural example of one pixel PX in the counter substrate CT shown in FIG. Here, a plan view in the XY plane is shown. Here, only the configuration necessary for the description is illustrated, and the pixel electrode PE, the source wiring S, the gate wiring G, and the like provided in the array substrate are indicated by broken lines.

共通電極CEは、対向基板CTに主共通電極CAを備えている。図示した例では、共通電極CEは、さらに、対向基板CTに副共通電極CBを備えている。これらの主共通電極CA及び副共通電極CBは、互いに電気的に接続されている。但し、副共通電極CBは省略しても良い。   The common electrode CE includes a main common electrode CA on the counter substrate CT. In the illustrated example, the common electrode CE further includes a sub-common electrode CB on the counter substrate CT. The main common electrode CA and the sub-common electrode CB are electrically connected to each other. However, the sub-common electrode CB may be omitted.

主共通電極CAは、X−Y平面内において、主画素電極PA1及び主画素電極PA2のそれぞれを挟んだ両側で主画素電極PAの延出方向と略平行な第2方向Yに沿って直線的に延出している。あるいは、主共通電極CAは、ソース配線Sの上方、及び、主画素電極PA間にそれぞれ1本ずつ配置されるとともに主画素電極PAの延出方向と略平行な第2方向Yに沿って延出している。このような主共通電極CAは、第1方向Xに沿って略同一の幅を有する帯状に形成されている。   The main common electrode CA is linear along a second direction Y substantially parallel to the extending direction of the main pixel electrode PA on both sides of the main pixel electrode PA1 and the main pixel electrode PA2 in the XY plane. It extends to. Alternatively, one main common electrode CA is disposed above the source line S and between the main pixel electrodes PA, and extends along a second direction Y substantially parallel to the extending direction of the main pixel electrode PA. I'm out. The main common electrode CA is formed in a strip shape having substantially the same width along the first direction X.

図示した例では、主共通電極CAは、第1方向Xに間隔をおいて3本平行に並んでいる。すなわち、一画素あたり、3本の主共通電極CAが第1方向Xに沿って等ピッチで配置されている。画素PXにおいて、主共通電極CALは左側端部に配置され、主共通電極CARは右側端部に配置され、主共通電極CACは画素中央部に配置されている。厳密には、主共通電極CALは当該画素PXとその左側に隣接する画素との境界に跨って配置され、主共通電極CARは当該画素PXとその右側に隣接する画素との境界に跨って配置されている。主共通電極CALはソース配線S1の上方に位置し、主共通電極CARはソース配線S2の上方に位置し、主共通電極CACはコンタクト位置PPの上方を通り主画素電極PA1と主画素電極PA2との間に位置している。スイッチング素子SWのドレイン電極WDは、主共通電極CACの直下を通り第2方向Yに沿って延出している。   In the illustrated example, three main common electrodes CA are arranged in parallel in the first direction X with an interval. That is, three main common electrodes CA are arranged at equal pitches along the first direction X per pixel. In the pixel PX, the main common electrode CAL is disposed at the left end, the main common electrode CAR is disposed at the right end, and the main common electrode CAC is disposed at the center of the pixel. Strictly speaking, the main common electrode CAL is disposed over the boundary between the pixel PX and the pixel adjacent to the left side thereof, and the main common electrode CAR is disposed over the boundary between the pixel PX and the pixel adjacent to the right side thereof. Has been. The main common electrode CAL is located above the source line S1, the main common electrode CAR is located above the source line S2, and the main common electrode CAC passes above the contact position PP, and the main pixel electrode PA1 and the main pixel electrode PA2. Located between. The drain electrode WD of the switching element SW extends along the second direction Y passing directly under the main common electrode CAC.

主共通電極CAL及び主共通電極CACは、主画素電極PA1を挟んだ両側に位置している。同様に、主共通電極CAC及び主共通電極CARは、主画素電極PA2を挟んだ両側に位置している。換言すると、画素中央部に配置された主共通電極CACは、主画素電極PA1と主画素電極PA2との略中間に位置している。つまり、X−Y平面において、第1方向Xに沿って主共通電極CAと主画素電極PAとが交互に並んでおり、図示した例では、主共通電極CAL、主画素電極PA1、主共通電極CAC、主画素電極PA2、主共通電極CARがこの順に並んでいる。なお、主画素電極PA1と主共通電極CACとの間の第1方向Xに沿った電極間距離、及び、主共通電極CACと主画素電極PA2との間の第1方向Xに沿った電極間距離は略同等である。また、主共通電極CALと主画素電極PA1との間の第1方向Xに沿った電極間距離、及び、主画素電極PA2と主共通電極CARとの間の第1方向Xに沿った電極間距離は略同等である。   The main common electrode CAL and the main common electrode CAC are located on both sides of the main pixel electrode PA1. Similarly, the main common electrode CAC and the main common electrode CAR are located on both sides of the main pixel electrode PA2. In other words, the main common electrode CAC disposed in the center of the pixel is located approximately in the middle between the main pixel electrode PA1 and the main pixel electrode PA2. That is, in the XY plane, the main common electrode CA and the main pixel electrode PA are alternately arranged along the first direction X. In the illustrated example, the main common electrode CAL, the main pixel electrode PA1, and the main common electrode are arranged. The CAC, the main pixel electrode PA2, and the main common electrode CAR are arranged in this order. The inter-electrode distance along the first direction X between the main pixel electrode PA1 and the main common electrode CAC, and the inter-electrode distance along the first direction X between the main common electrode CAC and the main pixel electrode PA2. The distance is approximately the same. Further, the inter-electrode distance along the first direction X between the main common electrode CAL and the main pixel electrode PA1, and the inter-electrode distance along the first direction X between the main pixel electrode PA2 and the main common electrode CAR. The distance is approximately the same.

副共通電極CBは、X−Y平面内において、画素電極PEを挟んだ両側で第1方向Xに沿って直線的に延出している。あるいは、副共通電極CBは、ゲート配線Gの上方にそれぞれ位置するとともに主共通電極CAと繋がり第1方向Xに沿って直線的に延出している。このような副共通電極CBは、第2方向Yに沿って略同一の幅を有する帯状に形成されている。また、このような副共通電極CBは、主共通電極CAと一体的あるいは連続的に形成され、主共通電極CAと電気的に接続されている。つまり、対向基板CTにおいては、共通電極CEは格子状に形成されている。   The sub-common electrode CB extends linearly along the first direction X on both sides of the pixel electrode PE in the XY plane. Alternatively, the sub-common electrode CB is located above the gate line G and is connected to the main common electrode CA and extends linearly along the first direction X. Such a sub-common electrode CB is formed in a strip shape having substantially the same width along the second direction Y. Further, such a sub-common electrode CB is formed integrally or continuously with the main common electrode CA and is electrically connected to the main common electrode CA. That is, in the counter substrate CT, the common electrode CE is formed in a lattice shape.

図示した例では、副共通電極CBは、第2方向Yに間隔をおいて2本平行に並んでおり、画素PXの上下両端部にそれぞれ配置されている。すなわち、一画素あたり、2本の副共通電極CBが配置されている。図示した画素PXにおいて、副共通電極CBUは上側端部に配置され、副共通電極CBBは下側端部に配置されている。厳密には、副共通電極CBUは当該画素PXとその上側に隣接する画素との境界に跨って配置され、副共通電極CBBは当該画素PXとその下側に隣接する画素との境界に跨って配置されている。副共通電極CBUはゲート配線G1の上方に位置し、副共通電極CBBはゲート配線G2の上方に位置している。   In the illustrated example, two sub-common electrodes CB are arranged in parallel in the second direction Y with an interval therebetween, and are arranged at both upper and lower ends of the pixel PX, respectively. That is, two sub-common electrodes CB are arranged per pixel. In the illustrated pixel PX, the sub-common electrode CBU is disposed at the upper end, and the sub-common electrode CBB is disposed at the lower end. Strictly speaking, the sub-common electrode CBU is disposed across the boundary between the pixel PX and the adjacent pixel on the upper side, and the sub-common electrode CBB is disposed over the boundary between the pixel PX and the adjacent pixel on the lower side. Has been placed. The sub-common electrode CBU is located above the gate line G1, and the sub-common electrode CBB is located above the gate line G2.

このような対向基板CTにおいては、共通電極CEは、第2配向膜AL2によって覆われている。この第2配向膜AL2には、液晶層LQの液晶分子を初期配向させるために、第2配向処理方向PD2に沿って配向処理(例えば、ラビング処理や光配向処理)がなされている。第2配向膜AL2が液晶分子を初期配向させる第2配向処理方向PD2は、第1配向処理方向PD1とは互いに平行であって、互いに同じ向きあるいは逆向きである。図示した例では、第2配向処理方向PD2は、第2方向Yと平行であり、X−Y平面内において、第1配向処理方向PD1とは互いに平行であって、互いに同じ向きである。   In such a counter substrate CT, the common electrode CE is covered with the second alignment film AL2. The second alignment film AL2 is subjected to alignment treatment (for example, rubbing treatment or photo-alignment treatment) along the second alignment treatment direction PD2 in order to initially align the liquid crystal molecules of the liquid crystal layer LQ. The second alignment treatment direction PD2 in which the second alignment film AL2 initially aligns the liquid crystal molecules is parallel to the first alignment treatment direction PD1 and is in the same direction or in the opposite direction. In the illustrated example, the second alignment treatment direction PD2 is parallel to the second direction Y, and in the XY plane, the first alignment treatment direction PD1 is parallel to each other and the same direction.

図4は、図2のA−B線で切断したアレイ基板ARの断面構造を概略的に示す断面図である。   FIG. 4 is a cross-sectional view schematically showing a cross-sectional structure of the array substrate AR cut along the line AB in FIG.

アレイ基板ARは、光透過性を有する第1絶縁基板10を用いて形成されている。このアレイ基板ARは、第1絶縁基板10においてスイッチング素子SW、補助容量線C1、画素電極PE、第1絶縁膜11、第2絶縁膜12、第3絶縁膜13、第1配向膜AL1などを備えている。   The array substrate AR is formed using a first insulating substrate 10 having light transparency. The array substrate AR includes the switching element SW, the auxiliary capacitance line C1, the pixel electrode PE, the first insulating film 11, the second insulating film 12, the third insulating film 13, the first alignment film AL1, and the like in the first insulating substrate 10. I have.

スイッチング素子SWのゲート電極WGは、ゲート配線G2の一部であり、第1絶縁基板10の内面10Aに形成されている。補助容量線C1は、第1絶縁基板10の内面10Aに形成されている。これらのゲート電極WG、ゲート配線G及び補助容量線Cは、同一材料によって形成されている。これらのゲート配線G2と一体のゲート電極WG及び補助容量線C1は、第1絶縁膜11によって覆われている。   The gate electrode WG of the switching element SW is a part of the gate wiring G2, and is formed on the inner surface 10A of the first insulating substrate 10. The auxiliary capacitance line C <b> 1 is formed on the inner surface 10 </ b> A of the first insulating substrate 10. The gate electrode WG, the gate line G, and the auxiliary capacitance line C are formed of the same material. The gate electrode WG and the auxiliary capacitance line C1 integrated with the gate wiring G2 are covered with the first insulating film 11.

スイッチング素子SWの半導体層SCは、第1絶縁膜11の上に形成され、ゲート電極WGの直上に位置している。スイッチング素子SWのソース電極WSは、ソース配線S1の一部であり、第1絶縁膜11の上に形成され、半導体層SCにコンタクトしている。スイッチング素子SWのドレイン電極WDは、第1絶縁膜11の上に形成され、半導体層SCにコンタクトしている。これらのソース電極WS及びドレイン電極WDは、ソース配線とともに同一材料によって形成されている。スイッチング素子SWを構成する半導体層SC、ソース電極WS、及び、ドレイン電極WDは、第2絶縁膜12によって覆われている。この第2絶縁膜12には、ドレイン電極WDまで貫通したコンタクトホールCH1が形成されている。   The semiconductor layer SC of the switching element SW is formed on the first insulating film 11 and is located immediately above the gate electrode WG. The source electrode WS of the switching element SW is a part of the source line S1, is formed on the first insulating film 11, and is in contact with the semiconductor layer SC. The drain electrode WD of the switching element SW is formed on the first insulating film 11 and is in contact with the semiconductor layer SC. These source electrode WS and drain electrode WD are formed of the same material together with the source wiring. The semiconductor layer SC, the source electrode WS, and the drain electrode WD constituting the switching element SW are covered with the second insulating film 12. In the second insulating film 12, a contact hole CH1 penetrating to the drain electrode WD is formed.

第3絶縁膜13は、第2絶縁膜12の上に形成されている。この第3絶縁膜13は、例えば、有機系材料を用いて形成され、その表面を平滑化している。このような第3絶縁膜13には、コンタクトホールCH2が形成されている。このコンタクトホールCH2は、コンタクトホールCH1よりも大きなサイズであり、コンタクトホールCH1でドレイン電極WDまで貫通するとともにコンタクトホールCH1の周囲の第2絶縁膜12まで貫通する。   The third insulating film 13 is formed on the second insulating film 12. The third insulating film 13 is formed using, for example, an organic material, and the surface thereof is smoothed. A contact hole CH2 is formed in the third insulating film 13 as described above. The contact hole CH2 is larger in size than the contact hole CH1, and penetrates to the drain electrode WD through the contact hole CH1 and to the second insulating film 12 around the contact hole CH1.

画素電極PEは、第3絶縁膜13の上に形成され、そのコンタクト部PCがコンタクトホールCH1及びコンタクトホールCH2を介してドレイン電極WDにコンタクトしている。画素電極PEのコンタクト位置PPとは、コンタクト部PCにおいてコンタクトホールCH1を介してドレイン電極WDとコンタクトしている位置に相当する。このような画素電極PEの一部は、第1絶縁膜11、第2絶縁膜12、及び、第3絶縁膜13を介して補助容量線C1と対向している。   The pixel electrode PE is formed on the third insulating film 13, and the contact portion PC is in contact with the drain electrode WD through the contact hole CH1 and the contact hole CH2. The contact position PP of the pixel electrode PE corresponds to a position in contact with the drain electrode WD through the contact hole CH1 in the contact portion PC. A part of such a pixel electrode PE is opposed to the storage capacitor line C1 through the first insulating film 11, the second insulating film 12, and the third insulating film 13.

第1配向膜AL1は、画素電極PEなどを覆っており、第3絶縁膜13の上にも配置されている。このような第1配向膜AL1は、水平配向性を示す材料によって形成されている。   The first alignment film AL1 covers the pixel electrode PE and the like, and is also disposed on the third insulating film 13. Such a first alignment film AL1 is formed of a material exhibiting horizontal alignment.

図5は、図3のC−D線で切断した液晶表示パネルLPNの断面構造を概略的に示す断面図である。   FIG. 5 is a cross-sectional view schematically showing a cross-sectional structure of the liquid crystal display panel LPN cut along line CD in FIG.

液晶表示パネルLPNを構成するアレイ基板ARの背面側には、バックライト4が配置されている。バックライト4としては、種々の形態が適用可能であり、また、光源として発光ダイオード(LED)を利用したものや冷陰極管(CCFL)を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。   A backlight 4 is disposed on the back side of the array substrate AR constituting the liquid crystal display panel LPN. As the backlight 4, various forms are applicable, and any of those using a light emitting diode (LED) or a cold cathode tube (CCFL) as a light source can be applied. The description of the structure is omitted.

アレイ基板ARにおいて、第1絶縁膜11は、第1絶縁基板10の内面10A、つまり、対向基板CTと対向する側に形成され、ソース配線S1及びソース配線S2は、第1絶縁膜11の上に形成され、第2絶縁膜12によって覆われている。ドレイン電極WDは、第1絶縁膜11の上に形成され、第2絶縁膜12によって覆われている。このドレイン電極WDは、ソース配線S1とソース配線S2との間に位置している。画素電極PEの主画素電極PA1及び主画素電極PA2は、第3絶縁膜13の上に形成され、第1配向膜AL1によって覆われている。主画素電極PA1及び主画素電極PA2は、ドレイン電極WDの両側に位置するとともに、ソース配線S1及びソース配線S2のそれぞれの直上の位置よりもそれらの内側に位置している。第1配向膜AL1は、アレイ基板ARの対向基板CTと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。   In the array substrate AR, the first insulating film 11 is formed on the inner surface 10A of the first insulating substrate 10, that is, on the side facing the counter substrate CT, and the source wiring S1 and the source wiring S2 are formed on the first insulating film 11. And is covered with the second insulating film 12. The drain electrode WD is formed on the first insulating film 11 and is covered with the second insulating film 12. The drain electrode WD is located between the source line S1 and the source line S2. The main pixel electrode PA1 and the main pixel electrode PA2 of the pixel electrode PE are formed on the third insulating film 13 and covered with the first alignment film AL1. The main pixel electrode PA1 and the main pixel electrode PA2 are located on both sides of the drain electrode WD, and are located more inside than the positions immediately above the source line S1 and the source line S2. The first alignment film AL1 is disposed on the surface of the array substrate AR that faces the counter substrate CT, and extends over substantially the entire active area ACT.

対向基板CTは、光透過性を有する第2絶縁基板20を用いて形成されている。この対向基板CTは、第2絶縁基板20の内側、つまり、アレイ基板ARと対向する側において、カラーフィルタCF、オーバーコート層OC、共通電極CE、第2配向膜AL2などを備えている。なお、第2絶縁基板20のアレイ基板ARに対向する内面20Aには、各画素PXを区画するブラックマトリクスが配置されても良い。   The counter substrate CT is formed by using a second insulating substrate 20 having optical transparency. The counter substrate CT includes a color filter CF, an overcoat layer OC, a common electrode CE, a second alignment film AL2, and the like on the inner side of the second insulating substrate 20, that is, the side facing the array substrate AR. A black matrix that partitions each pixel PX may be disposed on the inner surface 20A of the second insulating substrate 20 facing the array substrate AR.

カラーフィルタCFは、各画素PXに対応して配置されている。すなわち、カラーフィルタCFは、第2絶縁基板20の内面20Aに配置されている。第1方向Xに隣接する画素PXにそれぞれ配置されたカラーフィルタCFは、互いに色が異なる。例えば、カラーフィルタCFは、赤色、青色、緑色といった3原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタは、緑色画素に対応して配置されている。   The color filter CF is arranged corresponding to each pixel PX. That is, the color filter CF is disposed on the inner surface 20 </ b> A of the second insulating substrate 20. The color filters CF arranged in the pixels PX adjacent to each other in the first direction X have different colors. For example, the color filter CF is formed of resin materials colored in three primary colors such as red, blue, and green. A red color filter made of a resin material colored in red is arranged corresponding to the red pixel. A blue color filter made of a resin material colored in blue is arranged corresponding to a blue pixel. A green color filter made of a resin material colored in green is arranged corresponding to the green pixel.

オーバーコート層OCは、カラーフィルタCFを覆っている。このオーバーコート層OCは、カラーフィルタCFの表面の凹凸の影響を緩和する。   The overcoat layer OC covers the color filter CF. This overcoat layer OC alleviates the influence of irregularities on the surface of the color filter CF.

共通電極CEの主共通電極CAL、主共通電極CAC、及び、主共通電極CAR、図示しない副共通電極CBなどは、オーバーコート層OCのアレイ基板ARと対向する側に形成されている。主共通電極CALは、ソース配線S1の直上に位置している。主共通電極CARは、ソース配線S2の直上に位置している。主共通電極CACは、主共通電極CALと主共通電極CARとの間あるいは主画素電極PA1と主画素電極PA2との間に位置し、ドレイン電極WDの直上に位置している。   The main common electrode CAL, the main common electrode CAC, the main common electrode CAR, the sub-common electrode CB (not shown), and the like of the common electrode CE are formed on the side of the overcoat layer OC facing the array substrate AR. The main common electrode CAL is located immediately above the source line S1. The main common electrode CAR is located immediately above the source line S2. The main common electrode CAC is located between the main common electrode CAL and the main common electrode CAR or between the main pixel electrode PA1 and the main pixel electrode PA2, and is located immediately above the drain electrode WD.

画素電極PEと共通電極CEとの間の領域、つまり、主共通電極CALと主画素電極PA1との間の領域、主共通電極CACと主画素電極PA1との間の領域、主共通電極CACと主画素電極PA2との間の領域、及び、主共通電極CARと主画素電極PA2との間の領域は、バックライト光が透過可能な透過領域に相当する。   A region between the pixel electrode PE and the common electrode CE, that is, a region between the main common electrode CAL and the main pixel electrode PA1, a region between the main common electrode CAC and the main pixel electrode PA1, and the main common electrode CAC A region between the main pixel electrode PA2 and a region between the main common electrode CAR and the main pixel electrode PA2 correspond to a transmission region through which the backlight can be transmitted.

第2配向膜AL2は、対向基板CTのアレイ基板ARと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。この第2配向膜AL2は、共通電極CEやオーバーコート層OCなどを覆っている。このような第2配向膜AL2は、水平配向性を示す材料によって形成されている。   The second alignment film AL2 is disposed on the surface of the counter substrate CT facing the array substrate AR, and extends over substantially the entire active area ACT. The second alignment film AL2 covers the common electrode CE, the overcoat layer OC, and the like. Such a second alignment film AL2 is formed of a material exhibiting horizontal alignment.

上述したようなアレイ基板ARと対向基板CTとは、それぞれの第1配向膜AL1及び第2配向膜AL2が対向するように配置されている。このとき、アレイ基板ARの第1配向膜AL1と対向基板CTの第2配向膜AL2との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば2〜7μmのセルギャップが形成される。アレイ基板ARと対向基板CTとは、所定のセルギャップが形成された状態で、アクティブエリアACTの外側のシール材によって貼り合わせられている。   The array substrate AR and the counter substrate CT as described above are arranged so that the first alignment film AL1 and the second alignment film AL2 face each other. At this time, a predetermined cell is formed between the first alignment film AL1 of the array substrate AR and the second alignment film AL2 of the counter substrate CT by, for example, a columnar spacer integrally formed on one substrate with a resin material. A gap, for example a cell gap of 2-7 μm, is formed. The array substrate AR and the counter substrate CT are bonded to each other with a sealing material outside the active area ACT in a state where a predetermined cell gap is formed.

液晶層LQは、アレイ基板ARと対向基板CTとの間に形成されたセルギャップに保持され、第1配向膜AL1と第2配向膜AL2との間に配置されている。このような液晶層LQは、例えば、誘電率異方性が正(ポジ型)の液晶材料によって構成されている。   The liquid crystal layer LQ is held in a cell gap formed between the array substrate AR and the counter substrate CT, and is disposed between the first alignment film AL1 and the second alignment film AL2. Such a liquid crystal layer LQ is made of, for example, a liquid crystal material having a positive dielectric anisotropy (positive type).

尚、主画素電極PAと主共通電極CAとの第1方向Xに沿った間隔は、液晶層LQの厚さよりも大きく、主画素電極PAと主共通電極CAとの間隔は、液晶層LQの厚さの2倍以上の大きさを持つ。   Note that the distance between the main pixel electrode PA and the main common electrode CA along the first direction X is larger than the thickness of the liquid crystal layer LQ, and the distance between the main pixel electrode PA and the main common electrode CA is equal to that of the liquid crystal layer LQ. It is more than twice the thickness.

アレイ基板ARの外面、つまり、アレイ基板ARを構成する第1絶縁基板10の外面10Bには、第1光学素子OD1が接着剤などにより貼付されている。この第1光学素子OD1は、液晶表示パネルLPNのバックライト4と対向する側に位置しており、バックライト4から液晶表示パネルLPNに入射する入射光の偏光状態を制御する。この第1光学素子OD1は、第1偏光軸(あるいは第1吸収軸)AX1を有する第1偏光板PL1を含んでいる。なお、第1偏光板PL1と第1絶縁基板10との間に位相差板などの他の光学素子が配置されても良い。   The first optical element OD1 is attached to the outer surface of the array substrate AR, that is, the outer surface 10B of the first insulating substrate 10 constituting the array substrate AR with an adhesive or the like. The first optical element OD1 is located on the side facing the backlight 4 of the liquid crystal display panel LPN, and controls the polarization state of incident light incident on the liquid crystal display panel LPN from the backlight 4. The first optical element OD1 includes a first polarizing plate PL1 having a first polarization axis (or first absorption axis) AX1. Note that another optical element such as a retardation plate may be disposed between the first polarizing plate PL1 and the first insulating substrate 10.

対向基板CTの外面、つまり、対向基板CTを構成する第2絶縁基板20の外面20Bには、第2光学素子OD2が接着剤などにより貼付されている。この第2光学素子OD2は、液晶表示パネルLPNの表示面側に位置しており、液晶表示パネルLPNから出射した出射光の偏光状態を制御する。この第2光学素子OD2は、第2偏光軸(あるいは第2吸収軸)AX2を有する第2偏光板PL2を含んでいる。なお、第2偏光板PL2と第2絶縁基板20との間に位相差板などの他の光学素子が配置されていても良い。   The second optical element OD2 is attached to the outer surface of the counter substrate CT, that is, the outer surface 20B of the second insulating substrate 20 constituting the counter substrate CT with an adhesive or the like. The second optical element OD2 is located on the display surface side of the liquid crystal display panel LPN, and controls the polarization state of the outgoing light emitted from the liquid crystal display panel LPN. The second optical element OD2 includes a second polarizing plate PL2 having a second polarization axis (or second absorption axis) AX2. Note that another optical element such as a retardation plate may be disposed between the second polarizing plate PL2 and the second insulating substrate 20.

第1偏光板PL1の第1偏光軸AX1と、第2偏光板PL2の第2偏光軸AX2とは、略直交する位置関係(クロスニコル)にある。このとき、一方の偏光板は、例えば、その偏光軸が主画素電極PAあるいは主共通電極CAの延出方向と略平行または略直交するように配置されている。つまり、主画素電極PAあるいは主共通電極CAの延出方向が第2方向Yである場合、一方の偏光板の吸収軸は、第1方向Xと略平行である(つまり、第2方向Yと略直交する)、あるいは、第1方向Xと略直交する(つまり、第2方向Yと略平行である)。   The first polarizing axis AX1 of the first polarizing plate PL1 and the second polarizing axis AX2 of the second polarizing plate PL2 are in a substantially orthogonal positional relationship (crossed Nicols). At this time, one polarizing plate is disposed, for example, so that the polarization axis thereof is substantially parallel or substantially orthogonal to the extending direction of the main pixel electrode PA or the main common electrode CA. That is, when the extending direction of the main pixel electrode PA or the main common electrode CA is the second direction Y, the absorption axis of one polarizing plate is substantially parallel to the first direction X (that is, the second direction Y and Or substantially perpendicular to the first direction X (that is, substantially parallel to the second direction Y).

あるいは、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第1配向処理方向PD1あるいは第2配向処理方向PD2と平行または直交するように配置されている。初期配向方向が第2方向Yと平行である場合、一方の偏光板の偏光軸は、第1方向Xと平行、あるいは、第2方向Yと平行である。   Alternatively, one polarizing plate is disposed, for example, so that the polarization axis thereof is parallel or orthogonal to the initial alignment direction of the liquid crystal molecules, that is, the first alignment processing direction PD1 or the second alignment processing direction PD2. When the initial alignment direction is parallel to the second direction Y, the polarization axis of one polarizing plate is parallel to the first direction X or parallel to the second direction Y.

図3において、(a)で示した例では、第1偏光板PL1は、その第1偏光軸AX1が主画素電極PAの延出方向あるいは液晶分子LMの初期配向方向(第2方向Y)に対して直交する(つまり、第1方向Xに平行となる)ように配置され、また、第2偏光板PL2は、その第2偏光軸AX2が主画素電極PAの延出方向あるいは液晶分子LMの初期配向方向に対して平行となる(つまり、第2方向Yと平行となる)ように配置されている。   In the example shown in FIG. 3A, the first polarizing plate PL1 has the first polarizing axis AX1 in the extending direction of the main pixel electrode PA or the initial alignment direction (second direction Y) of the liquid crystal molecules LM. The second polarizing plate PL2 has a second polarization axis AX2 extending in the main pixel electrode PA or the liquid crystal molecule LM. They are arranged so as to be parallel to the initial alignment direction (that is, parallel to the second direction Y).

また、図3において、(b)で示した例では、第2偏光板PL2は、その第2偏光軸AX2が主画素電極PAの延出方向あるいは液晶分子LMの初期配向方向(第2方向Y)に対して直交する(つまり、第1方向Xに平行となる)ように配置され、また、第1偏光板PL1は、その第1偏光軸AX1が主画素電極PAの延出方向あるいは液晶分子LMの初期配向方向に対して平行となる(つまり、第2方向Yと平行となる)ように配置されている。   In FIG. 3B, in the example shown in FIG. 3B, the second polarizing plate PL2 has the second polarization axis AX2 extending in the main pixel electrode PA or the initial alignment direction (second direction Y) of the liquid crystal molecules LM. The first polarizing plate PL1 has a first polarizing axis AX1 extending in the main pixel electrode PA or a liquid crystal molecule. They are arranged so as to be parallel to the initial alignment direction of LM (that is, parallel to the second direction Y).

次に、上記構成の液晶表示パネルLPNの動作について、図2乃至図5を参照しながら説明する。   Next, the operation of the liquid crystal display panel LPN configured as described above will be described with reference to FIGS.

すなわち、液晶層LQに電圧が印加されていない状態、つまり、画素電極PEと共通電極CEとの間に電界が形成されていない状態(OFF時)では、液晶層LQの液晶分子LMは、その長軸が第1配向膜AL1の第1配向処理方向PD1及び第2配向膜AL2の第2配向処理方向PD2を向くように配向している。このようなOFF時が初期配向状態に相当し、OFF時の液晶分子LMの配向方向が初期配向方向に相当する。   That is, in a state where no voltage is applied to the liquid crystal layer LQ, that is, in a state where no electric field is formed between the pixel electrode PE and the common electrode CE (when OFF), the liquid crystal molecules LM of the liquid crystal layer LQ The major axis is oriented so as to face the first orientation treatment direction PD1 of the first orientation film AL1 and the second orientation treatment direction PD2 of the second orientation film AL2. Such OFF time corresponds to the initial alignment state, and the alignment direction of the liquid crystal molecules LM at the OFF time corresponds to the initial alignment direction.

なお、厳密には、液晶分子LMは、X−Y平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子LMの初期配向方向とは、OFF時の液晶分子LMの長軸をX−Y平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子LMは、X−Y平面に平行に配向しているものとし、X−Y平面と平行な面内で回転するものとして説明する。   Strictly speaking, the liquid crystal molecules LM are not always aligned parallel to the XY plane, and are often pretilted. For this reason, the initial alignment direction of the liquid crystal molecules LM here is a direction obtained by orthogonally projecting the major axis of the liquid crystal molecules LM at the time of OFF to the XY plane. Hereinafter, in order to simplify the description, it is assumed that the liquid crystal molecules LM are aligned in parallel to the XY plane and rotate in a plane parallel to the XY plane.

ここでは、第1配向処理方向PD1及び第2配向処理方向PD2は、ともに第2方向Yと略平行な方向である。OFF時においては、液晶分子LMは、図3に破線で示したように、その長軸が第2方向Yと略平行な方向に初期配向する。   Here, the first alignment treatment direction PD1 and the second alignment treatment direction PD2 are both substantially parallel to the second direction Y. At the OFF time, the liquid crystal molecules LM are initially aligned in the direction in which the major axis is substantially parallel to the second direction Y, as indicated by a broken line in FIG.

図示した例のように、第1配向処理方向PD1及び第2配向処理方向PD2が平行且つ同じ向きである場合、液晶層LQの断面において、液晶分子LMは、液晶層LQの中間部付近で略水平(プレチルト角が略ゼロ)に配向し、ここを境界として第1配向膜AL1の近傍及び第2配向膜AL2の近傍において対称となるようなプレチルト角を持って配向する(スプレイ配向)。このように液晶分子LMがスプレイ配向している状態では、基板の法線方向から傾いた方向においても第1配向膜AL1の近傍の液晶分子LMと第2配向膜AL2の近傍の液晶分子LMとにより光学的に補償される。したがって、第1配向処理方向PD1及び第2配向処理方向PD2が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。   As in the illustrated example, when the first alignment processing direction PD1 and the second alignment processing direction PD2 are parallel and in the same direction, in the cross section of the liquid crystal layer LQ, the liquid crystal molecules LM are substantially near the middle portion of the liquid crystal layer LQ. Alignment is performed horizontally (pretilt angle is substantially zero), and is aligned with a pretilt angle that is symmetrical in the vicinity of the first alignment film AL1 and in the vicinity of the second alignment film AL2 (spray alignment). Thus, in the state in which the liquid crystal molecules LM are splay aligned, the liquid crystal molecules LM in the vicinity of the first alignment film AL1 and the liquid crystal molecules LM in the vicinity of the second alignment film AL2 in the direction inclined from the normal direction of the substrate Is optically compensated. Therefore, when the first alignment processing direction PD1 and the second alignment processing direction PD2 are parallel to each other and in the same direction, light leakage is small in the case of black display, and a high contrast ratio can be realized. It becomes possible to improve the quality.

なお、第1配向処理方向PD1及び第2配向処理方向PD2が互いに平行且つ逆向きである場合、液晶層LQの断面において、液晶分子LMは、第1配向膜AL1の近傍、第2配向膜AL2の近傍、及び、液晶層LQの中間部において略均一なプレチルト角を持って配向する(ホモジニアス配向)。   When the first alignment treatment direction PD1 and the second alignment treatment direction PD2 are parallel and opposite to each other, the liquid crystal molecules LM are in the vicinity of the first alignment film AL1, in the second alignment film AL2 in the cross section of the liquid crystal layer LQ. And in the middle part of the liquid crystal layer LQ with a substantially uniform pretilt angle (homogeneous alignment).

バックライト4からのバックライト光の一部は、第1偏光板PL1を透過し、液晶表示パネルLPNに入射する。液晶表示パネルLPNに入射した光は、第1偏光板PL1の第1吸収軸AX1と直交する直線偏光である。このような直線偏光の偏光状態は、液晶層LQを通過する際に液晶分子LMの配向状態によって変化するが、OFF時においては、液晶層LQを通過した直線偏光の偏光状態はほとんど変化しない。このため、液晶表示パネルLPNを透過した直線偏光は、第1偏光板PL1に対してクロスニコルの位置関係にある第2偏光板PL2によって吸収される(黒表示)。   Part of the backlight light from the backlight 4 passes through the first polarizing plate PL1 and enters the liquid crystal display panel LPN. The light incident on the liquid crystal display panel LPN is linearly polarized light orthogonal to the first absorption axis AX1 of the first polarizing plate PL1. The polarization state of such linearly polarized light changes depending on the alignment state of the liquid crystal molecules LM when passing through the liquid crystal layer LQ, but the polarization state of the linearly polarized light that has passed through the liquid crystal layer LQ hardly changes at the OFF time. Therefore, the linearly polarized light transmitted through the liquid crystal display panel LPN is absorbed by the second polarizing plate PL2 having a crossed Nicol positional relationship with the first polarizing plate PL1 (black display).

一方、液晶層LQに電圧が印加された状態、つまり、画素電極PEと共通電極CEとの間に電界が形成された状態(ON時)では、画素電極PEと共通電極CEとの間に基板と略平行な横電界(あるいは斜め電界)が形成される。液晶分子LMは、電界の影響を受け、その長軸が図中の実線で示したようにX−Y平面と略平行な平面内で回転する。   On the other hand, in a state where a voltage is applied to the liquid crystal layer LQ, that is, a state where an electric field is formed between the pixel electrode PE and the common electrode CE (when ON), the substrate is interposed between the pixel electrode PE and the common electrode CE. A horizontal electric field (or an oblique electric field) substantially parallel to the line is formed. The liquid crystal molecules LM are affected by the electric field and rotate in a plane whose major axis is substantially parallel to the XY plane as indicated by the solid line in the figure.

図3に示した例では、画素PX内において、主画素電極PA1と主共通電極CACとの間の下側の領域内では、液晶分子LMは、第2方向Yに対して反時計回りに回転し図中の右下を向くように配向し、上側の領域内では、液晶分子LMは、第2方向Yに対して時計回りに回転し図中の右上を向くように配向する。また、主画素電極PA2と主共通電極CACとの間の下側の領域内では、液晶分子LMは、第2方向Yに対して時計回りに回転し図中の左下を向くように配向し、上側の領域内では、液晶分子LMは、第2方向Yに対して反時計回りに回転し図中の左上を向くように配向する。   In the example shown in FIG. 3, the liquid crystal molecules LM rotate counterclockwise with respect to the second direction Y in the lower region between the main pixel electrode PA1 and the main common electrode CAC in the pixel PX. In the upper region, the liquid crystal molecules LM are rotated clockwise with respect to the second direction Y and oriented so as to face the upper right in the drawing. In the lower region between the main pixel electrode PA2 and the main common electrode CAC, the liquid crystal molecules LM are oriented so as to rotate clockwise with respect to the second direction Y and to face the lower left in the figure, In the upper region, the liquid crystal molecules LM are aligned so as to rotate counterclockwise with respect to the second direction Y and to face the upper left in the drawing.

このように、各画素PXにおいて、画素電極PEと共通電極CEとの間に電界が形成された状態では、液晶分子LMの配向方向は、主画素電極PAと重なる位置あるいは主共通電極CAと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素PXには、複数のドメインが形成される。   As described above, in each pixel PX, in a state where an electric field is formed between the pixel electrode PE and the common electrode CE, the alignment direction of the liquid crystal molecules LM overlaps with the main pixel electrode PA or the main common electrode CA. Dividing into a plurality of directions with the position as a boundary, a domain is formed in each orientation direction. That is, a plurality of domains are formed in one pixel PX.

このようなON時には、バックライト4から液晶表示パネルLPNに入射したバックライト光の一部は、第1偏光板PL1を透過し、液晶表示パネルLPNに入射する。液晶表示パネルLPNに入射した光は、第1偏光板PL1の第1吸収軸AX1と直交する直線偏光である。このような直線偏光の偏光状態は、液晶層LQを通過する際に液晶分子LMの配向状態に応じて変化する。例えば、第1方向Xに平行な直線偏光が液晶表示パネルLPNに入射すると、液晶層LQを通過する際に第1方向Xに対して45°−225°方位あるいは135°−315°方位に配向した液晶分子LMによりλ/2の位相差の影響を受ける(但し、λは液晶層LQを透過する光の波長である)。これにより、液晶層LQを通過した光の偏光状態は、第2方向Yに平行な直線偏光となる。このため、ON時においては、液晶層LQを通過した少なくとも一部の光は、第2偏光板PL2を透過する(白表示)。但し、画素電極あるいは共通電極と重なる位置では、液晶分子が初期配向状態を維持しているため、OFF時と同様に黒表示となる。   At such an ON time, part of the backlight light incident on the liquid crystal display panel LPN from the backlight 4 is transmitted through the first polarizing plate PL1 and incident on the liquid crystal display panel LPN. The light incident on the liquid crystal display panel LPN is linearly polarized light orthogonal to the first absorption axis AX1 of the first polarizing plate PL1. The polarization state of such linearly polarized light changes according to the alignment state of the liquid crystal molecules LM when passing through the liquid crystal layer LQ. For example, when linearly polarized light parallel to the first direction X is incident on the liquid crystal display panel LPN, it is oriented in the 45 ° -225 ° azimuth or 135 ° -315 ° azimuth with respect to the first direction X when passing through the liquid crystal layer LQ. The liquid crystal molecules LM are affected by the phase difference of λ / 2 (where λ is the wavelength of light transmitted through the liquid crystal layer LQ). Thereby, the polarization state of the light that has passed through the liquid crystal layer LQ becomes linearly polarized light parallel to the second direction Y. For this reason, at the time of ON, at least a part of the light that has passed through the liquid crystal layer LQ is transmitted through the second polarizing plate PL2 (white display). However, at the position overlapping with the pixel electrode or the common electrode, since the liquid crystal molecules maintain the initial alignment state, black display is performed as in the OFF state.

本実施形態によれば、画素PXの略中央部を横切る補助容量線C1を備え、画素電極PEにおいて、スイッチング素子SWとコンタクトするコンタクト部PCは、画素PXの略中央部において補助容量線C1の直上に位置している。そして、コンタクト部PCに繋がった主画素電極PAと主共通電極CAとの間に形成される電界を利用して液晶分子が駆動される。このため、一画素PXにおいてコンタクト部PCを挟んだ上下の領域つまりゲート配線G1側の領域及びゲート配線G2側の領域において、表示に寄与する透過領域を形成することが可能となる。したがって、一画素PXにおいて、表示に利用できない無駄なスペースを少なくすることができる。   According to the present embodiment, the storage capacitor line C1 that crosses substantially the center of the pixel PX is provided, and the contact portion PC that contacts the switching element SW in the pixel electrode PE is connected to the storage capacitor line C1 at the approximately center of the pixel PX. Located directly above. Then, liquid crystal molecules are driven using an electric field formed between the main pixel electrode PA and the main common electrode CA connected to the contact portion PC. Therefore, it is possible to form a transmission region contributing to display in the upper and lower regions sandwiching the contact portion PC in one pixel PX, that is, the region on the gate line G1 side and the region on the gate line G2 side. Therefore, it is possible to reduce a useless space that cannot be used for display in one pixel PX.

比較例として、コンタクト部PCをスイッチング素子SWに近接させたレイアウトでは、コンタクト部PCの直下に位置する補助容量線Cがスイッチング素子SWのゲート電極WGあるいはゲート配線Gに近接するが、両者は同一層に形成され且つ電気的に絶縁されることが要求されるため、両者の間に十分な隙間(上記の例では10μm以上のマージン)を確保する必要がある。このため、スイッチング素子SWとコンタクト部PCあるいは画素電極PEとの間に、ほとんど表示に利用できない無駄なスペースができてしまう。本実施形態によれば、このような比較例のレイアウトと比較して、一画素PXの面積が同一であっても、実質的に表示に寄与する透過領域の面積を拡大することが可能となる。   As a comparative example, in the layout in which the contact portion PC is close to the switching element SW, the auxiliary capacitance line C positioned immediately below the contact portion PC is close to the gate electrode WG or the gate wiring G of the switching element SW. Since it is required to be formed in one layer and to be electrically insulated, it is necessary to secure a sufficient gap (margin of 10 μm or more in the above example) between them. For this reason, there is a useless space that can hardly be used for display between the switching element SW and the contact portion PC or the pixel electrode PE. According to the present embodiment, compared with the layout of such a comparative example, even if the area of one pixel PX is the same, it is possible to substantially increase the area of the transmissive region that contributes to display. .

また、本実施形態によれば、画素電極PEにおいて、コンタクト位置PPから主画素電極PAの各々までの距離を同等とすることができ、主画素電極PA間での抵抗差などに起因した表示品位の劣化を抑制することが可能となる。このコンタクト位置PPは、画素PXの略中央、あるいは、画素電極PEの略中央、あるいは、ソース配線S1及びソース配線S2の双方から等距離にあるため、ソース配線S間の第2ピッチが仕様毎に変更された場合であっても、コンタクト位置PPから主画素電極PAの各々までの距離に偏りが発生することはなく、種々の画素ピッチの製品を提供することが可能となる。   Further, according to the present embodiment, in the pixel electrode PE, the distance from the contact position PP to each of the main pixel electrodes PA can be made equal, and the display quality due to the resistance difference between the main pixel electrodes PA, etc. It becomes possible to suppress degradation of the. Since this contact position PP is at the approximate center of the pixel PX, the approximate center of the pixel electrode PE, or both of the source line S1 and the source line S2, the second pitch between the source lines S is set according to the specification. Even in the case of changing to the above, there is no deviation in the distance from the contact position PP to each of the main pixel electrodes PA, and products with various pixel pitches can be provided.

また、本実施形態によれば、画素電極PEと共通電極CEとの間の電極間隙において高い透過率を得ることが可能となる。また、一画素あたりの透過率を十分に高くするためには、主画素電極PAと主共通電極CAとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、主画素電極PAと主共通電極CAとの電極間距離を変更することで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。   Further, according to the present embodiment, high transmittance can be obtained in the electrode gap between the pixel electrode PE and the common electrode CE. In addition, in order to sufficiently increase the transmittance per pixel, it is possible to cope with the problem by increasing the inter-electrode distance between the main pixel electrode PA and the main common electrode CA. For product specifications with different pixel pitches, the peak condition of the transmittance distribution can be used by changing the inter-electrode distance between the main pixel electrode PA and the main common electrode CA. That is, in the display mode of the present embodiment, fine electrode processing is not always required from a low-resolution product specification with a relatively large pixel pitch to a high-resolution product specification with a relatively small pixel pitch, and the distance between the electrodes is not required. Products with various pixel pitches can be provided by setting.

また、本実施形態によれば、共通電極CEと重なる領域では、透過率が十分に低下している。これは、ゲート配線G及びソース配線Sの直上に位置する共通電極CEの位置よりも当該画素の外側に電界の漏れが発生せず、また、隣接する画素間で不所望な横電界が生じないため、共通電極CEと重なる領域の液晶分子LMがOFF時(あるいは黒表示時)と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタCFの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。   Further, according to the present embodiment, the transmittance is sufficiently reduced in the region overlapping with the common electrode CE. This is because an electric field does not leak outside the pixel from the position of the common electrode CE located immediately above the gate line G and the source line S, and an undesired lateral electric field does not occur between adjacent pixels. For this reason, the liquid crystal molecules LM in the region overlapping the common electrode CE maintain the initial alignment state as in the OFF state (or during black display). Therefore, even when the color of the color filter CF is different between adjacent pixels, it is possible to suppress the occurrence of color mixing, and it is possible to suppress a decrease in color reproducibility and a decrease in contrast ratio.

また、アレイ基板ARと対向基板CTとの合わせずれが生じた際に、画素電極PEを挟んだ両側の共通電極CEとの電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素PXに共通に生じるため、画素PX間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ARと対向基板CTとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタCFの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。   Further, when misalignment between the array substrate AR and the counter substrate CT occurs, there may be a difference in the inter-electrode distance between the common electrode CE on both sides of the pixel electrode PE. However, since such misalignment occurs in common for all the pixels PX, there is no difference in the electric field distribution among the pixels PX, and the influence on the display of the image is extremely small. In addition, even if a misalignment occurs between the array substrate AR and the counter substrate CT, it is possible to suppress undesired electric field leakage to adjacent pixels. For this reason, even when the color of the color filter CF is different between adjacent pixels, it is possible to suppress the occurrence of color mixing, and it is possible to suppress a decrease in color reproducibility and a decrease in contrast ratio. .

また、一画素PXをX−Y平面で見た場合に、対向基板CTに配置された共通電極CEの内側にアレイ基板AR上に画素電極PEが配置されている。言い換えれば、1画素PXにおいて画素電極PEは共通電極CEによって囲まれている。このように配置することによって、一画素内で電気力線の始点と終点をもち、自画素の電気力線が隣接画素に漏れることが無い。このため、例えば、第1方向Xに隣接した画素PX間において液晶層LQに印加される電界が互いに影響を受けることがない。したがって、隣接画素からの電界の影響によって自画素の液晶分子LMが動くことが無く、表示品位の劣化を抑制することができる。   Further, when one pixel PX is viewed in the XY plane, the pixel electrode PE is disposed on the array substrate AR inside the common electrode CE disposed on the counter substrate CT. In other words, in one pixel PX, the pixel electrode PE is surrounded by the common electrode CE. By arranging in this way, there is a start point and an end point of the electric lines of force within one pixel, and the electric lines of force of the own pixel do not leak to adjacent pixels. For this reason, for example, the electric field applied to the liquid crystal layer LQ between the pixels PX adjacent in the first direction X is not affected by each other. Accordingly, the liquid crystal molecules LM of the own pixel do not move due to the influence of the electric field from the adjacent pixel, and deterioration of display quality can be suppressed.

また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。図3に示した例では、一画素内に4つのドメインを形成することが可能となり、しかも、4つのドメインが略同等の面積であるため、更なる視野角補償が可能となる。   Further, according to the present embodiment, a plurality of domains can be formed in one pixel. Therefore, the viewing angle can be optically compensated in a plurality of directions, and a wide viewing angle can be achieved. In the example shown in FIG. 3, four domains can be formed in one pixel, and further, since the four domains have substantially the same area, further viewing angle compensation can be performed.

なお、上記の例では、液晶分子LMの初期配向方向が第2方向Yと平行である場合について説明したが、液晶分子LMの初期配向方向は、第1方向X及び第2方向Yを斜めに交差する斜め方向であっても良い。   In the above example, the case where the initial alignment direction of the liquid crystal molecules LM is parallel to the second direction Y has been described. However, the initial alignment direction of the liquid crystal molecules LM is oblique to the first direction X and the second direction Y. It may be an oblique direction that intersects.

また、上記の例では、液晶層LQが正(ポジ型)の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層LQは、誘電率異方性が負(ネガ型)の液晶材料によって構成されていても良い。   In the above example, the case where the liquid crystal layer LQ is made of a liquid crystal material having positive (positive type) dielectric anisotropy has been described. However, the liquid crystal layer LQ has a negative dielectric anisotropy (negative). Type) liquid crystal material.

なお、ON時においても、画素電極PE上あるいは共通電極CE上では、横電界がほとんど形成されない(あるいは、液晶分子LMを駆動するのに十分な電界が形成されない)ため、液晶分子LMは、OFF時と同様に初期配向方向からほとんど動かない。このため、画素電極PE及び共通電極CEがITOなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ON時において表示にほとんど寄与しない。したがって、画素電極PE及び共通電極CEは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウム(Al)、チタン(Ti)、銀(Ag)、モリブデン(Mo)、タングステン(W)、クロム(Cr)などの不透明な導電材料を用いて形成しても良い。   Even when ON, the horizontal electric field is hardly formed on the pixel electrode PE or the common electrode CE (or an electric field sufficient to drive the liquid crystal molecule LM is not formed), so that the liquid crystal molecule LM is OFF. As with time, it hardly moves from the initial orientation direction. For this reason, even if the pixel electrode PE and the common electrode CE are formed of a light-transmitting conductive material such as ITO, the backlight hardly transmits in these regions, and hardly contributes to the display when ON. Accordingly, the pixel electrode PE and the common electrode CE are not necessarily formed of a transparent conductive material, and aluminum (Al), titanium (Ti), silver (Ag), molybdenum (Mo), tungsten (W), chromium, and the like. An opaque conductive material such as (Cr) may be used.

画素電極PE及び共通電極CEの少なくとも一方が上記の不透明な導電材料によって形成された場合、液晶表示パネルLPNに入射した直線偏光は、画素電極PEや共通電極CEのエッジの延出方向と略平行であるあるいは略直交する。また、上記のような不透明な導電材料によって形成されているゲート配線G、補助容量線C、及び、ソース配線Sの延出方向は、液晶表示パネルLPNに入射した直線偏光と略平行であるあるいは略直交する。このため、画素電極PEや共通電極CE、ゲート配線G、補助容量線C、及び、ソース配線Sのエッジで反射された直線偏光は、その偏光面が乱れにくく、偏光子である第1偏光板PL1を透過した際の偏光面を維持することができる。したがって、OFF時において、液晶表示パネルLPNを透過した直線偏光は、検光子である第2偏光板PL2で十分に吸収されるため、光漏れを抑制することが可能となる。つまり、黒表示の際に十分に透過率を低減することができ、コントラスト比の低下を抑制することが可能となる。また、画素電極PEや共通電極CEの周辺での光漏れ対策のためにブラックマトリクスの幅を拡張する必要がなく、透過領域の面積の低減、ON時の透過率の低減を抑制することが可能となる。   When at least one of the pixel electrode PE and the common electrode CE is formed of the above-described opaque conductive material, the linearly polarized light incident on the liquid crystal display panel LPN is substantially parallel to the extending direction of the edge of the pixel electrode PE or the common electrode CE. Or substantially orthogonal. In addition, the extending direction of the gate line G, the auxiliary capacitance line C, and the source line S formed of the opaque conductive material as described above is substantially parallel to the linearly polarized light incident on the liquid crystal display panel LPN. It is almost orthogonal. For this reason, the linearly polarized light reflected at the edges of the pixel electrode PE, the common electrode CE, the gate wiring G, the auxiliary capacitance line C, and the source wiring S is not easily disturbed, and the first polarizing plate is a polarizer. The polarization plane when passing through PL1 can be maintained. Accordingly, at the time of OFF, the linearly polarized light transmitted through the liquid crystal display panel LPN is sufficiently absorbed by the second polarizing plate PL2, which is an analyzer, and thus light leakage can be suppressed. That is, the transmittance can be sufficiently reduced during black display, and the reduction in contrast ratio can be suppressed. In addition, it is not necessary to expand the width of the black matrix in order to prevent light leakage around the pixel electrode PE and the common electrode CE, and it is possible to suppress the reduction of the area of the transmission region and the reduction of the transmittance at the time of ON. It becomes.

また、ON時においても、画素電極PE上あるいは共通電極CE上ではバックライト光がほとんど透過しないため、画素電極PEの一部と補助容量線Cとが重なって容量を形成する構成であっても、実質的な透過領域の面積を低減することはない。つまり、主画素電極PA及びコンタクト部PCと補助容量線Cとによって容量を形成する本実施形態によれば、透過領域の面積を低減することなく、画素PXにおいて表示に必要な容量を確保することが可能となる。   In addition, even when ON, the backlight hardly transmits on the pixel electrode PE or the common electrode CE, so that a part of the pixel electrode PE and the auxiliary capacitance line C overlap to form a capacitance. The area of the substantial transmission region is not reduced. In other words, according to the present embodiment in which a capacitor is formed by the main pixel electrode PA and the contact portion PC and the auxiliary capacitance line C, the capacitance necessary for display is ensured in the pixel PX without reducing the area of the transmission region. Is possible.

また、一部の主共通電極CAは、表示に寄与しないソース配線Sの上方に位置しているため、実質的な透過領域の面積を低減することはない。   Further, since some of the main common electrodes CA are located above the source line S that does not contribute to display, the substantial area of the transmission region is not reduced.

また、スイッチング素子SWのドレイン電極WDは、表示に寄与しない主共通電極CACの直下に位置しているため、透過領域の面積を低減することはない。なお、ドレイン電極WDにおけるコンタクト位置PPまでの第2方向Yに沿った幅は、X−Y平面内において主共通電極CACと重なる範囲で拡張しても良い。この場合、ドレイン電極WDの拡幅に伴って透過領域の面積が低減することはない。   Further, since the drain electrode WD of the switching element SW is located immediately below the main common electrode CAC that does not contribute to display, the area of the transmissive region is not reduced. Note that the width along the second direction Y to the contact position PP in the drain electrode WD may be expanded in a range overlapping the main common electrode CAC in the XY plane. In this case, the area of the transmission region is not reduced with the widening of the drain electrode WD.

また、上記の例では、1個の画素電極PEが2本の主画素電極PAを備える構成について説明したが、この例に限らない。1個の画素電極PEが備える主画素電極PAの本数をa本とした場合、1画素あたりに配置される主共通電極CAは(a+1)本となり、隣接する主共通電極CAの間に1本の主画素電極PAが配置される(但し、aは正数である)。   In the above example, the configuration in which one pixel electrode PE includes two main pixel electrodes PA has been described. However, the present invention is not limited to this example. When the number of main pixel electrodes PA included in one pixel electrode PE is a, the number of main common electrodes CA arranged per pixel is (a + 1), and one is provided between adjacent main common electrodes CA. Main pixel electrodes PA are disposed (where a is a positive number).

なお、本実施形態において、画素PXの構造は、上記の例に限定されるものではない。   In the present embodiment, the structure of the pixel PX is not limited to the above example.

図6は、図1に示したアレイ基板ARを対向基板側から見たときの一画素PXの他の構造例を概略的に示す平面図である。   FIG. 6 is a plan view schematically showing another structural example of one pixel PX when the array substrate AR shown in FIG. 1 is viewed from the counter substrate side.

ここに示した構造例は、図2に示した構造例と比較して、画素電極PEがループ状に形成されている点で相違している。すなわち、画素電極PEは、複数本の主画素電極PA、コンタクト部PC、及び、接続部PDを備えている。これらの主画素電極PA、コンタクト部PC、及び、接続部PDは、互いに電気的に接続されている。   The structural example shown here is different from the structural example shown in FIG. 2 in that the pixel electrode PE is formed in a loop shape. That is, the pixel electrode PE includes a plurality of main pixel electrodes PA, contact portions PC, and connection portions PD. The main pixel electrode PA, the contact part PC, and the connection part PD are electrically connected to each other.

接続部PDは、第1方向Xに沿って延出し、主画素電極PAの各々を接続している。このような接続部PDは、第2方向Yに沿って略同一の幅を有する帯状に形成されている。図示した例では、画素PXのゲート配線G1の側において、接続部PD1は、主画素電極PA1と主画素電極PA2のそれぞれの一端部を接続している。また、画素PXのゲート配線G2の側において、接続部PD2は、主画素電極PA1と主画素電極PA2のそれぞれの他端部を接続している。コンタクト部PCは、接続部PD1と接続部PD2との略中間に位置している。このような構成の画素電極PEは、8の字形である。   The connection portion PD extends along the first direction X and connects each of the main pixel electrodes PA. Such a connection portion PD is formed in a strip shape having substantially the same width along the second direction Y. In the illustrated example, on the gate line G1 side of the pixel PX, the connection portion PD1 connects one end portions of the main pixel electrode PA1 and the main pixel electrode PA2. Further, on the gate line G2 side of the pixel PX, the connection portion PD2 connects the other end portions of the main pixel electrode PA1 and the main pixel electrode PA2. The contact part PC is located approximately in the middle between the connection part PD1 and the connection part PD2. The pixel electrode PE having such a configuration has a figure 8 shape.

このような画素電極PEを備えたアレイ基板ARに対しては、図3に示した共通電極CEを備えた対向基板CTを組み合わせることが可能である。   The counter substrate CT including the common electrode CE illustrated in FIG. 3 can be combined with the array substrate AR including the pixel electrode PE.

このような構造例によれば、画素電極PEはループ状に形成されているため、冗長性を向上することが可能となる。すなわち、例え画素電極PEの一部で断線が発生したとしても、コンタクト部PCを介したパス、接続部PD1を介したパス、及び、接続部PD2を介したパスによっていずれの主画素電極PAにも画素電位を供給することが可能となる。したがって、高精細化の要求に伴って画素電極PEの幅が極めて細くなったとしても、画素PX内での画素電極PEの一部の断線に起因した表示不良など表示品位の劣化を抑制することが可能となる。   According to such a structural example, since the pixel electrode PE is formed in a loop shape, redundancy can be improved. That is, even if a disconnection occurs in a part of the pixel electrode PE, the main pixel electrode PA is connected to any main pixel electrode PA by the path via the contact portion PC, the path via the connection portion PD1, and the path via the connection portion PD2. Also, the pixel potential can be supplied. Therefore, even when the width of the pixel electrode PE becomes extremely narrow due to a demand for higher definition, it is possible to suppress display quality deterioration such as display defects due to partial disconnection of the pixel electrode PE in the pixel PX. Is possible.

また、図示した例では、補助容量線C1は、コンタクト部PCの直下に位置しているが、主画素電極PAの直下に延在していても良いし、さらに、接続部PDの直下に位置し、画素電極PEの直下においてループ状に形成されても良い。この場合、補助容量線C1が画素電極PEからはみ出さないレイアウトとすることにより、透過領域の面積を低減することなく、より大きな容量を形成することが可能となる。また、画素電極PEの直下で補助容量線をループ状に形成することにより、補助容量線C1についても冗長性を向上することが可能となり、補助容量線C1の一部で断線が発生したとしても、補助容量線C1の全体に補助容量電圧を印加することが可能となる。したがって、同一の補助容量線Cに接続された各画素PXにおいて表示不良など表示品位の劣化を抑制することが可能となる。   In the illustrated example, the auxiliary capacitance line C1 is located immediately below the contact portion PC. However, the auxiliary capacitance line C1 may extend directly below the main pixel electrode PA, and may be located immediately below the connection portion PD. However, it may be formed in a loop shape immediately below the pixel electrode PE. In this case, by adopting a layout in which the auxiliary capacitance line C1 does not protrude from the pixel electrode PE, a larger capacitance can be formed without reducing the area of the transmissive region. Further, by forming the auxiliary capacitance line in a loop shape immediately below the pixel electrode PE, it is possible to improve the redundancy of the auxiliary capacitance line C1, and even if a break occurs in a part of the auxiliary capacitance line C1. Thus, it is possible to apply the auxiliary capacitance voltage to the entire auxiliary capacitance line C1. Therefore, it is possible to suppress deterioration in display quality such as display failure in each pixel PX connected to the same auxiliary capacitance line C.

図7は、図1に示したアレイ基板ARを対向基板側から見たときの一画素PXの他の構造例を概略的に示す平面図である。   FIG. 7 is a plan view schematically showing another structural example of one pixel PX when the array substrate AR shown in FIG. 1 is viewed from the counter substrate side.

ここに示した構造例は、図2に示した構造例と比較して、アレイ基板ARがゲートシールド電極GS及びソースシールド電極SSを備えている点で相違している。   The structural example shown here is different from the structural example shown in FIG. 2 in that the array substrate AR includes a gate shield electrode GS and a source shield electrode SS.

すなわち、ゲートシールド電極GSは、ゲート配線G1及びゲート配線G2とそれぞれ対向する(あるいは、ゲートシールド電極GSは、ゲート配線G1及びゲート配線G2の直上に位置する)。このようなゲートシールド電極GSは、第1方向Xに沿って直線的に延出しており、帯状に形成されている。なお、ゲートシールド電極GSの第2方向Yに沿った幅については、必ずしも一定でなくても良い。このゲートシールド電極GSは、共通電極CEと電気的に接続されており、共通電極CEと同電位である。   That is, the gate shield electrode GS faces the gate line G1 and the gate line G2, respectively (or the gate shield electrode GS is located immediately above the gate line G1 and the gate line G2). Such a gate shield electrode GS extends linearly along the first direction X and is formed in a strip shape. Note that the width of the gate shield electrode GS along the second direction Y is not necessarily constant. The gate shield electrode GS is electrically connected to the common electrode CE and has the same potential as the common electrode CE.

ソースシールド電極SSは、ソース配線S1及びソース配線S2とそれぞれ対向する(あるいは、ソースシールド電極SSは、ソース配線S1及びソース配線S2の直上に位置する)。このようなソースシールド電極SSは、第2方向Yに沿って直線的に延出しており、帯状に形成されている。なお、ソースシールド電極SSの第1方向Xに沿った幅については、必ずしも一定でなくても良い。このソースシールド電極SSは、共通電極CEと電気的に接続されており、共通電極CEと同電位である。図示した例では、ゲートシールド電極GS及びソースシールド電極SSは、一体的あるいは連続的に形成されている。   The source shield electrode SS is opposed to the source line S1 and the source line S2, respectively (or the source shield electrode SS is located immediately above the source line S1 and the source line S2). Such a source shield electrode SS extends linearly along the second direction Y and is formed in a strip shape. Note that the width along the first direction X of the source shield electrode SS is not necessarily constant. The source shield electrode SS is electrically connected to the common electrode CE and has the same potential as the common electrode CE. In the illustrated example, the gate shield electrode GS and the source shield electrode SS are integrally or continuously formed.

これらのゲートシールド電極GS及びソースシールド電極SSは、画素電極PEと同一層である第3絶縁膜13の上面に形成されるため、画素電極PEと同一材料(例えば、ITOなど)を用いて形成することが可能である。   Since the gate shield electrode GS and the source shield electrode SS are formed on the upper surface of the third insulating film 13 which is the same layer as the pixel electrode PE, they are formed using the same material (for example, ITO) as the pixel electrode PE. Is possible.

このような構造例のアレイ基板ARは、図3に示した対向基板CTと組み合わせた際に、ゲートシールド電極GSが副共通電極CBと対向し、ソースシールド電極SSが主共通電極CAと対向する。   When the array substrate AR having such a structural example is combined with the counter substrate CT shown in FIG. 3, the gate shield electrode GS faces the sub-common electrode CB and the source shield electrode SS faces the main common electrode CA. .

このような構造例によれば、ゲートシールド電極GSがゲート配線Gと対向するため、ゲート配線Gからの不所望な電界を遮蔽することが可能となる。このため、ゲート配線Gから液晶層LQに対して不所望なバイアスが印加されることを抑制することができ、焼きツキなどの表示不良の発生、さらには、液晶分子の配向不良に起因した光漏れの発生を抑制することが可能となる。   According to such a structural example, since the gate shield electrode GS faces the gate line G, an undesired electric field from the gate line G can be shielded. For this reason, it is possible to suppress an undesired bias from being applied to the liquid crystal layer LQ from the gate wiring G, and it is possible to prevent display defects such as burn-in and the liquid crystal molecule alignment defects. It becomes possible to suppress the occurrence of leakage.

また、ソースシールド電極SSがソース配線Sと対向するため、ソース配線Sからの不所望な電界を遮蔽することが可能となる。このため、ソース配線Sから液晶層LQに対して不所望なバイアスが印加されることを抑制することができ、クロストーク(例えば、当該画素PXが黒を表示する画素電位に設定されている状態で、当該画素PXに接続されたソース配線に白を表示する画素電位が供給されたときに、当該画素PXの一部から光漏れが生じて輝度の上昇を招く現象)などの表示不良の発生を抑制することが可能となる。   In addition, since the source shield electrode SS faces the source line S, an undesired electric field from the source line S can be shielded. For this reason, it is possible to suppress an undesired bias from being applied to the liquid crystal layer LQ from the source wiring S, and crosstalk (for example, a state in which the pixel PX is set to a pixel potential for displaying black). Thus, when a pixel potential for displaying white is supplied to the source wiring connected to the pixel PX, a display defect such as a phenomenon in which light leaks from a part of the pixel PX and increases in luminance) occurs. Can be suppressed.

また、アレイ基板ARに備えられたゲートシールド電極GS及びソースシールド電極SSは、互いに電気的に接続され、アレイ基板ARにおいて格子状に形成されているため、冗長性を向上することが可能となる。また、対向基板CTに備えられた主共通電極CA及び副共通電極CBは、互いに電気的に接続され、格子状に形成されているため、冗長性を向上することが可能となる。そして、アレイ基板AR側のゲートシールド電極GS及びソースシールド電極SSと、対向基板CT側の主共通電極CA及び副共通電極CBとが互いに電気的に接続されているため、一部で断線が発生したとしても、各画素PXに安定してコモン電位を供給することが可能となり、表示不良の発生を抑制することが可能となる。   Further, since the gate shield electrode GS and the source shield electrode SS provided in the array substrate AR are electrically connected to each other and are formed in a lattice shape in the array substrate AR, the redundancy can be improved. . Further, since the main common electrode CA and the sub-common electrode CB provided in the counter substrate CT are electrically connected to each other and formed in a lattice shape, the redundancy can be improved. Since the gate shield electrode GS and source shield electrode SS on the array substrate AR side and the main common electrode CA and sub-common electrode CB on the counter substrate CT side are electrically connected to each other, disconnection occurs in part. Even if it does, it becomes possible to supply a common electric potential stably to each pixel PX, and it becomes possible to suppress generation | occurrence | production of a display defect.

以上説明したように、本実施形態によれば、コストの削減が可能であるとともに、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。   As described above, according to the present embodiment, it is possible to provide a liquid crystal display device capable of reducing cost and suppressing deterioration in display quality.

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。   In addition, although some embodiment of this invention was described, these embodiment is shown as an example and is not intending limiting the range of invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the spirit of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

LPN…液晶表示パネル
AR…アレイ基板 CT…対向基板 LQ…液晶層
PE…画素電極 PA…主画素電極 PC…コンタクト部 PD…接続部
CE…共通電極 CA…主共通電極 CB…副共通電極
G…ゲート配線 C…補助容量線 S…ソース配線
GS…ゲートシールド電極 SS…ソースシールド電極
LPN ... Liquid crystal display panel AR ... Array substrate CT ... Counter substrate LQ ... Liquid crystal layer PE ... Pixel electrode PA ... Main pixel electrode PC ... Contact part PD ... Connection part CE ... Common electrode CA ... Main common electrode CB ... Sub-common electrode G ... Gate wiring C ... Auxiliary capacitance line S ... Source wiring GS ... Gate shield electrode SS ... Source shield electrode

Claims (11)

第1方向に沿ってそれぞれ延出するとともに第1方向に交差する第2方向に沿って第1ピッチで配置された第1ゲート配線及び第2ゲート配線と、前記第1ゲート配線と前記第2ゲート配線との間の略中間に位置し第1方向に沿って延出した補助容量線と、第2方向に沿ってそれぞれ延出するとともに第1方向に沿って第1ピッチよりも小さな第2ピッチで配置された第1ソース配線及び第2ソース配線と、前記第1ゲート配線及び前記第1ソース配線と電気的に接続されたスイッチング素子と、前記第1ゲート配線及び前記第2ゲート配線と前記第1ソース配線及び前記第2ソース配線とで囲まれた画素電極であって、前記補助容量線の上方に位置し前記スイッチング素子とコンタクト位置においてコンタクトするとともに第1方向に沿って延出したコンタクト部、前記コンタクト部の前記第1ソース配線側に繋がり第2方向に沿って延出した第1主画素電極、及び、前記コンタクト部の前記第2ソース配線側に繋がり第2方向に沿って延出した第2主画素電極を備えた画素電極と、を備えた第1基板と、
前記コンタクト位置の上方を通り前記第1主画素電極と前記第2主画素電極との間、前記第1ソース配線の上方、及び、前記第2ソース配線の上方にそれぞれ位置し第2方向に沿ってそれぞれ延出した主共通電極と、前記第1ゲート配線の上方及び前記第2ゲート配線の上方にそれぞれ位置し前記主共通電極と繋がり第1方向に沿ってそれぞれ延出した副共通電極と、を備えた共通電極を備えた第2基板と、
前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、
を備えたことを特徴とする液晶表示装置。
A first gate wiring and a second gate wiring extending along a first direction and arranged at a first pitch along a second direction intersecting the first direction; the first gate wiring and the second gate wiring; A storage capacitor line located approximately in the middle of the gate wiring and extending along the first direction, and a second extension extending along the second direction and smaller than the first pitch along the first direction. A first source line and a second source line arranged at a pitch; a switching element electrically connected to the first gate line and the first source line; the first gate line and the second gate line; a pixel electrode which is surrounded by the first source line and the second source line, along a first direction while the contact in the switching device and the contact position located above the auxiliary capacitance line An extended contact portion, a first main pixel electrode extending along the second direction connected to the first source wiring side of the contact portion, and a second direction connected to the second source wiring side of the contact portion A first substrate comprising: a pixel electrode comprising a second main pixel electrode extending along
It passes above the contact position and is located between the first main pixel electrode and the second main pixel electrode, above the first source line, and above the second source line, along the second direction. A main common electrode extending above the first gate line and a second common line located above the second gate line and connected to the main common electrode and extending along the first direction, respectively. A second substrate comprising a common electrode comprising:
A liquid crystal layer comprising liquid crystal molecules held between the first substrate and the second substrate;
A liquid crystal display device comprising:
前記スイッチング素子は、前記第1ゲート配線と電気的に接続されたゲート電極と、前記第1ソース配線と電気的に接続されたソース電極と、前記コンタクト部と電気的に接続されるとともに前記第1主画素電極と前記第2主画素電極との間に位置する前記主共通電極の直下を第2方向に沿って延出したドレイン電極と、を備えたことを特徴とする請求項1に記載の液晶表示装置。   The switching element is electrically connected to the gate electrode electrically connected to the first gate wiring, the source electrode electrically connected to the first source wiring, the contact portion, and the first electrode. The drain electrode extending along a 2nd direction just under the main common electrode located between 1 main pixel electrode and the 2nd main pixel electrode, It is characterized by the above-mentioned. Liquid crystal display device. 前記コンタクト部において前記ドレイン電極とコンタクトするコンタクト位置は、前記第1主画素電極及び前記第2主画素電極の双方から第1方向に沿って等距離にあることを特徴とする請求項2に記載の液晶表示装置。   The contact position in contact with the drain electrode in the contact portion is equidistant from both the first main pixel electrode and the second main pixel electrode along the first direction. Liquid crystal display device. 前記画素電極は、第1方向及び第2方向で規定される平面内において、前記主共通電極のうち、前記第1及び第2ソース配線の上方に位置する前記主共通電極と、前記副共通電極とで囲まれた内側に位置する、請求項1に記載の液晶表示装置。 The pixel electrode includes the main common electrode and the sub-common electrode that are located above the first and second source lines in the main common electrode within a plane defined by the first direction and the second direction. The liquid crystal display device according to claim 1 , wherein the liquid crystal display device is located on an inner side surrounded by . 前記画素電極は、さらに、第1方向に沿って延出し前記第1主画素電極と前記第2主画素電極とを接続する接続部を備え、ループ状に形成されたことを特徴とする請求項1乃至4のいずれか1項に記載の液晶表示装置。 Claim wherein the pixel electrode further, along a first direction with a connection portion which connects the the extending out the first main pixel electrode and the second main pixel electrode, characterized in that it is formed into a loop 5. The liquid crystal display device according to any one of 1 to 4. 前記画素電極は、前記スイッチング素子を覆う絶縁膜上に形成され、
前記第1基板は、さらに、前記絶縁膜上に形成され前記第1ゲート配線及び前記第2ゲート配線とそれぞれ対向し前記共通電極と同電位のゲートシールド電極と、前記絶縁膜上に形成され前記第1ソース配線及び前記第2ソース配線とそれぞれ対向し前記共通電極と同電位のソースシールド電極と、を備えたことを特徴とする請求項1乃至5のいずれか1項に記載の液晶表示装置。
The pixel electrode is formed on an insulating film covering the switching element,
The first substrate is further formed on the insulating film, formed on the insulating film, and formed on the insulating film, the gate shield electrode facing the first gate wiring and the second gate wiring and having the same potential as the common electrode. 6. The liquid crystal display device according to claim 1, further comprising a source shield electrode facing the first source line and the second source line and having the same potential as the common electrode. .
前記ゲートシールド電極及び前記ソースシールド電極は、画素電極と同一材料によって形成されたことを特徴とする請求項6に記載の液晶表示装置。   The liquid crystal display device according to claim 6, wherein the gate shield electrode and the source shield electrode are formed of the same material as the pixel electrode. 第1方向に沿ってそれぞれ延出したゲート配線及び補助容量線と、第1方向に交差する第2方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、第1方向に沿った長さが第2方向に沿った長さよりも短い画素に配置された画素電極であって、画素の略中央部で前記補助容量線の上方に位置し第1方向に沿って延出し前記スイッチング素子とコンタクト位置においてコンタクトしたコンタクト部、及び、前記コンタクト部に繋がり第2方向に沿ってそれぞれ延出した第1主画素電極及び第2主画素電極を備えた画素電極と、を備えた第1基板と、
前記コンタクト位置の上方を通り前記第1主画素電極と前記第2主画素電極との間、及び、前記ソース配線の上方にそれぞれ位置し第2方向に沿ってそれぞれ延出した主共通電極と、前記ゲート配線の上方に位置し前記主共通電極と繋がり第1方向に沿って延出した副共通電極と、を備えた共通電極を備えた第2基板と、
前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、
を備えたことを特徴とする液晶表示装置。
The gate line and the auxiliary capacitance line extending along the first direction, the source line extending along the second direction intersecting the first direction, and the gate line and the source line are electrically connected. A switching element and a pixel electrode disposed on a pixel having a length along the first direction shorter than the length along the second direction, and is positioned above the auxiliary capacitance line at a substantially central portion of the pixel. A contact portion extending along a first direction and in contact with the switching element at a contact position ; and a first main pixel electrode and a second main pixel electrode connected to the contact portion and extending along a second direction. A first substrate comprising: a pixel electrode;
A main common electrode that passes above the contact position, is located between the first main pixel electrode and the second main pixel electrode, and is located above the source wiring and extends along the second direction ; A second substrate having a common electrode , which is located above the gate wiring and connected to the main common electrode and extending along the first direction ;
A liquid crystal layer comprising liquid crystal molecules held between the first substrate and the second substrate;
A liquid crystal display device comprising:
前記第1基板は、さらに、前記ゲート配線とそれぞれ対向し前記共通電極と同電位のゲートシールド電極と、前記ソース配線とそれぞれ対向し前記共通電極と同電位のソースシールド電極を備えたことを特徴とする請求項8に記載の液晶表示装置。   The first substrate further includes a gate shield electrode facing the gate line and having the same potential as the common electrode, and a source shield electrode facing the source line and having the same potential as the common electrode. The liquid crystal display device according to claim 8. 第1方向に沿ってそれぞれ延出したゲート配線及び補助容量線と、前記ゲート配線及び前記補助容量線を覆う第1絶縁膜と、前記第1絶縁膜上に形成され第1方向に交差する第2方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記ソース配線及び前記スイッチング素子を覆う第2絶縁膜と、前記第2絶縁膜を覆う第3絶縁膜と、前記第3絶縁膜上に形成され第2方向に沿った長さが第1方向に沿った長さよりも長い画素に配置された画素電極であって、画素の略中央で前記補助容量線の上方に位置し第1方向に沿って延出し前記第2絶縁膜に形成された第1コンタクトホール及び前記第3絶縁膜に形成され前記第1コンタクトホールに重なるとともに前記第1コンタクトホールよりも大きなサイズを有する第2コンタクトホールを介して前記スイッチング素子にコンタクトしたコンタクト部、及び、前記コンタクト部に繋がり第2方向に沿ってそれぞれ延出した第1主画素電極及び第2主画素電極を備えた画素電極と、を備えた第1基板と、
前記第1及び第2コンタクトホールの上方を通り前記第1主画素電極と前記第2主画素電極との間、及び、前記ソース配線の上方にそれぞれ位置し第2方向に沿ってそれぞれ延出した主共通電極と、前記ゲート配線の上方に位置し前記主共通電極と繋がり第1方向に沿って延出した副共通電極と、を備えた共通電極を備えた第2基板と、
前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、
を備えたことを特徴とする液晶表示装置。
A gate line and an auxiliary capacitance line extending along the first direction; a first insulating film covering the gate line and the auxiliary capacitance line; and a first insulating film formed on the first insulating film and intersecting the first direction. A source wiring extending in two directions, a switching element electrically connected to the gate wiring and the source wiring, a second insulating film covering the source wiring and the switching element, and the second insulating film A pixel electrode disposed on the pixel formed on the third insulating film and having a length along the second direction longer than the length along the first direction, Centered above the storage capacitor line and extending in the first direction, the first contact hole formed in the second insulating film and the third insulating film are formed to overlap the first contact hole and First contact Contact portion which contacts the switching element through the second contact hole having a size larger than Lumpur, and the first main pixel electrode and a second main respectively extending along a second direction leads to the contact portion A first electrode comprising a pixel electrode comprising a pixel electrode;
It passes above the first and second contact holes, is located between the first main pixel electrode and the second main pixel electrode, and above the source line, and extends along the second direction. A second substrate comprising a common electrode comprising: a main common electrode; and a sub-common electrode located above the gate wiring and connected to the main common electrode and extending along the first direction ;
A liquid crystal layer comprising liquid crystal molecules held between the first substrate and the second substrate;
A liquid crystal display device comprising:
前記第1基板は、さらに、前記第3絶縁膜上に形成され前記ゲート配線とそれぞれ対向し前記共通電極と同電位のゲートシールド電極と、前記第3絶縁膜上に形成され前記ソース配線とそれぞれ対向し前記共通電極と同電位のソースシールド電極を備えたことを特徴とする請求項10に記載の液晶表示装置。   The first substrate further includes a gate shield electrode formed on the third insulating film and facing the gate wiring and having the same potential as the common electrode, and a source wiring formed on the third insulating film, respectively. The liquid crystal display device according to claim 10, further comprising a source shield electrode facing and having the same potential as the common electrode.
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