JP5799053B2 - リングアンプ及びそのスイッチトキャパシタ回路 - Google Patents

Description

本発明は、リングアンプ及びそのスイッチトキャパシタ回路に関し、より詳細には、デッドゾーン付加方法を用いた全体の消費電流を増加せずに高速動作に適したリングアンプ（Ｒｉｎｇ Ａｍｐｌｉｆｉｅｒ）及びそのリングアンプを備えたスイッチトキャパシタ回路に関する。

近年の節電意識の高まりから、電化製品を構成するＩＣにおいても消費電力の削減に対する要求が厳しくなってきている。特に、ＩＣの中でも消費電力の多いものの１つとして、高速動作を行う演算増幅器が挙げられる。例えば、映像系のＩＣでは、数十ＭＨｚの動作レートで映像信号を増幅、デジタル化する必要があるため、それらを駆動する演算増幅器の消費電力は、ＩＣ全体の消費電力のかなりの割合を占めている。そのため、これらの演算増幅器の消費電力を削減する試みが、世界中で数多く研究されている。

そのような状況下において、２０１２年の２月に行われたＩＳＳＣＣでは、インバータを３段直列に接続したオシレータタイプの演算増幅器（以下、リングアンプ）が報告されている（非特許文献１参照）。このリングアンプは、小さなインバータのみで構成されているため、非常に低消費電力で動作させることが可能である。
図１は、従来のリングアンプをスイッチトキャパシタ回路に適用した場合の基本的な回路構成図である。このスイッチトキャパシタ回路は、リングアンプ１と、このリングアンプ１が駆動する負荷容量ＣＬｐ及びＣＬｎと、リングアンプ１の非反転入力端子（入力信号Ｖｉｎｐ）と出力端子（出力信号Ｖｏｕｔｐ）間に接続された積分容量Ｃｆｐと、リングアンプ１の反転入力端子（入力信号Ｖｉｎｎ）と出力端子（出力信号Ｖｏｕｔｎ）間に接続された積分容量Ｃｆｎと、一端がリングアンプ１の非反転入力端子（入力信号Ｖｉｎｐ）に接続され、他端がスイッチＳＷ１とＳＷ２とに接続されたサンプリング容量Ｃｓｐと、一端がリングアンプ１の反転入力端子（入力信号Ｖｉｎｎ）に接続され、他端がスイッチＳＷ５とＳＷ６とに接続されたサンプリング容量Ｃｓｎと、リングアンプ１の非反転入力端子（入力信号Ｖｉｎｐ）とアナログコモン電圧ＶＣＭとの間に接続されたスイッチＳＷ３と、リングアンプ１の反転入力端子（入力信号Ｖｉｎｎ）とアナログコモン電圧ＶＣＭとの間に接続されたスイッチＳＷ７とからなり、スイッチＳＷ１及びＳＷ５の他端には、それぞれ入力信号Ｖｓｉｇｎａｌｐ及びＶｓｉｇｎａｌｎが接続され、スイッチＳＷ２及びＳＷ６の他端には、アナログコモン電圧が接続されている。

図２は、従来のリングアンプの回路構成図である。この従来のリングアンプ１は、入力端子（Ｖｉｎｐ）とインバータＩＮＶ１Ｐとの間に接続された直流カット用容量Ｃ１Ｐと、インバータＩＮＶ１Ｐの入出力間に接続されたスイッチＳＷ９と、インバータＩＮＶ１Ｐの出力端子と、インバータＩＮＶ２ＰＡ，ＩＮＶ２ＰＢそれぞれとの間に接続された直流カット用容量Ｃ２Ｐ，Ｃ３Ｐと、インバータＩＮＶ２ＰＡの入力にオフセット電圧Ｖｏｆ１を与えるためのスイッチＳＷ１０と、インバータＩＮＶ２ＰＢの入力にオフセット電圧Ｖｏｆ２を与えるためのスイッチＳＷ１１と、出力がリングアンプの出力端子（Ｖｏｕｔｐ）となるインバータＩＮＶ３Ｐとから構成されている。

インバータＩＮＶ３Ｐを構成するＰＭＯＳトランジスタＭＰＰのゲートには、インバータＩＮＶ２ＰＡの出力端子が接続され、ＮＭＯＳトランジスタＭＮＰのゲートには、インバータＩＮＶ２ＰＢの出力端子が接続されている。
同様に、入力端子（Ｖｉｎｎ）とインバータＩＮＶ１Ｎとの間に接続された直流カット用容量Ｃ１Ｎと、インバータＩＮＶ１Ｎの入出力間に接続されたスイッチＳＷ１２と、インバータＩＮＶ１Ｎの出力端子と、インバータＩＮＶ２ＮＡ，ＩＮＶ２ＮＢそれぞれとの間に接続された直流カット用容量Ｃ２Ｎ，Ｃ３Ｎと、インバータＩＮＶ２ＮＡの入力端子にオフセット電圧Ｖｏｆ１を与えるためのスイッチＳＷ１３と、インバータＩＮＶ２ＮＢの入力端子にオフセット電圧Ｖｏｆ２を与えるためのスイッチＳＷ１４と、出力端子がリングアンプの出力端子（Ｖｏｕｔｎ）となるインバータＩＮＶ３Ｎとから構成されている。

インバータＩＮＶ３Ｎを構成するＰＭＯＳトランジスタＭＰＮのゲートには、インバータＩＮＶ２ＮＡの出力端子が接続され、ＮＭＯＳトランジスタＭＮＮのゲートには、インバータＩＮＶ２ＮＢの出力端子が接続されている。
次に、図１及び図２を用いて、リングアンプの動作について説明する。
スイッチトキャパシタ回路は、大きくサンプルフェーズφ１とホールドフェーズφ２の２つの位相を繰り返すことで動作を行う。φ１の位相の時、図１のスイッチＳＷ１，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ７，ＳＷ８が短絡し、スイッチＳＷ２，ＳＷ６は開放される。これにより、サンプル容量Ｃｓｐ及びＣｓｎには、入力信号Ｖｓｉｇｎａｌｐ及びＶｓｉｇｎａｌｎがサンプルされ、積分容量Ｃｆｐ及びＣｆｎは、両端がアナログコモン電圧となって初期化される。

一方、リングアンプ１内では、図２のスイッチＳＷ９，ＳＷ１０，ＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４が短絡する。これにより、容量Ｃ１Ｐ及びＣ１Ｎには、インバータＩＮＶ１Ｐ及びＩＮＶ１Ｎの閾値電圧がサンプルされ、容量Ｃ２Ｐ及びＣ２Ｎにはオフセット電圧Ｖｏｆ１がサンプルされ、容量Ｃ３Ｐ及びＣ３Ｎにはオフセット電圧Ｖｏｆ２がサンプルされる。ここで、オフセット電圧Ｖｏｆ１は、インバータＩＮＶ２ＰＡ及びインバータＩＮＶ２ＮＡの閾値電圧よりも数十ｍＶ小さい電圧であり、オフセット電圧Ｖｏｆ２は、インバータＩＮＶ２ＰＢ及びＩＮＶ２ＮＢの閾値電圧よりも数十ｍＶ大きい電圧となっている。

これに対して、φ２の位相になると、図１のスイッチＳＷ２，ＳＷ６が短絡され、スイッチＳＷ１，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ７，ＳＷ８が開放され、図２のスイッチＳＷ９，ＳＷ１０，ＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４が開放される。リングアンプ１は、インバータＩＮＶ１Ｐ，ＩＮＶ２Ｐ（Ａ，Ｂ），ＩＮＶ３Ｐ及びインバータＩＮＶ１Ｎ，ＩＮＶ２Ｎ（Ａ，Ｂ），ＩＮＶ３Ｎが直列に３段接続された構成であるため、容量Ｃｆｐ及びＣｆｎにより負帰還が形成される。通常、インバータを３段直列に並べただけでは、それぞれのインバータの帯域が近いため位相余裕が取れず、負帰還を掛けたときに発振動作を引き起こす。

しかしながら、リングアンプ１では、２段目のインバータＩＮＶ２Ｐ（Ａ，Ｂ），ＩＮＶ２Ｎ（Ａ，Ｂ）の入力にデッドゾーンと呼ばれるオフセットを付加することで、出力段のインバータＩＮＶ３に不感帯を持たせているため、まずはインバータ動作によって高速に最終到達値に近づき、最終到達値付近（不感帯内）になると、最終段のインバータＩＮＶ３はオフ状態、もしくは非常に帯域が小さい状態となり、発振することなく最終値に収束する。このため、リングアンプ１は、小さなインバータを数個用いるだけでアンプを形成することが可能なため、非常に低消費電力化が可能である。

なお、３段のインバータで構成されたリングオシレータを有する電圧制御発振回路については、例えば、特許文献１や特許文献２に開示されている。
特許文献１に記載のものは、広い発振周波数範囲を有し、かつ電源ノイズの影響を抑制することが可能な電圧制御発振回路に関するもので、この電圧制御発振回路は、制御電圧に応じて駆動電圧を出力する駆動電圧生成回路と、駆動電圧の供給を受けて動作するリングオシレータ回路とを備え、駆動電圧生成部は、電源電圧の供給を受けて動作する演算増幅器によって形成される帰還回路を用いて駆動電圧を生成する。したがって、電源電圧に重畳された高周波成分、すなわち、ノイズの影響を抑制して、位相変動の小さい出力クロックを安定的に生成することができるというものである。

また、特許文献２に記載のものは、入力電圧の可変範囲において、出力周波数の特性がほぼ直線となるＶＣＯを備えたＰＬＬ回路に関するもので、電圧値の高い第２電源電圧で動作する電圧電流変換回路によって入力電圧が電流に変換され、この変換された電流を、第２電源電圧で動作する第１カレントミラー回路及び第２カレントミラー回路を介して、第２電源電圧よりも電圧が低い第１電源電圧で動作する第３カレントミラー回路とＰＭＯＳトランジスタの各ゲートにそれぞれ出力し、更に第３カレントミラー回路からＮＭＯＳトランジスタの各ゲートにそれぞれ出力するようにしたものである。

また、スイッチトキャパシタ回路としては、例えば、特許文献３があり、その特許文献３に記載のものは、演算増幅器の同相入力変動を効果的に抑制することが可能な全差動回路として適用されるスイッチトキャパシタ回路に関するもので、このスイッチトキャパシタ回路における全差動動作時の演算増幅器の同相入力変動を抑制し、低電源電圧での変換又は高速の変換にも対応することが可能なスイッチトキャパシタ回路を提供するものである。

さらに、特許文献４には、可変利得増幅器を上位用可変利得増幅器（ｃｏａｒｓｅアンプ）及び下位用可変利得増幅器（ｆｉｎｅアンプ）のように２段以上に分けて、それらを複数段、縦続接続して構成することが開示されている。

特開２００２−１１１４４９号公報 特開２００３−６９３９０号公報 特開２０１１−１８８３５０号公報 特開２００１−６８９５４号公報

ＩＳＳＣＣ ２０１２ Ｓｅｓｓｉｏｎ ２７．２ Ｒｉｎｇ Ａｍｐｌｉｆｉｅｒｓ ｆｏｒ Ｓｗｉｔｃｈｅｄ−Ｃａｐａｃｉｔｏｒ Ｃｉｒｃｕｉｔｓ

しかしながら、上述したリングアンプでは、高速動作でのセトリング特性が劣化する問題がある。図３（ａ），（ｂ）を参照して、従来技術の高速化に向けての問題点を説明する。
図３（ａ），（ｂ）は、リングアンプをスイッチトキャパシタ回路に適用した場合の、リングアンプ出力信号の出力特性をグラフに示す図である。

図３（ａ），（ｂ）において、横軸は時間ｔを示し、縦軸はリングアンプのアナログ出力信号Ｖｏｕｔを示す。図３（ａ）は、リングアンプのＭＯＳサイズが小さい時のアナログ出力信号Ｖｏｕｔの出力特性を示し、図３（ｂ）は、リングアンプのＭＯＳサイズが大きい時のアナログ出力信号Ｖｏｕｔの出力特性を示している。
リングアンプのＭＯＳサイズが小さいとき、アンプの帯域が低いため出力波形に大きなリンギングは見られない。しかし、出力段インバータのスルーレートが不足し、ホールドフェーズの目標時間内に収束ターゲット電圧に達していない（図３（ａ））。一方、リングアンプのＭＯＳサイズが大きいときは、出力段インバータのスルーレートは高いが、アンプの帯域が高くなる。そのため、ループの安定性が確保できず、出力電圧のリンギングが激しくなってしまい、収束ターゲット電圧に達するのに長い時間を要している（図３ｂ））。

一般的にリングアンプは、最も負荷容量が大きい出力段でメインポールを形成し、初段及び２段目のインバータで２ｎｄポールや３ｒｄポールを形成する。高速動作においても安定性を確保するためには、２ｎｄポールや３ｒｄポールを高域にシフトさせる必要があるが、それは消費電流の増加に直結するため、低消費電力動作というリングアンプのメリットを大きく損ねてしまう。

上述した特許文献１には、広い発振周波数範囲を有し、かつ電源ノイズの影響を抑制することが可能な電圧制御発振回路が開示されているものの、本発明のようなデッドゾーン付加方法を用いて高速動作に適したリングアンプについては何ら開示されていない。また、上述した特許文献２には、入力電圧の可変範囲において、出力周波数の特性がほぼ直線となるＶＣＯを備えたＰＬＬ回路が開示されているものの、本発明のようなデッドゾーン付加方法を用いて高速動作に適したリングアンプについては何ら開示されていない。また、上述した特許文献３には、演算増幅器の同相入力変動を効果的に抑制することが可能な全差動回路として適用されるスイッチトキャパシタ回路が開示されているものの、本発明の要旨となる構成については何ら開示されていない。

また、上述した特許文献４には、ｃｏａｒｓｅアンプとｆｉｎｅアンプを２段以上に分けて、それらを複数段、縦続接続する構成が開示されているものの、これらの構成からなるリングアンプ及びこのリングアンプを備えたスイッチトキャパシタ回路については何ら開示されていない。なお、本発明における「ｃｏａｒｓｅアンプ」とは、ホールド期間の前半に使用しセトリング精度の荒いアンプを意味し、「ｆｉｎｅアンプ」とは、ホールド期間の後半に使用しセトリング精度が高いアンプを意味している。さらに、非特許文献１にも、本発明の要旨となる構成については何ら開示されていない。

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、デッドゾーン付加方法を用いた全体の消費電流を増加せずに高速動作に適したリングアンプ及びそのスイッチトキャパシタ回路を提供することにある。

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、複数のインバータ（ＩＮＶ１Ｐ，ＩＮＶ１Ｎ，ＩＮＶＣＰ，ＩＮＶＣＮ，ＩＮＶＦＰ（Ａ，Ｂ），ＩＮＶＦＮ（Ａ，Ｂ），ＩＮＶ３Ｐ，ＩＮＶ３Ｎ）を縦列接続したリングアンプ（２０）において、１段構成の初段アンプである第１のアンプ（２１）と、該第１のアンプ（２１）の後段に接続された１段構成の第２のアンプ（２２）と、該第２のアンプ（２２）と並列に接続された２段構成の第３のアンプ（２３）とを備えていることを特徴とする。（図４；実施例１）

また、請求項２に記載の発明は、請求項１に記載の発明において、前記第１のアンプ（２１）が、第１のインバータ（ＩＮＶ１Ｐ）と第２のインバータ（ＩＮＶ１Ｎ）とからなる１段のインバータで構成されていることを特徴とする。（図５）
また、請求項３に記載の発明は、請求項１に記載の発明において、前記第１のアンプ（２１）が、第１の入力端子（Ｖｉｎｐ）と、第１のインバータ（ＩＮＶ１Ｐ）との間に接続された第１の直流カット用容量（Ｃ１Ｐ）と、前記第１のインバータ（ＩＮＶ１Ｐ）の入出力間に接続された第１のスイッチ（ＳＷ９）と、前記第１のインバータ（ＩＮＶ１Ｐ）の第１の出力端子（Ｍｏｕｔｎ）とから構成されているとともに、第２の入力端子（Ｖｉｎｎ）と、第２のインバータ（ＩＮＶ１Ｎ）との間に接続された第２の直流カット用容量（Ｃ１Ｎ）と、前記第２のインバータ（ＩＮＶ１Ｎ）の入出力間に接続された第２のスイッチ（ＳＷ１２）と、前記第２のインバータ（ＩＮＶ１Ｎ）の第２の出力端子（Ｍｏｕｔｐ）とから構成されていることを特徴とする。（図５）

また、請求項４に記載の発明は、請求項１，２又は３に記載の発明において、第２のアンプ（２２）が、第３のインバータ（ＩＮＶＣＰ）と第４のインバータ（ＩＮＶＣＮ）とからなる１段のインバータで構成されていることを特徴とする。（図６；実施例１）
また、請求項５に記載の発明は、請求項４に記載の発明において、前記第３のインバータ（ＩＮＶＣＰ）が、第１の電源端子に接続される第３のスイッチ（ＳＷ１７）と、該第３のスイッチ（ＳＷ１７）と第３の出力端子の間に接続される第１のＰＭＯＳトランジスタ（ＭＰＣＰ）と、第２の電源端子に接続される第４のスイッチ（ＳＷ１８）と、該第４のスイッチ（ＳＷ１８）と第３の出力端子（Ｖｏｕｔｐ）の間に接続される第１のＮＭＯＳトランジスタ（ＭＮＣＰ）と、入出力端子の間に接続される第５のスイッチ（ＳＷ１５）と、第３の入力端子（Ｍｏｕｔｐ）と前記第３のインバータ（ＩＮＶＣＰ）との間に接続された第３の直流カット用容量（Ｃ４Ｐ）とから構成され、第４のインバータ（ＩＮＶＣＮ）が、前記第１の電源端子に接続される第６のスイッチ（ＳＷ１９）と、該第６のスイッチ（ＳＷ１９）と第４の出力端子（Ｖｏｕｔｎ）の間に接続される第２のＰＭＯＳトランジスタ（ＭＰＣＮ）と、前記第２の電源端子に接続される第７のスイッチ（ＳＷ２０）と、該第７のスイッチ（ＳＷ２０）と前記第４の出力端子（Ｖｏｕｔｎ）の間に接続される第２のＮＭＯＳトランジスタ（ＭＮＣＮ）と、入出力端の間に接続される第８のスイッチ（ＳＷ１６）と、第４の入力端子（Ｍｏｕｔｎ）と前記第４のインバータ（ＩＮＶＣＮ）との間に接続された第４の直流カット用容量（Ｃ４Ｎ）とから構成されていることを特徴とする。（図６）

また、請求項６に記載の発明は、請求項１乃至５のいずれかに記載の発明において、第３のアンプ（２３）が、第５乃至第８のインバータ（ＩＮＶＦＰ（Ａ，Ｂ），ＩＮＶＦＮ（Ａ，Ｂ））からなる１段目のインバータと、第９及び第１０のインバータ（ＩＮＶ３Ｐ，ＩＮＶ３Ｎ）からなる２段目のインバータからなる従属接続された２段のインバータで構成されていることを特徴とする。（図７）

また、請求項７に記載の発明は、請求項６に記載の発明において、第３のアンプ（２３）が、前記第５及び第６のインバータ（ＩＮＶＦＰＡ，ＩＮＶＦＰＢ）のそれぞれとの間に接続された第５及び第６の直流カット用容量（Ｃ２Ｐ，Ｃ３Ｐ）と、前記第５のインバータ（ＩＮＶＦＰＡ）の入力に第１のオフセット電圧（Ｖｏｆ１）を与えるための第９のスイッチ（ＳＷ１０）と、前記第６のインバータ（ＩＮＶＦＰＢ）の入力に第２のオフセット電圧（Ｖｏｆ２）を与えるための第１０のスイッチ（ＳＷ１１）と、前記第５及び第６のインバータ（ＩＮＶＦＰＡ，ＩＮＶＦＰＢ）と第５の出力端子（Ｖｏｕｔｐ）の間に接続された第９のインバータ（ＩＮＶ３Ｐ）とから構成されているとともに、前記第７及び第８のインバータ（ＩＮＶＦＮＡ，ＩＮＶＦＮＢ）のそれぞれとの間に接続された第７及び第８の直流カット用容量（Ｃ２Ｎ，Ｃ３Ｎ）と、前記第７のインバータ（ＩＮＶＦＮＡ）の入力に前記第１のオフセット電圧（Ｖｏｆ１）を与えるための第１１のスイッチ（ＳＷ１３）と、前記第８のインバータ（ＩＮＶＦＮＢ）の入力に前記第２のオフセット電圧（Ｖｏｆ２）を与えるための第１２のスイッチ（ＳＷ１４）と、前記第７及び第８のインバータ（ＩＮＶＦＰＡ，ＩＮＶＦＮＢ）と第６の出力端子（Ｖｏｕｔｐ）の間に接続された第１０のインバータ（ＩＮＶ３Ｎ）とから構成されていることを特徴とする。

また、請求項８に記載の発明は、請求項１に記載の発明において、前記第１のアンプ（３１）が、第１の入力端子（Ｖｉｎｐ）がゲート端子に接続され、他の端子が第１の出力端子（Ｍｏｕｔｎ）に接続された第１のＭＯＳトランジスタ（ＭＮ１）と、第２の入力端子（Ｖｉｎｎ）がゲート端子に接続され、他の端子が第２の出力端子（Ｍｏｕｔｐ）に接続された第２のＭＯＳトランジスタ（ＭＮ２）と、前記第１の出力端子（Ｍｏｕｔｎ）と第１の電源端子の間に接続された第３のＭＯＳトランジスタ（ＭＰ１）と、前記第２の出力端子（Ｍｏｕｔｐ）と前記第１の電源端子の間に接続された第４のＭＯＳトランジスタ（ＭＰ２）と、前記第１のＭＯＳトランジスタ（ＭＮ１）及び前記第２のＭＯＳトランジスタ（ＭＮ２）の他方の端子と第２の電源端子の間に接続された第５のＭＯＳトランジスタ（ＭＮＴ）とから構成されていることを特徴とする。（図１０；実施例２）

また、請求項９に記載の発明は、請求項１に記載の発明において、前記第２のアンプ（３２）が、第３の出力端子（Ｖｏｕｔｐ）に接続された第２５及び第２６のスイッチ（ＳＷ２５，ＳＷ２６）と、第４の出力端子（Ｖｏｕｔｎ）に接続された第２７及び第２８のスイッチ（ＳＷ２７，ＳＷ２８）と、第３の入力端子（Ｍｏｕｔｐ）がゲート端子に接続され、他の端子が第２の電源端子（ＶＳＳ）と第２６のスイッチ（ＳＷ２６）の一端に接続された第５のＭＯＳトランジスタ（ＭＮ３）と、前記第３の入力端子（Ｍｏｕｔｐ）がゲート端子に接続され、他の端子が前記第２の電源端子（ＶＳＳ）に接続された第６のＭＯＳトランジスタ（ＭＮ６）と、第４の入力端子（Ｍｏｕｔｎ）がゲート端子に接続され、他の端子が前記第２の電源端子（ＶＳＳ）と第２８のスイッチ（ＳＷ２８）の一端に接続された第７のＭＯＳトランジスタ（ＭＮ４）と、前記第４の入力端子（Ｍｏｕｔｎ）がゲート端子に接続され、他の端子が前記第２の電源端子（ＶＳＳ）に接続された第８のＭＯＳトランジスタ（ＭＮ５）と、第１の電源端子（ＶＤＤ）と第２５のスイッチ（ＳＷ２５）の一端に接続された第９のＭＯＳトランジスタ（ＭＰ３）と、前記第１の電源端子（ＶＤＤ）と第２７のスイッチ（ＳＷ２７）の一端に接続された第１０のＭＯＳトランジスタ（ＭＰ４）と、ゲート端子が第９のＭＯＳトランジスタ（ＭＰ３）と共通で、他の端子が前記第１の電源端子（ＶＤＤ）に接続された第１１のＭＯＳトランジスタ（ＭＰ５）と、ゲート端子が第１０のＭＯＳトランジスタ（ＭＰ４）と共通で、他の端子が前記第１の電源端子（ＶＤＤ）に接続された第１２のＭＯＳトランジスタ（ＭＰ６）とから構成されていることを特徴とする。（図１１；実施例３）
また、請求項１０に記載の発明は、請求項１乃至９のいずれかに記載のリングアンプを備えたことを特徴とするスイッチトキャパシタ回路である。

また、請求項１１に記載の発明は、複数のインバータ（ＩＮＶ１Ｐ，ＩＮＶ１Ｎ，ＩＮＶＣＰ，ＩＮＶＣＮ，ＩＮＶＦＰ（Ａ，Ｂ），ＩＮＶＦＮ（Ａ，Ｂ），ＩＮＶ３Ｐ，ＩＮＶ３Ｎ）を縦列接続したリングアンプ（２０）を備えたスイッチトキャパシタ回路において、前記リングアンプ（２０）の入力端子のそれぞれ接続されたサンプリング容量素子（Ｃｓｐ，Ｃｓｎ）と、前記リングアンプ（２０）の入力端子と出力端子間に接続された積分容量素子（Ｃｆｐ，Ｃｆｎ）と、前記リングアンプ（２０）と前記サンプリング容量素子（Ｃｓｐ，Ｃｓｎ）と前記積分容量素子（Ｃｆｐ，Ｃｆｎ）とを電気的に接続可能に設けられた複数のスイッチ素子（ＳＷ１乃至ＳＷ８）とを備え、サンプルフェーズとホールドフェーズの２つの位相を繰り返すことで動作を行うようにするために、前記ホールドフェーズのときには、前記リングアンプ（２０）の構成を２段構成にした後に、所定時間経過後に３段構成にするようなされていることを特徴とする。

また、請求項１２に記載の発明は、請求項１１に記載の発明において、前記リングアンプ（２０）が、１段構成の初段アンプである第１のアンプ（２１）と、該第１のアンプ（２１）の後段に接続された１段構成の第２のアンプ（２２）と、該第２のアンプ（２２）と並列に接続された２段構成の第３のアンプ（２３）とを備えていることを特徴とする。
また、請求項１３に記載の発明は、請求項１２に記載の発明において、前記ホールドフェーズのときには、前記リングアンプが、前記第１のアンプ及び前記第２のアンプが従属接続され、その後、所定時間経過後に前記第１のアンプ及び前記第３のアンプが従属接続されることを特徴とする。

また、請求項１４に記載の発明は、請求項１２又は１３に記載の発明において、前記第２のアンプを構成するトランジスタのサイズが、前記第１のアンプを構成するトランジスタのサイズよりも大きいことを特徴とする。
また、請求項１５に記載の発明は、請求項１２，１３又は１４に記載の発明において、前記第１のアンプが、１段のインバータで構成されることを特徴とする。

また、請求項１６に記載の発明は、請求項１２，１３又は１４に記載の発明において、前記第１のアンプが、Ａ級アンプで構成されていることを特徴とする。
また、請求項１７に記載の発明は、請求項１２乃至１６のいずれかに記載の発明において、前記第２のアンプが、１段のインバータで構成されていることを特徴とする。
また、請求項１８に記載の発明は、請求項１２乃至１６のいずれかに記載の発明において、前記第２のアンプが、ＡＢ級アンプで構成されていることを特徴とする。

また、請求項１９に記載の発明は、請求項１２乃至１８のいずれかに記載の発明において、前記第３のアンプが、従属接続された２段のインバータで構成されていることを特徴とする。

本発明によれば、全体の消費電流を増加せずにデッドゾーン付加方法を用いた高速動作に適したリングアンプ及びそのスイッチトキャパシタ回路を実現することができ、リングアンプによる高速動作を低消費電力で行うことができる。
また、リングアンプにおいて初段アンプを共通にし、ＣｏａｒｓｅアンプとＦｉｎｅアンプに分割し、Ｃｏａｒｓｅアンプでスルーを向上させ、Ｆｉｎｅアンプでデッドゾーンを形成してセットリング特性を改善することで高速動作を実現できる。

また、本実施例１によれば、ホールドフェーズ前半のスルー動作とホールドフェーズ後半の高精度なセトリング動作をそれぞれ別のアンプで行うことで、リングアンプ全体の消費電流が極端に増加することなく高速動作が可能になる。
また、本実施例２によれば、初段アンプの消費電流を増大させることなくリングアンプの入力換算ノイズを小さくすることが可能である。

また、本実施例３によれば、サンプルフェーズ中、インバータタイプでは入力と出力を短絡し、インバータの閾値でリセット動作を行うため貫通電流が流れるのに対し、ＡＢ級タイプではそのようなリセット動作は不要であるため、電流効率を上げることができる。

従来のリングアンプをスイッチトキャパシタ回路に適用した場合の基本的な回路構成図である。 従来のリングアンプの回路構成図である。 従来のリングアンプのアナログ出力信号の出力特性を示すグラフである。 本発明に係るリングアンプの実施例１を説明するためのブロック構成図である。 本発明に係るリングアンプの実施例１における初段アンプを説明するための回路構成図である。 本発明に係るリングアンプの実施例１におけるＣｏａｒｓｅアンプを説明するための回路構成図である。 本発明に係るリングアンプの実施例１におけるＦｉｎｅアンプを説明するための回路構成図である。 （ａ）乃至（ｄ）は、本発明に係るリングアンプの実施例１を説明するためのタイミングチャートを示す図である。 本発明に係るリングアンプの実施例１のアナログ出力信号の出力特性をグラフに示す図である。 本発明に係るリングアンプの実施例２における初段アンプを説明するための回路構成図である。 本発明に係るリングアンプの実施例３におけるＣｏａｒｓｅアンプを説明するための回路構成図である。

以下、図面を参照して本発明の各実施例について説明する。

図４は、本発明に係るリングアンプの実施例１を説明するためのブロック構成図である。図中符号２０はリングアンプ、２１は初段アンプ（第１のアンプ）、２２はＣｏａｒｓｅアンプ（第２のアンプ）、２３はＦｉｎｅアンプ（第３のアンプ）を示している。なお、図２に示した従来例との差異を明確にするために、スイッチトキャパシタ回路の構成は、図１と同様とし、リングアンプ内の構成だけ、本発明のリングアンプに置き換えて以下に説明する。

本実施例１のリングアンプ２０は、複数のインバータＩＮＶ１Ｐ，ＩＮＶ１Ｎ，ＩＮＶＣＰ，ＩＮＶＣＮ，ＩＮＶＦＰ（Ａ，Ｂ），ＩＮＶＦＮ（Ａ，Ｂ），ＩＮＶ３Ｐ，ＩＮＶ３Ｎを縦列接続したリングアンプ、初段アンプ２１とＣｏａｒｓｅアンプ２２とＦｉｎｅアンプ２３とで構成されている。つまり、１段構成の初段アンプである第１のアンプ２１と、この第１のアンプ２１の後段に接続された１段構成の第２のアンプ２２と、この第２のアンプ２２と並列に接続された２段構成の第３のアンプ２３とを備えている。なお、本発明における「ｃｏａｒｓｅアンプ」とは、ホールド期間の前半に使用しセトリング精度の荒いアンプを意味し、「ｆｉｎｅアンプ」とは、ホールド期間の後半に使用しセトリング精度が高いアンプを意味している。

また、第１のアンプ２１は、図５において説明するように、第１のインバータＩＮＶ１Ｐと第２のインバータＩＮＶ１Ｎとからなる１段のインバータで構成されている。
また、第２のアンプ２２は、図６において説明するように、第３のインバータＩＮＶＣＰと第４のインバータＩＮＶＣＮとからなる１段のインバータで構成されている。
また、第３のアンプ２３は、図７において説明するように、第５乃至第８のインバータＩＮＶＦＰ（Ａ，Ｂ），ＩＮＶＦＮ（Ａ，Ｂ）からなる１段目のインバータと、第９及び第１０のインバータＩＮＶ３Ｐ，ＩＮＶ３Ｎからなる２段目のインバータからなる従属接続された２段のインバータで構成されている。

このような構成により、リングアンプ２０において初段アンプ２１を共通にし、Ｃｏａｒｓｅアンプ２２とＦｉｎｅアンプ２３に分割する。Ｃｏａｒｓｅアンプ２２でスルーを向上させ、Ｆｉｎｅアンプ２３でデッドゾーンを形成しセットリング特性を改善することで高速動作を実現できる。
図５は、本発明に係るリングアンプの実施例１における初段アンプを説明するための回路構成図である。図２に示す従来のリングアンプのＩＮＶ１（Ｐ，Ｎ）のみの構成となっている。

初段アンプ（第１のアンプ）２１は、第１の入力端子Ｖｉｎｐと、第１のインバータＩＮＶ１Ｐとの間に接続された第１の直流カット用容量Ｃ１Ｐと、第１のインバータＩＮＶ１Ｐの入出力間に接続された第１のスイッチＳＷ９と、第１のインバータＩＮＶ１Ｐの第１の出力端子Ｍｏｕｔｎとから構成されている。
また、第２の入力端子Ｖｉｎｎと、第２のインバータＩＮＶ１Ｎとの間に接続された第２の直流カット用容量Ｃ１Ｎと、第２のインバータＩＮＶ１Ｎの入出力間に接続された第２のスイッチＳＷ１２と、第２のインバータＩＮＶ１Ｎの第２の出力端子Ｍｏｕｔｐとから構成されている。

図６は、本発明に係るリングアンプの実施例１におけるＣｏａｒｓｅアンプを説明するための回路構成図である。
Ｃｏａｒｓｅアンプ（第２のアンプ）２２は、第３のインバータ（ＩＮＶＣＰ）と第４のインバータ（ＩＮＶＣＮ）とからなる１段のインバータで構成されている。
第３のインバータＩＮＶＣＰは、第１の電源端子に接続される第３のスイッチＳＷ１７と、この第３のスイッチＳＷ１７と第３の出力端子の間に接続される第１のＰＭＯＳトランジスタＭＰＣＰと、第２の電源端子に接続される第４のスイッチＳＷ１８と、この第４のスイッチＳＷ１８と第３の出力端子Ｖｏｕｔｐの間に接続される第１のＮＭＯＳトランジスタＭＮＣＰと、入出力端子の間に接続される第５のスイッチＳＷ１５と、第３の入力端子Ｍｏｕｔｐと第３のインバータＩＮＶＣＰとの間に接続された第３の直流カット用容量Ｃ４Ｐとから構成されている。

また、第４のインバータＩＮＶＣＮは、第１の電源端子に接続される第６のスイッチＳＷ１９と、この第６のスイッチＳＷ１９と第２の出力端子Ｖｏｕｔｎの間に接続される第２のＰＭＯＳトランジスタＭＰＣＮと、第４の電源端子に接続される第７のスイッチＳＷ２０と、この第７のスイッチＳＷ２０と第４の出力端子Ｖｏｕｔｎの間に接続される第２のＮＭＯＳトランジスタＭＮＣＮと、入出力端の間に接続される第８のスイッチＳＷ１６と、第４の入力端子Ｍｏｕｔｎと第４のインバータＩＮＶＣＮとの間に接続された第４の直流カット用容量Ｃ４Ｎとから構成されている。

図７は、本発明に係るリングアンプの実施例１におけるＦｉｎｅアンプを説明するための回路構成図である。図２に示す従来のリングアンプの２段目のインバータＩＮＶ２Ｐ（Ａ，Ｂ）及びＩＮＶ２Ｎ（Ａ，Ｂ）と３段目のインバータＩＮＶ３（Ｐ，Ｎ）と同一の構成だが、３段目のインバータＩＮＶ３（Ｐ，Ｎ）の出力がＨｉインピーダンスとなる機能を有している。

Ｆｉｎｅアンプ（第３のアンプ）２３は、第５乃至第８のインバータＩＮＶＦＰ（Ａ，Ｂ），ＩＮＶＦＮ（Ａ，Ｂ）からなる１段目のインバータと、第９及び第１０のインバータＩＮＶ３Ｐ，ＩＮＶ３Ｎからなる２段目のインバータからなる従属接続された２段のインバータで構成されている。
また、第３のアンプ２３は、第５及び第６のインバータＩＮＶＦＰＡ，ＩＮＶＦＰＢのそれぞれとの間に接続された第５及び第６の直流カット用容量Ｃ２Ｐ，Ｃ３Ｐと、第５のインバータＩＮＶＦＰＡの入力に第１のオフセット電圧Ｖｏｆ１を与えるための第９のスイッチＳＷ１０と、第６のインバータＩＮＶＦＰＢの入力に第２のオフセット電圧Ｖｏｆ２を与えるための第１０のスイッチＳＷ１１と、第５及び第６のインバータＩＮＶＦＰＡ，ＩＮＶＦＰＢと第５の出力端子Ｖｏｕｔｐの間に接続された第９のインバータＩＮＶ３Ｐとから構成されている。

また、第９のインバータＩＮＶ３Ｐは、ＰＭＯＳトランジスタＭＰＰとＮＭＯＳトランジスタＭＮＰとからなり、ＰＭＯＳトランジスタＭＰＰのゲート端子は、第５のインバータＩＮＶＦＰＡに接続され、ＮＭＯＳトランジスタＭＮＰのゲート端子は、第６のインバータＩＮＶＦＰＢに接続されている。
また、第７及び第８のインバータＩＮＶＦＮＡ，ＩＮＶＦＮＢのそれぞれとの間に接続された第７及び第８の直流カット用容量Ｃ２Ｎ，Ｃ３Ｎと、第７のインバータＩＮＶＦＮＡの入力に第１のオフセット電圧Ｖｏｆ１を与えるための第１１のスイッチＳＷ１３と、第８のインバータＩＮＶＦＮＢの入力に第２のオフセット電圧Ｖｏｆ２を与えるための第１２のスイッチＳＷ１４と、第７及び第８のインバータＩＮＶＦＰＡ，ＩＮＶＦＮＢと第６の出力端子Ｖｏｕｔｐの間に接続された第１０のインバータＩＮＶ３Ｎとから構成されている。

また、第１０のインバータＩＮＶ３Ｎは、ＰＭＯＳトランジスタＭＰＮとＮＭＯＳトランジスタＭＮＮとからなり、ＰＭＯＳトランジスタＭＰＮのゲート端子は、第７のインバータＩＮＶＦＮＡに接続され、ＮＭＯＳトランジスタＭＮＮのゲート端子は、第８のインバータＩＮＶＦＮＢに接続されている。
図８（ａ）乃至（ｄ）は、本発明に係るリングアンプの実施例１を説明するためのタイミングチャートを示す図で、図示しない制御部で生成される制御信号φ１，φ２，φ３，φ４の出力タイミングをタイミングチャートに示す図である。

図８（ａ）に示すように、制御信号φ１がＨｉｇｈレベルであるときには、図８（ｂ）に示す制御信号φ２はＬｏｗレベルになる。また、制御信号φ１がＬｏｗレベルであるときには、制御信号φ２はＨｉｇｈレベルになるが、互いにノンオーバーラップの関係にある。図８（ｃ）に示す制御信号φ３は、制御信号φ２の立ち上がりと同時に立ち上がり、制御信号φ２よりも早くＬｏｗレベルに立ち下がる。図８（ｄ）に示す制御信号φ４は、制御信号φ３の立下り後すぐに立上り、制御信号φ２の立下りと同時に立ち下がる。

図９は、本実施例１のリングアンプをスイッチトキャパシタ回路に適用した場合の、リングアンプ出力信号の出力特性をグラフに示す図である。なお、図９の横軸は時間ｔを示し、縦軸はリングアンプの差動アナログ出力信号Ｖｏｕｔｐ−Ｖｏｕｔｎを示している。
制御信号φ１がＨｉｇｈレベルのとき、すなわち、サンプルフェーズのとき、初段アンプではＳＷ９，ＳＷ１２が短絡され、容量Ｃ１Ｐ及びＣ１ＮにはインバータＩＮＶ１Ｐ及びＩＮＶ１Ｎの閾値電圧がサンプルされる。Ｃｏａｒｓｅアンプ２２では、ＳＷ１５，ＳＷ１６，ＳＷ１７，ＳＷ１８，ＳＷ１９，ＳＷ２０が短絡される。容量Ｃ４Ｐ及びＣ４ＮにはインバータＩＮＶＣＰ及びＩＮＶＣＮの閾値電圧がサンプルされる。

また、Ｆｉｎｅアンプ２３では、スイッチＳＷ１０，ＳＷ１１，ＳＷ１３，ＳＷ１４が短絡され、スイッチＳＷ２１，ＳＷ２２，ＳＷ２３，ＳＷ２４は開放される。容量Ｃ２Ｐ及びＣ２Ｎにはオフセット電圧Ｖｏｆ１がサンプルされ、容量Ｃ３Ｐ及びＣ３Ｎにはオフセット電圧Ｖｏｆ２がサンプルされる。また、インバータＩＮＶ３Ｐ及びＩＮＶ３Ｎの出力はＨｉインピーダンス状態となっている。

また、制御信号φ２及びφ３がＨｉｇｈレベルのとき、すなわち、ホールドフェーズになると、スイッチＳＷ９，ＳＷ１０，ＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４，ＳＷ１５，ＳＷ１６，ＳＷ２１，ＳＷ２２，ＳＷ２３，ＳＷ２４が開放され、スイッチＳＷ１７，ＳＷ１８，ＳＷ１９，ＳＷ２０は短絡される。リングアンプの差動出力信号Ｖｏｕｔｐ−Ｖｏｕｔｎは、セトリングターゲット電圧に向けてスルーを開始する。従来回路に比べてＩＮＶＣＰ及びＩＮＶＣＮのサイズは増加しているため、スルーレートは十分に高い。さらに、初段アンプ２１とＣｏａｒｓｅアンプ２２はインバータ２段の構成となっているため、３段のときに比べ位相余裕を確保し易く、従来回路に比べ出力電圧のリンギングを抑えることができる。

次に、制御信号φ３がＬｏｗレベルになり、制御信号φ４がＨｉｇｈレベルになると、スイッチＳＷ９，ＳＷ１０，ＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４，ＳＷ１５，ＳＷ１６は開放されたままだが、スイッチＳＷ１７，ＳＷ１８，ＳＷ１９，ＳＷ２０は開放され、スイッチＳＷ２１，ＳＷ２２，ＳＷ２３，ＳＷ２４は短絡される。Ｃｏａｒｓｅアンプ２２の出力はＨｉインピーダンス状態となるが、Ｆｉｎｅアンプ２３の出力のＨｉインピーダンス状態が解除される。このとき、差動出力信号Ｖｏｕｔｐ−Ｖｏｕｔｎは、セトリングターゲットに近い電圧になっているため、リングアンプはデッドゾーンに近づき、ＡＭＰの帯域は落ち、安定性が向上する。その結果、従来回路よりも短い時間で出力信号をセトリングさせることができるので、高速動作が可能になる。

このように、本実施例１によれば、ホールドフェーズ前半のスルー動作とホールドフェーズ後半の高精度なセトリング動作をそれぞれ別のアンプで行うことで、リングアンプ全体の消費電流が極端に増加することなく高速動作が可能になる。

図１０は、本発明に係るリングアンプの実施例２における初段アンプを説明するための回路構成図である。図４乃至図７に示した本実施例１との差異を明確にするために、スイッチトキャパシタ回路の構成は、図１と同様とし、また、リングアンプ内のＣｏａｒｓｅアンプ及びＦｉｎｅアンプの構成は、図６及び図７と同様とし、初段アンプのみ図１０に置き換えて以下に説明する。

図１０に示す初段アンプ３１は、第１の入力端子Ｖｉｎｐがゲート端子に接続され、他の端子が第１の出力端子Ｍｏｕｔｎに接続された第１のＭＯＳトランジスタＭＮ１と、第２の入力端子Ｖｉｎｎがゲート端子に接続され、他の端子が第２の出力端子Ｍｏｕｔｐに接続された第２のＭＯＳトランジスタＭＮ２と、第１の出力端子Ｍｏｕｔｎと第１の電源端子の間に接続された第３のＭＯＳトランジスタＭＰ１と、第２の出力端子Ｍｏｕｔｐと第１の電源端子の間に接続された第４のＭＯＳトランジスタＭＰ２と、第１のＭＯＳトランジスタＭＮ１及び第２のＭＯＳトランジスタＭＮ２の他方の端子と第２の電源端子の間に接続された第５のＭＯＳトランジスタＭＮＴとから構成されており、Ａ級アンプの構成となっている。

なお、図５に示すインバータ型では、入力信号の微小変化に対して十分なゲインを持った出力応答を実現するために、インバータの閾値をサンプリングするためにインバータの入出力間を短絡させるスイッチと直流カット用容量とを必要としたが、図１０に示すＡ級アンプ型では、十分なゲインを持った出力応答を実現するための入力端子ＶｉｎｐおよびＶｉｎｎに許容される入力レンジが十分広いために、容量やスイッチを必要としない。

サンプル及びホールドフェーズにおける動作は、上述した実施例１と全く同じである。しかし、インバータからＡ級タイプの構成に置き換えたことで、ＭＯＳトランジスタＭＮＴが流す電流量と第１のＭＯＳトランジスタＭＮ１及び第２のＭＯＳトランジスタＭＮ２のサイズを調整することで、初段アンプの入力ＭＯＳトランジスタのトランスコンダクタンスｇｍを調整することができる。

具体的には、インバータタイプでは入力ＭＯＳトランジスタのｇｍを大きくするためには、ＭＯＳサイズを大きくして過大な電流を流す必要があるのに対し、本実施例２のＡ級タイプでは、第５のＭＯＳトランジスタＭＮＴのサイズを変えずに第１のＭＯＳトランジスタＭＮ１及び第２のＭＯＳトランジスタＭＮ２のサイズを大きくすることで入力ＭＯＳトランジスタのｇｍを大きくすることができる。一般的にアンプの入力換算ノイズは、初段アンプのノイズが支配的であり、入力ＭＯＳトランジスタのｇｍに反比例することが知られている。従って、本実施例２では、初段アンプの消費電流を増大させることなくリングアンプの入力換算ノイズを小さくすることが可能である。

図１１は、本発明に係るリングアンプの実施例３におけるＣｏａｒｓｅアンプを説明するための回路構成図である。図４乃至図７に示した本実施例１との差異を明確にするために、スイッチトキャパシタ回路の構成は、図１と同様とし、また、リングアンプ内のＦｉｎｅアンプの構成は、図７と同様とし、初段アンプ及びＣｏａｒｓｅアンプをそれぞれ図１０，図１１に置き換えて以下に説明する。

第２のアンプ３２は、第３の出力端子Ｖｏｕｔｐに接続された第２５及び第２６のスイッチＳＷ２５，ＳＷ２６と、第４の出力端子Ｖｏｕｔｎに接続された第２７及び第２８のスイッチＳＷ２７，ＳＷ２８と、第３の入力端子Ｍｏｕｔｐがゲート端子に接続され、他の端子が第２の電源端子ＶＳＳと第２６のスイッチＳＷ２６の一端に接続された第５のＭＯＳトランジスタＭＮ３と、第３の入力端子Ｍｏｕｔｐがゲート端子に接続され、他の端子が第２の電源端子ＶＳＳに接続された第６のＭＯＳトランジスタＭＮ６と、第４の入力端子Ｍｏｕｔｎがゲート端子に接続され、他の端子が第２の電源端子ＶＳＳと第２８のスイッチＳＷ２８の一端に接続された第７のＭＯＳトランジスタＭＮ４と、第４の入力端子Ｍｏｕｔｎがゲート端子に接続され、他の端子が第２の電源端子ＶＳＳに接続された第８のＭＯＳトランジスタＭＮ５と、第１の電源端子ＶＤＤと第２５のスイッチＳＷ２５の一端に接続された第９のＭＯＳトランジスタＭＰ３と、第１の電源端子ＶＤＤと第２７のスイッチＳＷ２７の一端に接続された第１０のＭＯＳトランジスタＭＰ４と、ゲート端子が第９のＭＯＳトランジスタＭＰ３と共通で、他の端子が第１の電源端子ＶＤＤに接続された第１１のＭＯＳトランジスタＭＰ５と、ゲート端子が第１０のＭＯＳトランジスタＭＰ４と共通で、他の端子が第１の電源端子ＶＤＤに接続された第１２のＭＯＳトランジスタＭＰ６とから構成され、ＡＢ級アンプの構成となっている。

なお、図６に示すインバータ型では、入力信号の微小変化に対して十分なゲインを持った出力応答を実現するために、インバータの閾値をサンプリングするためにインバータの入出力間を短絡させるスイッチと直流カット用容量とを必要としたが、図１１に示すＡＢ級アンプ型では、十分なゲインを持った出力応答を実現するための入力端子Ｍｏｕｔｐ及びＭｏｕｔｎに許容される入力レンジが十分広いために、容量やスイッチを必要としない。

図１１のアンプの消費電流は、初段アンプの図示しないコモンモードフィードバック回路によって出力端子Ｍｏｕｔｐ及びＭｏｕｔｎのコモンレベルが調整されており、必要最低限の消費電流になるように設計されている。
スイッチＳＷ２５乃至２８は、制御信号φ４がＬｏｗレベルのとき開放され、φ４がＨｉｇｈレベルのとき短絡される。サンプル及びホールドフェーズにおける動作は、上述した実施例１と全く同じである。しかし、インバータからＡＢ級タイプの構成に置き換えたことで、上述した実施例１よりも電流効率を向上させることができる。

具体的には、サンプルフェーズ中、インバータタイプでは入力と出力を短絡し、インバータの閾値でリセット動作を行うため貫通電流が流れるのに対し、ＡＢ級タイプではそのようなリセット動作は不要であるため、電流効率を上げることができる。
次に、本発明のリングアンプを備えたスイッチトキャパシタ回路について説明する。本発明のスイッチトキャパシタ回路は、上述した各実施例のリングアンプを備えたスイッチトキャパシタ回路で、複数のインバータＩＮＶ１Ｐ，ＩＮＶ１Ｎ，ＩＮＶＣＰ，ＩＮＶＣＮ，ＩＮＶＦＰ（Ａ，Ｂ），ＩＮＶＦＮ（Ａ，Ｂ），ＩＮＶ３Ｐ，ＩＮＶ３Ｎを縦列接続したリングアンプ２０を備えたスイッチトキャパシタ回路である。

リングアンプ２０の入力端子のそれぞれ接続されたサンプリング容量素子Ｃｓｐ，Ｃｓｎと、リングアンプ２０の入力端子と出力端子間に接続された積分容量素子Ｃｆｐ，Ｃｆｎと、リングアンプ２０とサンプリング容量素子Ｃｓｐ，Ｃｓｎと積分容量素子Ｃｆｐ，Ｃｆｎとを電気的に接続可能に設けられた複数のスイッチ素子ＳＷ１乃至ＳＷ８とを備えている。

そして、サンプルフェーズとホールドフェーズの２つの位相を繰り返すことで動作を行うようにするために、ホールドフェーズのときには、リングアンプ２０の構成を２段構成にした後に、所定時間経過後に３段構成にするようなされている。
また、リングアンプ２０は、１段構成の初段アンプである第１のアンプ２１と、この第１のアンプ２１の後段に接続された１段構成の第２のアンプ２２と、この第２のアンプ２２と並列に接続された２段構成の第３のアンプ２３とを備えている。

また、ホールドフェーズのときには、リングアンプが、第１のアンプ及び第２のアンプが従属接続され、その後、所定時間経過後に第１のアンプ及び第３のアンプが従属接続されるように構成されている。
また、第２のアンプを構成するトランジスタのサイズが、第１のアンプを構成するトランジスタのサイズよりも大きいことが好ましい。

１ リングアンプ
２１，３１ 初段アンプ（第１のアンプ）
２２，３２ Ｃｏａｒｓｅアンプ（第２のアンプ）
２３ Ｆｉｎｅアンプ（第３のアンプ）
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶＣ，ＩＮＶＦ インバータ
Ｃｓ，Ｃｆ，Ｃ１乃至Ｃ４ 容量
ＳＷ１乃至ＳＷ２８ スイッチ
ＭＰＰ，ＭＰＮ，ＭＰＣＰ，ＭＰＣＮ，ＭＰ１乃至ＭＰ６ ＰＭＯＳトランジスタ
ＭＮＰ，ＭＮＮ，ＭＮＣＰ，ＭＮＣＮ，ＭＮＴ，ＭＮ１乃至ＭＮ６ ＮＭＯＳトランジスタ

Claims (19)

1. 複数のインバータを縦列接続したリングアンプにおいて、
   １段構成の初段アンプである第１のアンプと、
   該第１のアンプの後段に接続された１段構成の第２のアンプと、
   該第２のアンプと並列に接続された２段構成の第３のアンプと
   を備えていることを特徴とするリングアンプ。
2. 前記第１のアンプが、第１のインバータと第２のインバータとからなる１段のインバータで構成されていることを特徴とする請求項１に記載のリングアンプ。
3. 前記第１のアンプが、
   第１の入力端子と、第１のインバータとの間に接続された第１の直流カット用容量と、前記第１のインバータの入出力間に接続された第１のスイッチと、前記第１のインバータの第１の出力端子とから構成されているとともに、
   第２の入力端子と、第２のインバータとの間に接続された第２の直流カット用容量と、前記第２のインバータの入出力間に接続された第２のスイッチと、前記第２のインバータの第２の出力端子とから構成されていることを特徴とする請求項１に記載のリングアンプ。
4. 第２のアンプが、第３のインバータと第４のインバータとからなる１段のインバータで構成されていることを特徴とする請求項１，２又は３に記載のリングアンプ。
5. 前記第３のインバータが、第１の電源端子に接続される第３のスイッチと、該第３のスイッチと第３の出力端子の間に接続される第１のＰＭＯＳトランジスタと、第２の電源端子に接続される第４のスイッチと、該第４のスイッチと第３の出力端子の間に接続される第１のＮＭＯＳトランジスタと、入出力端子の間に接続される第５のスイッチと、第３の入力端子と前記第３のインバータとの間に接続された第３の直流カット用容量とから構成され、
   第４のインバータが、前記第１の電源端子に接続される第６のスイッチと、該第６のスイッチと第４の出力端子の間に接続される第２のＰＭＯＳトランジスタと、前記第２の電源端子に接続される第７のスイッチと、該第７のスイッチと前記第４の出力端子の間に接続される第２のＮＭＯＳトランジスタと、入出力端の間に接続される第８のスイッチと、第４の入力端子と前記第４のインバータとの間に接続された第４の直流カット用容量とから構成されていることを特徴とする請求項４に記載のリングアンプ。
6. 第３のアンプが、第５乃至第８のインバータからなる１段目のインバータと、第９及び第１０のインバータからなる２段目のインバータからなる従属接続された２段のインバータで構成されていることを特徴とする請求項１乃至５のいずれかに記載のリングアンプ。
7. 第３のアンプが、
   前記第５及び第６のインバータのそれぞれとの間に接続された第５及び第６の直流カット用容量と、前記第５のインバータの入力に第１のオフセット電圧を与えるための第９のスイッチと、前記第６のインバータの入力に第２のオフセット電圧を与えるための第１０のスイッチと、前記第５及び第６のインバータと第５の出力端子の間に接続された第９のインバータとから構成されているとともに、
   前記第７及び第８のインバータのそれぞれとの間に接続された第７及び第８の直流カット用容量と、前記第７のインバータの入力に前記第１のオフセット電圧を与えるための第１１のスイッチと、前記第８のインバータの入力に前記第２のオフセット電圧を与えるための第１２のスイッチと、前記第７及び第８のインバータと第６の出力端子の間に接続された第１０のインバータとから構成されていることを特徴とする請求項６に記載のリングアンプ。
8. 前記第１のアンプが、
   第１の入力端子がゲート端子に接続され、他の端子が第１の出力端子に接続された第１のＭＯＳトランジスタと、
   第２の入力端子がゲート端子に接続され、他の端子が第２の出力端子に接続された第２のＭＯＳトランジスタと、
   前記第１の出力端子と第１の電源端子の間に接続された第３のＭＯＳトランジスタと、
   前記第２の出力端子と前記第１の電源端子の間に接続された第４のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタの他方の端子と第２の電源端子の間に接続された第５のＭＯＳトランジスタとから構成されていることを特徴とする請求項１に記載のリングアンプ。
9. 前記第２のアンプが、
   第３の出力端子に接続された第２５及び第２６のスイッチと、
   第４の出力端子に接続された第２７及び第２８のスイッチと、
   第３の入力端子がゲート端子に接続され、他の端子が第２の電源端子と第２６のスイッチの一端に接続された第５のＭＯＳトランジスタと、
   前記第３の入力端子がゲート端子に接続され、他の端子が前記第２の電源端子に接続された第６のＭＯＳトランジスタと、
   第４の入力端子がゲート端子に接続され、他の端子が前記第２の電源端子と第２８のスイッチの一端に接続された第７のＭＯＳトランジスタと、
   前記第４の入力端子がゲート端子に接続され、他の端子が前記第２の電源端子に接続された第８のＭＯＳトランジスタと、
   第１の電源端子と第２５のスイッチの一端に接続された第９のＭＯＳトランジスタと、
   前記第１の電源端子と第２７のスイッチの一端に接続された第１０のＭＯＳトランジスタと、
   ゲート端子が第９のＭＯＳトランジスタと共通で、他の端子が前記第１の電源端子に接続された第１１のＭＯＳトランジスタと、
   ゲート端子が第１０のＭＯＳトランジスタと共通で、他の端子が前記第１の電源端子に接続された第１２のＭＯＳトランジスタとから構成されていることを特徴とする請求項１に記載のリングアンプ。
10. 請求項１乃至９のいずれかに記載のリングアンプを備えたことを特徴とするスイッチトキャパシタ回路。
11. 複数のインバータを縦列接続したリングアンプを備えたスイッチトキャパシタ回路において、
    前記リングアンプの入力端子のそれぞれ接続されたサンプリング容量素子と、前記リングアンプの入力端子と出力端子間に接続された積分容量素子と、前記リングアンプと前記サンプリング容量素子と前記積分容量素子とを電気的に接続可能に設けられた複数のスイッチ素子とを備え、
    サンプルフェーズとホールドフェーズの２つの位相を繰り返すことで動作を行うようにするために、前記ホールドフェーズのときには、前記リングアンプの構成を２段構成にした後に、所定時間経過後に３段構成にするようなされていることを特徴とするスイッチトキャパシタ回路。
12. 前記リングアンプが、１段構成の初段アンプである第１のアンプと、該第１のアンプの後段に接続された１段構成の第２のアンプと、該第２のアンプと並列に接続された２段構成の第３のアンプとを備えていることを特徴とする請求項１１に記載のスイッチトキャパシタ回路。
13. 前記ホールドフェーズのときには、前記リングアンプが、前記第１のアンプ及び前記第２のアンプが従属接続され、その後、所定時間経過後に前記第１のアンプ及び前記第３のアンプが従属接続されることを特徴とする請求項１２に記載のスイッチトキャパシタ回路。
14. 前記第２のアンプを構成するトランジスタのサイズが、前記第１のアンプを構成するトランジスタのサイズよりも大きいことを特徴とする請求項１２又は１３に記載のスイッチトキャパシタ回路。
15. 前記第１のアンプが、１段のインバータで構成されることを特徴とする請求項１２，１３又は１４に記載のスイッチトキャパシタ回路。
16. 前記第１のアンプが、Ａ級アンプで構成されていることを特徴とする請求項１２，１３又は１４に記載のスイッチトキャパシタ回路。
17. 前記第２のアンプが、１段のインバータで構成されていることを特徴とする請求項１２乃至１６のいずれかに記載のスイッチトキャパシタ回路。
18. 前記第２のアンプが、ＡＢ級アンプで構成されていることを特徴とする請求項１２乃至１６のいずれかに記載のスイッチトキャパシタ回路。
19. 前記第３のアンプが、従属接続された２段のインバータで構成されていることを特徴とする請求項１２乃至１８のいずれかに記載のスイッチトキャパシタ回路。

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