JP5790916B2 - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device Download PDF

Info

Publication number
JP5790916B2
JP5790916B2 JP2011056646A JP2011056646A JP5790916B2 JP 5790916 B2 JP5790916 B2 JP 5790916B2 JP 2011056646 A JP2011056646 A JP 2011056646A JP 2011056646 A JP2011056646 A JP 2011056646A JP 5790916 B2 JP5790916 B2 JP 5790916B2
Authority
JP
Japan
Prior art keywords
conductive film
wiring
semiconductor device
layer
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011056646A
Other languages
Japanese (ja)
Other versions
JP2012195360A (en
Inventor
朋子 中西
朋子 中西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2011056646A priority Critical patent/JP5790916B2/en
Publication of JP2012195360A publication Critical patent/JP2012195360A/en
Application granted granted Critical
Publication of JP5790916B2 publication Critical patent/JP5790916B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Description

本発明は、半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device.

例えば、液晶表示装置等のガラス基板へのＣＯＧ実装用半導体装置またはプラスチック等からなるフィルム基板へのＣＯＦ実装用半導体装置として、樹脂突起と、その上に形成された複数の配線から構成された外部端子を有する半導体装置が知られている（特許文献１）。このような半導体装置を用いることで、外部端子を配線基板に押し当てて電気的に接続する際、外部端子の樹脂突起の弾性力でもって物理的ダメージを回避しながら導通性を確保することができる。近年は、このような半導体装置において、集積回路の高集積化が進み、これに伴って、外部端子の数が高密度化した形態が提案されている（特許文献１）。   For example, as a semiconductor device for COG mounting on a glass substrate such as a liquid crystal display device or a semiconductor device for COF mounting on a film substrate made of plastic or the like, an external composed of a resin protrusion and a plurality of wirings formed thereon A semiconductor device having a terminal is known (Patent Document 1). By using such a semiconductor device, it is possible to ensure electrical conductivity while avoiding physical damage with the elastic force of the resin protrusion of the external terminal when the external terminal is pressed against the wiring board and electrically connected. it can. In recent years, in such a semiconductor device, an integrated circuit has been highly integrated, and accordingly, a form in which the number of external terminals is increased has been proposed (Patent Document 1).

このような半導体装置を製造する場合、樹脂突起を形成した後、導電膜をスパッタ法などによって成膜し、該導電膜を所望の形状にパターニングすることで、配線を形成することが知られている（特許文献２）。導電膜をパターニングする工程は、例えば、該導電膜の上に感光性レジスト膜を成膜し、マスクを用いて露光処理した後、現像処理を行って、導電層をエッチング等の技術によりパターニングを行う。   When manufacturing such a semiconductor device, it is known that after forming a resin protrusion, a conductive film is formed by sputtering or the like, and the conductive film is patterned into a desired shape to form a wiring. (Patent Document 2). In the process of patterning the conductive film, for example, a photosensitive resist film is formed on the conductive film, exposed using a mask, developed, and then patterned by a technique such as etching. Do.

外部端子の数が高密度化した半導体装置を製造する場合や、Ｔ字形状の配線を有した半導体装置を製造する場合、感光性レジスト膜を露光する際、樹脂突起の上に形成された導電層からの反射光のために、配線が所望の形状にパターニングされず、配線の形状欠陥が発生することがある。以下に図面を参照してその詳細を説明する。   When manufacturing a semiconductor device with a high number of external terminals, or when manufacturing a semiconductor device having a T-shaped wiring, the conductive resist formed on the resin protrusion is exposed when exposing the photosensitive resist film. Due to the reflected light from the layer, the wiring may not be patterned into a desired shape, and a wiring shape defect may occur. The details will be described below with reference to the drawings.

図７（Ａ）及び図７（Ｂ）は、前述された半導体装置の例である半導体装置１０００及び半導体装置２０００を説明する平面図である。図８（Ａ）は、図７（Ａ）及び図７（Ｂ）のＶＩＩＩＡ−ＶＩＩＩＡ線における断面図である。図８（Ｂ）は、図７（Ａ）のＶＩＩＩＢ−ＶＩＩＩＢ線における断面図である。図８（Ｃ）は、図７（Ｂ）のＶＩＩＩＣ−ＶＩＩＩＣ線における断面図である。   FIGS. 7A and 7B are plan views illustrating a semiconductor device 1000 and a semiconductor device 2000 which are examples of the semiconductor device described above. FIG. 8A is a cross-sectional view taken along line VIIIA-VIIIA in FIGS. 7A and 7B. FIG. 8B is a cross-sectional view taken along line VIIIB-VIIIB in FIG. FIG. 8C is a cross-sectional view taken along line VIIIC-VIIIC in FIG.

図７（Ａ）〜図８（Ｃ）に示すように、半導体装置１０００、２０００は、電極１０１４、２０１４が形成される半導体基板１０１０と、半導体基板１０１０の電極１０１４、２０１４が形成された面の上方に設けられた樹脂突起１０２０と、電極１０１４と接続し、樹脂突起１０２０の少なくとも一部を覆う配線１０７０、２０７０と、を含む。ここで、配線１０７０、２０７０の樹脂突起１０２０を覆う部分が外部端子（コンプライアンスバンプ）となる。   As shown in FIGS. 7A to 8C, the semiconductor devices 1000 and 2000 include a semiconductor substrate 1010 on which the electrodes 1014 and 2014 are formed, and a surface of the semiconductor substrate 1010 on which the electrodes 1014 and 2014 are formed. Resin protrusion 1020 provided above and wirings 1070 and 2070 connected to electrode 1014 and covering at least part of resin protrusion 1020 are included. Here, the portions covering the resin protrusions 1020 of the wirings 1070 and 2070 serve as external terminals (compliance bumps).

半導体装置１０００では、図７（Ａ）に示すように、電極１０１４は、半導体基板１０１０の周縁部に沿って延びた形状（例えば、長方形形状）を有し、配線１０７０は、電極１０１４に沿って延びる部分と、樹脂突起１０２０側へ延びる部分と、を有し、Ｔ字形状である。   In the semiconductor device 1000, as illustrated in FIG. 7A, the electrode 1014 has a shape (for example, a rectangular shape) extending along the peripheral edge of the semiconductor substrate 1010, and the wiring 1070 is along the electrode 1014. It has a portion that extends and a portion that extends toward the resin protrusion 1020, and has a T-shape.

また、半導体装置２０００では、図７（Ｂ）に示すように、電極２０１４は、半導体装置１０００と同様に半導体基板２０１０の周縁部に沿って延びた形状を有するものと、より正方形に近い形状を有するものと、から構成される。したがって、配線２０７０は、Ｔ字形状を有するものと、電極２０１４から樹脂突起１０２０側へ延びる部分のみからなる形状を有するものと、から構成される。   In the semiconductor device 2000, as shown in FIG. 7B, the electrode 2014 has a shape that extends along the peripheral edge of the semiconductor substrate 2010 as in the semiconductor device 1000, and a shape that is closer to a square. It is comprised from what has. Accordingly, the wiring 2070 includes a T-shape and a wiring having only a portion extending from the electrode 2014 to the resin protrusion 1020 side.

半導体装置１０００、２０００に形成される樹脂突起１０２０、２０２０は、電極１０１４、２０１４に沿って延びるように形成される。図８（Ａ）〜図８（Ｃ）に示すように、樹脂突起１０２０、２０２０が延びる方向と垂直な面における、樹脂突起１０２０、２０２０の断面形状は、略半円形状である。   Resin protrusions 1020 and 2020 formed on semiconductor devices 1000 and 2000 are formed so as to extend along electrodes 1014 and 2014. As shown in FIGS. 8A to 8C, the cross-sectional shape of the resin protrusions 1020 and 2020 in a plane perpendicular to the extending direction of the resin protrusions 1020 and 2020 is a substantially semicircular shape.

また、このような半導体装置１０００、２０００では、図７（Ａ）及び図７（Ｂ）に示すように、電極１０１４、２０１４、樹脂突起１０２０、２０２０及び配線１０７０、２０７０が複数形成されて、外部端子の高密度化が図られている。したがって、図８（Ｂ）に示すように、電極１０１４を覆う配線１０７０に、配線が形成されない樹脂突起１０２０が隣接して配置される部分や、図８（Ｃ）に示すように、樹脂突起２０２０を覆う配線２０７０に、配線が形成されない樹脂突起２０２０が隣接して配置される部分が形成される。   Further, in such semiconductor devices 1000 and 2000, as shown in FIGS. 7A and 7B, a plurality of electrodes 1014 and 2014, resin protrusions 1020 and 2020, and wirings 1070 and 2070 are formed, and the external devices The density of terminals is increased. Therefore, as shown in FIG. 8B, a portion where the resin protrusion 1020 where the wiring is not formed is adjacent to the wiring 1070 covering the electrode 1014, or as shown in FIG. 8C, the resin protrusion 2020. A portion where the resin protrusion 2020 on which no wiring is formed is disposed adjacent to the wiring 2070 is formed.

図９（Ａ）及び図９（Ｂ）は、半導体装置１０００及び半導体装置２０００の製造方法の露光工程を説明する断面図である。図９（Ａ）は、図７（Ａ）のＶＩＩＩＢ−ＶＩＩＩＢ線における断面図に対応し、図９（Ｂ）は、図７（Ｂ）のＶＩＩＩＣ−ＶＩＩＩＣ線における断面図に対応する。   9A and 9B are cross-sectional views illustrating the exposure process of the manufacturing method of the semiconductor device 1000 and the semiconductor device 2000. FIG. 9A corresponds to a cross-sectional view taken along line VIIIB-VIIIB in FIG. 7A, and FIG. 9B corresponds to a cross-sectional view taken along line VIIIC-VIIIC in FIG.

図９（Ａ）及び図９（Ｂ）に示すように、感光性レジスト１０５０、２０５０が、パターニング前の導電膜１０３１、２０３１の上に形成され、所望の形状のマスク１０６０、２０６０によって覆われている。露光工程においては、マスク１０６０、２０６０の上方の図示されない光源から例えば紫外線などの光線Ｌ１が照射され、例えば、光線Ｌ１に露光された感光性レジスト１０５０、２０５０は改質され、次の現像工程において除去される。   As shown in FIGS. 9A and 9B, photosensitive resists 1050 and 2050 are formed on the conductive films 1031 and 2031 before patterning and covered with masks 1060 and 2060 having desired shapes. Yes. In the exposure process, light rays L1 such as ultraviolet rays are irradiated from a light source (not shown) above the masks 1060 and 2060, for example, the photosensitive resists 1050 and 2050 exposed to the light rays L1 are modified, and in the next development process. Removed.

しかしながら、図９（Ａ）に示すように、樹脂突起１０２０の上方から入射した光線Ｌ１は、樹脂突起１０２０の上に形成された導電膜１０３１において反射する。これにより反射光Ｌ２が形成され、マスク１０６０で覆われた感光性レジスト１０５０の一部を間接的に露光してしまう。   However, as shown in FIG. 9A, the light beam L1 incident from above the resin protrusion 1020 is reflected by the conductive film 1031 formed on the resin protrusion 1020. As a result, reflected light L2 is formed, and a part of the photosensitive resist 1050 covered with the mask 1060 is indirectly exposed.

また、図９（Ｂ）に示すように、隣接する２つ樹脂突起２０２０において、一方の樹脂突起２０２０の上方から入射した光線Ｌ１は、同様に導電膜２０３１において反射し、反射光Ｌ２が形成される。これにより、マスク２０６０で覆われた感光性レジスト２０５０の一部を間接的に露光してしまう。   Further, as shown in FIG. 9B, in two adjacent resin protrusions 2020, the light beam L1 incident from above one resin protrusion 2020 is similarly reflected by the conductive film 2031 to form reflected light L2. The As a result, a part of the photosensitive resist 2050 covered with the mask 2060 is indirectly exposed.

以上のように、上述された半導体装置の製造方法において、樹脂突起の上方において反射光が発生し、感光性レジストのマスクにより遮光された部分が発生し、配線が所望の形状にパターニングされず、配線の形状欠陥が発生する。したがって、上述の半導体装置の製造方法であって、配線を設計通りの形状に形成することができる半導体装置の製造方法が望まれている。   As described above, in the manufacturing method of the semiconductor device described above, reflected light is generated above the resin protrusion, a portion shielded by the photosensitive resist mask is generated, and the wiring is not patterned into a desired shape. A wiring shape defect occurs. Therefore, there is a demand for a method for manufacturing a semiconductor device that can form wiring in a shape as designed, as described above.

特開２００７−４８８１２号公報JP 2007-48812 A 特開２００７−１２８１３号公報JP 2007-12813 A

本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、配線を設計通りの形状に形成することができる半導体装置の製造方法を提供することができる。   The present invention has been made in view of the above problems, and according to some aspects of the present invention, there is provided a method for manufacturing a semiconductor device capable of forming a wiring in a shape as designed. be able to.

（１）本形態に係る半導体装置の製造方法は、半導体基板と、前記半導体基板の第１の面に位置する電極と、前記第１の面に設けられ、前記電極とオーバーラップする位置に開口部を有する絶縁膜と、を有する構造体を用意する工程と、前記絶縁膜の前記第１の面側の面とは反対側の第２の面に、樹脂突起を形成する工程と、前記電極および前記樹脂突起を覆う第１導電膜を前記第２の面に形成する工程と、前記第１導電膜の前記第２の面側の面とは反対側の第３の面に、前記第１導電膜の前記第３の面より反射率の低い第２導電膜を形成する工程と、前記第２導電膜の前記第３の面側の面とは反対側の第４の面に、フォトレジスト層を形成する工程と、前記フォトレジスト層の一部をマスク層で覆った状態で、前記フォトレジスト層を露光する工程と、前記フォトレジスト層を現像し、フォトレジストパターンを形成する工程と、前記フォトレジストパターンをマスクとして前記第１導電膜および前記第２導電膜をエッチングすることにより、前記第１導電膜から形成された配線であって、前記樹脂突起の少なくとも一部を覆い、かつ、前記電極と接続する前記配線を形成する工程と、を有する。   (1) A method of manufacturing a semiconductor device according to this embodiment includes a semiconductor substrate, an electrode located on the first surface of the semiconductor substrate, and an opening provided at the first surface and overlapping with the electrode. A step of preparing a structure having an insulating film having a portion, a step of forming a resin protrusion on a second surface of the insulating film opposite to the first surface, and the electrode And a step of forming a first conductive film covering the resin protrusion on the second surface, and a third surface of the first conductive film opposite to the second surface. Forming a second conductive film having a lower reflectivity than the third surface of the conductive film; and forming a photoresist on a fourth surface of the second conductive film opposite to the third surface. A step of forming a layer, and exposing the photoresist layer in a state where a part of the photoresist layer is covered with a mask layer. A step of developing the photoresist layer to form a photoresist pattern, and etching the first conductive film and the second conductive film using the photoresist pattern as a mask. Forming a wiring that covers at least a part of the resin protrusion and is connected to the electrode.

本発明によれば、第１導電膜を第１導電膜の第３の面より反射率の低い第２導電膜で覆った状態でフォトレジスト層を露光するので、露光する工程での反射光を第１導電膜よりも抑えることができ、第２導電幕を設けない場合よりも、配線をより設計通りに形成することができる。   According to the present invention, the photoresist layer is exposed in a state where the first conductive film is covered with the second conductive film having a lower reflectance than the third surface of the first conductive film. The wiring can be formed more as designed than when the second conductive curtain is not provided, as compared with the case where the second conductive curtain is not provided.

（２）本形態に係る半導体装置の製造方法において前記配線を形成する工程の後、前記配線の上の前記第２導電膜を除去する工程を有していてもよい。   (2) The method for manufacturing a semiconductor device according to this embodiment may include a step of removing the second conductive film on the wiring after the step of forming the wiring.

（３）本形態に係る半導体装置の製造方法において、前記配線は、前記電極を覆う第１の部分と、前記第１の部分と連続し、前記樹脂突起を覆う第２の部分と、を有し、前記配線は、前記第１の部分および前記第２の部分とでＴ字形状をなしてもよい。   (3) In the method of manufacturing a semiconductor device according to this embodiment, the wiring includes a first portion that covers the electrode, and a second portion that is continuous with the first portion and covers the resin protrusion. The wiring may be T-shaped with the first portion and the second portion.

（４）本形態に係る半導体装置の製造方法において、前記第１導電膜は複数の導電層の積層体であって、前記第１導電膜を形成する工程は、第１の導電層と第２の導電層を積層して形成する工程を含んでいてもよい。   (4) In the method of manufacturing a semiconductor device according to this embodiment, the first conductive film is a stacked body of a plurality of conductive layers, and the step of forming the first conductive film includes the first conductive layer and the second conductive layer. The step of laminating and forming the conductive layer may be included.

本実施形態に係る半導体装置の製造方法を模式的に示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on this embodiment typically. 本実施形態に係る半導体装置の製造方法を模式的に示す平面図及び断面図。A top view and a sectional view showing typically a manufacturing method of a semiconductor device concerning this embodiment. 本実施形態に係る半導体装置の製造方法を模式的に示す平面図及び断面図。A top view and a sectional view showing typically a manufacturing method of a semiconductor device concerning this embodiment. 本実施形態に係る半導体装置の製造方法を模式的に示す平面図及び断面図。A top view and a sectional view showing typically a manufacturing method of a semiconductor device concerning this embodiment. 本実施形態に係る半導体装置の製造方法の変形例を模式的に示す平面図及び断面図。The top view and sectional view which show typically the modification of the manufacturing method of the semiconductor device concerning this embodiment. 本実施形態に係る半導体装置の製造方法の変形例を模式的に示す平面図及び断面図。The top view and sectional view which show typically the modification of the manufacturing method of the semiconductor device concerning this embodiment. 本実施形態に係る半導体装置の製造方法を適用した半導体装置を用いた電子部品の製造方法を模式的に示す断面図。Sectional drawing which shows typically the manufacturing method of the electronic component using the semiconductor device to which the manufacturing method of the semiconductor device which concerns on this embodiment is applied. 本実施形態に係る半導体装置の製造方法を適用した半導体装置を有する電子部品の一例を模式的に示す斜視図。The perspective view which shows typically an example of the electronic component which has a semiconductor device to which the manufacturing method of the semiconductor device which concerns on this embodiment is applied. 本実施形態に係る半導体装置の製造方法を適用していない半導体装置を模式的に示す平面図。The top view which shows typically the semiconductor device which is not applying the manufacturing method of the semiconductor device which concerns on this embodiment. 本実施形態に係る半導体装置の製造方法を適用していない半導体装置を模式的に示す断面図。Sectional drawing which shows typically the semiconductor device which does not apply the manufacturing method of the semiconductor device which concerns on this embodiment. 本実施形態に係る半導体装置の製造方法を適用していない半導体装置の製造方法を模式的に示す断面図。Sectional drawing which shows typically the manufacturing method of the semiconductor device which does not apply the manufacturing method of the semiconductor device which concerns on this embodiment.

以下に、本発明を適用した実施形態の一例について図面を参照して説明する。ただし、本発明は以下の実施形態のみに限定されるものではない。本発明は、以下の実施形態及びその変形例を自由に組み合わせたものを含むものとする。   An example of an embodiment to which the present invention is applied will be described below with reference to the drawings. However, the present invention is not limited only to the following embodiments. The present invention includes any combination of the following embodiments and modifications thereof.

１． 半導体装置の製造方法
以下、図面を参照して、本実施形態に係る半導体装置の製造方法について説明する。なお、以下に説明する本実施形態に係る半導体装置の製造方法を適用することで、前述された、図７（Ａ）〜図８（Ｃ）に示される半導体装置と同様の形態を備えた半導体装置が製造される。 1. Semiconductor Device Manufacturing Method Hereinafter, a semiconductor device manufacturing method according to the present embodiment will be described with reference to the drawings. The semiconductor device having the same form as the semiconductor device shown in FIGS. 7A to 8C described above by applying the semiconductor device manufacturing method according to the present embodiment described below. The device is manufactured.

図１（Ａ）〜図１（Ｅ）は、本実施形態に係る半導体装置の製造方法の一例を模式的に説明する平面図及び断面図である。図２Ａ（Ａ）は本実施形態に係る半導体装置の製造方法の一例を模式的に説明する平面図であり、図２Ａ（Ｂ）は、図２Ａ（Ａ）のＩＩＡＢ−ＩＩＡＢ線における断面図であり、図２Ａ（Ｃ）は、図２Ａ（Ａ）のＩＩＡＣ−ＩＩＡＣ線における断面図である。図２Ｂ（Ａ）は本実施形態に係る半導体装置の製造方法の一例を模式的に説明する平面図であり、図２Ｂ（Ｂ）は、図２Ｂ（Ａ）のＩＩＢＢ−ＩＩＢＢ線における断面図であり、図２Ｂ（Ｃ）は、図２Ｂ（Ａ）のＩＩＢＣ−ＩＩＢＣ線における断面図である。図３（Ａ）は本実施形態に係る半導体装置の製造方法の一例を模式的に説明する平面図であり、図３（Ｂ）は、図３（Ａ）のＩＩＩＢ−ＩＩＩＢ線における断面図であり、図３（Ｃ）は、図３（Ａ）のＩＩＩＣ−ＩＩＩＣ線における断面図である。   1A to 1E are a plan view and a cross-sectional view schematically illustrating an example of a method for manufacturing a semiconductor device according to this embodiment. 2A (A) is a plan view schematically illustrating an example of the method for manufacturing the semiconductor device according to the present embodiment, and FIG. 2A (B) is a cross-sectional view taken along the line IIAB-IIAB in FIG. 2A (A). FIG. 2A (C) is a cross-sectional view taken along the line IIAC-IIAC in FIG. 2A (A). FIG. 2B (A) is a plan view schematically illustrating an example of the method for manufacturing the semiconductor device according to this embodiment, and FIG. 2B (B) is a cross-sectional view taken along the line IIBB-IIBB in FIG. 2B (A). FIG. 2B (C) is a sectional view taken along line IIBC-IIBC in FIG. 2B (A). FIG. 3A is a plan view schematically illustrating an example of the method for manufacturing a semiconductor device according to the present embodiment, and FIG. 3B is a cross-sectional view taken along line IIIB-IIIB in FIG. FIG. 3C is a cross-sectional view taken along line IIIC-IIIC in FIG.

本実施形態に係る半導体装置の製造方法は、構造体を用意する工程（Ｓ１）と、樹脂突起を形成する工程（Ｓ２）と、第１導電膜を形成する工程（Ｓ３）と、第２導電膜を形成する工程（Ｓ４）と、フォトレジスト層を形成する工程（Ｓ５）と、マスク層を形成する工程（Ｓ６）と、フォトレジスト層を露光する工程（Ｓ７）と、フォトレジストパターンを形成する工程（Ｓ８）と、配線を形成する工程（Ｓ９）と、を有する。   The semiconductor device manufacturing method according to the present embodiment includes a step of preparing a structure (S1), a step of forming a resin protrusion (S2), a step of forming a first conductive film (S3), and a second conductive A step of forming a film (S4), a step of forming a photoresist layer (S5), a step of forming a mask layer (S6), a step of exposing the photoresist layer (S7), and forming a photoresist pattern A step (S8) of forming a wiring and a step of forming a wiring (S9).

１．１ 構造体を用意する工程（Ｓ１）
本工程においては、図１（Ａ）に示すように、半導体基板１０と、半導体基板１０の第１の面１１に位置する電極１４と、第１の面１１に設けられ、電極１４とオーバーラップする位置に開口部１６ａを有する絶縁膜１６と、を有する構造体を用意する。 1.1 Step of preparing a structure (S1)
In this step, as shown in FIG. 1A, the semiconductor substrate 10, the electrode 14 located on the first surface 11 of the semiconductor substrate 10, and the first surface 11 are overlapped with the electrode 14. A structure having an insulating film 16 having an opening 16a at a position to be prepared is prepared.

半導体基板１０は、チップ状をなしていてもよい。半導体基板１０は、例えば、長手方向の２つの辺と短手方向の２つの辺（長手方向の辺よりも短い辺）とを有する半導体チップであってもよい。あるいは、半導体基板１０は、複数の半導体基板１０からなる半導体ウエハであってもよい。例えば、半導体基板１０は、シリコン基板であってもよい。図１（Ａ）に示すように、半導体基板１０には、集積回路１が形成される。集積回路１の構成は特に限定されないが、例えば、トランジスタ等の能動素子や、抵抗、コイル、コンデンサ等の受動素子を含んでいてもよい。   The semiconductor substrate 10 may have a chip shape. The semiconductor substrate 10 may be, for example, a semiconductor chip having two sides in the longitudinal direction and two sides in the lateral direction (sides shorter than the sides in the longitudinal direction). Alternatively, the semiconductor substrate 10 may be a semiconductor wafer including a plurality of semiconductor substrates 10. For example, the semiconductor substrate 10 may be a silicon substrate. As shown in FIG. 1A, an integrated circuit 1 is formed on a semiconductor substrate 10. The configuration of the integrated circuit 1 is not particularly limited, and may include, for example, active elements such as transistors and passive elements such as resistors, coils, and capacitors.

図１（Ａ）に示すように、半導体基板１０は、第１の面１１を有する。第１の面１１は、後述される電極１４等が形成される面である。   As shown in FIG. 1A, the semiconductor substrate 10 has a first surface 11. The 1st surface 11 is a surface in which the electrode 14 etc. which are mentioned later are formed.

図１（Ａ）に示すように、半導体基板１０は、第１の面１１上に電極１４が形成される。電極１４は、半導体基板１０の内部に形成された集積回路１と内部配線（図示せず）によって電気的に接続されてもよい。電極１４は、半導体基板１０の内部配線の一部であってもよい。電極１４は複数形成されてもよい。例えば、複数の電極１４は、半導体基板１０の周縁部に沿って形成されてもよい（図７（Ａ）及び図７（Ｂ）参照）。電極１４の材質は、導電性を有する限り、特に限定されない。例えば、電極１４は、アルミニウム（Ａｌ）又は銅（Ｃｕ）等の金属で形成されてもよい。電極１４は、単層の導電層であってもよいし、アルミニウム等の金属拡散を防止するバリア層を含む、複数の導電層の積層体であってもよい。   As shown in FIG. 1A, the semiconductor substrate 10 has an electrode 14 formed on the first surface 11. The electrode 14 may be electrically connected to the integrated circuit 1 formed inside the semiconductor substrate 10 by internal wiring (not shown). The electrode 14 may be a part of the internal wiring of the semiconductor substrate 10. A plurality of electrodes 14 may be formed. For example, the plurality of electrodes 14 may be formed along the peripheral edge of the semiconductor substrate 10 (see FIGS. 7A and 7B). The material of the electrode 14 is not particularly limited as long as it has conductivity. For example, the electrode 14 may be formed of a metal such as aluminum (Al) or copper (Cu). The electrode 14 may be a single conductive layer or a laminate of a plurality of conductive layers including a barrier layer that prevents metal such as aluminum from diffusing.

また、電極１４の形状は、略正方形（四辺の長さが実質的に等しい）であってもよいし、略長方形（長手方向の二辺と短手方向の二辺とを有する）であってもよい。言い換えれば、電極１４は、半導体基板１０の周縁部を構成する１辺に沿って延びるような形状を有していてもよい（図７（Ａ）及び図７（Ｂ）参照）。   The shape of the electrode 14 may be substantially square (the lengths of the four sides are substantially equal) or substantially rectangular (having two sides in the longitudinal direction and two sides in the short direction). Also good. In other words, the electrode 14 may have a shape that extends along one side constituting the peripheral edge of the semiconductor substrate 10 (see FIGS. 7A and 7B).

図１（Ｂ）に示すように、半導体基板１０は、第１の面１１の上に形成された絶縁膜１６を有する。絶縁膜１６はパッシベーション膜であってもよい。絶縁膜１６は、半導体基板１０の第１の面１１側の面とは反対側の第２の面１６ｂを有する。   As shown in FIG. 1B, the semiconductor substrate 10 has an insulating film 16 formed on the first surface 11. The insulating film 16 may be a passivation film. The insulating film 16 has a second surface 16 b opposite to the surface on the first surface 11 side of the semiconductor substrate 10.

絶縁膜１６は、電極１４の少なくとも一部を、それぞれ露出させるように形成される。つまりは、絶縁膜１６は、電極１４とオーバーラップする位置に開口部１６ａを有する。絶縁膜１６は、電気的絶縁性を有する膜であれば、特に限定されない。例えば、絶縁膜１６は、ＳｉＯ２やＳｉＮ等の無機絶縁膜であってもよい。あるいは、絶縁膜１６は、ポリイミド樹脂等の有機絶縁膜であってもよい。 The insulating film 16 is formed so as to expose at least a part of the electrode 14. That is, the insulating film 16 has an opening 16 a at a position overlapping the electrode 14. The insulating film 16 is not particularly limited as long as it is an electrically insulating film. For example, the insulating film 16 may be an inorganic insulating film such as SiO 2 or SiN. Alternatively, the insulating film 16 may be an organic insulating film such as polyimide resin.

１．２ 樹脂突起を形成する工程（Ｓ２）
本工程においては、図１（Ｂ）〜図１（Ｄ）に示すように、絶縁膜１６の第１の面１１側の面とは反対側の第２の面１６ｂに、樹脂突起２０を形成する。 1.2 Step of forming resin protrusion (S2)
In this step, as shown in FIGS. 1B to 1D, a resin protrusion 20 is formed on the second surface 16b of the insulating film 16 opposite to the surface on the first surface 11 side. To do.

本工程は、図１（Ｂ）〜図１（Ｄ）に示すように、電極１４が露出した絶縁膜１６の第２の面１６ｂに、樹脂前駆体組成物からなる樹脂材料膜２６を形成する工程と、樹脂材料膜２６をパターニングする工程と、パターニング後、熱処理する工程と、を含む。   In this step, as shown in FIGS. 1B to 1D, a resin material film 26 made of a resin precursor composition is formed on the second surface 16b of the insulating film 16 where the electrode 14 is exposed. A process, a process of patterning the resin material film 26, and a process of heat treatment after patterning.

図１（Ｂ）に示すように、電極１４および絶縁膜１６の上に、樹脂前駆体組成物からなる樹脂材料膜２６が形成する。樹脂材料膜２６は、熱硬化性を有した熱硬化性樹脂組成物であってもよいし、感光性を有した感光性樹脂組成物であってもよい。以下の本実施形態では、感光性を有した樹脂材料膜２６を用いた場合の製造方法の一例について説明する。   As shown in FIG. 1B, a resin material film 26 made of a resin precursor composition is formed on the electrode 14 and the insulating film 16. The resin material film 26 may be a thermosetting resin composition having thermosetting properties, or may be a photosensitive resin composition having photosensitivity. In the following embodiment, an example of a manufacturing method using a resin material film 26 having photosensitivity will be described.

樹脂材料膜２６は、半導体装置１０の第１の面１１の上方において全面的に塗布されて形成されてもよい。また、樹脂材料膜２６は、塗布された後、プリベークされてもよい。また、樹脂材料膜２６は、例えばシート状物であってもよい。樹脂材料膜２６は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン（ＢＣＢ；ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ポリベンゾオキサゾール（ＰＢＯ；ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、フェノール樹脂、アクリル樹脂等の樹脂であってもよい。   The resin material film 26 may be formed by being entirely applied above the first surface 11 of the semiconductor device 10. The resin material film 26 may be pre-baked after being applied. Further, the resin material film 26 may be a sheet-like material, for example. The resin material film 26 is a resin such as polyimide resin, silicone-modified polyimide resin, epoxy resin, silicone-modified epoxy resin, benzocyclobutene (BCB), polybenzoxazole (PBO), phenol resin, or acrylic resin. May be.

次に、パターニング工程においては、図１（Ｃ）に示すように、樹脂材料膜２６の樹脂突起を形成する領域の上に所望の形状を有したマスク層を形成し、図示しない露光装置によって露光した後、現像液によって現像し、パターニングを行って、樹脂層２７を形成する。樹脂層２７は、キュアリングの後に樹脂突起２０となる樹脂層である。図示はされないが、樹脂層２７は、例えば、第１の面１１の長辺に沿って延びるように形成されてもよい（図７（Ａ）および図７（Ｂ）参照）。   Next, in the patterning step, as shown in FIG. 1C, a mask layer having a desired shape is formed on the region of the resin material film 26 where the resin protrusion is to be formed, and exposure is performed by an exposure apparatus (not shown). After that, the resin layer 27 is formed by developing with a developing solution and patterning. The resin layer 27 is a resin layer that becomes the resin protrusion 20 after curing. Although not shown, the resin layer 27 may be formed to extend along the long side of the first surface 11 (see FIGS. 7A and 7B), for example.

本工程における露光現像処理は、公知のフォトリソグラフィー技術を用いることができる。例えば、樹脂材料膜２６がポジ型のレジストである場合、マスク層（図示せず）は、樹脂突起２０が形成される領域において、樹脂材料膜２６が露光処理されないように配置される。また、樹脂材料膜２６がネガ型のレジストである場合は、樹脂突起２０が形成される領域においてマスク層は配置されない。マスク層は、遮光性を有していればよく、例えば、クロム等の遮光膜が形成されたガラス板であってもよい。マスクが所定配置に配置された後、図示しない光源ランプから例えば紫外線の照射が行われて、露光処理が行われる。現像処理に用いられる現像液は、不要な樹脂層を除去できる公知の現像液であればよく、例えば、有機アルカリ現像液であってもよい。   A known photolithography technique can be used for the exposure and development processing in this step. For example, when the resin material film 26 is a positive resist, the mask layer (not shown) is arranged so that the resin material film 26 is not exposed in the region where the resin protrusions 20 are formed. When the resin material film 26 is a negative resist, no mask layer is disposed in the region where the resin protrusions 20 are formed. The mask layer only needs to have a light shielding property, and may be, for example, a glass plate on which a light shielding film such as chromium is formed. After the mask is arranged in a predetermined arrangement, for example, ultraviolet rays are irradiated from a light source lamp (not shown) to perform an exposure process. The developer used for the development process may be a known developer that can remove an unnecessary resin layer, and may be, for example, an organic alkali developer.

次に、熱処理する工程においては、図１（Ｄ）に示すように、樹脂層２７を熱処理（キュアリング）することによって、樹脂層２７を変形させる工程をさらに含む。樹脂層２７を加熱する手段は特に限定されず、図示しない熱源から赤外線を照射することによって加熱してもよい。樹脂層２７が加熱されることによって粘性が低下し、樹脂層２７の自重と表面張力の作用によって、樹脂層２７は形状を変形することができる。その結果、図１（Ｄ）に示すように、上面形状が滑らかな曲線を有し、その断面が略半円形状である樹脂突起２０が形成される。   Next, the heat treatment step further includes a step of deforming the resin layer 27 by heat-treating (curing) the resin layer 27 as shown in FIG. The means for heating the resin layer 27 is not particularly limited, and the resin layer 27 may be heated by irradiating infrared rays from a heat source (not shown). The viscosity of the resin layer 27 is reduced by heating the resin layer 27, and the shape of the resin layer 27 can be deformed by the action of its own weight and surface tension. As a result, as shown in FIG. 1D, a resin protrusion 20 having a smooth curved upper surface shape and a substantially semicircular cross section is formed.

１．３ 第１導電膜を形成する工程（Ｓ３）
本工程においては、図１（Ｅ）に示すように、絶縁膜１６の第２の面１６ｂに、電極１４および樹脂突起２０を覆う第１導電膜３０を形成する。 1.3 Step of forming first conductive film (S3)
In this step, as shown in FIG. 1E, a first conductive film 30 that covers the electrode 14 and the resin protrusion 20 is formed on the second surface 16 b of the insulating film 16.

ここで、図１（Ｅ）に示すように、第１導電膜３０は、複数の導電層の積層体であって、第１導電膜３０を形成する工程は、第１の導電層３１と第２の導電層３２を積層して形成する工程を含んでいてもよい。また、図示はされないが、第１導電膜３０は単層であってもよいし、図示されない第３の導電層を含んでいてもよい。以下の本実施形態では、第１導電膜３０が２つの導電層の積層体である場合の製造方法の一例について説明する。   Here, as illustrated in FIG. 1E, the first conductive film 30 is a stacked body of a plurality of conductive layers, and the step of forming the first conductive film 30 includes the first conductive layer 31 and the first conductive layer 30. A step of laminating and forming two conductive layers 32 may be included. Although not shown, the first conductive film 30 may be a single layer or may include a third conductive layer (not shown). In the following embodiment, an example of a manufacturing method when the first conductive film 30 is a stacked body of two conductive layers will be described.

図１（Ｅ）に示すように、第１の導電層３１および第２の導電層３２を積層して形成する。具体的には、第２の面１６ｂに第１の導電層３１を形成した後、連続して、第２の導電層３２を形成すればよい。第１の導電層３１および第２の導電層３２の成膜方法は特に限定されず、公知の成膜方法を用いることができる。例えば、第１の導電層３１および第２の導電層３２は、スパッタリングにて形成してもよい。   As shown in FIG. 1E, a first conductive layer 31 and a second conductive layer 32 are stacked. Specifically, after forming the first conductive layer 31 on the second surface 16b, the second conductive layer 32 may be formed continuously. The film formation method of the first conductive layer 31 and the second conductive layer 32 is not particularly limited, and a known film formation method can be used. For example, the first conductive layer 31 and the second conductive layer 32 may be formed by sputtering.

第１の導電層３１の材質は、例えば、絶縁膜１６の材質と密着性の高い材質から選択され、第２の導電層３２の材質は、第１の導電層３１よりも良好な導電性を有する材質から選択されてもよい。具体的には、第１の導電層３１は、チタンタングステン（ＴｉＷ）、チタン（Ｔｉ）及びニッケルクロム合金（Ｎｉ−Ｃｒ）などの少なくとも１つを含む層であってもよい。第２の導電層３２は、金（Ａｕ）、白金（Ｐｔ）、銀（Ａｇ）及び銅（Ｃｕ）などの少なくとも１つを含む層であってもよい。   The material of the first conductive layer 31 is selected from, for example, a material having high adhesiveness with the material of the insulating film 16, and the material of the second conductive layer 32 has better conductivity than the first conductive layer 31. You may select from the material which has. Specifically, the first conductive layer 31 may be a layer including at least one of titanium tungsten (TiW), titanium (Ti), nickel chromium alloy (Ni—Cr), and the like. The second conductive layer 32 may be a layer containing at least one of gold (Au), platinum (Pt), silver (Ag), and copper (Cu).

以上により、第１導電膜３０が形成される。第１導電膜３０は、図１（Ｅ）に示すように、絶縁膜１６の第２の面１６ｂ側の面とは反対側の第３の面３３を有する。   Thus, the first conductive film 30 is formed. As shown in FIG. 1E, the first conductive film 30 has a third surface 33 opposite to the surface of the insulating film 16 on the second surface 16b side.

１．４ 第２導電膜を形成する工程（Ｓ４）
本工程においては、図１（Ｅ）に示すように、第１導電膜３０の第３の面３３に、第１導電膜３０（表層である第２の導電層３２）より反射率の低い第２導電膜４０を形成する。第２の導電膜４０は、第１導電膜３０の第３の面３３より反射率の低い。 1.4 Step of forming second conductive film (S4)
In this step, as shown in FIG. 1E, the third surface 33 of the first conductive film 30 has a lower reflectivity than the first conductive film 30 (the second conductive layer 32 which is the surface layer). Two conductive films 40 are formed. The second conductive film 40 has a lower reflectance than the third surface 33 of the first conductive film 30.

第２導電膜４０の成膜方法は特に限定されず、公知の成膜方法を用いることができる。例えば、第２導電膜４０は、スパッタリングにて形成してもよい。また、第２導電膜４０を形成する方法は、導電膜を成膜した後、熱酸化処理や、窒化処理を行うことを含んでいてもよい。   The film formation method of the 2nd electrically conductive film 40 is not specifically limited, A well-known film-forming method can be used. For example, the second conductive film 40 may be formed by sputtering. The method for forming the second conductive film 40 may include performing a thermal oxidation process or a nitriding process after the conductive film is formed.

ここで「反射率」とは、所定の波長の光が真空中より物体表面に垂直に入射した場合、反射光のエネルギーと入射光のエネルギーとの比を百分率で表した数値とする。したがって、第１導電膜３０より反射率の低い第２導電膜４０とは、所定の波長λの光を第１導電膜３０に垂直に入射した場合の反射光のエネルギーＥ１とし、所定の波長λの光を第２導電膜４０に垂直に入射した場合の反射光のエネルギーＥ２とした場合に、Ｅ１＞Ｅ２となることを意味する。   Here, the “reflectance” is a numerical value representing the ratio of the energy of the reflected light and the energy of the incident light as a percentage when light of a predetermined wavelength is incident on the surface of the object perpendicularly. Therefore, the second conductive film 40 having a reflectance lower than that of the first conductive film 30 is the energy E1 of reflected light when light having a predetermined wavelength λ enters the first conductive film 30 perpendicularly, and has a predetermined wavelength λ. Means that E1> E2 when the energy E2 of the reflected light when the light is incident on the second conductive film 40 perpendicularly.

第２導電膜４０の材質は、上述のように、第１導電膜３０（表層である第２の導電層３２）より反射率の低い材質から選択されるため、第１導電膜３０（表層である第２の導電層３２）の材質により相対的に決定される。したがって、第１導電膜３０の表層である第２の導電層３２の材質が、金（Ａｕ）であった場合に選択される第２導電膜４０の材質の例について説明する。   As described above, the material of the second conductive film 40 is selected from materials having a lower reflectance than the first conductive film 30 (the second conductive layer 32 which is the surface layer). It is relatively determined by the material of a certain second conductive layer 32). Therefore, an example of the material of the second conductive film 40 selected when the material of the second conductive layer 32 that is the surface layer of the first conductive film 30 is gold (Au) will be described.

第１導電膜３０の表層が金（Ａｕ）である場合、第２導電膜４０は、チタン（Ｔｉ）、銅（Ｃｕ）、及びチタンタングステン（ＴｉＷ）の少なくとも１つを含む導電膜であってもよい。例えば、第２導電膜４０は、酸化チタン（ＴｉＯ２）や酸化銅（ＣｕＯ）などの酸化膜であってもよい。また、例えば、第２導電膜４０は、窒化チタン（ＴｉＮ）などの窒化膜であってもよい。第２導電膜４０が酸化膜である場合の酸化処理および窒化処理の方法は、特に限定されず、公知の方法を用いることができる。例えば、酸素雰囲気または窒素雰囲気にて熱処理すればよい。具体的には、チャンバー等の中で、酸素（大気）または窒素の導入を行いながら、例えば、１００℃以上、３００℃以下の温度範囲で熱処理を行えばよい。 When the surface layer of the first conductive film 30 is gold (Au), the second conductive film 40 is a conductive film including at least one of titanium (Ti), copper (Cu), and titanium tungsten (TiW). Also good. For example, the second conductive film 40 may be an oxide film such as titanium oxide (TiO 2 ) or copper oxide (CuO). For example, the second conductive film 40 may be a nitride film such as titanium nitride (TiN). The method of oxidation treatment and nitridation treatment when the second conductive film 40 is an oxide film is not particularly limited, and a known method can be used. For example, heat treatment may be performed in an oxygen atmosphere or a nitrogen atmosphere. Specifically, heat treatment may be performed in a temperature range of, for example, 100 ° C. or higher and 300 ° C. or lower while introducing oxygen (atmosphere) or nitrogen in a chamber or the like.

以上により、第２導電膜４０が形成される。第２導電膜４０は、図１（Ｅ）に示すように、第１導電膜３０の第３の面３３側の面とは反対側の第４の面４１を有する。   Thus, the second conductive film 40 is formed. As shown in FIG. 1E, the second conductive film 40 has a fourth surface 41 opposite to the surface of the first conductive film 30 on the third surface 33 side.

１．５ フォトレジスト層を形成する工程（Ｓ５）
本工程においては、図２Ａ（Ａ）〜図２Ａ（Ｃ）に示すように、第２導電膜４０の第４の面４１に、フォトレジスト層５０を形成する。フォトレジスト層５０は、感光性を有した感光性樹脂組成物である。 1.5 Step of forming a photoresist layer (S5)
In this step, as shown in FIGS. 2A (A) to 2A (C), a photoresist layer 50 is formed on the fourth surface 41 of the second conductive film 40. The photoresist layer 50 is a photosensitive resin composition having photosensitivity.

フォトレジスト層５０は、第２導電膜４０の第４の面４１の上方において全面的に塗布されて形成されてもよい。また、フォトレジスト層５０は、塗布された後、プリベークされてもよい。また、フォトレジスト層５０は、例えばシート状物であってもよい。フォトレジスト層５０は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン（ＢＣＢ；ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ポリベンゾオキサゾール（ＰＢＯ；ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、フェノール樹脂、アクリル樹脂等の樹脂であってもよい。   The photoresist layer 50 may be formed by being entirely applied above the fourth surface 41 of the second conductive film 40. The photoresist layer 50 may be pre-baked after being applied. Further, the photoresist layer 50 may be a sheet-like material, for example. The photoresist layer 50 is a resin such as polyimide resin, silicone-modified polyimide resin, epoxy resin, silicone-modified epoxy resin, benzocyclobutene (BCB), polybenzoxazole (PBO), phenol resin, or acrylic resin. May be.

以上により、フォトレジスト層５０が形成される。フォトレジスト層５０は、図２Ａ（Ｂ）及び図２Ａ（Ｃ）に示すように、第２導電膜４０の第４の面４１側の面とは反対側の第５の面５１を有する。   As described above, the photoresist layer 50 is formed. As shown in FIGS. 2A (B) and 2A (C), the photoresist layer 50 has a fifth surface 51 opposite to the surface on the fourth surface 41 side of the second conductive film 40.

１．６ マスク層を配置する工程（Ｓ６）
本工程においては、図２Ａ（Ａ）〜図２Ａ（Ｃ）に示すように、フォトレジスト層５０の第５の面５１に、電極１４および樹脂突起２０の少なくとも一部とオーバーラップするマスク層６０を配置する。マスク層６０は、遮光性を有していればよく、例えば、クロム等の遮光膜が形成されたガラス板であってもよい。 1.6 Step of placing a mask layer (S6)
In this step, as shown in FIGS. 2A (A) to 2A (C), a mask layer 60 that overlaps at least a part of the electrode 14 and the resin protrusion 20 on the fifth surface 51 of the photoresist layer 50. Place. The mask layer 60 only needs to have a light shielding property, and may be, for example, a glass plate on which a light shielding film such as chromium is formed.

フォトレジスト層５０がポジ型のレジストである場合、マスク層６０は、配線７０が形成される領域において、フォトレジスト層５０が露光処理さないように配置される。また、フォトレジスト層５０がネガ型のレジストである場合は、配線７０が形成される領域においてマスク層６０は配置されない。以下の本実施形態では、フォトレジスト層５０がポジ型の場合の製造方法の一例について説明する。   When the photoresist layer 50 is a positive type resist, the mask layer 60 is disposed so that the photoresist layer 50 is not exposed in the region where the wiring 70 is formed. When the photoresist layer 50 is a negative resist, the mask layer 60 is not disposed in the region where the wiring 70 is formed. In the following embodiment, an example of a manufacturing method when the photoresist layer 50 is a positive type will be described.

図２Ａ（Ｂ）に示すように、マスク層６０は、電極１４および樹脂突起２０の少なくとも一部とオーバーラップするように形成される。また、電極１４が略長方形（長手方向の二辺と短手方向の二辺とを有する）である場合、図２Ａ（Ｃ）に示すように、マスク層６０は、電極１４のみとオーバーラップする部分も有する。   As shown in FIG. 2A (B), the mask layer 60 is formed so as to overlap with at least a part of the electrode 14 and the resin protrusion 20. When the electrode 14 is substantially rectangular (having two sides in the longitudinal direction and two sides in the short direction), the mask layer 60 overlaps only the electrode 14 as shown in FIG. 2A (C). It also has a part.

１．７ フォトレジスト層を露光する工程（Ｓ７）
本工程においては、図２Ａ（Ｂ）及び図２Ａ（Ｃ）に示すように、フォトレジスト層５０及びマスク層６０の上方の図示しない光源ランプから光線Ｌ（例えば紫外線）の照射が行われて、露光処理が行われる。図２Ａ（Ｂ）及び図２Ａ（Ｃ）に示すように、マスク層６０の下方のフォトレジスト層５０は遮光される。また、図２Ａ（Ｃ）に示すように、樹脂突起２０の上に形成されたフォトレジスト層５０であって、マスク層６０が配置されていないフォトレジスト層５０においては、第１導電膜３０よりも反射率が低い第２導電膜４０が形成されているため、光線Ｌは第２導電膜４０の第４の面４１において反射しにくい。言い換えれば、反射率が低い第２導電膜４０においては、第２導電膜４０が形成されず第１導電膜３０に光線Ｌが照射される場合と比べて、反射光が形成されにくくなっている。したがって、フォトレジスト層５０のマスク層６０に覆われた部分は、より確実に遮光される。 1.7 Step of exposing the photoresist layer (S7)
In this step, as shown in FIGS. 2A (B) and 2A (C), light L (for example, ultraviolet rays) is irradiated from a light source lamp (not shown) above the photoresist layer 50 and the mask layer 60. An exposure process is performed. As shown in FIGS. 2A (B) and 2A (C), the photoresist layer 50 below the mask layer 60 is shielded from light. Further, as shown in FIG. 2A (C), in the photoresist layer 50 formed on the resin protrusion 20 and in which the mask layer 60 is not disposed, the first conductive film 30 is used. In addition, since the second conductive film 40 having a low reflectance is formed, the light beam L is difficult to be reflected on the fourth surface 41 of the second conductive film 40. In other words, in the second conductive film 40 having a low reflectivity, reflected light is less likely to be formed than when the second conductive film 40 is not formed and the first conductive film 30 is irradiated with the light beam L. . Accordingly, the portion of the photoresist layer 50 covered with the mask layer 60 is more reliably shielded from light.

１．８ フォトレジストパターンを形成する工程（Ｓ８）
本工程においては、図２Ｂ（Ａ）〜図２Ｂ（Ｃ）に示すように、フォトレジスト層５０を現像し、フォトレジストパターン５２を形成する。フォトレジストパターン５２のパターンは、後述される配線７０のパターンと同じである。 1.8 Step of forming a photoresist pattern (S8)
In this step, as shown in FIGS. 2B (A) to 2B (C), the photoresist layer 50 is developed to form a photoresist pattern 52. The pattern of the photoresist pattern 52 is the same as the pattern of the wiring 70 described later.

現像工程は、不要なフォトレジスト層５０を除去できる公知の現像液であればよく、例えば、有機アルカリ現像液であってもよい。   The development process may be a known developer that can remove the unnecessary photoresist layer 50, and may be, for example, an organic alkali developer.

１．９ 配線を形成する工程（Ｓ９）
本工程においては、図３（Ａ）〜図３（Ｃ）に示すように、フォトレジストパターン５２をマスクとして第１導電膜３０および第２導電膜４０をエッチングすることにより、第１導電膜３０から形成された配線７０であって、樹脂突起２０の少なくとも一部を覆い、かつ、電極１４と接続する配線７０を形成する。ここで、配線７０の樹脂突起２０を覆う部分が、半導体装置１００の外部端子（コンプライアンスバンプ）でなる。 1.9 Step of forming wiring (S9)
In this step, as shown in FIGS. 3A to 3C, the first conductive film 30 is etched by etching the first conductive film 30 and the second conductive film 40 using the photoresist pattern 52 as a mask. The wiring 70 is formed so as to cover at least a part of the resin protrusion 20 and connect to the electrode 14. Here, the portion of the wiring 70 covering the resin protrusion 20 is an external terminal (compliance bump) of the semiconductor device 100.

まず、図３（Ａ）〜図３（Ｃ）に示すように、公知のエッチング技術により、フォトレジストパターン５２をマスクとして、第１導電膜３０及び第２導電膜４０をエッチングする。適用されるエッチングはドライエッチングであってもよいし、ウェットエッチングであってもよい。ドライエッチングを行う場合、例えば、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）のような高密度プラズマ装置を用いたドライエッチングを行ってもよい。   First, as shown in FIGS. 3A to 3C, the first conductive film 30 and the second conductive film 40 are etched by a known etching technique using the photoresist pattern 52 as a mask. The applied etching may be dry etching or wet etching. When dry etching is performed, for example, dry etching using a high-density plasma apparatus such as ICP (Inductively Coupled Plasma) may be performed.

本工程は、例えば、第２導電膜４０をエッチングする第１エッチング工程と、第１導電膜３０をエッチングする第２エッチング工程を含んでいてもよい。また、第２エッチング工程は、フォトレジストパターン５２およびエッチングされた第２導電膜４０を除去する工程を含んでいてもよい。   This process may include, for example, a first etching process for etching the second conductive film 40 and a second etching process for etching the first conductive film 30. The second etching step may include a step of removing the photoresist pattern 52 and the etched second conductive film 40.

第１エッチング工程においては、エッチングガスとして、例えば、塩素ガス（ＢＣｌ３、Ｃｌ２）を用いて、第２導電膜４０をドライエッチングしてもよい。 In the first etching step, the second conductive film 40 may be dry etched using, for example, chlorine gas (BCl 3 , Cl 2 ) as an etching gas.

第２エッチング工程は、第１導電膜３０が第１の導電層３１および第２の導電層３２から構成されている場合、第１の導電層３１および第２の導電層３２を個別にエッチングする工程を含んでいてもよい。例えば、第２の導電層３２を、フォトレジストパターン５２をマスクとしてエッチングした後、フォトレジストパターン５２を除去し、第２の導電層３２の上に残留している第２導電膜４０をドライエッチングにより除去してもよい。第２導電膜４０を除去した後、パターニングされた第２の導電層３２をマスクとして第１の導電層３１をエッチングしてもよい。   In the second etching step, when the first conductive film 30 includes the first conductive layer 31 and the second conductive layer 32, the first conductive layer 31 and the second conductive layer 32 are individually etched. A process may be included. For example, after the second conductive layer 32 is etched using the photoresist pattern 52 as a mask, the photoresist pattern 52 is removed, and the second conductive film 40 remaining on the second conductive layer 32 is dry-etched. May be removed. After removing the second conductive film 40, the first conductive layer 31 may be etched using the patterned second conductive layer 32 as a mask.

以上により、図３（Ａ）〜図３（Ｃ）に示すように、樹脂突起２０の少なくとも一部を覆い、かつ、電極１４と接続する配線７０が形成される。   As described above, as shown in FIGS. 3A to 3C, the wiring 70 that covers at least a part of the resin protrusion 20 and is connected to the electrode 14 is formed.

図３（Ａ）〜図３（Ｃ）に示すように、配線７０は、絶縁層１６の開口部１６ａ内の電極１４に接続し（導通し）、開口部１６ａから絶縁層１６の上を介して樹脂突起２０の上に至るように設けられる。配線７０は、樹脂突起２０の頂点（最も厚みがある部分）を覆うように形成される。配線７０は、電極１４から樹脂突起２０に延びるように形成され、樹脂突起２０を覆った後、再度、絶縁層１６の上に延びるように形成されてもよい。   As shown in FIGS. 3A to 3C, the wiring 70 is connected (conducted) to the electrode 14 in the opening 16a of the insulating layer 16, and passes through the insulating layer 16 from the opening 16a. And provided so as to reach the top of the resin protrusion 20. The wiring 70 is formed so as to cover the apex (the thickest part) of the resin protrusion 20. The wiring 70 may be formed so as to extend from the electrode 14 to the resin protrusion 20, and may be formed so as to extend again on the insulating layer 16 after covering the resin protrusion 20.

また、配線７０のパターンは特に限定されず、図３（Ａ）〜図３（Ｃ）に示すように、配線７０は、電極１４を覆う第１の部分７１と、第１の部分７１と連続し、樹脂突起２０を覆う第２の部分７２と、を有し、配線７０は、第１の部分７１および第２の部分７２とで、Ｔ字形状を為していてもよい。また、配線７０は、電極１４から樹脂突起２０を一定の配線幅で覆うように延びる形状であってもよい。   The pattern of the wiring 70 is not particularly limited, and the wiring 70 is continuous with the first portion 71 covering the electrode 14 and the first portion 71 as shown in FIGS. 3 (A) to 3 (C). In addition, the second portion 72 that covers the resin protrusion 20 may be included, and the wiring 70 may be formed in a T shape with the first portion 71 and the second portion 72. Further, the wiring 70 may have a shape extending from the electrode 14 so as to cover the resin protrusion 20 with a certain wiring width.

以上の製造方法によって、半導体装置１００の製造することができる。また、図示はされないが、半導体基板１０が半導体ウエハである場合、さらに所望のサイズに切断され、半導体装置１００を形成してもよい。   The semiconductor device 100 can be manufactured by the above manufacturing method. Although not shown, when the semiconductor substrate 10 is a semiconductor wafer, the semiconductor device 100 may be formed by further cutting into a desired size.

本実施形態に係る半導体装置１００の製造方法は、例えば、以下の特徴を有する。   The method for manufacturing the semiconductor device 100 according to the present embodiment has the following features, for example.

本実施形態に係る半導体装置１００の製造方法によれば、第１導電膜３０の第３の面３３に、第１導電膜３０より反射率の低い第２導電膜４０を形成する工程を有する。これによれば、フォトレジスト層を露光する工程（Ｓ７）において照射される光線は、第２導電膜４０の第４の面４１において反射しにくい。したがって、フォトレジスト層５０のマスク層６０に覆われた部分は、より確実に遮光されるため、配線７０を設計通りの形状に形成することができる。   According to the manufacturing method of the semiconductor device 100 according to the present embodiment, the second conductive film 40 having a lower reflectance than the first conductive film 30 is formed on the third surface 33 of the first conductive film 30. According to this, the light beam irradiated in the step (S7) of exposing the photoresist layer is not easily reflected on the fourth surface 41 of the second conductive film 40. Accordingly, the portion covered with the mask layer 60 of the photoresist layer 50 is more reliably shielded from light, so that the wiring 70 can be formed in the shape as designed.

（変形例）
以下、図面を参照して、本実施形態に係る半導体装置の製造方法の変形例について説明する。 (Modification)
Hereinafter, with reference to the drawings, a modification of the method for manufacturing the semiconductor device according to the present embodiment will be described.

図４Ａ（Ａ）は、本実施形態に係る半導体装置の製造方法のフォトレジスト層を露光する工程（Ｓ７）の変形例を説明する平面図であり、図４Ａ（Ｂ）は、図４Ａ（Ａ）のＩＶＡＢ−ＩＶＡＢ線における断面図である。また、図４Ｂ（Ａ）は本実施形態に係る半導体装置の製造方法のフォトレジスト層を露光する工程（Ｓ７）の変形例を説明する平面図であり、図４Ｂ（Ｂ）は、図４Ｂ（Ａ）のＩＶＢＢ−ＩＶＢＢ線における断面図である。   4A (A) is a plan view for explaining a modification of the step (S7) of exposing the photoresist layer in the method for manufacturing a semiconductor device according to this embodiment, and FIG. 4A (B) is a plan view of FIG. Is a cross-sectional view taken along line IVAB-IVAB. FIG. 4B (A) is a plan view for explaining a modification of the step (S7) of exposing the photoresist layer in the manufacturing method of the semiconductor device according to this embodiment. FIG. 4B (B) is a plan view of FIG. It is sectional drawing in the IVBB-IVBB line of A).

図４Ａ（Ａ）および図４Ａ（Ｂ）に示すように、樹脂突起２０の電極１４が形成される側とは反対側において、もう１つの樹脂突起２０（以下、「第２の樹脂突起２９」とも言う）が隣り合うように形成される。この第２の樹脂突起２９は、その他の外部端子を形成するための樹脂突起であってもよい。フォトレジスト層を露光する工程（Ｓ７）において、第２の樹脂突起２９にはマスク層７０に覆われず、露光される領域に形成される。   As shown in FIGS. 4A (A) and 4A (B), another resin protrusion 20 (hereinafter referred to as “second resin protrusion 29”) is provided on the opposite side of the resin protrusion 20 from the side on which the electrode 14 is formed. Are also formed adjacent to each other. The second resin protrusion 29 may be a resin protrusion for forming other external terminals. In the step of exposing the photoresist layer (S7), the second resin protrusion 29 is not covered with the mask layer 70 but is formed in the exposed region.

このような場合であっても、図４Ａ（Ｂ）に示すように、第２の樹脂突起２９の上には、第１導電膜３０よりも反射率が低い第２導電膜４０が形成されているため、光線Ｌは第２導電膜４０の第４の面４１において反射しにくい。したがって、このような場合であってもフォトレジスト層５０のマスク層６０に覆われた部分は、より確実に遮光され、図４Ｂ（Ａ）及び図４Ｂ（Ｂ）に示すように、配線７０を設計通りの形状に形成することができる。   Even in such a case, the second conductive film 40 having a lower reflectance than the first conductive film 30 is formed on the second resin protrusion 29 as shown in FIG. 4A (B). Therefore, the light beam L is not easily reflected on the fourth surface 41 of the second conductive film 40. Therefore, even in such a case, the portion of the photoresist layer 50 covered with the mask layer 60 is more reliably shielded from light, and the wiring 70 is formed as shown in FIGS. 4B (A) and 4B (B). It can be formed in the shape as designed.

２． 電子部品
以下、図面を参照して、本実施形態に係る半導体装置の製造方法により製造された半導体装置１００を適用した電子部品１００００、およびその製造方法について説明する。 2. Electronic Component Hereinafter, with reference to the drawings, an electronic component 10000 to which the semiconductor device 100 manufactured by the semiconductor device manufacturing method according to the present embodiment is applied, and a manufacturing method thereof will be described.

図５（Ａ）および図５（Ｂ）は、電子部品１００００の製造方法を説明する図である。   FIGS. 5A and 5B are diagrams illustrating a method for manufacturing the electronic component 10000.

電子部品１００００の製造方法は、半導体装置１００を用意することを含む。半導体装置１００は、既に上述された、いずれかの構成をなしていればよい。   The method for manufacturing the electronic component 10000 includes preparing the semiconductor device 100. The semiconductor device 100 only needs to have one of the configurations described above.

電子部品１００００の製造方法は、配線基板８０を用意することを含む（図５（Ａ）参照）。配線基板８０は、図５（Ａ）に示すように、リード部である配線パターン８１とベース基板８３とを含む。   The manufacturing method of the electronic component 10000 includes preparing the wiring board 80 (see FIG. 5A). As shown in FIG. 5A, the wiring board 80 includes a wiring pattern 81 that is a lead portion and a base board 83.

配線パターン８１は、電気的接続部８２を有する。電気的接続部８２は、配線パターン８１のうち、他の部材との電気的な接続に利用される部分である。配線パターン８１は、例えば、液晶を駆動する電極（走査電極、信号電極、対向電極等）に電気的に接続されていてもよい。配線パターン８１は、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、チタンタングステン（Ｔｉ−Ｗ）等の金属膜、金属化合物膜、又は、それらの複合膜によって形成されていてもよい。また、配線パターン８１は、その一部がベース基板８３の内側を通るように形成されていてもよい。   The wiring pattern 81 has an electrical connection portion 82. The electrical connection portion 82 is a portion of the wiring pattern 81 that is used for electrical connection with other members. The wiring pattern 81 may be electrically connected to, for example, an electrode (scanning electrode, signal electrode, counter electrode, etc.) that drives the liquid crystal. The wiring pattern 81 is made of a metal film such as ITO (Indium Tin Oxide), aluminum (Al), copper (Cu), chromium (Cr), titanium (Ti), nickel (Ni), titanium tungsten (Ti-W), metal It may be formed of a compound film or a composite film thereof. Further, the wiring pattern 81 may be formed so that a part thereof passes inside the base substrate 83.

ベース基板８３は、光透過性を有する材料であってもよい。例えば、ベース基板８３の材料は、無機系の材料であることができる。このとき、ベース基板８３は、ガラス基板やセラミックス基板であってもよい。ベース基板８３が、ガラス基板である場合、配線基板８０は、電気光学パネル（液晶パネル・エレクトロルミネッセンスパネル等）の一部であってもよい。あるいは、ベース基板８３は、有機系の材料であってもよく、ポリエチレンテレフタレート（ＰＥＴ）からなる基板又はフィルムであってもよい。あるいは、ベース基板８３としてポリイミド樹脂からなるフレキシブル基板を使用してもよい。フレキシブル基板としてＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）や、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）技術で使用されるテープを使用してもよい。   The base substrate 83 may be a light transmissive material. For example, the material of the base substrate 83 can be an inorganic material. At this time, the base substrate 83 may be a glass substrate or a ceramic substrate. When the base substrate 83 is a glass substrate, the wiring substrate 80 may be a part of an electro-optical panel (liquid crystal panel, electroluminescence panel, etc.). Alternatively, the base substrate 83 may be an organic material or a substrate or film made of polyethylene terephthalate (PET). Alternatively, a flexible substrate made of polyimide resin may be used as the base substrate 83. As a flexible substrate, a tape used in FPC (Flexible Printed Circuit) or TAB (Tape Automated Bonding) technology may be used.

電子部品１００００の製造方法は、半導体装置１００を配線基板８０に搭載することを含む。本工程によって、外部端子と配線パターン８１の電気的接続部８２とを接触させて電気的に接続する。これによって、半導体装置１００が、配線基板８０に電気的に接続される。   The method for manufacturing the electronic component 10000 includes mounting the semiconductor device 100 on the wiring board 80. In this step, the external terminal and the electrical connection portion 82 of the wiring pattern 81 are brought into contact with each other to be electrically connected. As a result, the semiconductor device 100 is electrically connected to the wiring board 80.

半導体装置１００を配線基板８０に搭載する方法は、外部端子を、配線基板８０の電気的接続部８２に押し当てることができる限り、特に限定されない。以下に半導体装置１００を配線基板８０に搭載する方法の一例を説明する。   The method for mounting the semiconductor device 100 on the wiring board 80 is not particularly limited as long as the external terminal can be pressed against the electrical connection portion 82 of the wiring board 80. Hereinafter, an example of a method for mounting the semiconductor device 100 on the wiring board 80 will be described.

はじめに、図５（Ａ）に示すように、半導体装置１００を配線基板８０上方に配置して、半導体装置１００の樹脂突起２０の上に形成された配線７０と、配線基板８０の配線パターン８１（電気的接続部８２）とが対向するように位置合わせをする。ここで、図５（Ａ）に示すように、半導体装置１００の第１の面１１と、配線基板８０との間に接着剤９０を設ける。本工程では、予め、配線基板８０側に接着剤９０を設けておいてもよいが、特に限定されるものではなく、半導体装置１００側に設けられていてもよい。接着剤９０は、例えば、フィルム状の接着剤を利用してもよい。接着剤９０は、絶縁性の接着剤であってもよい。接着剤９０は、公知のＮＣＦ（Ｎｏｎ−ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接着剤であってもよい。   First, as shown in FIG. 5A, the semiconductor device 100 is arranged above the wiring substrate 80, the wiring 70 formed on the resin protrusion 20 of the semiconductor device 100, and the wiring pattern 81 ( Positioning is performed so that the electrical connection portion 82) faces the electrical connection portion 82). Here, as shown in FIG. 5A, an adhesive 90 is provided between the first surface 11 of the semiconductor device 100 and the wiring substrate 80. In this step, the adhesive 90 may be provided in advance on the wiring substrate 80 side, but is not particularly limited, and may be provided on the semiconductor device 100 side. As the adhesive 90, for example, a film adhesive may be used. The adhesive 90 may be an insulating adhesive. The adhesive 90 may be a known NCF (Non-Conductive Film) adhesive.

次に、図５（Ｂ）に示すように、半導体装置１００と配線基板８０との間に押圧力を加えることで押圧して、樹脂突起２０上の配線７０と配線パターン８１（電気的接続部８２）とをそれぞれ接触させる。これによれば、押圧力によって、配線７０と、樹脂突起２０を弾性変形させることができる。このとき、樹脂突起２０の弾性力によって、発生する応力を緩和しつつ、配線７０と電気的接続部８２（配線パターン８１）とを押し付けることができるため、半導体装置の信頼性を低下させることなく、電気的な接続信頼性の高い電子部品を提供することができる。   Next, as shown in FIG. 5B, the wiring 70 on the resin protrusion 20 and the wiring pattern 81 (electrical connection portion) are pressed by applying a pressing force between the semiconductor device 100 and the wiring substrate 80. 82), respectively. According to this, the wiring 70 and the resin protrusion 20 can be elastically deformed by the pressing force. At this time, the elastic force of the resin protrusion 20 can press the wiring 70 and the electrical connection portion 82 (wiring pattern 81) while relaxing the generated stress, so that the reliability of the semiconductor device is not lowered. An electronic component with high electrical connection reliability can be provided.

図５（Ｂ）に示すように、半導体装置１００を配線基板８０に押圧する工程によって、電子部品１００００は、半導体装置１００の配線７０と、配線基板８０の電気的接続部８２との接触部分以外において、接着剤９０が充填された構造となる。   As shown in FIG. 5B, the electronic component 10000 is other than the contact portion between the wiring 70 of the semiconductor device 100 and the electrical connection portion 82 of the wiring substrate 80 by pressing the semiconductor device 100 against the wiring substrate 80. In this case, the adhesive 90 is filled.

次に、半導体装置１００を配線基板８０に搭載する工程の後に、接着剤９０を硬化させて、接着層を形成してもよい（図示せず）。接着層によって、半導体装置１００と配線基板８０との間隔を維持してもよい。すなわち、接着層によって、樹脂突起２０が弾性変形した状態を維持してもよい。   Next, after the step of mounting the semiconductor device 100 on the wiring substrate 80, the adhesive 90 may be cured to form an adhesive layer (not shown). The distance between the semiconductor device 100 and the wiring substrate 80 may be maintained by the adhesive layer. That is, the state in which the resin protrusion 20 is elastically deformed may be maintained by the adhesive layer.

図示はしないが、さらに検査工程や切り出し工程等を経て、本実施の形態に係る電子部品１００００を製造してもよい。   Although not shown, the electronic component 10000 according to the present embodiment may be manufactured through an inspection process, a cutting process, and the like.

図６には、電子部品１００００の一例として、表示デバイスである場合の電子部品１００００を示す。表示デバイスは、例えば液晶表示デバイスやＥＬ（Ｅｌｅｃｔｒｉｃａｌ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示デバイスであってもよい。そして、半導体装置１００は、表示デバイスである電子部品１００００を制御するドライバＩＣであってもよい。   FIG. 6 shows an electronic component 10000 in the case of a display device as an example of the electronic component 10000. The display device may be, for example, a liquid crystal display device or an EL (Electrical Luminescence) display device. The semiconductor device 100 may be a driver IC that controls the electronic component 10000 that is a display device.

なお、上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば各実施形態および各変形例は、複数を適宜組み合わせることが可能である。   In addition, embodiment mentioned above and a modification are examples, Comprising: It is not necessarily limited to these. For example, a plurality of embodiments and modifications can be combined as appropriate.

本発明は、上述した実施形態に限定されるものではなく、さらに種々の変形が可能である。例えば、本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。   The present invention is not limited to the above-described embodiments, and various modifications can be made. For example, the present invention includes substantially the same configuration (for example, a configuration having the same function, method, and result, or a configuration having the same purpose and effect) as the configuration described in the embodiment. In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that exhibits the same operational effects as the configuration described in the embodiment or a configuration that can achieve the same object. In addition, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.

１０ 半導体基板、１１ 第１の面、１４ 電極、１６ 絶縁膜、１６ａ 開口部、
１６ｂ 第２の面、２０ 樹脂突起、２６ 樹脂材料膜、２７ 樹脂層、
２９ 第２の樹脂突起、３０ 第１導電膜、３１ 第１の導電層、３２ 第２の導電層、
３３ 第３の面、４０ 第２導電膜、４１ 第４の面、５０ フォトレジスト層、
５１ 第５の面、５２ フォトレジストパターン、６０ マスク層、７０ 配線、
７１ 第１の部分、７２ 第２の部分、８０ 配線基板、８１ 配線パターン、
８２ 電気的接続部、９０ 接着剤、１００ 半導体装置、
１０００、２０００ 半導体装置、１０１０、２０１０ 半導体基板、
１０１４、２０１４ 電極、１０１６、２０１６ 絶縁膜、
１０２０、２０２０ 樹脂突起、１０５０、２０５０ フォトレジスト層、
１０６０、２０６０マスク層、１０７０、２０７０ 配線、１００００ 電子部品。 DESCRIPTION OF SYMBOLS 10 Semiconductor substrate, 11 1st surface, 14 electrode, 16 insulating film, 16a opening part,
16b 2nd surface, 20 resin protrusion, 26 resin material film, 27 resin layer,
29 second resin protrusion, 30 first conductive film, 31 first conductive layer, 32 second conductive layer,
33 third surface, 40 second conductive film, 41 fourth surface, 50 photoresist layer,
51 5th surface, 52 photoresist pattern, 60 mask layer, 70 wiring,
71 1st part, 72 2nd part, 80 wiring board, 81 wiring pattern,
82 electrical connections, 90 adhesives, 100 semiconductor devices,
1000, 2000 semiconductor device, 1010, 2010 semiconductor substrate,
1014, 2014 electrode, 1016, 2016 insulating film,
1020, 2020 Resin protrusion, 1050, 2050 Photoresist layer,
1060, 2060 mask layer, 1070, 2070 wiring, 10000 electronic components.

Claims (3)

半導体基板と、前記半導体基板の第１の面に位置する電極と、前記第１の面に設けられ、前記電極とオーバーラップする位置に開口部を有する絶縁膜と、を有する構造体を用意する工程と、
前記絶縁膜の前記第１の面側の面とは反対側の第２の面に、樹脂突起を形成する工程と、
前記電極および前記樹脂突起を覆う第１導電膜を前記第２の面に形成する工程と、
前記第１導電膜の前記第２の面側の面とは反対側の第３の面に、前記第１導電膜の前記第３の面よりフォトレジスト層の露光に用いる光の波長における反射率が低い第２導電膜を形成する工程と、
前記第２導電膜の前記第３の面側の面とは反対側の第４の面に、フォトレジスト層を形成する工程と、
前記フォトレジスト層の一部をマスク層で覆った状態で、前記フォトレジスト層を露光する工程と、
前記フォトレジスト層を現像し、フォトレジストパターンを形成する工程と、
前記フォトレジストパターンをマスクとして前記第１導電膜および前記第２導電膜をエッチングすることにより、前記第１導電膜から形成された配線であって、前記樹脂突起の少なくとも一部を覆い、かつ、前記電極と接続する前記配線を形成する工程と、
を有し、
前記配線は、前記電極を覆いかつ前記樹脂突起と離れて配置される第１の部分と、前記第１の部分と連続して前記樹脂突起を覆う第２の部分とを有し、前記第１の部分と前記第２の部分とでＴ字形状をなす配線を含む、半導体装置の製造方法。 A structure including a semiconductor substrate, an electrode located on a first surface of the semiconductor substrate, and an insulating film provided on the first surface and having an opening at a position overlapping with the electrode is prepared. Process,
Forming a resin protrusion on a second surface of the insulating film opposite to the first surface;
Forming a first conductive film covering the electrode and the resin protrusion on the second surface;
The reflectance at the wavelength of light used for exposure of the photoresist layer from the third surface of the first conductive film on the third surface of the first conductive film opposite to the second surface. forming a lower second conductive film,
Forming a photoresist layer on a fourth surface of the second conductive film opposite to the third surface side;
Exposing the photoresist layer with a portion of the photoresist layer covered with a mask layer; and
Developing the photoresist layer to form a photoresist pattern;
Etching the first conductive film and the second conductive film using the photoresist pattern as a mask to form a wiring formed from the first conductive film, covering at least a part of the resin protrusion, and Forming the wiring connected to the electrode;
I have a,
The wiring includes a first portion that covers the electrode and is spaced apart from the resin protrusion, and a second portion that covers the resin protrusion continuously with the first portion, A method for manufacturing a semiconductor device, including a wiring having a T shape formed by the second portion and the second portion . 請求項１において、
前記配線を形成する工程の後、前記配線の上の前記第２導電膜を除去する工程を有する、半導体装置の製造方法。 In claim 1,
A method for manufacturing a semiconductor device, comprising a step of removing the second conductive film on the wiring after the step of forming the wiring. 請求項１または２において、
前記第１導電膜は複数の導電層の積層体であって、
前記第１導電膜を形成する工程は、
第１の導電層と第２の導電層を積層して形成する工程を含む、半導体装置の製造方法。 In claim 1 or 2 ,
The first conductive film is a laminate of a plurality of conductive layers,
The step of forming the first conductive film includes:
A method for manufacturing a semiconductor device, the method including a step of stacking and forming a first conductive layer and a second conductive layer.
JP2011056646A 2011-03-15 2011-03-15 Manufacturing method of semiconductor device Expired - Fee Related JP5790916B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011056646A JP5790916B2 (en) 2011-03-15 2011-03-15 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011056646A JP5790916B2 (en) 2011-03-15 2011-03-15 Manufacturing method of semiconductor device

Publications (2)

Publication Number Publication Date
JP2012195360A JP2012195360A (en) 2012-10-11
JP5790916B2 true JP5790916B2 (en) 2015-10-07

Family

ID=47087007

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011056646A Expired - Fee Related JP5790916B2 (en) 2011-03-15 2011-03-15 Manufacturing method of semiconductor device

Country Status (1)

Country Link
JP (1) JP5790916B2 (en)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000311914A (en) * 1999-02-26 2000-11-07 Rohm Co Ltd Method of manufacturing semiconductor device
JP4218622B2 (en) * 2003-10-09 2009-02-04 セイコーエプソン株式会社 Manufacturing method of semiconductor device
JP4305667B2 (en) * 2005-11-07 2009-07-29 セイコーエプソン株式会社 Semiconductor device
JP4352279B2 (en) * 2007-08-21 2009-10-28 セイコーエプソン株式会社 Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
JP2012195360A (en) 2012-10-11

Similar Documents

Publication Publication Date Title
US7750457B2 (en) Semiconductor apparatus, manufacturing method thereof, semiconductor module apparatus using semiconductor apparatus, and wire substrate for semiconductor apparatus
US10734597B2 (en) Organic light-emitting device and method of manufacturing the same
US8274166B2 (en) Semiconductor device and method of manufacturing the same
CN108550588B (en) Display panel, method for manufacturing display panel, and display device
JP5057113B2 (en) Semiconductor device, electronic component and manufacturing method thereof
TW201214829A (en) Self-aligned coverage of opaque conductive areas
JP5927520B2 (en) Manufacturing method of display panel
WO2013073084A1 (en) Method for producing display panels, and display panel
JP2010182991A (en) Semiconductor device, and method of manufacturing the same
JP5790916B2 (en) Manufacturing method of semiconductor device
JP4145902B2 (en) Semiconductor device and manufacturing method thereof
JP5626508B2 (en) Semiconductor device, electronic component and manufacturing method thereof
WO2011078319A1 (en) Semiconductor device, semiconductor wafer, and method for manufacturing a semiconductor device
JP2018014200A (en) Method for manufacturing organic electronics device
WO1999036958A1 (en) Semiconductor device and method of production thereof and semiconductor mounting structure and method
US20170346034A1 (en) Light-emitting device
JP4396472B2 (en) Method for transferring thin film element
JP5464338B2 (en) Semiconductor device, electronic module and manufacturing method thereof
JP5098204B2 (en) SEMICONDUCTOR DEVICE, ITS MANUFACTURING METHOD, AND ELECTRONIC DEVICE
JP3918941B2 (en) Manufacturing method of semiconductor device
JP2016095990A (en) Light emission device
JP7390508B2 (en) Light-emitting device and method for manufacturing the light-emitting device
JP5954519B2 (en) Electronic component and method for manufacturing electronic component
TWI827169B (en) Manufacturing method of electronic device
JP2013058604A (en) Semiconductor device manufacturing method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140120

RD07 Notification of extinguishment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7427

Effective date: 20140619

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141217

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150204

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150708

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150721

R150 Certificate of patent or registration of utility model

Ref document number: 5790916

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees