JP5789086B2 - Control circuit and control method of switching power supply - Google Patents
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Description
制御回路及びスイッチング電源の制御方法に関する。 The present invention relates to a control circuit and a control method for a switching power supply.
従来、電子機器は、直流入力電圧の供給に基づいて定電圧を出力する電源回路として、半導体のスイッチング素子を用いたスイッチング電源回路を含む。そして、バッテリ等により動作する電子機器には、入力電圧（バッテリ電圧）に依存せず一定の出力電圧が得られる昇降圧型のスイッチング電源回路が用いられている。 2. Description of the Related Art Conventionally, an electronic device includes a switching power supply circuit using a semiconductor switching element as a power supply circuit that outputs a constant voltage based on supply of a DC input voltage. An electronic device that operates on a battery or the like uses a step-up / step-down switching power supply circuit that can obtain a constant output voltage without depending on an input voltage (battery voltage).
昇降圧ＤＣ／ＤＣコンバータは、電圧出力端子と直列または並列にチョークコイルを接続し、スイッチング素子のオンオフ動作により入力側からチョークコイルにエネルギーを蓄積するステートと、チョークコイルから出力側にエネルギーを放出するステートとを交互に繰り返す。例えば、ステート１〜ステート４を含む４つのステートを切り替えることにより、昇降圧動作を行うＨブリッジ昇降圧ＤＣ／ＤＣコンバータが知られている（例えば、特許文献１参照）。
The step-up / step-down DC / DC converter connects a choke coil in series or in parallel with the voltage output terminal, and discharges energy from the choke coil to the output side, and a state in which energy is stored in the choke coil by the on / off operation of the switching element. The state to be repeated is repeated alternately. For example, an H-bridge step-up / step-down DC / DC converter that performs a step-up / step-down operation by switching four
ＤＣ／ＤＣコンバータでは、動作させるステートの数が多くなると、スイッチング動作が多くなることにより電力損失が大きくなり、効率が低下する。 In a DC / DC converter, when the number of states to be operated increases, the power loss increases due to an increase in switching operation, and the efficiency decreases.
本発明の一観点によれば、出力電圧に応じた第１の電圧と、出力電圧に応じて設定された第１の基準電圧との差に応じて第２の電圧を生成し、前記第１の電圧を前記第１の基準電圧に等しくするようにパルス幅が制御された第１の制御信号を生成する第１の制御回路と、前記第２の電圧を第２の基準電圧に等しくするようにパルス幅が制御された第２の制御信号を生成する第２の制御回路と、前記第１の制御信号と前記第２の制御信号とに基づいて、昇降圧型の出力部を駆動する駆動部と、を有する。 According to an aspect of the present invention, a second voltage is generated according to a difference between a first voltage corresponding to an output voltage and a first reference voltage set according to the output voltage, and the first voltage A first control circuit for generating a first control signal whose pulse width is controlled so as to equalize the voltage of the first voltage to the first reference voltage, and to equalize the second voltage to the second reference voltage. A second control circuit for generating a second control signal whose pulse width is controlled, and a drive unit for driving the step-up / step-down output unit based on the first control signal and the second control signal And having.
本発明の一観点によれば、スイッチング制御による電力損失が抑制される。 According to one aspect of the present invention, power loss due to switching control is suppressed.
以下、一実施形態を添付図面に従って説明する。
図１に示すように、昇降圧型のスイッチング電源１０は、出力部１１と制御部１２を含む。
Hereinafter, an embodiment will be described with reference to the accompanying drawings.
As shown in FIG. 1, the step-up / step-down
出力部１１は、４つのスイッチ回路ＳＷ１〜ＳＷ４、インダクタＬ、コンデンサＣ１を含む。例えば、第１スイッチ回路ＳＷ１及び第３スイッチ回路ＳＷ３はＮチャネルＭＯＳトランジスタである。第２スイッチ回路ＳＷ２は低電位電源（例えばグランドＧＮＤ）側をアノードとするダイオードとして常時動作し、第４スイッチ回路ＳＷ４はノードＮ２側をアノードとするダイオードとして常時動作する。
The
入力電圧Ｖｉｎが供給される第１端子Ｐ１は第１スイッチ回路ＳＷ１の第１端子（例えばドレイン端子）に接続され、第１スイッチ回路ＳＷ１の第２端子（例えばソース端子）は第２スイッチ回路ＳＷ２に接続されている。第１スイッチ回路ＳＷ１と第２スイッチ回路ＳＷ２との間のノードＮ１はインダクタＬの第１端子に接続されている。インダクタＬの第２端子は第３スイッチ回路ＳＷ３の第１端子（例えばドレイン端子）に接続され、第３スイッチ回路ＳＷ３の第２端子（例えばソース端子）は低電位電源端子（グランドＧＮＤ）に接続されている。インダクタＬと第３スイッチ回路ＳＷ３との間のノードＮ２は第４スイッチ回路ＳＷ４の第１端子（アノード）に接続され、第４スイッチ回路ＳＷ４の第２端子（カソード）は、出力電圧Ｖｏｕｔを出力する第２端子Ｐ２に接続されている。この第２端子Ｐ２とグランドＧＮＤとの間にはコンデンサＣ１が接続されている。 The first terminal P1 to which the input voltage Vin is supplied is connected to the first terminal (for example, the drain terminal) of the first switch circuit SW1, and the second terminal (for example, the source terminal) of the first switch circuit SW1 is the second switch circuit SW2. It is connected to the. A node N1 between the first switch circuit SW1 and the second switch circuit SW2 is connected to the first terminal of the inductor L. The second terminal of the inductor L is connected to the first terminal (for example, drain terminal) of the third switch circuit SW3, and the second terminal (for example, source terminal) of the third switch circuit SW3 is connected to the low-potential power supply terminal (ground GND). Has been. The node N2 between the inductor L and the third switch circuit SW3 is connected to the first terminal (anode) of the fourth switch circuit SW4, and the second terminal (cathode) of the fourth switch circuit SW4 outputs the output voltage Vout. Connected to the second terminal P2. A capacitor C1 is connected between the second terminal P2 and the ground GND.
第１スイッチ回路ＳＷ１の制御端子（例えばゲート端子）には制御部１２から駆動信号ＤＲ１が供給される、第３スイッチ回路ＳＷ３の制御端子（ゲート端子）には制御部１２から駆動信号ＤＲ３が供給される。第１スイッチ回路ＳＷ１及び第３スイッチ回路ＳＷ３は、駆動信号ＤＲ１，ＤＲ３に応答してオンオフする。そして、スイッチ回路ＳＷ４を介して出力電圧Ｖｏｕｔ及び出力電流Ｉｏを出力する。
The drive signal DR1 is supplied from the
次に、制御部１２の構成を説明する。
制御部１２は、誤差電圧生成回路２１、発振回路２２、ＰＷＭ信号生成回路２３、ステート制御回路２４、制御信号生成回路２５、駆動回路２６を含む。
Next, the configuration of the
The
誤差電圧生成回路２１は出力部１１の第２端子Ｐ２に接続され、出力電圧Ｖｏｕｔが供給される。
誤差電圧生成回路２１は、抵抗Ｒ１，Ｒ２、エラーアンプ３１、基準電源３２、コンデンサＣ２を含む。出力電圧Ｖｏｕｔは抵抗Ｒ１の第１端子に供給され、抵抗Ｒ１の第２端子は抵抗Ｒ２の第１端子に接続され、抵抗Ｒ２の第２端子はグランドＧＮＤに接続されている。両抵抗Ｒ１，Ｒ２間のノードはエラーアンプ３１の反転入力端子に接続されている。エラーアンプ３１の非反転入力端子には基準電源３２から基準電圧Ｖｒｅｆが供給される。エラーアンプ３１の出力端子は、位相補償用のコンデンサＣ２を介して同エラーアンプ３１の反転入力端子と接続されている。
The error
The error
抵抗Ｒ１，Ｒ２は、それぞれの抵抗値に応じた分圧比で出力電圧Ｖｏｕｔを分圧した電圧Ｖｆｂを生成する。この電圧Ｖｆｂは、出力電圧Ｖｏｕｔに比例した電圧である。エラーアンプ３１は、電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差電圧を増幅した誤差電圧Ｖｅｒを出力する。抵抗Ｒ１，Ｒ２の抵抗値と基準電圧Ｖｒｅｆは、出力電圧Ｖｏｕｔを安定化する目標電圧に応じて設定されている。例えば、出力電圧Ｖｏｕｔと同様に、抵抗Ｒ１，Ｒ２の分圧比により目標電圧を分圧した電圧値が基準電圧Ｖｒｅｆとして設定される。言い換えれば、基準電圧Ｖｒｅｆを抵抗Ｒ１と抵抗Ｒ２の接続点に供給したときに、抵抗Ｒ１の第１端子に生じる電圧が、出力電圧Ｖｏｕｔを安定化する目標電圧となる。従って、誤差電圧Ｖｅｒは、出力電圧Ｖｏｕｔと目標電圧の差電圧に比例した電圧となる。この誤差電圧ＶｅｒはＰＷＭ信号生成回路２３とステート制御回路２４に供給される。
The resistors R1 and R2 generate a voltage Vfb obtained by dividing the output voltage Vout by a voltage dividing ratio corresponding to each resistance value. This voltage Vfb is a voltage proportional to the output voltage Vout. The
発振回路２２は、発振器４１、バッファ回路４２、スロープ電圧生成回路４３を含む。
発振器４１は、所定周期のクロック信号ＣＫを出力する。このクロック信号ＣＫの周期は、スイッチング電源１０のスイッチング周期（スイッチングサイクル）に対応する。例えば、発振器４１は、スイッチング周期と等しい周期のクロック信号ＣＫを出力する。バッファ回路４２はクロック信号ＣＫと実質的に等しい波形のクロック信号ＣＫｂを出力する。このクロック信号ＣＫｂは、スロープ電圧生成回路４３に供給される。また、クロック信号ＣＫｂは、ＰＷＭ信号生成回路２３とステート制御回路２４に供給される。なお、クロック信号ＣＫとクロック信号ＣＫｂは互いに同じ波形であるため、以下の説明においてはクロック信号ＣＫを用いることとする。
The
The
スロープ電圧生成回路４３は、定電流源４４、トランジスタＴ１、コンデンサＣ３を含む。トランジスタＴ１は例えばＮチャネルＭＯＳトランジスタであり、ソースがグランドに接続され、ドレインがコンデンサＣ３の第１端子に接続され、そのコンデンサＣ３の第２端子はグランドに接続されている。また、コンデンサＣ３の第１端子には、電圧ＶＤＤが供給される定電流源４４から定電流が供給される。トランジスタＴ１のゲート端子には、クロック信号ＣＫが供給される。そして、コンデンサＣ３の第１端子が接続されたノードにおける電圧は、スロープ電圧Ｖｃｔとして、ＰＷＭ信号生成回路２３とステート制御回路２４に供給される。
The slope
トランジスタＴ１は、クロック信号ＣＫに応答してオンオフする。トランジスタＴ１がオンすると、コンデンサＣ３に蓄積されている電荷が放電されるため、スロープ電圧Ｖｃｔはグランドレベル（０Ｖ）となる。トランジスタＴ１がオフすると、定電流源４４から供給される定電流によりコンデンサＣ３に電荷が蓄積され、スロープ電圧Ｖｃｔが上昇する。つまり、トランジスタＴ１は、コンデンサＣ３に対する充放電素子として機能する。そして、スロープ電圧Ｖｃｔは、クロック信号ＣＫの周期と等しい周期の三角波（のこぎり波）となる。また、コンデンサＣ３には定電流源４４から一定電流の定電流が供給される。従って、スロープ電圧Ｖｃｔの傾き、即ちスロープ電圧Ｖｃｔが変化する割合は固定されている。
The transistor T1 is turned on / off in response to the clock signal CK. When the transistor T1 is turned on, the charge accumulated in the capacitor C3 is discharged, so that the slope voltage Vct becomes the ground level (0 V). When the transistor T1 is turned off, charges are accumulated in the capacitor C3 by the constant current supplied from the constant
ＰＷＭ信号生成回路２３は、ＰＷＭコンパレータ５１、ＲＳ型フリップフロップ回路（以下、ＲＳ−ＦＦ回路）５２を含む。ＰＷＭコンパレータ５１の非反転入力端子には誤差電圧Ｖｅｒが供給される。ＰＷＭコンパレータ５１の反転入力端子には、スロープ電圧生成回路４３からスロープ電圧Ｖｃｔが供給される。
The PWM
ＰＷＭコンパレータ５１は、両電圧Ｖｅｒ，Ｖｃｔを比較し、その比較結果に応じた信号Ｓｐを出力する。例えば、ＰＷＭコンパレータ５１は、スロープ電圧Ｖｃｔが誤差電圧Ｖｅｒより低い場合にＨレベルの信号Ｓｐを出力し、スロープ電圧Ｖｃｔが誤差電圧Ｖｅｒより高い場合にＬレベルの信号Ｓｐを出力する。出力電圧Ｖｏｕｔが上昇すると、誤差電圧Ｖｅｒが低下するため、信号ＳｐがＬレベルである期間が長くなり、Ｈレベルである期間が短くなる。一方、出力電圧Ｖｏｕｔが低下すると、誤差電圧Ｖｅｒが上昇するため、信号ＳｐがＬレベルである期間が短くなり、Ｈレベルである期間が長くなる。即ち、信号Ｓｐのデューティは、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔに応じて変化する。この信号Ｓｐは、ＲＳ−ＦＦ回路５２のリセット端子に供給される。
The
ＲＳ−ＦＦ回路５２のセット端子にはクロック信号ＣＫが供給される。ＲＳ−ＦＦ回路５２は、Ｈレベルのクロック信号ＣＫに応答して端子ＱからＨレベルの信号ＰＷＭを出力する。そして、ＲＳ−ＦＦ回路５２は、ＰＷＭコンパレータ５１から出力されるＬレベルの信号Ｓｐに応答してＬレベルの信号ＰＷＭを出力する。ＲＳ−ＦＦ回路５２は、クロック信号ＣＫの立ち上がりから比較信号Ｓｐの立ち下がりまでの期間、Ｈレベルの信号ＰＷＭを出力する。つまり、ＲＳ−ＦＦ回路５２の制御信号ＰＷＭは、クロック信号ＣＫの立ち上がりから、スロープ電圧Ｖｃｔが誤差電圧Ｖｅｒより高くなるまでの間、Ｈレベルとなる。この制御信号ＰＷＭは、制御信号生成回路２５に供給される。
A clock signal CK is supplied to the set terminal of the RS-
ステート制御回路２４は、アンプ６１、基準電源６２、モードコンパレータ６３、インバータ回路６４、Ｄ型フリップフロップ回路（以下、Ｄ−ＦＦ回路）６５を含む。
アンプ６１の反転入力端子には誤差電圧Ｖｅｒが供給され、アンプ６１の非反転入力端子には基準電源６２の基準電圧Ｖｒ１が供給される。基準電圧Ｖｒ１は、例えばスロープ電圧Ｖｃｔに応じて、そのスロープ電圧Ｖｃｔの中心電圧（ピーク電圧の１／２）に設定されている。アンプ６１は、誤差電圧Ｖｅｒと基準電圧Ｖｒ１との差電圧を増幅した電圧Ｖ１を出力する。
The
The error voltage Ver is supplied to the inverting input terminal of the
モードコンパレータ６３の反転入力端子には、アンプ６１からの出力電圧Ｖ１が供給され、非反転入力端子には、スロープ電圧Ｖｃｔが供給される。モードコンパレータ６３は、電圧Ｖ１とスロープ電圧Ｖｃｔを比較し、その比較結果に応じた信号Ｓｍを出力する。例えば、モードコンパレータ６３は、スロープ電圧Ｖｃｔが電圧Ｖ１より低い場合にＬレベルの信号Ｓｍを出力し、スロープ電圧Ｖｃｔが電圧Ｖ１より高い場合にＨレベルの信号Ｓｍを出力する。この信号ＳｍはＤ−ＦＦ回路６５に供給される。
The output voltage V1 from the
インバータ回路６４は、クロック信号ＣＫｂを論理反転したレベルの反転クロック信号ＣＫｘを出力する。
Ｄ−ＦＦ回路６５は、入力端子Ｄが電圧ＶＤＤレベルにプルアップされ、クロック端子ＣＫにモードコンパレータ６３から出力される信号Ｓｍが供給されている。また、Ｄ−ＦＦ回路６５のリセット端子Ｒには反転クロック信号ＣＫｘが供給される。
The
In the D-
Ｄ−ＦＦ回路６５は、Ｈレベルの信号Ｓｍに応答して出力端子ＱからＨレベルの制御信号ＭＰを出力する。また、Ｄ−ＦＦ回路６５は、Ｌレベルの反転クロック信号ＣＫｘ、すなわちＨレベルのクロック信号ＣＫに応答して出力端子ＱからＬレベルの制御信号ＭＰを出力する。従って、Ｄ−ＦＦ回路６５は、信号Ｓｍの立ち上がりから反転クロック信号ＣＫｘの立ち下がり、すなわちクロック信号ＣＫの立ち上がりまでの期間、Ｈレベルの制御信号ＭＰを出力する。この制御信号ＭＰは制御信号生成回路２５に供給される。
The D-
制御信号生成回路２５は、ＯＲ回路（第１の信号生成部）７１、ＡＮＤ回路（第２の信号生成部）７２を含む。ＯＲ回路７１とＡＮＤ回路７２には、ＰＷＭ信号生成回路２３（ＲＳ−ＦＦ回路５２）の制御信号ＰＷＭとステート制御回路２４（Ｄ−ＦＦ回路６５）の制御信号ＭＰとがそれぞれ供給される。ＯＲ回路７１は、両信号ＰＷＭ，ＭＰを論理和演算（ＯＲ演算）し、その演算結果に応じたレベルの信号ＳＲ１を出力する。ＡＮＤ回路７２は、両信号ＰＷＭ，ＭＰを論理積演算（ＡＮＤ演算）し、その演算結果に応じたレベルの信号ＳＲ３を出力する。
The control
駆動回路２６は、バッファ回路８１，８２を含む。各バッファ回路８１，８２は、それぞれ信号ＳＲ１，ＳＲ３に応じて、スイッチ回路ＳＷ１，ＳＷ３を駆動するための駆動信号ＤＲ１．ＤＲ３を出力する。
The
次に、上記のように構成された昇降圧型のスイッチング電源１０の作用を説明する。
先ず、出力部１１の動作を説明する。
上記したように、出力部１１に含まれるスイッチ回路ＳＷ１，ＳＷ３は、制御部１２から供給される駆動信号ＤＲ１，ＤＲ３によりそれぞれオン・オフする。
Next, the operation of the step-up / step-down
First, the operation of the
As described above, the switch circuits SW1 and SW3 included in the
駆動信号ＤＲ１及び駆動信号ＤＲ３がＨレベルのとき、図７に示すように、第１スイッチ回路ＳＷ１及び第３スイッチ回路ＳＷ３がオンされる。このとき、第２スイッチ回路ＳＷ２及び第４スイッチ回路ＳＷ４はオフ状態となる。すると、インダクタＬの第１端子は入力電圧Ｖｉｎが供給される第１端子Ｐ１に接続され、インダクタＬの第２端子は基準電位（グランドＧＮＤ）に接続される。この状態をステート１とする。このステート１では、電流Ｉ１が流れ、インダクタＬにエネルギーが蓄積される。
When the drive signal DR1 and the drive signal DR3 are at the H level, as shown in FIG. 7, the first switch circuit SW1 and the third switch circuit SW3 are turned on. At this time, the second switch circuit SW2 and the fourth switch circuit SW4 are turned off. Then, the first terminal of the inductor L is connected to the first terminal P1 to which the input voltage Vin is supplied, and the second terminal of the inductor L is connected to the reference potential (ground GND). This state is referred to as
駆動信号ＤＲ１及び駆動信号ＤＲ３がともにＬレベルのとき、図８に示すように、第１スイッチ回路ＳＷ１及び第３スイッチ回路ＳＷ３がオフされる。このとき、第２スイッチ回路ＳＷ２及び第４スイッチ回路ＳＷ４はオン状態となる。すると、インダクタＬの第１端子は基準電位（グランドＧＮＤ）に接続され、インダクタＬの第２端子は第２端子Ｐ２に接続される。この状態をステート２とする。このステート２では、電流Ｉ２が流れ、インダクタＬに蓄積されたエネルギーが放出される。 When the drive signal DR1 and the drive signal DR3 are both at the L level, the first switch circuit SW1 and the third switch circuit SW3 are turned off as shown in FIG. At this time, the second switch circuit SW2 and the fourth switch circuit SW4 are turned on. Then, the first terminal of the inductor L is connected to the reference potential (ground GND), and the second terminal of the inductor L is connected to the second terminal P2. This state is referred to as state 2. In this state 2, the current I2 flows and the energy stored in the inductor L is released.
駆動信号ＤＲ１がＨレベル、かつ駆動信号ＤＲ３がＬレベルのとき、図９に示すように、第１スイッチ回路ＳＷ１がオンされるとともに、第３スイッチ回路ＳＷ３がオフされる。このとき、第２スイッチ回路ＳＷ２はオフ状態となり、第４スイッチ回路ＳＷ４はオン状態となる。すると、インダクタＬの第１端子は入力電圧Ｖｉｎが供給される第１端子Ｐ１に接続され、インダクタＬの第２端子は第２端子Ｐ２に接続される。この状態をステート３とする。このステート３では、電流Ｉ３が流れる。 When the drive signal DR1 is H level and the drive signal DR3 is L level, as shown in FIG. 9, the first switch circuit SW1 is turned on and the third switch circuit SW3 is turned off. At this time, the second switch circuit SW2 is turned off, and the fourth switch circuit SW4 is turned on. Then, the first terminal of the inductor L is connected to the first terminal P1 to which the input voltage Vin is supplied, and the second terminal of the inductor L is connected to the second terminal P2. This state is referred to as state 3. In this state 3, a current I3 flows.
次に、制御部１２の動作を説明する。
誤差電圧生成回路２１のエラーアンプ３１は、出力電圧Ｖｏｕｔを抵抗Ｒ１，Ｒ２により分圧した電圧Ｖｆｂと基準電圧Ｖｒｅｆの差電圧を増幅した誤差電圧Ｖｅｒを出力する。ＰＷＭ信号生成回路２３のコンパレータ５１は、誤差電圧Ｖｅｒとスロープ電圧Ｖｃｔとを比較し、誤差電圧Ｖｅｒとスロープ電圧Ｖｃｔとが一致するタイミングで立ち下がる信号Ｓｐを出力する。ＲＳ−ＦＦ回路５２は、クロック信号ＣＫに応答して制御信号ＰＷＭをセットし（立ち上げる）、信号Ｓｐに応答して制御信号ＰＷＭをリセットする（立ち下げる）。
Next, the operation of the
The
ステート制御回路２４のアンプ６１は、誤差電圧Ｖｅｒと基準電圧Ｖｒ１との差電圧を増幅した電圧Ｖ１を出力する。コンパレータ６３は、電圧Ｖ１とスロープ電圧Ｖｃｔとを比較し、電圧Ｖ１とスロープ電圧Ｖｃｔとが一致するタイミングで立ち上がる信号Ｓｍを出力する。Ｄ−ＦＦ回路６５は、信号Ｓｍの立ち上がりタイミングで制御信号ＭＰを立ち上げ、クロック信号ＣＫの立ち上がりタイミングで制御信号ＭＰを立ち下げる。
The
また、コンパレータ６３は、電圧Ｖ１がスロープ電圧Ｖｃｔの電圧範囲にないとき、つまりスロープ電圧Ｖｃｔから外れているときに、電圧Ｖ１とスロープ電圧Ｖｃｔとの大小関係に応じてＨレベルまたはＬレベルの信号Ｓｍを出力する。
Further, the
制御信号生成回路２５は、制御信号ＰＷＭと制御信号ＭＰとを合成して制御信号ＳＲ１，ＳＲ３を生成する。駆動回路２６は、制御信号ＳＲ１，ＳＲ３に基づいて駆動信号ＤＲ１，ＤＲ３を生成する。出力部１１のスイッチ回路ＳＷ１，ＳＷ３は、上記したように、駆動信号ＤＲ１，ＤＲ３にそれぞれ応答してオンオフし、第２端子Ｐ２から出力電圧Ｖｏｕｔが出力される。そして、この出力電圧Ｖｏｕｔは、誤差電圧生成回路２１にフィードバックされる。
The control
従って、スイッチング電源１０は、出力電圧Ｖｏｕｔに基づいて制御信号ＰＷＭのパルス幅を調整する第１のフィードバックループと、出力電圧Ｖｏｕｔに基づいて制御信号ＭＰのパルス幅を調整する第２のフィードバックループを有する。そして、これらのフィードバックループに含まれるエラーアンプ３１は、２つの入力電圧、つまりフィードバック電圧Ｖｆｂを基準電圧Ｖｒｅｆと一致するように、誤差電圧Ｖｅｒ、つまり制御信号ＰＷＭのパルス幅を制御する。また、第２のフィードバックループに含まれるアンプ６１は、２つの入力電圧、すなわち誤差電圧Ｖｅｒを基準電圧Ｖｒ１と一致するように、電圧Ｖ１、つまり制御信号ＭＰのパルス幅を制御する。
Therefore, the switching
入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより高くその差が大きい（Ｖｉｎ≫Ｖｏｕｔ）とき、図２に示すように、エラーアンプ３１（図１参照）から出力される誤差電圧Ｖｅｒはスロープ電圧Ｖｃｔの電圧範囲内である。このとき、制御信号ＰＷＭは、誤差電圧Ｖｅｒの電圧に応じた期間、詳しくはクロック信号ＣＫの立ち上がりからスロープ電圧Ｖｃｔが誤差電圧Ｖｅｒ以上となるまでの期間、Ｈレベルとなる。 When the input voltage Vin is higher than the output voltage Vout and the difference is large (Vin >> Vout), as shown in FIG. 2, the error voltage Ver output from the error amplifier 31 (see FIG. 1) is within the voltage range of the slope voltage Vct. It is. At this time, the control signal PWM becomes H level for a period corresponding to the voltage of the error voltage Ver, specifically, for a period from when the clock signal CK rises until the slope voltage Vct becomes equal to or higher than the error voltage Ver.
一方、差動アンプ６１（図１参照）から出力される差電圧Ｖ１は、基準電圧Ｖｒ１と誤差電圧Ｖｅｒとに基づいて出力され、スロープ電圧Ｖｃｔの電圧範囲から外れている。このため、制御信号ＭＰは、一定のレベル（Ｌレベル）となる。 On the other hand, the differential voltage V1 output from the differential amplifier 61 (see FIG. 1) is output based on the reference voltage Vr1 and the error voltage Ver, and is out of the voltage range of the slope voltage Vct. For this reason, the control signal MP is at a constant level (L level).
そして、駆動信号ＤＲ１（制御信号ＳＲ１）は、制御信号ＰＷＭと制御信号ＭＰとを互いに論理和演算（ＯＲ）して生成されるため、制御信号ＰＷＭと実質的に同じ波形となる。図１に示すスイッチ回路ＳＷ１は、Ｈレベルの駆動信号ＤＲ１によりオンし、Ｌレベルの駆動信号ＤＲ１によりオフする。 The drive signal DR1 (control signal SR1) is generated by performing a logical OR operation (OR) between the control signal PWM and the control signal MP, and therefore has substantially the same waveform as the control signal PWM. The switch circuit SW1 shown in FIG. 1 is turned on by an H level drive signal DR1 and turned off by an L level drive signal DR1.
一方、駆動信号ＤＲ３（制御信号ＳＲ３）は、制御信号ＰＷＭと制御信号ＭＰとを互いに論理積演算（ＡＮＤ）して生成されるため、継続的に一定レベル（Ｌレベル）となる。図１に示すスイッチ回路ＳＷ３は、この駆動信号ＤＲ３によりオフ状態が維持される。 On the other hand, since the drive signal DR3 (control signal SR3) is generated by ANDing the control signal PWM and the control signal MP with each other, it is continuously at a constant level (L level). The switch circuit SW3 shown in FIG. 1 is kept off by this drive signal DR3.
従って、スイッチ回路ＳＷ１がオンすると、出力部１１はステート３の状態（図９参照）となる。一方、スイッチ回路ＳＷ１がオフすると、出力部１１はステート２の状態（図８参照）となる。つまり、制御部１２は、ステート２とステート３を交互に繰り返すように出力部１１を制御する。この動作により、スイッチング電源１０は、入力電圧Ｖｉｎを降圧して出力電圧Ｖｏｕｔを生成する降圧モードにて動作する。
Accordingly, when the switch circuit SW1 is turned on, the
そして、図１に示すエラーアンプ３１を含む第１のフィードバックループは、出力電圧Ｖｏｕｔを分圧したフィードバック電圧Ｖｆｂを基準電圧Ｖｒｅｆに一致するように、ＲＳ−ＦＦ回路５２の制御信号ＰＷＭのパルス幅を制御する。従って、制御信号ＰＷＭのパルス幅は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの電圧差に応じて制御される。そして、入力電圧Ｖｉｎが高いほど、制御信号ＰＷＭのパルス幅は狭い。そして、入力電圧Ｖｉｎが低下して出力電圧Ｖｏｕｔに近づくにしたがって制御信号ＰＷＭのパルス幅は広くなる。
The first feedback loop including the
入力電圧Ｖｉｎが低下して出力電圧Ｖｏｕｔに近づく（Ｖｉｎ＞Ｖｏｕｔ）と、誤差電圧Ｖｅｒが上昇し、誤差電圧Ｖｅｒと基準電圧Ｖｒ１との差電圧が小さくなり、電圧Ｖ１が低下する。そして、図３に示すように、電圧Ｖ１がスロープ電圧Ｖｃｔのピーク電圧より低くなる、すなわちスロープ電圧Ｖｃｔの電圧範囲内となると、電圧Ｖ１とスロープ電圧Ｖｃｔとの比較結果に応じて制御信号ＭＰが生成される。つまり、第１及び第２のフィードバックループによりスイッチ回路ＳＷ１，ＳＷ３に対する駆動信号ＤＲ１，ＤＲ３のパルス幅が制御される。そして、誤差電圧Ｖｅｒが基準電圧Ｖｒ１と一致し、誤差電圧Ｖｅｒ、すなわち基準電圧Ｖｒ１に応じたパルス幅の制御信号ＰＷＭが生成される。つまり、第１及び第２のフィードバックループが動作している間、所定のパルス幅（基準電圧Ｖｒ１に応じたパルス幅）の制御信号ＰＷＭが出力されるとともに、出力電圧Ｖｏｕｔに応じて制御信号ＭＰのパルス幅が制御される。 When the input voltage Vin decreases and approaches the output voltage Vout (Vin> Vout), the error voltage Ver increases, the difference voltage between the error voltage Ver and the reference voltage Vr1 decreases, and the voltage V1 decreases. As shown in FIG. 3, when the voltage V1 is lower than the peak voltage of the slope voltage Vct, that is, within the voltage range of the slope voltage Vct, the control signal MP is generated according to the comparison result between the voltage V1 and the slope voltage Vct. Generated. That is, the pulse widths of the drive signals DR1, DR3 for the switch circuits SW1, SW3 are controlled by the first and second feedback loops. Then, the error voltage Ver matches the reference voltage Vr1, and the control signal PWM having a pulse width corresponding to the error voltage Ver, that is, the reference voltage Vr1, is generated. That is, while the first and second feedback loops are operating, the control signal PWM having a predetermined pulse width (pulse width corresponding to the reference voltage Vr1) is output, and the control signal MP is output according to the output voltage Vout. The pulse width is controlled.
ＰＷＭ信号生成回路２３の制御信号ＰＷＭは、クロック信号ＣＫの立ち上がりから、スロープ電圧Ｖｃｔが誤差電圧Ｖｅｒ（基準電圧Ｖｒ１）と等しくなるまでの間、Ｈレベルである。制御信号ＭＰは、スロープ電圧Ｖｃｔが電圧Ｖ１と等しくなるときから、クロック信号ＣＫの立ち上がりまでの間、Ｈレベルである。
The control signal PWM of the PWM
そして、駆動信号ＤＲ１（制御信号ＳＲ１）は、制御信号ＰＷＭと制御信号ＭＰを論理和演算して生成される。従って、駆動信号ＤＲ１は、スロープ電圧Ｖｃｔが電圧Ｖ１と一致するタイミングから、スロープ電圧Ｖｃｔが誤差電圧Ｖｅｒ（基準電圧Ｖｒ１）と一致するタイミングまでの間、Ｈレベルとなる。図１に示すスイッチ回路ＳＷ１は、Ｈレベルの駆動信号ＤＲ１によりオンし、Ｌレベルの駆動信号ＤＲ１によりオフする。 The drive signal DR1 (control signal SR1) is generated by performing a logical OR operation on the control signal PWM and the control signal MP. Accordingly, the drive signal DR1 becomes H level from the timing when the slope voltage Vct matches the voltage V1 to the timing when the slope voltage Vct matches the error voltage Ver (reference voltage Vr1). The switch circuit SW1 shown in FIG. 1 is turned on by an H level drive signal DR1 and turned off by an L level drive signal DR1.
一方、駆動信号ＤＲ３（制御信号ＳＲ３）は、制御信号ＰＷＭと制御信号ＭＰとを互いに論理積演算（ＡＮＤ）して生成されるため、一定レベル（Ｌレベル）となる。図１に示すスイッチ回路ＳＷ３は、この駆動信号ＤＲ３によりオフ状態が維持される。 On the other hand, since the drive signal DR3 (control signal SR3) is generated by ANDing the control signal PWM and the control signal MP with each other, the drive signal DR3 is at a constant level (L level). The switch circuit SW3 shown in FIG. 1 is kept off by this drive signal DR3.
図３に示す状態から更に入力電圧Ｖｉｎが低下すると、誤差電圧Ｖｅｒが上昇する。このとき、第２のフィードバックループに含まれるアンプ６１は、誤差電圧Ｖｅｒを基準電圧Ｖｒ１と等しくするように、電圧Ｖ１を出力する。その結果、誤差電圧Ｖｅｒは基準電圧Ｖｒ１と等しく、電圧Ｖ１が低下する。すると、この電圧Ｖ１とスロープ電圧Ｖｃｔとが一致するタイミングが早くなり、その分、制御信号ＭＰのパルス幅が長くなる。このため、駆動信号ＤＲ１のパルス幅が長くなる、つまりスイッチ回路ＳＷ１のオン時間（ステート３の期間）が長くなる。つまり、第２のフィードバックループは、入力電圧Ｖｉｎの低下に応じて、ステート２の期間を短くするように、制御信号ＭＰのパルス幅を制御する。
When the input voltage Vin further decreases from the state shown in FIG. 3, the error voltage Ver increases. At this time, the
入力電圧Ｖｉｎが出力電圧Ｖｏｕｔと等しい（Ｖｉｎ＝Ｖｏｕｔ）とき、図４に示すように、アンプ６１の出力電圧Ｖ１は、誤差電圧Ｖｅｒ及び基準電圧Ｖｒ１と等しくなる。すると、スロープ電圧Ｖｃｔが誤差電圧Ｖｅｒ（基準電圧Ｖｒ１）と等しくなるタイミングと、スロープ電圧Ｖｃｔが電圧Ｖ１と等しくなるタイミングとが一致する。その結果、駆動信号ＤＲ１は継続的にＨレベルとなり、スイッチ回路ＳＷ１がオンする。一方、駆動信号ＤＲ３は、上記と同様に、継続的にＬレベルとなり、スイッチ回路ＳＷ３はオフする。従って、出力部１１はステート３の状態に維持される。
When the input voltage Vin is equal to the output voltage Vout (Vin = Vout), as shown in FIG. 4, the output voltage V1 of the
入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより低くなる（Ｖｉｎ＜Ｖｏｕｔ）と、図５に示すように、図１に示すアンプ６１の出力電圧Ｖ１が基準電圧Ｖｒ１（誤差電圧Ｖｅｒ）より低くなる。すると、スロープ電圧Ｖｃｔが電圧Ｖ１と等しくなるタイミングが、スロープ電圧Ｖｃｔが誤差電圧Ｖｅｒ（基準電圧Ｖｒ１）と等しくなるタイミングよりも早くなる。この結果、ＰＷＭ信号生成回路２３の制御信号ＰＷＭと、ステート制御回路２４の出力信号ＭＰがともにＨレベルとなる期間が生じる。そして、この期間、Ｈレベルの駆動信号ＤＲ３（ＳＲ３）が生成される。図１に示すスイッチ回路ＳＷ３は、Ｈレベルの駆動信号ＤＲ３によりオンし、Ｌレベルの駆動信号ＤＲ３によりオフする。一方、信号ＰＷＭと制御信号ＭＰとにより生成される駆動信号ＤＲ１は、継続的にＨレベルとなる。図１に示すスイッチ回路ＳＷ１は、Ｈレベルの駆動信号ＤＲ１により継続的にオンする。
When the input voltage Vin becomes lower than the output voltage Vout (Vin <Vout), as shown in FIG. 5, the output voltage V1 of the
従って、スイッチ回路ＳＷ３がオンすると、出力部１１はステート１の状態（図７参照）となる。一方、スイッチ回路ＳＷ３がオフすると、出力部１１はステート３の状態（図９参照）となる。つまり、制御部１２は、ステート１とステート３を交互に繰り返すように出力部１１を制御する。この動作により、スイッチング電源１０は、入力電圧Ｖｉｎを昇圧して出力電圧Ｖｏｕｔを生成する昇圧モードにて動作する。
Therefore, when the switch circuit SW3 is turned on, the
入力電圧Ｖｉｎがさらに低下して出力電圧Ｖｏｕｔと差が大きくなる（Ｖｉｎ≪Ｖｏｕｔ）と、図１に示すアンプ６１の出力電圧Ｖ１がさらに低下し、スロープ電圧Ｖｃｔのボトム電圧（最低電圧）と一致し、制御信号ＭＰのパルス制御が不可能になる。すると、エラーアンプ３１から出力される誤差電圧Ｖｅｒが上昇する。このとき、Ｄ−ＦＦ回路６５は、リセット端子ＲにＬレベルのクロック信号ＣＫｘが供給される間、すなわち図６に示すように、Ｈレベルのクロック信号ＣＫと等しい期間だけＬレベルとなる制御信号ＭＰを出力する。
When the input voltage Vin further decreases and the difference from the output voltage Vout increases (Vin << Vout), the output voltage V1 of the
ＰＷＭ信号生成回路２３は、誤差電圧Ｖｅｒとスロープ電圧Ｖｃｔとに基づいて信号ＰＷＭを生成する。誤差電圧Ｖｅｒが上昇することにより、スロープ電圧Ｖｃｔが誤差電圧Ｖｅｒと等しくなるタイミングが遅くなり、その分、信号ＰＷＭのパルス幅が長くなる。
The PWM
そして、信号ＰＷＭと制御信号ＭＰとにより、継続的にＨレベルとなる駆動信号ＤＲ１が生成される。つまり、スイッチ回路ＳＷ１は継続的にオンする。一方、信号ＰＷＭと制御信号ＭＰとにより、ＨレベルとＬレベルとが交互に繰り返される駆動信号ＤＲ３が生成され、スイッチ回路ＳＷ３がオンオフされる。スイッチ回路ＳＷ３がオンする期間、すなわちＨレベルの駆動信号ＤＲ３が出力される期間は、誤差電圧Ｖｅｒの上昇にしたがって長くなる。つまり、入力電圧Ｖｉｎの低下に従ってステート１の期間を長くするように制御される。
Then, the drive signal DR1 that is continuously at the H level is generated by the signal PWM and the control signal MP. That is, the switch circuit SW1 is continuously turned on. On the other hand, the drive signal DR3 in which the H level and the L level are alternately repeated is generated by the signal PWM and the control signal MP, and the switch circuit SW3 is turned on / off. The period during which the switch circuit SW3 is turned on, that is, the period during which the H level drive signal DR3 is output becomes longer as the error voltage Ver increases. That is, control is performed so that the period of
上記のように動作するスイッチング電源１０は、素子のバラツキによる影響を受けにくい。例えば、スロープ電圧Ｖｃｔを生成するスロープ電圧生成回路４３は、コンデンサＣ３を含む。このコンデンサＣ３の容量値がばらつくと、スロープ電圧Ｖｃｔの傾き（上昇率）が変化する。このため、ＰＷＭ信号生成回路２３とステート制御回路２４にそれぞれ異なるスロープ電圧生成回路にて生成したスロープ電圧を供給する構成とすると、各スロープ電圧生成回路の構成要素のバラツキが、各ステート１〜３の期間のバラツキを生じさせる。
The switching
例えば、図４に示すように、アンプ６１の出力電圧Ｖ１が誤差電圧Ｖｅｒ及び基準電圧Ｖｒ１と等しくなっても、各電圧Ｖ１，Ｖｅｒとそれぞれに対応するスロープ電圧とが一致するタイミングにずれが生じる。例えば、電圧Ｖ１とスロープ電圧とが一致するタイミングが遅れると、その分、ステート３の期間が短くなり、ステート２の期間が長くなる。すると、ＨレベルとＬレベルとを交互に繰り返す駆動信号ＤＲ１が生成され、スイッチ回路ＳＷ１がオンオフすることとなる。
For example, as shown in FIG. 4, even when the output voltage V1 of the
また、図５に示す状態において、電圧Ｖ１とスロープ電圧とが一致するタイミングが遅れると、その分、ステート３の期間が長くなり、ステート１の期間が短くなる。その結果、十分な昇圧比が生成できなくなり、出力電圧Ｖｏｕｔが低下する、つまり所望の出力電圧Ｖｏｕｔが得られなくなる。このことは、スイッチング周波数を高くすると、顕著となる。
Further, in the state shown in FIG. 5, if the timing at which the voltage V1 and the slope voltage coincide with each other is delayed, the state 3 period becomes longer and the
上記の問題に対し、図１に示すスイッチング電源１０は、ＰＷＭ信号生成回路２３とステート制御回路２４に共通のスロープ電圧Ｖｃｔを供給している。そして、第２のフィードバックループに含まれるアンプ６１により、誤差電圧Ｖｅｒを基準電圧Ｖｒ１と一致するように、制御信号ＭＰのパルス幅を制御している。誤差電圧Ｖｅｒが基準電圧Ｖｒ１と一致するように制御される間、ＰＷＭ信号生成回路２３から出力される信号ＰＷＭは、スロープ電圧Ｖｃｔの傾きに応じて、一定のパルス幅に維持される。そして、信号ＰＷＭに対し、電圧Ｖ１に応じて生成された制御信号ＭＰが合成（論理和演算、論理積演算）されて駆動信号ＤＲ１，ＤＲ３が生成される。従って、電圧Ｖ１とスロープ電圧Ｖｃｔとが一致するタイミングと、スロープ電圧Ｖｃｔが誤差電圧Ｖｅｒ（基準電圧Ｖｒ１）と一致するタイミングとの差、つまり電圧Ｖ１と基準電圧Ｖｒ１との差電圧に応じてステート２又はステート１の期間が設定される。このため、ステート１又はステート２の期間が確実に確保されるため、昇圧比又は降圧比を確保することができ、出力電圧Ｖｏｕｔの変動を抑えることができる。
In response to the above problem, the switching
そして、スイッチング周期を短くする、つまりスイッチング周波数を高くしても、上記の状態は維持される。つまり、コンデンサ等のばらつきに影響されることなく、スイッチング周波数を高周波化することができる。 And even if the switching cycle is shortened, that is, the switching frequency is increased, the above state is maintained. That is, the switching frequency can be increased without being affected by variations in capacitors and the like.
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）ＰＷＭ信号生成回路２３は、出力電圧Ｖｏｕｔに応じたフィードバック電圧Ｖｆｂと基準電圧Ｖｒｅｆとに基づいて生成した誤差電圧Ｖｅｒとスロープ電圧Ｖｃｔとに基づいて制御信号ＰＷＭを生成する。ステート制御回路２４は、誤差電圧Ｖｅｒと基準電圧Ｖｒ１とに基づいて生成した電圧Ｖ１とスロープ電圧Ｖｃｔとに基づいて制御信号ＭＰを生成する。
As described above, according to the present embodiment, the following effects can be obtained.
(1) The PWM
入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより高いとき、制御信号ＰＷＭと制御信号ＭＰとは同時にＨレベルとならない。従って、駆動信号ＤＲ３はＬレベルに維持され、スイッチ回路ＳＷ３はオフに維持される。そして、両制御信号ＰＷＭ，ＭＰにより生成された駆動信号ＤＲ１によりスイッチ回路ＳＷ１がオンオフされ、ステート２とステート３が交互に繰り返される。従って、一つのスイッチ回路ＳＷ１だけをオンオフ制御するので、スイッチ回路のオンオフ制御による電力損失を削減して、電力効率を向上させることができる。 When the input voltage Vin is higher than the output voltage Vout, the control signal PWM and the control signal MP are not simultaneously at the H level. Therefore, the drive signal DR3 is maintained at the L level, and the switch circuit SW3 is maintained off. Then, the switch circuit SW1 is turned on / off by the drive signal DR1 generated by the control signals PWM and MP, and the state 2 and the state 3 are alternately repeated. Therefore, since only one switch circuit SW1 is on / off controlled, power loss due to on / off control of the switch circuit can be reduced and power efficiency can be improved.
入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより低いとき、制御信号ＰＷＭ，ＭＰにより生成されたＨレベルの駆動信号ＤＲ１によりスイッチ回路ＳＷ１がオンに維持される。一方、制御信号ＰＷＭと制御信号ＭＰが同時にＨレベルとなる期間に応じて生成される駆動信号ＤＲ３によりスイッチ回路ＳＷ３がオンオフされ、ステート１とステート３が交互に繰り返される。従って、一つのスイッチ回路ＳＷ３だけをオンオフ制御するので、スイッチ回路のオンオフ制御による電力損失を削減して、電力効率を向上させることができる。
When the input voltage Vin is lower than the output voltage Vout, the switch circuit SW1 is kept on by the H level drive signal DR1 generated by the control signals PWM and MP. On the other hand, the switch circuit SW3 is turned on / off by the drive signal DR3 generated according to the period in which the control signal PWM and the control signal MP are simultaneously at the H level, and the
入力電圧Ｖｉｎが出力電圧Ｖｏｕｔと等しいとき、制御信号ＰＷＭ，ＭＰにより、Ｈレベルの駆動信号ＤＲ１とＬレベルの駆動信号ＤＲ３が生成され、スイッチ回路ＳＷ１がオンに維持され、スイッチ回路ＳＷ３がオフに維持される。従って、ステート３が維持される。従って、出力部１１に含まれるスイッチ回路ＳＷ１，ＳＷ３をオンオフ制御することなく、ステート３を維持するため、スイッチ回路ＳＷ１，ＳＷ３のスイッチングによる損失が削減され、電力効率を向上させることができる。
When the input voltage Vin is equal to the output voltage Vout, the control signals PWM and MP generate the H level drive signal DR1 and the L level drive signal DR3, the switch circuit SW1 is kept on, and the switch circuit SW3 is turned off. Maintained. Therefore, state 3 is maintained. Therefore, since the state 3 is maintained without performing on / off control of the switch circuits SW1 and SW3 included in the
（２）ＰＷＭ信号生成回路２３のコンパレータ５１は、誤差電圧Ｖｅｒとスロープ電圧Ｖｃｔとを比較し、その比較結果に応じた信号Ｓｐを出力する。ステート制御回路２４のコンパレータ６３は、アンプ６１の出力電圧Ｖ１とスロープ電圧Ｖｃｔとを比較し、その比較結果に応じた信号Ｓｍを出力する。そして、第２のフィードバックループに含まれるアンプ６１により、誤差電圧Ｖｅｒを基準電圧Ｖｒ１と一致するように、制御信号ＭＰのパルス幅を制御している。誤差電圧Ｖｅｒが基準電圧Ｖｒ１と一致するように制御される間、ＰＷＭ信号生成回路２３から出力される信号ＰＷＭは、スロープ電圧Ｖｃｔの傾きに応じて、一定のパルス幅に維持される。そして、信号ＰＷＭに対し、電圧Ｖ１に応じて生成された制御信号ＭＰが合成（論理和演算、論理積演算）されて駆動信号ＤＲ１，ＤＲ３が生成される。従って、電圧Ｖ１とスロープ電圧Ｖｃｔとが一致するタイミングと、スロープ電圧Ｖｃｔが誤差電圧Ｖｅｒ（基準電圧Ｖｒ１）と一致するタイミングとの差、つまり電圧Ｖ１と基準電圧Ｖｒ１との差電圧に応じてステート２又はステート１の期間が設定される。このため、ステート１又はステート２の期間が確実に確保されるため、昇圧比又は降圧比を確保することができ、出力電圧Ｖｏｕｔの変動を抑えることができる。そして、スイッチング周期を短くする、つまりスイッチング周波数を高くしても、上記の状態は維持される。つまり、コンデンサ等のばらつきに影響されることなく、スイッチング周波数を高周波化することができる。
(2) The
（３）入力電圧Ｖｉｎの変化に応じて、昇圧モードから降圧モードへ、あるいは降圧モードから昇圧モードへ連続的にかつ自動的に移行させることができる。
尚、上記実施形態は、以下の態様で実施してもよい。
(3) According to the change of the input voltage Vin, it is possible to shift continuously and automatically from the step-up mode to the step-down mode or from the step-down mode to the step-up mode.
In addition, you may implement the said embodiment in the following aspects.
・スイッチング電源の構成を適宜変更してもよい。例えば、図１０に示すスイッチング電源１０ａは、出力部１１ａと制御部１２ａを含む。
出力部１１ａは、４つのスイッチ回路ＳＷ１〜ＳＷ４を含む。例えば、第１スイッチ回路ＳＷ１及び第４スイッチ回路ＳＷ４はＰチャネルＭＯＳトランジスタであり、第２スイッチ回路ＳＷ２及び第３スイッチ回路ＳＷ３はＮチャネルＭＯＳトランジスタである。第１スイッチ回路ＳＷ１〜第４スイッチ回路ＳＷ４のゲート端子には制御部１２から第１駆動信号ＤＲ１〜第４駆動信号ＤＲ４がそれぞれ供給される。
-You may change the structure of a switching power supply suitably. For example, the switching
The output unit 11a includes four switch circuits SW1 to SW4. For example, the first switch circuit SW1 and the fourth switch circuit SW4 are P-channel MOS transistors, and the second switch circuit SW2 and the third switch circuit SW3 are N-channel MOS transistors. The first drive signal DR1 to the fourth drive signal DR4 are respectively supplied from the
第１スイッチ回路ＳＷ１のソース端子は第１端子Ｐ１に接続されている。第１端子Ｐ１には入力電圧Ｖｉｎが供給される。第１スイッチ回路ＳＷ１のドレイン端子は第２トランジスタのドレイン端子に接続されている。第２トランジスタのソース端子はグランドＧＮＤに接続されている。第１スイッチ回路ＳＷ１と第２トランジスタとの間のノードはインダクタＬの第１端子に接続されている。インダクタＬの第２端子は第３スイッチ回路ＳＷ３と第４トランジスタとの間のノードに接続されている。第３スイッチ回路ＳＷ３のソース端子はグランドＧＮＤに接続されている。第３スイッチ回路ＳＷ３のドレイン端子は第４スイッチ回路ＳＷ４のドレイン端子に接続されている。第４スイッチ回路ＳＷ４のソース端子は第２端子Ｐ２に接続されている。第２端子Ｐ２はコンデンサＣ１の第１端子に接続され、コンデンサＣ１の第２端子はグランドＧＮＤに接続されている。 The source terminal of the first switch circuit SW1 is connected to the first terminal P1. The input voltage Vin is supplied to the first terminal P1. The drain terminal of the first switch circuit SW1 is connected to the drain terminal of the second transistor. The source terminal of the second transistor is connected to the ground GND. A node between the first switch circuit SW1 and the second transistor is connected to the first terminal of the inductor L. The second terminal of the inductor L is connected to a node between the third switch circuit SW3 and the fourth transistor. The source terminal of the third switch circuit SW3 is connected to the ground GND. The drain terminal of the third switch circuit SW3 is connected to the drain terminal of the fourth switch circuit SW4. The source terminal of the fourth switch circuit SW4 is connected to the second terminal P2. The second terminal P2 is connected to the first terminal of the capacitor C1, and the second terminal of the capacitor C1 is connected to the ground GND.
制御部１２ａは、誤差電圧生成回路２１、発振回路２２、ＰＷＭ信号生成回路２３、ステート制御回路２４、制御信号生成回路２５、駆動回路２６ａ、を含む。
駆動回路２６ａは、制御信号生成回路２５の出力信号ＳＲ１，ＳＲ３に基づいて駆動信号ＤＲ１〜ＤＲ４を生成する。駆動回路２６ａは、第１スイッチ回路ＳＷ１と第２スイッチ回路ＳＷ２、あるいは第３スイッチ回路ＳＷ３と第４スイッチ回路ＳＷ４が同時にオンして貫通電流が流れることを防止するものである。つまり、駆動回路２６ａは、貫通防止回路の機能を有している。
The control unit 12a includes an error
The
制御信号ＳＲ１はＮＡＮＤ回路９１ａ及びインバータ回路９２ａに入力される。ＮＡＮＤ回路９１ａの出力信号はバッファ回路９４ａに入力され、そのバッファ回路９４ａから駆動信号ＤＲ１が出力される。インバータ回路９２ａの出力信号はＡＮＤ回路９３ａに入力され、そのＡＮＤ回路９３ａにはバッファ回路９４ａの出力信号（駆動信号ＤＲ１）が入力される。そして、ＡＮＤ回路９３ａの出力信号はバッファ回路９４ｂ入力され、そのバッファ回路９４ｂから駆動信号ＤＲ２が出力される。駆動信号ＤＲ２はインバータ回路９２ｂに入力され、そのインバータ回路９２ｂの出力信号がＮＡＮＤ回路９１ａに入力される。
The control signal SR1 is input to the
制御信号ＳＲ３はＡＮＤ回路９３ｂ及びインバータ回路９２ｃに入力される。ＡＮＤ回路９３ｂの出力信号はバッファ回路９４ｃに入力され、そのバッファ回路９４ｃから駆動信号ＤＲ３が出力される。この駆動信号ＤＲ３はインバータ回路９２ｄに入力され、そのインバータ回路９２ｄの出力信号がＮＡＮＤ回路９１ｂに入力される。ＮＡＮＤ回路９１ｂの出力信号はバッファ回路９４ｄに入力され、そのバッファ回路９４ｄから駆動信号ＤＲ４が出力される。この駆動信号ＤＲ４はＡＮＤ回路９３ｂに入力される。
The control signal SR3 is input to the AND circuit 93b and the
バッファ回路９４ａ，９４ｂ，９４ｃ，９４ｄの動作遅延時間は、スイッチ回路ＳＷ１〜ＳＷ４の大きいゲート容量を駆動するため、他のＡＮＤ回路、ＮＡＮＤ回路、インバータ回路の動作遅延時間に比して大きい。
The operation delay times of the
次に、駆動回路２６ａによる駆動信号ＤＲ１，ＤＲ２の生成動作を説明する。
出力信号ＳＲ１は、ＲＳ−ＦＦ回路５２の制御信号ＰＷＭとステート制御回路２４の出力信号ＭＰがともにＬレベルとなるときＬレベルとなる。駆動信号ＤＲ１は、信号ＳＲ１の立ち下がりからバッファ回路９４ａの動作遅延時間だけ遅れて立ち上がり、信号ＳＲ１の立ち上がりからバッファ回路９４ｂ，９４ａの動作遅延時間だけ遅れて立ち下がる。従って、駆動信号ＤＲ１のＨレベルのパルス幅は信号ＳＲ１のＬレベルのパルス幅より大きくなる。駆動信号ＤＲ２は、駆動信号ＤＲ１の立ち上がりからバッファ回路９４ｂの動作遅延時間だけ遅れて立ち上がり、信号ＳＲ１の立ち上がりからバッファ回路９４ｂの動作遅延時間だけ遅れて立ち上がる。
Next, the generation operation of the drive signals DR1 and DR2 by the
The output signal SR1 becomes L level when both the control signal PWM of the RS-
このような動作により、駆動信号ＤＲ２は駆動信号ＤＲ１の立ち上がりの後に立ち上がり、駆動信号ＤＲ１の立ち下がりに先立って立ち下がる。従って、ステート２とステート３でスイッチ回路ＳＷ１，ＳＷ２がスイッチング制御されるとき、スイッチ回路ＳＷ１，ＳＷ２が同時にオンすることによる貫通電流の発生が阻止される。 By such an operation, the drive signal DR2 rises after the rise of the drive signal DR1, and falls before the fall of the drive signal DR1. Therefore, when the switching circuits SW1 and SW2 are subjected to switching control in the state 2 and the state 3, generation of a through current due to the switching circuits SW1 and SW2 being simultaneously turned on is prevented.
次に、駆動回路２６ａによる駆動信号ＤＲ３，ＤＲ４の生成動作を示す。
出力信号ＳＲ３は、ＲＳ−ＦＦ回路５２の制御信号ＰＷＭとステート制御回路２４の出力信号ＭＰがともにＨレベルとなるときＨレベルとなる。駆動信号ＤＲ４は、信号ＳＲ３の立ち上がりからバッファ回路９４ｄの動作遅延時間だけ遅れて立ち上がり、信号ＳＲ３の立ち下がりからバッファ回路９４ｃ，９４ｄの動作遅延時間だけ遅れて立ち下がる。従って、駆動信号ＤＲ４のＨレベルのパルス幅は信号ＳＲ３のＨレベルのパルス幅より大きくなる。駆動信号ＤＲ３は、駆動信号ＤＲ４の立ち上がりからバッファ回路９４ｃの動作遅延時間だけ遅れて立ち上がり、信号ＳＲ３の立ち下がりからバッファ回路９４ｃの動作遅延時間だけ遅れて立ち下がる。
Next, an operation of generating the drive signals DR3 and DR4 by the
The output signal SR3 becomes H level when both the control signal PWM of the RS-
このような動作により、駆動信号ＤＲ３は駆動信号ＤＲ４の立ち上がりの後に立ち上がり、駆動信号ＤＲ４の立ち下がりに先立って立ち下がる。従って、ステート１とステート３でスイッチ回路ＳＷ３，ＳＷ４がスイッチング制御されるとき、スイッチ回路ＳＷ３，ＳＷ４が同時にオンすることによる貫通電流の発生が阻止される。
By such an operation, the drive signal DR3 rises after the rise of the drive signal DR4 and falls before the fall of the drive signal DR4. Therefore, when the switching circuits SW3 and SW4 are subjected to switching control in the
上記のように構成されたスイッチング電源１０ａは、スイッチ回路ＳＷ１〜ＳＷ４をスイッチング制御する同期整流動作を行う電源回路であり、電力効率が良い。
第１スイッチ回路ＳＷ１及び第３スイッチ回路ＳＷ３がオンされるとともに、第２スイッチ回路ＳＷ２及び第４スイッチ回路ＳＷ４がオフされる。この状態をステート１とする（図７参照）。このステート１では、電流Ｉ１が流れ、インダクタＬにエネルギーが蓄積される。また、第２スイッチ回路ＳＷ２及び第４スイッチ回路ＳＷ４がオンされるとともに、第１スイッチ回路ＳＷ１及び第３スイッチ回路ＳＷ３がオフされる。この状態をステート２とする（図８参照）。このステート２では、電流Ｉ２が流れ、インダクタＬに蓄積されたエネルギーが放出される。また、第１スイッチ回路ＳＷ１及び第４スイッチ回路ＳＷ４がオンされるとともに、第２スイッチ回路ＳＷ２及び第３スイッチ回路ＳＷ３がオフされる。この状態をステート３とする（図９参照）。このステート３では、電流Ｉ３が流れる。
The switching
The first switch circuit SW1 and the third switch circuit SW3 are turned on, and the second switch circuit SW2 and the fourth switch circuit SW4 are turned off. This state is referred to as state 1 (see FIG. 7). In
なお、スイッチ回路ＳＷ１〜ＳＷ４をＭＯＳトランジスタとしたが、バイポーラトランジスタ、Ｂｉ−ＣＭＯＳトランジスタを用いても良い。また、スイッチ回路ＳＷ１〜ＳＷ４の全てをＰチャネルＭＯＳトランジスタとする、又はスイッチ回路ＳＷ１〜ＳＷ４の全てをＮチャネルＭＯＳトランジスタとしてもよい。これらの変更に応じて制御部１２（駆動回路２６ａ等）の構成が変更されることは言うまでもない。
The switch circuits SW1 to SW4 are MOS transistors, but bipolar transistors and Bi-CMOS transistors may be used. Alternatively, all of the switch circuits SW1 to SW4 may be P-channel MOS transistors, or all of the switch circuits SW1 to SW4 may be N-channel MOS transistors. It goes without saying that the configuration of the control unit 12 (
１０，１０ａ スイッチング電源
１１，１１ａ 出力部
１２，１２ａ 制御部（制御回路）
２１ 誤差電圧生成回路（第１の制御回路）
２２ 発振回路
２３ ＰＷＭ信号生成回路（第１の制御回路）
２４ ステート制御回路（第２の制御回路）
２５ 制御信号生成回路（駆動部）
２６ 駆動回路（駆動部）
ＳＷ１〜ＳＷ４ スイッチ回路
Ｌ インダクタ
ＰＷＭ 制御信号（第１の制御信号）
ＭＰ 制御信号
ＳＲ１，ＳＲ３ 制御信号
ＤＲ１〜ＤＲ４ 駆動信号
ＣＫ クロック信号
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｖｅｒ 誤差電圧（第２の電圧）
Ｖｆｂ フィードバック電圧（第１の電圧）
Ｖｒｅｆ，Ｖｒ１ 基準電圧
Ｖｃｔ スロープ電圧
10, 10a
21 Error voltage generation circuit (first control circuit)
22
24 state control circuit (second control circuit)
25 Control signal generation circuit (drive unit)
26 Drive circuit (drive unit)
SW1 to SW4 switch circuit L inductor PWM control signal (first control signal)
MP control signal SR1, SR3 control signal DR1 to DR4 drive signal CK clock signal Vin input voltage Vout output voltage Ver error voltage (second voltage)
Vfb feedback voltage (first voltage)
Vref, Vr1 Reference voltage Vct Slope voltage
Claims (6)
前記第２の電圧を第２の基準電圧に等しくするようにパルス幅が制御された第２の制御信号を生成する第２の制御回路であって、前記第２の制御信号は前記第２の電圧と前記第２の基準電圧との差と、前記スロープ電圧との比較により生成される、第２の制御回路と、
前記第１の制御信号と前記第２の制御信号との相互作用に基づいて、昇降圧型の出力部を駆動する駆動部と、
を有することを特徴とする制御回路。 A second voltage is generated according to a difference between a first voltage corresponding to the output voltage and a first reference voltage set according to the output voltage, and the first voltage is used as the first reference voltage. A first control circuit for generating a first control signal having a pulse width controlled to be equal to the first control signal , wherein the first control signal is generated by comparing the second voltage with a slope voltage. A first control circuit ;
A second control circuit for generating a second control signal having a pulse width controlled to make the second voltage equal to a second reference voltage, the second control signal being the second control signal; A second control circuit generated by comparing the difference between the voltage and the second reference voltage and the slope voltage ;
A drive unit for driving a step-up / step-down output unit based on the interaction between the first control signal and the second control signal;
A control circuit comprising:
前記第１の電圧と前記第１の基準電圧とが入力され、前記第２の電圧を出力する第１のアンプと、
前記第２の電圧と前記スロープ電圧とを比較し、その比較結果に応じた信号を出力する第１のコンパレータと、
クロック信号に応答してＨレベルの前記第１の制御信号を出力し、前記第１のコンパレータの前記信号に応答してＬレベルの前記第１の制御信号を出力する第１のフリップフロップ回路と、
を含むことを特徴とする請求項１に記載の制御回路。 The first control circuit includes:
A first amplifier that receives the first voltage and the first reference voltage and outputs the second voltage;
Comparing the slope voltage and the second voltage, a first comparator for outputting a signal corresponding to the comparison result,
Outputting the first control signal of H level in response to a clock signal, a first flip-flop circuit for outputting the first control signal L level in response to said signal of said first comparator ,
The control circuit according to claim 1, comprising:
前記第２の電圧と前記第２の基準電圧とが入力され、前記第２の電圧と前記第２の基準電圧との前記差に応じた第３の電圧を出力する第２のアンプと、
前記第３の電圧と前記スロープ電圧とを比較し、その比較結果に応じた信号を出力する第２のコンパレータと、
前記クロック信号の反転信号に応答してＬレベルの前記第２の制御信号を出力し、前記第２のコンパレータの前記信号に応答してＨレベルの前記第２の制御信号を出力する第２のフリップフロップ回路と、
を含むことを特徴とする請求項２に記載の制御回路。 The second control circuit includes:
Wherein the second voltage and the second reference voltage is input, a second amplifier that outputs a third voltage corresponding to the difference between said second voltage and said second reference voltage,
A second comparator that compares the third voltage with the slope voltage and outputs a signal according to the comparison result;
Wherein in response to the inverted signal of the clock signal and outputs the second control signal of L level, the second comparator the signal second for outputting the second control signal of H level in response to the A flip-flop circuit;
The control circuit according to claim 2, comprising:
前記第１の制御信号と前記第２の制御信号とを論理和して第１の駆動信号を生成する第１の信号生成部と、
前記第１の制御信号と前記第２の制御信号とを論理積して第２の駆動信号を生成する第２の信号生成部と、
を含むことを特徴とする請求項１〜３のうちの何れか一項に記載の制御回路。 The drive unit is
A first signal generation unit that generates a first drive signal by ORing the first control signal and the second control signal;
A second signal generation unit that generates a second drive signal by ANDing the first control signal and the second control signal;
The control circuit according to claim 1, wherein the control circuit includes:
前記クロック信号に基づいて前記スロープ電圧を生成する電圧生成回路と、
を含むことを特徴とする請求項２又は３に記載の制御回路。 An oscillator for outputting the clock signal;
A voltage generation circuit that generates the slope voltage based on the clock signal;
The control circuit according to claim 2, further comprising:
前記第２の電圧を第２の基準電圧に等しくするようにパルス幅が制御された第２の制御信号であって、前記第２の電圧と前記第２の基準電圧との差と、前記スロープ電圧との比較により生成される前記第２の制御信号を生成し、
前記第１の制御信号と前記第２の制御信号との相互作用に基づいて、昇降圧型の出力部を駆動する
ことを特徴とするスイッチング電源の制御方法。 A second voltage is generated according to a difference between a first voltage corresponding to the output voltage and a first reference voltage set according to the output voltage, and the first voltage is used as the first reference voltage. A first control signal whose pulse width is controlled to be equal to the first control signal , the first control signal generated by comparing the second voltage with a slope voltage ,
A second control signal whose pulse width is controlled to make the second voltage equal to a second reference voltage, the difference between the second voltage and the second reference voltage, and the slope Generating the second control signal generated by comparison with a voltage ;
A switching power supply control method, wherein a step-up / step-down output unit is driven based on an interaction between the first control signal and the second control signal.
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