JP5779275B2 - 半導体装置 - Google Patents
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Description
抗素子、容量素子等)を含む回路を有する装置をいう。または、半導体装置とは、半導体
特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えた
チップ、表示装置、発光装置、および電子機器等は、半導体装置に含まれている場合や、
半導体装置を有する場合がある。
タ等に用いられている。
要な回路の1つである。コンパレータを構成するトランジスタの電気特性にばらつきがあ
ると、コンパレータを構成する差動回路にオフセット電圧が発生する。オフセット電圧が
発生すると、コンパレータの2つの入力端子に同じ電圧を印加していても、コンパレータ
では、オフセット電圧を2つの入力端子の電位差として検出してしまうため、予期せぬ出
力レベルの信号がコンパレータから出力されてしまう。そこで、高精度なA/D変換を行
うには、差動回路のオフセット電圧を補正することが必要になる。
ており、測定手段で測定されたオフセット電圧を元に、コンパレータ毎に、参照電圧を設
定している。さらに、特許文献1では、これら参照電圧を設定するための情報をメモリ回
路に書き込んでおいて、ADCの使用時には、オフセット電圧の補正動作を行わないよう
にしている。
体装置を提供することにある。また、本発明の一形態の課題は、オフセット電圧を補正す
る機能を備え、かつオフセット電圧を補正するためのデータを記憶するメモリ機能を備え
た半導体装置を提供することにある。
形態は、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書
、図面、請求項等の記載から、自ずと明らかとなるものであり、明細書、図面、請求項等
の記載から、これら以外の課題を抽出することが可能である。
子と第2の入力端子間の電位差に応じた電位を出力する機能を有する第1の回路と、 第
1のトランジスタ及びキャパシタを有し、第1のノードで出力端子と接続し、第1のノー
ドの電位を保持する機能を有する第2の回路と、 第2のノードで出力端子と接続し、
第2の回路に保持された電位に従って第2のノードの電位を制御する第2のトランジスタ
と、を有し、 第1のトランジスタは、チャネル形成領域を含む酸化物半導体層を有する
半導体装置である。
化物半導体トランジスタ、又はOSトランジスタと呼ぶことがある。
び第2のトランジスタを有し、第1の入力端子と第2の入力端子間の電位差に応じた電位
を出力する機能を有する第1の回路と、第3のトランジスタ及びキャパシタを有し、第1
のノードで出力端子と接続し、第1のノードの電位を保持する機能を有する第2の回路と
、第2のノードで出力端子と接続し、第2の回路に保持された電位に従って第2のノード
の電位を制御する第4のトランジスタと、を有し、第1のトランジスタのゲートは、第1
の入力端子と電気的に接続し、第2のトランジスタのゲートは、第2の入力端子と電気的
に接続し、第1のトランジスタと第2のトランジスタにおけるチャネル長Lとチャネル幅
Wの比が、2倍以上異なる半導体装置である。
る。また、本発明の一形態により、オフセット電圧を補正する機能、およびオフセット電
圧を補正するためのデータを記憶するメモリ機能を備えた差動回路を提供することが可能
になる。
限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様
々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下
に示す実施の形態および実施例の記載内容に限定して解釈されるものではない。
有する部分には同一の符号を付し、その繰り返しの説明は省略する。
の端子(電極)を有する素子である。ゲートを除く2つの端子は、トランジスタの導電型
(n、p)、端子に入力される電位によって、ソース、ドレインとしての機能が入れ替わ
ることがある。そこで本明細書では、ソースおよびドレインと呼ばず、トランジスタのゲ
ート以外の端子(電極)を第1電極、第2電極と呼ぶ場合がある。
その導電型、並びにソースとドレインを区別できる回路記号を用いている。しかし、上記
のように、トランジスタのソース、ドレインに入力される電位によって、その機能が入れ
替わることがある。したがって、本発明に係る半導体装置おいて、トランジスタのソース
とドレインの区別は、図面に限定されるものではない。
図1−図7を用いて、本実施の形態の半導体装置を説明する。本実施の形態では、半導体
装置の一例として、オフセット電圧の補正機能を備えた差動回路について説明する。
図1Aは、差動回路の構成の一例を示す回路図である。回路10は、オフセット電圧の補
正機能を組み込んだ差動回路である。
3を有する。入力端子21および入力端子22には差動信号の入力端子対として機能する
。出力端子23からは、入力端子21および入力端子22から入力される信号の電位の差
(VIN1−VIN2)に応じた電位が信号VOUTとして出力される。差動回路20は
、入力端子(+)と入力端子(−)から入力される信号の電位の差分に応じた信号を生成
する回路である。なお、差動回路20の機能を理解しやすいように、図面では、差動回路
20をアンプの回路記号で表している。
位にする機能を備え、ノードNgoutの電位の変化を信号として出力する。ノードNg
outの電位は、差動回路20のオフセット電圧による誤差が補正され、信号VOUT(
もしくは、電位VOUT)として、出力端子23から出力される。差動回路20のオフセ
ット電圧を補正する手段として、回路10は、更に、トランジスタM1−M4、およびキ
ャパシタCnaを有する。これらの素子により、オフセット電圧に対応する電位がノード
NAで保持される。ノードNAで保持されている電位によりNgoutの電位が調整され
る。
他のノード、電位、信号および回路などについても、同様に省略する場合がある。
1と入力端子22間を接続するスイッチである。トランジスタM2は、入力端子21と差
動回路20の入力端子(+)間を接続するスイッチである。なお、図1Bに示すように、
トランジスタM2を、入力端子22と差動回路20の入力端子(−)間に設けてもよい。
トランジスタM1およびトランジスタM2を含む回路により、差動回路20の2つの入力
端子(21、22)を短絡し、かつ差動回路20から入力端子対(21、22)うち、一
方の入力端子を切り離し、他方の入力端子のみを差動回路20に接続することが可能であ
る。
)と出力端子23間を接続するスイッチとして機能する。
る。このサンプルホールド回路は、Ngoutの電位を検出して、その電位をノードNA
で保持する機能を有する。ノードNAは、キャパシタCnaの一方の端子に対応する。キ
ャパシタCnaの他方の端子は、電位Vaが供給される配線に接続される。トランジスタ
M4は、NgoutとNA間を接続するスイッチとして機能する。
に示す。図1Cに示すように、差動回路20には、ノードNgoutに接続されたトラン
ジスタM5が設けられている。トランジスタM5は、ノードNgoutの放電または充電
を行う回路として機能する。トランジスタM5のソース−ドレイン間電流(以下、ドレイ
ン電流と呼ぶ。)により、ノードNgoutの放電または充電を行うことで、その電位が
調節される。トランジスタM5のゲートはノードNAに接続されているため、トランジス
タM5のドレイン電流は、ノードNAの電位に応じた値となる。つまり、ノードNAの電
位に応じて、ノードNgoutの電位が調節されることになる。
りノードNgoutを放電させるか、充電させるかを設定することができる。例えば、ト
ランジスタM5をnチャネル型とし、電位Vbを接地電位などNgoutよりも低い電位
に維持する場合は、トランジスタM5がオンになることで、ノードNgoutを放電する
ことができる。
るが、トランジスタM5を差動回路20とは別の回路とみなすことも可能である。
回路10では、差動回路20のオフセット電圧を補正するための電圧を検出するモードと
、2つの入力信号の電位差に応じた信号VOUTを出力する通常動作モードの2つのモー
ドで動作することができる。以下、オフセット電圧を補正するための電圧を『オフセット
補正電圧』または『補正電圧』と呼ぶことがある。
タM2、M3をオフにする。通常動作モードでは、トランジスタM1、M4をオフにし、
トランジスタM2、M3をオンにする。そのため、図1Aの例では、トランジスタM1−
M4を同じ導電型(ここではnチャネル型)とし、トランジスタM1とM4のオン、オフ
を共通の信号φ1で制御し、トランジスタM2、M3のオン、オフを共通の信号φ2で制
御するようにしている。以下、図1Dおよび図1Eを用いて、回路10の動作を説明する
。
図1Dは、オフセット補正電圧検出モードを説明する図である。図1Dには、信号φ1、
φ2の信号波形、および回路10の動作を示す回路図を示す。このモードでは、信号φ1
のみをハイレベル(Hレベル)にして、トランジスタM1、M4をオンにし、トランジス
タM2、M3をオフにする。
0の2つの入力端子が短絡され、かつ双方の電位が同じ電位VIN2とされる。その結果
、差動回路20の2つの入力端子間の電位差がゼロとなる。また、トランジスタM3がオ
フであるため、Ngoutと出力端子23間は非導通状態である。図1Dの状態では、N
goutに負帰還がかかるため、Ngoutの電位はやがて一定の値に収束する。サンプ
ルホールド回路(M4、Cna)は、この電位を取得し、記憶する。
ングモードとなる。トランジスタM4のドレイン電流により、キャパシタCnaが充電さ
れる。次に、サンプルホールド回路(M4、Cna)をホールドモードにするため、信号
φ1をローレベル(Lレベル)にしてトランジスタM4をオフにする。ノードNAが電気
的に浮遊状態となり、ノードNAでオフセット補正電圧が保持される。回路10では、通
常動作モードでは、ノードNAに保持されている電位を利用して信号VOUTの誤差が補
正される。
通常動作モードは、差動回路20において、VIN1とVIN2の電位差に対応する電圧
を検出して、出力端子23から検出結果を示す信号VOUT(または電位VOUT)を出
力するモードである。図1Eは、通常動作モードを説明する図である。図1Eには、信号
φ1、φ2の信号波形、および回路10の動作を説明する回路図を示す。このモードでは
、信号φ2のみをHレベルとする。そのため、トランジスタM2、M3はオンとなり、ト
ランジスタM1、M4はオフとなる。
力され、かつ、Ngoutの電位は、ノードNAで保持されている電位で補正されるため
、オフセット電圧が補正された電位が信号VOUTとして出力端子23から出力される。
ドNAの電位の変動をできるだけ少なくすることで、オフセット補正電圧をノードNAに
長期間記憶させておくことができる。ノードNAにオフセット補正電圧を記憶させておく
ことができれば、通常動作の実行前に、オフセット補正電圧の検出動作を繰り返し行う必
要がなくなる。これにより、通常動作以外の動作を少なくすることができるため、回路1
0の応答速度の向上、消費電力の削減になる。
リークパスを流れる電流をできるだけ少なくすればよい。そのため、トランジスタM4に
は、オフ状態でのリーク電流(オフ電流)が少ないトランジスタが用いられることが好ま
しい。本明細書では、オフ電流が低いとは、室温においてチャネル幅1μmあたりのオフ
電流が10zA以下であることをいう。オフ電流は少ないほど好ましいため、チャネル幅
で規格化されたオフ電流値が1zA/μm以下、更に10yA/μm以下とし、更に1y
A/μm以下であることが好ましい。なお、その場合のソース−ドレイン間電圧は、例え
ば、0.1V−3Vの範囲、または5V程度である。このようにオフ電流が少ないトラン
ジスタとしては、チャネルが酸化物半導体で形成されているトランジスタが挙げられる。
(M4、Cna)に不揮発性メモリの機能を付加することができる。そのため、差動回路
20のオフセット電圧を補正するためのデータを記憶するメモリを、回路10の外部に設
ける必要がない。本実施の形態により、回路10の素子数を増やすことなく、また回路1
0のサイズを大きくすることなく、また余分な電力を消費することなく、回路10の内部
にオフセット電圧を補正するためのデータ(補正電圧)を記憶させることが可能である。
トランジスタとしてもよい。バックゲートの電位を制御することで、OSトランジスタの
しきい値電圧値を制御することができる。トランジスタM4を、バックゲートを有するO
Sトランジスタにする場合、信号φ1がLレベルのときに、トランジスタM4を確実のオ
フになるようにバックゲートの電位を制御すればよい。例えば、バッグゲートの電位は、
接地電位にすることができる。
以下、図2を用いて、差動回路の他の構成例を説明する。図2に示す回路11は、回路1
0にダミートランジスタを設けた差動回路である。
において、ダミートランジスタDM1はトランジスタM4とノードNA間を接続するダミ
ースイッチとして機能する。また、ダミートランジスタDM1は、通常動作モードでチャ
ネルが形成されるように、ゲートに信号φ2が入力される。
する。そのため、トランジスタM4がオンからオフに遷移するとき、トランジスタM4の
チャージインジェクジョンや、フィードスルーの影響により、ノードNAの電位が変動し
てしまう恐れがある。そこで、これらの影響によるノードNAの電位の変化を補償するた
めにダミートランジスタDM1を設けるとよい。通常動作モードの開始時は信号φ2がL
レベルからHレベルに変化する。この信号φ2のレベルが変化する際に、ダミートランジ
スタDM1はオフからオンに遷移するので、ノードNAの電位を上昇させることができる
。
Sトランジスタで作製することが好ましい。
以下、図3Aおよび図3Bを用いて、オフセット電圧補正機能付き差動回路のより具体的
な回路構成を説明する。
を適用することができる。図3Aに、差動対を有する差動回路の一例を示す。図3Aの回
路30の回路図は、図1Aの回路10の差動回路20をより具体的にした回路図に相当し
、差動回路40は差動回路20に対応する回路である。
荷回路42を有する。差動回路40には、高電源電位VH1および低電源電位VL1が供
給される。
。トランジスタMP1、MP2のソースには電流源41が接続され、同ドレインには負荷
回路42が接続されている。負荷回路42として、例えば、抵抗素子、カレントミラー回
路などを設けることができる。
キャパシタCnaの端子を低電源電位VL3が供給される配線に接続している。低電源電
位VL1−VL3を同じ電位とすることができる場合は、低電源電位供給用の配線を共通
にすることができる。
ト電圧を発生させないように、一般に、電気特性が同じになるように同じサイズで同じ構
造で作製される。本実施の形態では、オフセット電圧の補正機能を効果的に機能させるた
め、オフセット電圧が発生するように、差動対トランジスタの電流電圧特性を意図的に異
ならせる。このようにすることで、オフセット補正電圧検出モードを実行した際に、ノー
ドNAの電位をトランジスタM5が確実にオンになる電位にすることができる。
の比(W/L)を2倍以上異ならせる。2つのトランジスタMP1とMP2のW/Lの差
異は、例えば、2倍以上10倍以下とすればよい。またW/Lの差異は2の累乗(2k、
kは1以上の整数)とすると、回路の設計が容易になり好ましい。例えば、トランジスタ
MP2のW/Lを、トランジスタMP1のW/Lの2k倍(k=1、2、3)とすればよ
い。
3Bに、差動対およびダミートランジスタを有する差動回路の構成の一例を示す。図3B
の回路31は、回路30にダミートランジスタDM1を設けた回路に対応する。
たが、nチャネル型とすることもできる。この場合、電流源41を低電源電位VL1側に
設け、負荷回路42を高電源電位VH1側に設ければよい。
本実施の形態では、実施の形態1の差動回路を適用したコンパレータについて説明する。
なお、実施の形態1の差動回路は、コンパレータに限らず、オペアンプ、サンプルホール
ド回路、フィルター回路など様々な回路に適用することが可能である。
レータ101−104は、電位VINが参照電位VREFよりも高いこと、および低いこ
とを検出する機能を有する。VINがVREFを超えている場合は、出力端子23から、
Hレベルの信号VOUTが出力される。VINがVREF未満である場合は、出力端子2
3から、Lレベルの信号VOUTが出力される。
図4に示すように、コンパレータ101は、差動回路40、トランジスタM1−M5、お
よびキャパシタCnaを有する。
低電源電位VSSが供給される。VSSは接地電位とすることができる。また、入力端子
22に参照電位VREFが入力され、入力端子21に比較対象となる電位VIN(または
信号VIN)が入力される。よって、オフセット補正電圧検出モードでは、差動回路40
の2つの入力端子(MP1のゲート、MP2のゲート)にはVREFが入力されることに
なる。配線28から、トランジスタM1のゲートに信号φ1が入力される。配線29から
、トランジスタM2のゲートに信号φ2が入力される。配線39から、トランジスタM3
のゲートに信号φ2が入力される。配線38から、トランジスタM4のゲートに信号φ1
が入力される。
M41は、pチャネル型トランジスタであり、ゲートが、電位VBIASが入力される配
線27に接続され、ソースが配線25に接続され、ドレインが差動対(MP1、MP2)
に接続されている。
42として機能する。ここでは、トランジスタM42、M43をnチャネル型トランジス
タとしている。
スタMP2のW/Lは、トランジスタMP1の2倍以上とする。これは、トランジスタM
5は、ノードNgoutを放電する回路(その電位を低下する回路)として機能し、ノー
ドNgoutの電位を上昇させる機能を持たないからである。そのため、オフセット補正
電圧検出モードにおいて、ノードNgoutの電位を、通常動作モードで放電により低下
する電圧分予め上昇させるために、トランジスタMP2のW/LをトランジスタMP1よ
りも大きくする。
コンパレータの出力段に、増幅回路を設けることができる。増幅回路は、差動回路40の
出力(Ngoutの電位)を増幅する機能を有する回路であればよい。例えば、増幅回路
としては、ソースフォロワ回路、ソース接地増幅回路などが挙げられる。増幅回路は、N
goutとトランジスタM3の間に設けられる。増幅回路の入力端子は、Ngoutに接
続され、その出力端子はトランジスタM3を介して、出力端子23に接続される。
の出力段にソースフォロワ回路50が設けられている。ソースフォロワ回路50は、直列
に接続されたトランジスタM51とトランジスタM52を有する。トランジスタM51は
、ゲートが配線27に接続され、ソースが配線25に接続され、ドレインがトランジスタ
M52のソースに接続されている。また、トランジスタM52は、ゲートがノードNgo
utに接続され、ソースがトランジスタM51のドレインに接続され、ドレインは配線2
6に接続されている。
分、入力電位よりも出力電位(ノードNgoutの電位)を上昇させることができる。よ
って、ノードNgoutの電位をVgoutとすると、ノードNvoutの電位は、Vg
out+|Vgs|となる。
の出力段にソース接地増幅回路60が設けられている。ソース接地増幅回路60は、直列
に接続されたトランジスタM61とトランジスタM62を有する。トランジスタM61は
、ゲートが配線27に接続され、ソースが配線25に接続され、ドレインがトランジスタ
M62のドレインに接続されている。また、トランジスタM62は、ゲートがノードNg
outに接続され、ソースが配線26に接続され、ドレインはトランジスタM61のドレ
インに接続されている。
ータ103では、入力端子21に参照電位VREFが入力され、入力端子22にVINが
入力される。また、トランジスタM2が入力端子22側に設けられている。
図2の回路11のように、ダミートランジスタをコンパレータに設けることができる。図
7にダミートランジスタを有するコンパレータの構成の一例を示す。図7のコンパレータ
104は、図6のコンパレータ103にダミートランジスタDM1を設けた回路に対応す
る。配線39からDM1のゲートに信号φ2が入力される。また、コンパレータ101、
102にも、ダミートランジスタDM1を設けてもよい。
成することができる。以下、図8および図9を用いて、ADCの構成の一例を説明する。
ここでは、フラッシュ型ADCの構成例について説明する。
図8に示すように、ADC111は、コンパレータ・アレイ120およびエンコーダ13
0を有する。コンパレータ・アレイ120には、複数段のコンパレータ121が並列に配
置されている。コンパレータ121として、コンパレータ101−104を適用すること
ができる。各コンパレータ121の反転入力端子(−)には、異なる参照電位が入力され
、非反転入力端子(+)には、電位VINが入力される。各コンパレータ121には、信
号φ1、φ2が入力される。
には、7(=23−1)段のコンパレータ121が設けられている。以下の説明では、コ
ンパレータ・アレイ120の7つのコンパレータを区別する場合、CP1−CP7と呼ぶ
ことにする。
る。各CP1−CP7の出力は、エンコーダ130に入力される。エンコーダ130は、
CP1−CP7の出力の電位レベルから、3ビットのデジタルコードに対応する信号DO
UT[2:0]を生成し、出力する。DOUT[0]は、1(20)ビット目のデジタル
コードを表す。
図9に示すように、ADC112は、ADC111にサンプルホールド回路140(S/
H)を設けた回路である。サンプルホールド回路140は、トランジスタMSH1および
キャパシタCSH1を有する。サンプルホールド回路140は、電位VINに応じた電位
をキャパシタCSH1で保持する機能を有する。
1をトランジスタM4と同じ導電型(ここでは、nチャネル型)とすることで、コンパレ
ータ121に設けられるサンプルホールド回路(M4、Cna)と同じタイミングで、サ
ンプルホールド回路140のサンプリング動作およびホールド動作を実行することができ
る。よって、コンパレータ121でのオフセット補正電圧を検出している間に、サンプル
ホールド回路140で電位VINのサンプリングを行うことができる。
てもよい。
OSトランジスタとすることで、サンプルホールド回路140に不揮発性メモリの機能を
持たせることができる。これにより、サンプルホールド回路140でサンプリングした電
位を長期間保持することが可能になる。
様々な半導体装置に組み込むことができる。例えば、通信用IC、多値データを記憶可能
な記憶装置、CMOS型イメージセンサなどの半導体装置のADCに、本実施の形態のA
DCを適用することができる。
実施の形態1の差動回路および実施の形態2のコンパレータは、他の回路と共に、1つの
ICチップに組み込むことができる。本実施の形態では、コンパレータを有する半導体装
置として、この半導体装置を構成するICチップのダイの構造について説明する。
する素子として、トランジスタ501―503、およびキャパシタ504を示す。なお、
図10は、ダイ500を特定の切断線で切った断面図ではなく、ダイ500の積層構造を
説明するための図面である。
きる。
ャネルが形成されるトランジスタであるため、トランジスタ501、502をSiトラン
ジスタ501、502と呼ぶことにする。Siトランジスタ501はpチャネル型トラン
ジスタであり、Siトランジスタ502はnチャネル型トランジスタである。また、トラ
ンジスタ503は、チャネルが酸化物半導体で形成されるOSトランジスタであるため、
OSトランジスタ503と呼ぶことにする。
対応し、キャパシタ504はキャパシタCnaに対応する。また、Siトランジスタ50
1は、例えば、差動対を構成するトランジスタMP2に対応する。Siトランジスタ50
2は、例えば、カレントミラー回路を構成するトランジスタ(M42、M43)や、スイ
ッチを構成するトランジスタ(M1―M3、M5)に対応する。
で作製された半導体素子上に、OSトランジスタ503およびキャパシタ504を積層す
ることで、ダイ500のサイズを小さくすることができる。また、ダイ500において、
OSトランジスタの数はSiトランジスタに対して少ないため、Siトランジスタ501
、502よりも大きなデザインルールで、OSトランジスタ503を作製することができ
る。
これ以外の半導体基板として、n型またはp型のSOI基板、および化合物半導体基板(
GaAs基板、InP基板、GaN基板、SiC基板、ZnSe基板等)等を用いること
ができる。
ている。素子分離用絶縁膜511の形成には、選択酸化法(LOCOS(Local O
xidation of Silicon)法)またはトレンチ分離法等を用いることが
できる。なお、単結晶シリコンウエハ510の代わりに、SOI型の半導体基板を用いて
もよい。この場合、素子分離は、エッチングにより半導体層を素子ごとに分割することに
より行われる。
域には、酸化処理および/又は窒化処理により絶縁膜512が形成されている。絶縁膜5
12は、Siトランジスタ501、502のゲート絶縁膜を構成する。また、Siトラン
ジスタ502が形成される領域には、p型の導電性を付与する不純物元素を選択的に導入
することにより、pウェル513が形成されている。
ト電極516を有し、Siトランジスタ502はn型不純物領域518、n型低濃度不純
物領域519、およびゲート電極520を有する。ゲート電極516、520には、サイ
ドウォール517、521が形成されている。
および絶縁膜512には、p型不純物領域514、n型不純物領域518に達するコンタ
クトホールが形成されている。これらのコンタクトホールには、p型不純物領域514に
接して電極541、542が形成され、n型不純物領域518に接して電極543、54
4が形成されている。絶縁膜531上には、これら電極541−544に接して配線54
5−548が形成されている。
めの導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケ
ル、チタン、モリブデン、タングステン、ハフニウム(Hf)、バナジウム(V)、ニオ
ブ(Nb)、マンガン、マグネシウム、ジルコニウム、ベリリウム等の金属を用いること
ができる。また、これら金属を成分とする合金、および化合物などを用いることができる
。また、ゲート電極516、520を、リン等の不純物元素を含有させた多結晶シリコン
に代表される半導体、ニッケルシリサイドなどのシリサイドを用いて形成することができ
る。
Sトランジスタ503およびキャパシタ504が形成されている。
4を有する。絶縁膜534は、OSトランジスタ503のゲート絶縁膜を構成する。導電
膜571、572は、同ソース電極またはドレイン電極として機能する。導電膜573は
、ゲート電極を構成する。導電膜574はバックゲート電極を構成する。なお、導電膜5
74は、必要に応じてOSトランジスタ503に設ければよい。
ジスタ502に接続されている。
572および導電膜575で構成されている。
覆われている。絶縁膜535としては、絶縁膜536から放出された水素が酸化物半導体
層570に侵入するのを防ぐ機能を有する絶縁膜が好ましい。このような絶縁膜として窒
化シリコン膜等がある。
することができる。これら絶縁膜531−536を構成する絶縁膜としては、酸化アルミ
ニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化
シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸
化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル等でなる膜があげられる
。また、これらの絶縁膜は、スパッタリング法、CVD法、MBE法、ALD法またはP
LD法を用いて形成することができる。
、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
を覆って、平坦化膜として機能する絶縁膜561が形成される。絶縁膜561上に、導電
膜554が形成されている。導電膜554は、取り出し電極、または引き回し配線を構成
し、導電膜553に接して設けられている。絶縁膜561上に絶縁膜562が形成されて
いる。絶縁膜562には、導電膜554に達するコンタクトホール563が形成されてい
る。
るが、平坦化膜として機能させるため、ポリイミドやアクリルなどの樹脂膜で形成するこ
とが好ましい。また、導電膜551−554および導電膜571−575は、配線545
と同様に形成することができる。
導体層570は、OSトランジスタ503のチャネル形成領域を構成するためi型(真性
半導体)又はi型に限りなく近いことが望ましい。電子供与体(ドナー)となる水分また
は水素等の不純物が低減され、なおかつ酸素欠損が低減された酸化物半導体層は、i型(
真性半導体)又はi型に限りなく近い。ここでは、このような酸化物半導体層を高純度化
された酸化物半導体層と呼ぶことにする。高純度化された酸化物半導体層で作製されたト
ランジスタは、オフ電流が極めて小さく、信頼性が高い。
、1×1017/cm3以下が好ましい。より好ましくは1×1016/cm3以下、1
×1015/cm3以下、1×1014/cm3以下、または1×1013/cm3以下
である。
イン電流を室温(25℃程度)にて1×10−18A以下とすることができる。室温(2
5℃程度)におけるオフ状態のソース−ドレイン電流は、好ましくは1×10−21A以
下であり、さらに好ましくは1×10−24A以下である。または85℃にて、オフ電流
値を1×10−15A以下とすることができ、好ましくは1×10−18A以下にし、さ
らに好ましくは1×10−21A以下にする。なお、トランジスタがオフ状態とは、nチ
ャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう
。具体的には、ゲート電圧がしきい値電圧よりも1V以上、2V以上または3V以上小さ
ければ、トランジスタはオフ状態である。
、種々の実験により証明が可能である。例えば、チャネル幅が1×106μmでチャネル
長が10μmのトランジスタにおいて、ソース−ドレイン間電圧(ドレイン電圧)が1V
から10Vの範囲でのオフ電流が、半導体パラメータアナライザの測定限界以下、すなわ
ち1×10−13A以下であるという測定データが得られた。この場合、トランジスタの
チャネル幅で規格化したオフ電流は100zA/μm以下になる。
電する電荷をOSトランジスタで制御する回路を用いて、オフ電流の測定を行う方法があ
る。この場合、キャパシタの単位時間あたりの電荷量の推移からOSトランジスタのオフ
電流を測定する。その結果、ドレイン電圧が3Vの条件下でOSトランジスタのオフ電流
が数十yA/μmであることが確認された。従って、高純度化された酸化物半導体層でチ
ャネル形成領域を形成したトランジスタは、オフ電流が結晶性を有するSiトランジスタ
に比べて著しく小さくなる。
種以上の元素を含有する酸化物で形成されることが好ましい。このような酸化物としては
、n−Sn−Ga−Zn酸化物や、In−Ga−Zn酸化物、In−Sn−Zn酸化物、
In−Al−Zn酸化物、Sn−Ga−Zn酸化物、Al−Ga−Zn酸化物、Sn−A
l−Zn酸化物,In−Zn酸化物、Sn−Zn酸化物、Al−Zn酸化物半導体、Zn
−Mg酸化物半導体、Sn−Mg酸化物、In−Mg酸化物や、In−Ga酸化物、In
酸化物、Sn酸化物、Zn酸化物等を用いることができる。また、これら酸化物にInと
GaとSnとZn以外の元素、例えばSiO2を含む酸化物半導体を用いることができる
。
てもよい。
という意味であり、In、Ga、ZnおよびOの原子数の比は問わない。
が代表的である。酸化物半導体層570としては、CAAC−OS(C Axis Al
igned Crystalline Oxide Semiconductor)膜が
好ましい。また、酸化物半導体層570は、単層の酸化物膜で形成してもよいし、2以上
の多層の酸化物半導体膜で形成してもよい。
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、CAAC−OS(C Axis Aligned Crystalline
Oxide Semiconductor)膜などをいう。
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
ともいう。)を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
晶部は、一辺が100nm未満の立方体内に収まる大きさである。従って、CAAC−O
S膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体内
に収まる大きさの場合も含まれる。CAAC−OS膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、CAAC−OS膜について詳細な説明を行う
。
ron Microscope)によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、CA
AC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸
を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
M観察)すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
いることがわかる。
置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜
のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが
現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属される
ことから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
ane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは
、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸化
物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)と
して試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に
帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを5
6°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配
列した金属原子の各層は、結晶のab面に平行な面である。
った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の形
状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂
直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従
って、85°以上95°以下の場合も含まれる。
の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、CAA
C−OS膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性
を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍に
ピークを示し、2θが36°近傍にピークを示さないことが好ましい。
が小さい。よって、当該トランジスタは、信頼性が高い。なお、酸化物半導体膜は、例え
ば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、CAAC−OS膜のうち、二種以上
を有する積層膜であってもよい。
多結晶である酸化物半導体スパッタリング用ターゲットを用いたスパッタリング法がある
。
用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが
衝突すると、スパッタリング用ターゲットに含まれる結晶領域がa−b面から劈開し、a
−b面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離する
ことがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基
板に到達することで、CAAC−OS膜を成膜することができる。
る。例えば、成膜室内に存在する不純物濃度(水素、水、二酸化炭素および窒素等)を低
減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−
80℃以下、好ましくは−100℃以下である成膜ガスを用いる。
レーションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましく
は200℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、
スパッタリング粒子の平らな面が基板に付着する。
を軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体
積%とする。
いて以下に示す。
、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga
−Zn−O化合物ターゲットとする。なお、X、YおよびZは任意の正数である。ここで
、所定のmol数比は、例えば、InOX粉末、GaOY粉末およびZnOZ粉末が、2
:2:1、8:4:3、3:1:1、1:1:1、4:2:3または3:1:2である。
なお、粉末の種類、およびその混合するmol数比は、作製するスパッタリング用ターゲ
ットによって適宜変更すればよい。
ような方法の一例を以下に示す。
半導体層はスパッタリング法を用いて成膜する。具体的には、基板温度を100℃以上5
00℃以下、好ましくは150℃以上450℃以下とし、成膜ガス中の酸素割合を30体
積%以上、好ましくは100体積%として成膜する。
する。加熱処理の温度は、350℃以上740℃以下、好ましくは450℃以上650℃
以下とする。また、加熱処理の時間は1分以上24時間以下、好ましくは6分以上4時間
以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好まし
くは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲
気での加熱処理により、第1の酸化物半導体層の不純物濃度を短時間で低減することがで
きる。一方、不活性雰囲気での加熱処理により第1の酸化物半導体層に酸素欠損が生成さ
れることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減するこ
とができる。なお、加熱処理は1000Pa以下、100Pa以下、10Pa以下または
1Pa以下の減圧下で行ってもよい。減圧下では、第1の酸化物半導体層の不純物濃度を
さらに短時間で低減することができる。
nm以上である場合と比べ、加熱処理によって容易に結晶化させることができる。
以下の厚さで成膜する。第2の酸化物半導体層はスパッタリング法を用いて成膜する。具
体的には、基板温度を100℃以上500℃以下、好ましくは150℃以上450℃以下
とし、成膜ガス中の酸素割合を30体積%以上、好ましくは100体積%として成膜する
。
せることで、結晶性の高い第2のCAAC−OS膜とする。加熱処理の温度は、350℃
以上740℃以下、好ましくは450℃以上650℃以下とする。また、加熱処理の時間
は1分以上24時間以下、好ましくは6分以上4時間以下とする。また、加熱処理は、不
活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行
った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第2の酸化
物半導体層の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱
処理により第2の酸化物半導体層に酸素欠損が生成されることがある。その場合、酸化性
雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は10
00Pa以下、100Pa以下、10Pa以下または1Pa以下の減圧下で行ってもよい
。減圧下では、第2の酸化物半導体層の不純物濃度をさらに短時間で低減することができ
る。
図11A−図14Hを参照して、本実施形態では、OSトランジスタの構成、およびその
作製方法を説明する。本実施の形態のOSトランジスタは、例えば、図10のOSトラン
ジスタ503として作製することができる。
図11A−図11Cに、トップゲート型のOSトランジスタの構成の一例を示す。図11
Aは、OSトランジスタ651の上面図である。図11Bは、線B1−B2による図11
Aの断面図であり、図11Cは、線B3−B4による同断面図である。
膜602、下地絶縁膜602上に設けられた多層膜606、ソース電極616a、ドレイ
ン電極616b、ゲート絶縁膜612、ゲート電極604、および保護絶縁膜618を有
する。
いる。ソース電極616aおよびドレイン電極616bは、下地絶縁膜602および多層
膜606上に設けられている。また、ソース電極616aおよびドレイン電極616bは
、多層膜606の側端部と接して設けられている。保護絶縁膜618は、ゲート絶縁膜6
12およびゲート電極604上に設けられている。
上に設けられた酸化物半導体層606b、および酸化物半導体層606b上に設けられた
酸化物層606cを含む。
、多層膜606は、複数の酸化物層が積層されていればよく、2層または4層構造でもよ
い。例えば、多層膜606を2層構造とする場合は、酸化物層606aと酸化物半導体層
606bで構成することができる。
を構成する膜としているが、これらの膜の一方および双方をOSトランジスタ651を構
成する膜とは別の膜とすることもできる。
る導電膜の種類によっては、ソース電極616aおよびドレイン電極616bにより多層
膜606の一部から酸素が奪われて、多層膜606に部分的にn型化された領域(ソース
領域およびドレイン領域)が形成されることがある。図11Bは、このようにn型領域が
、多層膜606に形成されている例を示しており、n型領域の境界を点線で示す。
電極616aおよびドレイン電極616bを構成する導電膜を形成することにより、形成
生成される。また、図示していないが、ソース電極616aおよびドレイン電極616b
には、多層膜606と接する領域に多層膜606中の酸素が入り込み、混合層が形成され
る場合がある。
イン電極616bとの間隔をチャネル長という。ただし、OSトランジスタ651が、ソ
ース領域およびドレイン領域を含む場合、ゲート電極604と重なる領域において、ソー
ス領域とドレイン領域との間隔をチャネル長といってもよい。
ソース電極616aとドレイン電極616bとに挟まれる領域をいう。また、チャネルと
は、チャネル形成領域において、電流が主として流れる領域をいう。ここでは、チャネル
は、チャネル形成領域において酸化物半導体層606bで形成されている部分である。
され、伝導帯下端のエネルギーが酸化物半導体層606bよりも0.05eV以上、0.
07eV以上、0.1eV以上または0.15eV以上、かつ2eV以下、1eV以下、
0.5eV以下または0.4eV以下真空準位に近い酸化物層である。なお、酸化物半導
体層606bは少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい
。このとき、ゲート電極604に電界を印加すると、多層膜606のうち、伝導帯下端の
エネルギーが小さい酸化物半導体層606bにチャネルが形成される。即ち、酸化物半導
体層606bとゲート絶縁膜612との間に酸化物層606cを有することによって、O
Sトランジスタ651のチャネルをゲート絶縁膜612と接しない酸化物半導体層606
bに形成することができる。また、酸化物半導体層606bを構成する元素1種または2
種以上から酸化物層606cが構成されるため、酸化物半導体層606bと酸化物層60
6cとの界面において、界面散乱が起こりにくい。従って、該界面においてキャリアの動
きが阻害されないため、OSトランジスタ651の電界効果移動度が高くなる。
以下とする。また、酸化物半導体層606bの厚さは、3nm以上200nm以下、好ま
しくは3nm以上100nm以下、さらに好ましくは3nm以上15nm以下とする。酸
化物層606aの厚さは、3nm以上100nm以下、好ましくは3nm以上50nm以
下とする。
から構成され、伝導帯下端のエネルギーが酸化物半導体層606bよりも0.05eV以
上、0.07eV以上、0.1eV以上または0.15eV以上、かつ2eV以下、1e
V以下、0.5eV以下または0.4eV以下真空準位に近い酸化物層である。酸化物半
導体層606bを構成する元素1種または2種以上から酸化物層606aが構成されるた
め、酸化物半導体層606bと酸化物層606aとの界面に界面準位を形成しにくい。該
界面が界面準位を有すると、該界面をチャネルとしたしきい値電圧の異なる第2のトラン
ジスタが形成され、OSトランジスタ651の見かけ上のしきい値電圧が変動することが
ある。従って、酸化物層606aを設けることにより、OSトランジスタ651のしきい
値電圧等の電気特性のばらつきを低減することができる。
素(インジウム、ガリウム、亜鉛)を主成分とし、ガリウムを酸化物半導体層606bよ
りも高い原子数比で含む酸化物層とすればよい。具体的には、酸化物層606aおよび酸
化物層606cとして、酸化物半導体層606bよりもガリウムを1.5倍以上、好まし
くは2倍以上、さらに好ましくは3倍以上高い原子数比で含む酸化物層を用いる。ガリウ
ムは酸素と強く結合するため、酸素欠損が酸化物層に生じることを抑制する機能を有する
。即ち、酸化物層606aおよび酸化物層606cは酸化物半導体層606bよりも酸素
欠損が生じにくい酸化物層である。
たは結晶質とする。好ましくは、酸化物層606aは非晶質または結晶質とし、酸化物半
導体層606bは結晶質とし、酸化物層606cは非晶質とする。チャネルが形成される
酸化物半導体層606bが結晶質であることにより、OSトランジスタ651に安定した
電気特性を付与することができる。
た、実施の形態2で示した半導体基板を用いることができる。
バルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タ
ンタルおよびタングステンを1種以上含む導電膜を、単層で、または積層で用いればよい
。なお、ソース電極616aとドレイン電極616bは同一組成であってもよいし、異な
る組成であってもよい。例えば、タングステン膜と窒化タンタル膜の積層を用いる。
れているが、多層膜606中で光によってキャリアが生成されることを抑制するために、
ゲート電極604の内側に多層膜606の端部が存在するように形成してもよい。
窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸
化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよ
び酸化タンタル等の物質を1種または複数含む絶縁膜を、単層で、または積層して形成す
ればよい。
した多層膜とすればよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない
。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密
度の小さい酸化シリコン層を用いると好ましい。具体的には、g値が2.001の電子ス
ピンの密度が3×1017spins/cm3以下、好ましくは5×1016spins
/cm3以下である酸化シリコン層を用いる。なお、g値およびスピン密度は、電子スピ
ン共鳴(ESR)装置で測定されるESRスペクトルから算出することができる。窒化シ
リコン層は水素およびアンモニアの放出量が少ない窒化シリコン層を用いる。水素、アン
モニアの放出量は、昇温脱離ガス分析(TDS;Thermal Desorption
Spectroscopy)にて測定すればよい。また、窒化シリコン層は、酸素を透
過しない、またはほとんど透過しない窒化シリコン層を用いる。
1の酸化シリコン層とし、3層目を第2の酸化シリコン層とした多層膜とすればよい。こ
の場合、第1の酸化シリコン層および/又は第2の酸化シリコン層は酸化窒化シリコン層
でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。第1の酸化シ
リコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、g値が
2.001の電子スピンの密度が3×1017spins/cm3以下、好ましくは5×
1016spins/cm3以下である酸化シリコン層を用いる。第2の酸化シリコン層
は、過剰酸素を有する酸化シリコン層を用いる。窒化シリコン層は水素およびアンモニア
の放出量が少ない窒化シリコン層を用いる。また、窒化シリコン層は、酸素を透過しない
、またはほとんど透過しない窒化シリコン層を用いる。
化シリコン層をいう。酸化シリコン層を絶縁膜に拡張すると、過剰酸素を有する絶縁膜は
、加熱処理によって酸素を放出する機能を有する絶縁膜である。
、または100℃以上500℃以下の範囲で行われるTDS分析にて放出される酸素が、
酸素原子に換算して1×1018atoms/cm2以上、1×1019atom/cm
2以上または1×1020atoms/cm2以上である膜のことをいう。
には、過酸化ラジカルに起因するスピン密度が、5×1017spins/cm3以上で
あることをいう。なお、過酸化ラジカルを含む膜は、ESRスペクトルにおいて、g値が
2.01近傍に非対称の波形を有すること膜をいう。
あってもよい。酸素が過剰な酸化シリコン(SiOX(X>2))は、シリコン原子数の
2倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原
子数および酸素原子数は、RBS(ラザフォード後方散乱分光法)により測定した値であ
る。
含む場合、酸化物半導体層606bの酸素欠損を低減することができる。
窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸
化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよ
び酸化タンタルを1種以上含む絶縁膜を、単層で、または積層して形成すればよい。
以下、図12A−図12Eを用いて、OSトランジスタ651の作製方法の一例について
説明する。
は、スパッタリング装置を用い、過剰酸素を含む酸化シリコン層を形成する。
0nmのIGZO(In:Ga:Zn=1:3:2)膜を用いる。なお、IGZO(In
:Ga:Zn=1:3:2)膜の成膜条件としては、スパッタリング装置を用い、基板温
度200℃、Ar/O2=30/15sccm、成膜圧力=0.4Pa、成膜電力(DC
)=0.5kW、基板−ターゲット間距離(T−S間距離)=60mmとする。
bとしては、膜厚15nmのIGZO(In:Ga:Zn=1:1:1)膜を用いる。な
お、IGZO(In:Ga:Zn=1:1:1)膜の成膜条件としては、スパッタリング
装置を用い、基板温度300℃、Ar/O2=30/15sccm、成膜圧力=0.4P
a、成膜電力(DC)=0.5kW、基板−ターゲット間距離(T−S間距離)=60m
mとする。
nmのIGZO(In:Ga:Zn=1:3:2)膜を用いる。なお、IGZO(In:
Ga:Zn=1:3:2)膜をスパッタリング装置で形成する場合、その成膜条件は、基
板温度200℃、Ar/O2=30/15sccm、成膜圧力=0.4Pa、成膜電力(
DC)=0.5kW、基板−ターゲット間距離(T−S間距離)=60mmとすることが
できる。
、好ましくは300℃以上500℃以下で行えばよい。第1の加熱処理の雰囲気は、不活
性ガス雰囲気、酸化性ガスを10ppm以上、1%以上もしくは10%以上含む雰囲気、
または減圧状態で行う。または、第1の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処
理した後に、脱離した酸素を補うために酸化性ガスを10ppm以上、1%以上または1
0%以上含む雰囲気で加熱処理を行ってもよい。第1の加熱処理によって、酸化物半導体
層606bとなる酸化物半導体層の結晶性を高め、さらに下地絶縁膜602、酸化物層6
06aとなる酸化物層、酸化物半導体層606bとなる酸化物半導体層および/又は酸化
物層606cとなる酸化物層から水素や水等の不純物を除去することができる。
および酸化物層606cとなる酸化物層の一部をエッチングし、酸化物層606a、酸化
物半導体層606bおよび酸化物層606cを含む多層膜606を形成する(図12A参
照。)。
、導電膜として、タングステン膜を用いた場合、タングステン膜が多層膜606から酸素
を抜き出すことで、多層膜606とタングステン膜が接している領域にn型領域が形成さ
れる。また、チタン膜を形成した場合は、この領域にチタンが拡散することでn型化され
る。次に、この導電膜の一部をエッチングし、ソース電極616aおよびドレイン電極6
16bを形成する(図12B参照。)。
うことが可能である。第2の加熱処理により、多層膜606から水素や水等の不純物を除
去することができる。また、第2の加熱処理により、多層膜606が露出されている領域
に酸素が供給されるため、ソース電極616aおよびドレイン電極616bの形成時にn
型化された領域がi型化される。
ば、1層目を第1の酸化シリコン層とし、2層目を第2の酸化シリコン層とし、3層目を
窒化シリコン層とする多層膜とすればよい。この場合、第1の酸化シリコン層および/又
は第2の酸化シリコン層は酸化窒化シリコン層としてもよい。また、窒化シリコン層は窒
化酸化シリコン層としてもよい。第1の酸化シリコン層は、欠陥密度の小さい酸化シリコ
ン層を用いると好ましい。具体的には、ESRにてg値が2.001の信号に由来するス
ピンのスピン密度が3×1017spins/cm3以下、好ましくは5×1016sp
ins/cm3以下である酸化シリコン層を用いる。第2の酸化シリコン層は、過剰酸素
を有する酸化シリコン層を用いる。窒化シリコン層は水素およびアンモニアの放出量が少
ない窒化シリコン層を用いる。また、窒化シリコン層は、酸素を透過しない、またはほと
んど透過しない窒化シリコン層を用いる。
し、ゲート電極604を形成する(図12D参照。)。次に、保護絶縁膜618を成膜す
る(図12E参照。)。
れているため、安定した電気特性を有する。
次に、図13A−図13Cを参照して、OSトランジスタ651とは異なる構造のOSト
ランジスタの一例について説明する。
Aは、OSトランジスタの上面図である。図13Bは、図13Aの一点鎖線B1−B2に
よる断面図であり、図13Cは、図13Aの一点鎖線B3−B4による断面図である。
た下地絶縁膜602、下地絶縁膜602上に設けられた多層膜606、ソース電極616
a、ドレイン電極616b、ゲート絶縁膜612、ゲート電極604、および保護絶縁膜
618を有する。
れている。ソース電極616aおよびドレイン電極616bは、酸化物層606aと酸化
物半導体層606bとの積層膜上に接して設けられている。また、この積層膜並びにソー
ス電極616aおよびドレイン電極616b上に酸化物層606cが設けられている。酸
化物層606c上にゲート絶縁膜612を介してゲート電極604が設けられている。
同一の平面形状を有するように形成されている例について示すが、これに限定されるもの
ではない。例えば、酸化物層606cおよび/又はゲート絶縁膜612が、ゲート電極6
04の端部よりも外側に存在している部分を有していても構わない。
、酸化物半導体層606bの一部から酸素を奪い、または混合層を形成し、酸化物半導体
層606b中にn型領域を形成することがある。図13Bにおいて、n型領域の境界を点
線で示す。
重なるように設けられている。このようなレイアウトにすることで、ゲート電極604側
から光が入射した際に、光によってチャネル形成領域中にキャリアが生成されることを抑
制することができる。即ち、図13Aの例ではゲート電極604は遮光膜としての機能を
有する。もちろん、チャネル形成領域はゲート電極604と重ならない領域を有していて
もよい。
以下では、図14A−図14Hを参照して、OSトランジスタ652の作製方法の一例に
ついて説明する。OSトランジスタ651の作製工程と同様な工程は、それに準じて行わ
れる。
6aおよび酸化物半導体層636bを、この順番で形成する(図14A参照。)。
化物層606aおよび酸化物半導体層606bを形成する(図14B参照。)。このエッ
チングを行う前に、第1の加熱処理を行うのが好ましい。
層606aおよび酸化物半導体層606bの積層膜の上層にn型領域607が形成される
場合がある。
6bを形成する(図14D参照。)。次に、第2の加熱処理を行うのが好ましい。第2の
加熱処理を行うことで、酸化物半導体層606bの露出したn型領域607に酸素が供給
され、i型領域にできる場合がある(図14D参照。)。
より形成すればよい。CVD法では、基板温度を高くするほど、緻密で欠陥密度の低い絶
縁膜が得られる。絶縁膜642は、加工後にゲート絶縁膜612として機能するため、緻
密で欠陥密度が低いほどトランジスタの電気特性は安定となる。一方、下地絶縁膜602
が過剰酸素を含むとき、トランジスタの電気特性は安定となる。ところが、下地絶縁膜6
02が露出した状態で基板温度を高くすると、下地絶縁膜602から酸素が放出し、過剰
酸素が低減してしまう場合がある。
るため、下地絶縁膜602からの酸素放出を抑制することができる。そのため、下地絶縁
膜602に含まれる過剰酸素を低減させることなく、絶縁膜642を緻密で欠陥密度の低
い絶縁膜とすることができる。そのため、トランジスタの信頼性を高めることができる。
42および導電膜634の一部をエッチングし、それぞれ酸化物層606c、ゲート絶縁
膜612およびゲート電極604とする(図14G参照。)。
製することができる。(図14H参照。)。保護絶縁膜618の形成後に第3の加熱処理
を行うと好ましい。第3の加熱処理は、第1の加熱処理と同様に行うことができる。
成されているため、安定した電気特性を有し、高い電界効果移動度を有する。
本実施の形態では、実施の形態3で説明したICチップを電子部品として組み込まれた電
子機器について説明する。
画像再生装置(DVD等の記録媒体の画像データを読み出し、その画像を表示するディス
プレイを有する装置)に用いることができる。その他に、携帯電話、携帯型を含むゲーム
機、携帯情報端末、電子書籍、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型デ
ィスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(
カーオーディオ、デジタルオーディオプレーヤ等)、複写機、ファクシミリ、プリンタ、
プリンタ複合機等が挙げられる。これら電子機器の具体例を図15A−図15Fに示す。
01、筐体902、表示部903a、および表示部903b等を有する。
に、表示部903aに表示される選択ボタン904により「タッチ入力」を行うか、「キ
ーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅
広い世代の人が使いやすさを実感できる。ここで、例えば「タッチ入力」を選択した場合
図15Bのように表示部903aにはキーボード905が表示される。
一方を取り外すことができる。例えば、表示部903aもタッチ入力機能を有するパネル
とし、表示部903bを取り外すようにすることで、情報端末900の利便性を向上させ
ることができる。
レンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は
編集する機能、様々なソフトウェア(プログラム)によって処理を制御する機能、等を有
することができる。また、筐体901、902の裏面や側面に、外部接続用端子(イヤホ
ン端子、USB端子など)、記録媒体挿入部などを備える構成としてもよい。
書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可
能である。更に、筐体902にアンテナやマイクなどの装置を設けて通話機能を持たせる
ことができる。これにより、情報端末900を携帯電話として使用することが可能になる
。
実装している。電子書籍910は、筐体911と筐体912の2つの筐体で構成されてい
る。筐体911および筐体912には、それぞれ表示部913および表示部914が設け
られている。筐体911と筐体912は、軸部915により接続されており、該軸部91
5を軸として開閉動作を行うことができる。また、筐体911には、電源916、操作キ
ー917、スピーカー918などが設けられている。
表示部922、およびスタンド923などで構成されている。テレビジョン装置920の
操作は、筐体921が備えるスイッチや、リモコン操作機924により行うことができる
。
932、マイク933、操作ボタン934等が設けられている。
部942、操作スイッチ943などによって構成されている。
検証を行った結果を説明する。具体的には、多値データを記憶可能なメモリのダイを作製
し、メモリセルからの出力信号をADCにより3ビットのデジタル信号に変換する動作を
検証した。
n−volatile Oxide Semiconductor Random Ac
cess Memoryに由来する名称であり、メモリセルに、OSトランジスタが用い
られている書き換え可能なメモリの1種である。
図16Aに、検証用ダイのブロック図を示し、図16Bに、NOSRAMセルの回路図を
示す。図17Aに、実際に作製した検証用ダイの顕微鏡写真を示し、図17BにNOSR
AM(検証用ダイ)のスペックシートを示す。
24)の極小オフリーク電流という特異な特徴を持つOSトランジスタが用いられている
。本実施例では、これらOSトランジスタを構成する酸化物半導体膜として、CAAC構
造を有するIGZO膜が用いられている。そのため、本実施例のOSトランジスタを『C
AAC−IGZOトランジスタ』と呼ぶことにする。
Mm1、データ読み出しに使用されるトランジスタMm2、電荷蓄積およびトランジスタ
Mm2のゲート電圧を制御するおよびキャパシタCm1を有する。WLIGZOは書き込
みワード線であり、WLcは読み出しワード線である。BLはビット線であり、SLはソ
ース線である。なお、SLは、NOSRAMセルアレイで、共通の配線として設けられて
いる。
iトランジスタである。トランジスタMm1、トランジスタMm2のテクノロジは0.4
5μmであり、キャパシタCm1の容量値は2fFとした(図17B参照)。
補正機能を備えた3ビットのADCである。検証用ダイには、ADC111(図8)に、
エンコーダ130の出力にラッチ回路を設けたADCを作製した。また、このADCのコ
ンパレータとしては、図7のコンパレータ104が適用されている。検証用ダイのコンパ
レータには、入力信号VINとして、BLからの出力信号が入力される。
試作したNOSRAMの動作を説明する。
図18AにNOSRAMセルの書き込み時のBLに入力される信号の波形を示す。なお、
試作したNOSRAMでは、書き込み電圧をデジタルコードが1変わるごとに、0.3V
変化させた。デジタルコード”111”−”000”に対する書き込み電圧を、2.7V
、2.4V、2.1V、1.8V、1.5V、1.2V、0.9V、0.6Vとした。
印加し、トランジスタMm1をオンにする。次に、3bitのデータに対応した8値の電
圧が、書き込みスイッチを介して12本のBLに出力される。これにより各BLに与えら
れた電圧が、選択行のNOSRAMセルのキャパシタCm1に直接的に印加される。つま
り、3bitのデータを行単位で書き込むことができる。最後に選択行のWLIGZOの
電圧をVLにし、WLcの電圧をVHにして、トランジスタMm1およびMm2をオフに
して、書き込み動作が完了する。
図18Bに、読み出し動作時のBLからの出力信号の波形を示す。読み出し動作により、
選択行のセルにおいて、書き込まれた電圧に対応する電圧がBLから出力され、信号VI
Nとして、ADCの7つのコンパレータに入力される。7つのコンパレータでは、それぞ
れ、入力信号VINを参照電圧(VREF1−VREF7)と比較する。コンパレータの
比較結果は、エンコーダで3bitのデジタルデータに変換される。エンコーダから出力
された3bitのデジタル信号は、ラッチ回路においてLAT信号によりサンプリングさ
れる。
パレータ自体にオフセット電圧を補正するためのデータ(補正電圧)記憶させておくこと
ができる。よって、検証用ダイにおいて、18kbitのNOSRAMセルアレイ全体の
データを読み出す際には、コンパレータでのオフセット補正電圧の取得動作は、読み出し
動作の実行前に1度のみ実行すればよい。
図19A乃至図19Cに、NOSRAMセルの動作の検証結果を示す。
イン電流Idの変化を示すグラフである。つまり、図19Aは、トランジスタMm2の電
流電圧特性曲線を示している。また、図19Aには、3ビットのデータ(デジタルコード
)に対応する電圧(0.6V、0.9V、1.2V、1.5V、1.8V、2.1V、2
.4V、2.7V)が書き込まれたNOSRAMセルのIdを測定した結果を示す。
線が書き込み電圧0.6VのIdを示している。図19Aは、NOSRAMセルに書き込
まれた電圧に応じて、トランジスタMm2のしきい値電圧(Vth)が変化することを示
している。
図19BのVthは、図19Aの電流電圧特性曲線および書き込み時間から算出した値で
ある。5nsecの間で、8値のいずれの書き込み電圧をキャパシタCm1に蓄積できる
ことが確認された。
回の書き換えを行った後でも、8値の書き込み電圧に応じたVthを維持していることが
確認された。
認された。
図20AにADCの変換特性のグラフを示す。図20Aは、コンパレータに入力されるV
INに対する、ADCで得られるデジタルコードを示すグラフである。また、ADCの各
コンパレータに与えられる参照電圧VREF1−VREF7は、セルしきい値(セルVt
h)の中央値に設定した。なお、セルVthとは、読み出し時点でのBLの電圧のことを
いい、セルに書き込まれた電圧とトランジスタMm2のしきい値電圧(Vth)で決まる
電圧である(図18B参照)。
VREF)と遷移点電圧VTPとの差分(VTP―VREF)を示すグラフである。図2
0Bは、検証用ダイにおいて、コンパレータの誤差を10mV程度に抑えることができた
ことを示している。オフセット電圧補正機能の無いコンパレータでは、その誤差は30m
V程度となり、本実施例により、高精度のADCが提供できることが確認された。
21 入力端子
22 入力端子
23 出力端子
40 差動回路
41 電流源
42 負荷回路
50 ソースフォロワ回路
60 ソース接地増幅回路
101―104 コンパレータ
111、112 アナログ−デジタル変換装置(ADC)
120 コンパレータ・アレイ
121 コンパレータ
130 エンコーダ
140 サンプルホールド回路
Claims (13)
- 第1乃至第5のトランジスタと、第1の回路と、第2の回路と、キャパシタと、第1の端子と、第2の端子と、第3の端子と、を有し、
前記第1の回路は、第4の端子と、第5の端子と、第6の端子と、を有し、
前記第1の回路は、前記第4の端子と前記第5の端子間の電位差に応じた電位を前記第6の端子から出力する機能を有し、
前記第2の回路は、第7の端子と、第8の端子と、を有し、
前記第2の回路は、前記第7の端子から入力される電位を増幅し、前記第8の端子から出力する機能を有し、
前記第1の端子は、前記第1のトランジスタを介して前記第4の端子と電気的に接続され、
前記第2の端子は、前記第2のトランジスタを介して前記第4の端子と電気的に接続され、
前記第2の端子は、前記第5の端子と電気的に接続され、
前記第6の端子は、前記第3のトランジスタを介して前記キャパシタの一方の端子と電気的に接続され、
前記第6の端子は、前記第3のトランジスタを介して前記第4のトランジスタのゲートと電気的に接続され、
前記第6の端子は、前記第4のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第6の端子は、前記第7の端子と電気的に接続され、
前記第8の端子は、前記第5のトランジスタを介して前記第3の端子と電気的に接続され、
前記第3のトランジスタは、チャネルが酸化物半導体で形成されており、
前記第1のトランジスタ、前記第2のトランジスタ、前記第4のトランジスタ及び前記第5のトランジスタは、チャネルがシリコンで形成されていることを特徴とする半導体装置。 - 第1乃至第5のトランジスタと、第1の回路と、第2の回路と、キャパシタと、第1の端子と、第2の端子と、第3の端子と、を有し、
前記第1の回路は、第4の端子と、第5の端子と、第6の端子と、を有し、
前記第1の回路は、前記第4の端子と前記第5の端子間の電位差に応じた電位を前記第6の端子から出力する機能を有し、
前記第2の回路は、第7の端子と、第8の端子と、を有し、
前記第2の回路は、前記第7の端子から入力される電位を増幅し、前記第8の端子から出力する機能を有し、
前記第1の端子は、前記第1のトランジスタを介して前記第4の端子と電気的に接続され、
前記第2の端子は、前記第2のトランジスタを介して前記第4の端子と電気的に接続され、
前記第2の端子は、前記第5の端子と電気的に接続され、
前記第6の端子は、前記第7の端子と電気的に接続され、
前記第8の端子は、前記第5のトランジスタを介して前記第3の端子と電気的に接続され、
前記第3のトランジスタおよび前記キャパシタは、前記第6の端子から出力される電位に応じた電位を保持する機能を有し、
前記第4のトランジスタは、前記キャパシタで保持された電位に従って前記第6の端子から出力される電位を制御する機能を有し、
前記第3のトランジスタは、チャネルが酸化物半導体で形成されており、
前記第1のトランジスタ、前記第2のトランジスタ、前記第4のトランジスタ及び前記第5のトランジスタは、チャネルがシリコンで形成されていることを特徴とする半導体装置。 - 第1乃至第5のトランジスタと、第1の回路と、第2の回路と、キャパシタと、第1の端子と、第2の端子と、第3の端子と、を有し、
前記第1の回路は、第4の端子と、第5の端子と、第6の端子と、を有し、
前記第1の回路は、前記第4の端子と前記第5の端子間の電位差に応じた電位を前記第6の端子から出力する機能を有し、
前記第2の回路は、第7の端子と、第8の端子と、を有し、
前記第2の回路は、前記第7の端子から入力される電位を増幅し、前記第8の端子から出力する機能を有し、
前記第1の端子は、前記第1のトランジスタを介して前記第4の端子と電気的に接続され、
前記第2の端子は、前記第2のトランジスタを介して前記第4の端子と電気的に接続され、
前記第2の端子は、前記第5の端子と電気的に接続され、
前記第6の端子は、前記第3のトランジスタを介して前記キャパシタの一方の端子と電気的に接続され、
前記第6の端子は、前記第3のトランジスタを介して前記第4のトランジスタのゲートと電気的に接続され、
前記第6の端子は、前記第4のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第6の端子は、前記第7の端子と電気的に接続され、
前記第8の端子は、前記第5のトランジスタを介して前記第3の端子と電気的に接続され、
前記第3のトランジスタおよび前記キャパシタは、前記第6の端子から出力される電位に応じた電位を保持する機能を有し、
前記第4のトランジスタは、前記キャパシタで保持された電位に従って前記第6の端子から出力される電位を制御する機能を有し、
前記第3のトランジスタは、チャネルが酸化物半導体で形成されており、
前記第1のトランジスタ、前記第2のトランジスタ、前記第4のトランジスタ及び前記第5のトランジスタは、チャネルがシリコンで形成されていることを特徴とする半導体装置。 - 第1乃至第5のトランジスタと、第1の回路と、第2の回路と、キャパシタと、第1の端子と、第2の端子と、第3の端子と、を有し、
前記第1の回路は、第4の端子と、第5の端子と、第6の端子と、を有し、
前記第1の回路は、前記第4の端子と前記第5の端子間の電位差に応じた電位を前記第6の端子から出力する機能を有し、
前記第2の回路は、第7の端子と、第8の端子と、を有し、
前記第2の回路は、前記第7の端子から入力される電位を増幅し、前記第8の端子から出力する機能を有し、
前記第1の端子は、前記第1のトランジスタを介して前記第4の端子と電気的に接続され、
前記第2の端子は、前記第2のトランジスタを介して前記第4の端子と電気的に接続され、
前記第2の端子は、前記第5の端子と電気的に接続され、
前記第6の端子は、前記第3のトランジスタを介して前記キャパシタの一方の端子と電気的に接続され、
前記第6の端子は、前記第3のトランジスタを介して前記第4のトランジスタのゲートと電気的に接続され、
前記第6の端子は、前記第4のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第6の端子は、前記第7の端子と電気的に接続され、
前記第8の端子は、前記第5のトランジスタを介して前記第3の端子と電気的に接続され、
前記第3のトランジスタは、チャネルが酸化物半導体で形成されており、
前記第2のトランジスタと前記第3のトランジスタは、オン、オフが共通の信号で制御されることを特徴とする半導体装置。 - 第1乃至第5のトランジスタと、第1の回路と、第2の回路と、キャパシタと、第1の端子と、第2の端子と、第3の端子と、を有し、
前記第1の回路は、第4の端子と、第5の端子と、第6の端子と、を有し、
前記第1の回路は、前記第4の端子と前記第5の端子間の電位差に応じた電位を前記第6の端子から出力する機能を有し、
前記第2の回路は、第7の端子と、第8の端子と、を有し、
前記第2の回路は、前記第7の端子から入力される電位を増幅し、前記第8の端子から出力する機能を有し、
前記第1の端子は、前記第1のトランジスタを介して前記第4の端子と電気的に接続され、
前記第2の端子は、前記第2のトランジスタを介して前記第4の端子と電気的に接続され、
前記第2の端子は、前記第5の端子と電気的に接続され、
前記第6の端子は、前記第7の端子と電気的に接続され、
前記第8の端子は、前記第5のトランジスタを介して前記第3の端子と電気的に接続され、
前記第3のトランジスタおよび前記キャパシタは、前記第6の端子から出力される電位に応じた電位を保持する機能を有し、
前記第4のトランジスタは、前記キャパシタで保持された電位に従って前記第6の端子から出力される電位を制御する機能を有し、
前記第3のトランジスタは、チャネルが酸化物半導体で形成されており、
前記第2のトランジスタと前記第3のトランジスタは、オン、オフが共通の信号で制御されることを特徴とする半導体装置。 - 第1乃至第5のトランジスタと、第1の回路と、第2の回路と、キャパシタと、第1の端子と、第2の端子と、第3の端子と、を有し、
前記第1の回路は、第4の端子と、第5の端子と、第6の端子と、を有し、
前記第1の回路は、前記第4の端子と前記第5の端子間の電位差に応じた電位を前記第6の端子から出力する機能を有し、
前記第2の回路は、第7の端子と、第8の端子と、を有し、
前記第2の回路は、前記第7の端子から入力される電位を増幅し、前記第8の端子から出力する機能を有し、
前記第1の端子は、前記第1のトランジスタを介して前記第4の端子と電気的に接続され、
前記第2の端子は、前記第2のトランジスタを介して前記第4の端子と電気的に接続され、
前記第2の端子は、前記第5の端子と電気的に接続され、
前記第6の端子は、前記第3のトランジスタを介して前記キャパシタの一方の端子と電気的に接続され、
前記第6の端子は、前記第3のトランジスタを介して前記第4のトランジスタのゲートと電気的に接続され、
前記第6の端子は、前記第4のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第6の端子は、前記第7の端子と電気的に接続され、
前記第8の端子は、前記第5のトランジスタを介して前記第3の端子と電気的に接続され、
前記第3のトランジスタおよび前記キャパシタは、前記第6の端子から出力される電位に応じた電位を保持する機能を有し、
前記第4のトランジスタは、前記キャパシタで保持された電位に従って前記第6の端子から出力される電位を制御する機能を有し、
前記第3のトランジスタは、チャネルが酸化物半導体で形成されており、
前記第2のトランジスタと前記第3のトランジスタは、オン、オフが共通の信号で制御されることを特徴とする半導体装置。 - 第1乃至第5のトランジスタと、第1の回路と、第2の回路と、キャパシタと、第1の端子と、第2の端子と、第3の端子と、を有し、
前記第1の回路は、第4の端子と、第5の端子と、第6の端子と、を有し、
前記第1の回路は、前記第4の端子と前記第5の端子間の電位差に応じた電位を前記第6の端子から出力する機能を有し、
前記第2の回路は、第7の端子と、第8の端子と、を有し、
前記第2の回路は、前記第7の端子から入力される電位を増幅し、前記第8の端子から出力する機能を有し、
前記第1の端子は、前記第1のトランジスタを介して前記第4の端子と電気的に接続され、
前記第2の端子は、前記第2のトランジスタを介して前記第4の端子と電気的に接続され、
前記第2の端子は、前記第5の端子と電気的に接続され、
前記第6の端子は、前記第3のトランジスタを介して前記キャパシタの一方の端子と電気的に接続され、
前記第6の端子は、前記第3のトランジスタを介して前記第4のトランジスタのゲートと電気的に接続され、
前記第6の端子は、前記第4のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第6の端子は、前記第7の端子と電気的に接続され、
前記第8の端子は、前記第5のトランジスタを介して前記第3の端子と電気的に接続され、
前記第3のトランジスタは、チャネルが酸化物半導体で形成されており、
前記第1の端子には、信号が入力され、
前記第2の端子には、参照電位が入力されることを特徴とする半導体装置。 - 第1乃至第5のトランジスタと、第1の回路と、第2の回路と、キャパシタと、第1の端子と、第2の端子と、第3の端子と、を有し、
前記第1の回路は、第4の端子と、第5の端子と、第6の端子と、を有し、
前記第1の回路は、前記第4の端子と前記第5の端子間の電位差に応じた電位を前記第6の端子から出力する機能を有し、
前記第2の回路は、第7の端子と、第8の端子と、を有し、
前記第2の回路は、前記第7の端子から入力される電位を増幅し、前記第8の端子から出力する機能を有し、
前記第1の端子は、前記第1のトランジスタを介して前記第4の端子と電気的に接続され、
前記第2の端子は、前記第2のトランジスタを介して前記第4の端子と電気的に接続され、
前記第2の端子は、前記第5の端子と電気的に接続され、
前記第6の端子は、前記第7の端子と電気的に接続され、
前記第8の端子は、前記第5のトランジスタを介して前記第3の端子と電気的に接続され、
前記第3のトランジスタおよび前記キャパシタは、前記第6の端子から出力される電位に応じた電位を保持する機能を有し、
前記第4のトランジスタは、前記キャパシタで保持された電位に従って前記第6の端子から出力される電位を制御する機能を有し、
前記第3のトランジスタは、チャネルが酸化物半導体で形成されており、
前記第1の端子には、信号が入力され、
前記第2の端子には、参照電位が入力されることを特徴とする半導体装置。 - 第1乃至第5のトランジスタと、第1の回路と、第2の回路と、キャパシタと、第1の端子と、第2の端子と、第3の端子と、を有し、
前記第1の回路は、第4の端子と、第5の端子と、第6の端子と、を有し、
前記第1の回路は、前記第4の端子と前記第5の端子間の電位差に応じた電位を前記第6の端子から出力する機能を有し、
前記第2の回路は、第7の端子と、第8の端子と、を有し、
前記第2の回路は、前記第7の端子から入力される電位を増幅し、前記第8の端子から出力する機能を有し、
前記第1の端子は、前記第1のトランジスタを介して前記第4の端子と電気的に接続され、
前記第2の端子は、前記第2のトランジスタを介して前記第4の端子と電気的に接続され、
前記第2の端子は、前記第5の端子と電気的に接続され、
前記第6の端子は、前記第3のトランジスタを介して前記キャパシタの一方の端子と電気的に接続され、
前記第6の端子は、前記第3のトランジスタを介して前記第4のトランジスタのゲートと電気的に接続され、
前記第6の端子は、前記第4のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第6の端子は、前記第7の端子と電気的に接続され、
前記第8の端子は、前記第5のトランジスタを介して前記第3の端子と電気的に接続され、
前記第3のトランジスタおよび前記キャパシタは、前記第6の端子から出力される電位に応じた電位を保持する機能を有し、
前記第4のトランジスタは、前記キャパシタで保持された電位に従って前記第6の端子から出力される電位を制御する機能を有し、
前記第3のトランジスタは、チャネルが酸化物半導体で形成されており、
前記第1の端子には、信号が入力され、
前記第2の端子には、参照電位が入力されることを特徴とする半導体装置。 - 請求項4乃至9のいずれか一項において、
前記第1のトランジスタ、前記第2のトランジスタ、前記第4のトランジスタ及び前記第5のトランジスタは、チャネルがシリコンで形成されていることを特徴とする半導体装置。 - 請求項1乃至10のいずれか一項において、
前記酸化物半導体は、c軸配向した結晶を含む領域を有することを特徴とする半導体装置。 - 請求項1乃至11のいずれか一項において、
前記第1の回路は、差動回路であることを特徴とする半導体装置。 - 請求項1乃至12のいずれか一項において、
前記第2の回路は、ソース接地増幅回路またはソースフォロワ回路であることを特徴とする半導体装置。
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