JP5779275B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置、およびその駆動方法に関する。

なお、本明細書において、半導体装置とは、半導体素子（トランジスタ、ダイオード、抵
抗素子、容量素子等）を含む回路を有する装置をいう。または、半導体装置とは、半導体
特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えた
チップ、表示装置、発光装置、および電子機器等は、半導体装置に含まれている場合や、
半導体装置を有する場合がある。

差動回路は、演算増幅器（Ｏｐｅｒａｔｉｏｎａｌ Ａｍｐｌｉｆｉｅｒ）、コンパレー
タ等に用いられている。

コンパレータは、アナログ−デジタル変換装置（以下、ＡＤＣと呼ぶことがある。）の主
要な回路の１つである。コンパレータを構成するトランジスタの電気特性にばらつきがあ
ると、コンパレータを構成する差動回路にオフセット電圧が発生する。オフセット電圧が
発生すると、コンパレータの２つの入力端子に同じ電圧を印加していても、コンパレータ
では、オフセット電圧を２つの入力端子の電位差として検出してしまうため、予期せぬ出
力レベルの信号がコンパレータから出力されてしまう。そこで、高精度なＡ／Ｄ変換を行
うには、差動回路のオフセット電圧を補正することが必要になる。

例えば、特許文献１では、ＡＤＣにコンパレータのオフセット電圧を測定する手段を設け
ており、測定手段で測定されたオフセット電圧を元に、コンパレータ毎に、参照電圧を設
定している。さらに、特許文献１では、これら参照電圧を設定するための情報をメモリ回
路に書き込んでおいて、ＡＤＣの使用時には、オフセット電圧の補正動作を行わないよう
にしている。

特開２００２−３１９８６３号公報

本発明の一形態の課題は、差動回路のオフセット電圧を補正することが可能な新規な半導
体装置を提供することにある。また、本発明の一形態の課題は、オフセット電圧を補正す
る機能を備え、かつオフセット電圧を補正するためのデータを記憶するメモリ機能を備え
た半導体装置を提供することにある。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
形態は、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書
、図面、請求項等の記載から、自ずと明らかとなるものであり、明細書、図面、請求項等
の記載から、これら以外の課題を抽出することが可能である。

本発明の一形態は、第１の入力端子、第２の入力端子及び出力端子を有し、第１の入力端
子と第２の入力端子間の電位差に応じた電位を出力する機能を有する第１の回路と、 第
１のトランジスタ及びキャパシタを有し、第１のノードで出力端子と接続し、第１のノー
ドの電位を保持する機能を有する第２の回路と、 第２のノードで出力端子と接続し、
第２の回路に保持された電位に従って第２のノードの電位を制御する第２のトランジスタ
と、を有し、 第１のトランジスタは、チャネル形成領域を含む酸化物半導体層を有する
半導体装置である。

なお、以下の説明において、チャネルが酸化物半導体で形成されているトランジスタを酸
化物半導体トランジスタ、又はＯＳトランジスタと呼ぶことがある。

本発明の一形態は、第１の入力端子、第２の入力端子、出力端子、第１のトランジスタ及
び第２のトランジスタを有し、第１の入力端子と第２の入力端子間の電位差に応じた電位
を出力する機能を有する第１の回路と、第３のトランジスタ及びキャパシタを有し、第１
のノードで出力端子と接続し、第１のノードの電位を保持する機能を有する第２の回路と
、第２のノードで出力端子と接続し、第２の回路に保持された電位に従って第２のノード
の電位を制御する第４のトランジスタと、を有し、第１のトランジスタのゲートは、第１
の入力端子と電気的に接続し、第２のトランジスタのゲートは、第２の入力端子と電気的
に接続し、第１のトランジスタと第２のトランジスタにおけるチャネル長Ｌとチャネル幅
Ｗの比が、２倍以上異なる半導体装置である。

本発明の一形態により、差動回路のオフセット電圧を高い精度で補正することが可能にな
る。また、本発明の一形態により、オフセット電圧を補正する機能、およびオフセット電
圧を補正するためのデータを記憶するメモリ機能を備えた差動回路を提供することが可能
になる。

Ａ：差動回路の構成の一例を示す回路図。Ｂ：入力部の他の構成例を示す回路図。Ｃ：オフセット電圧の補正機能を有する回路の構成の一例を示す回路図。Ｄ、Ｅ：図Ａの回路の動作の一例を説明するタイミングチャート、および回路図。 ダミースイッチを有する差動回路の構成の一例を示す回路図。 Ａ、Ｂ：差動対を有する差動回路の構成の一例を示す回路図。 コンパレータの構成の一例を示す回路図。 出力段に増幅回路を備えたコンパレータの構成の一例を示す回路図。 出力段に増幅回路を備えたコンパレータの構成の一例を示す回路図。 ダミースイッチを有するコンパレータの構成の一例を示す回路図。 コンパレータを有するアナログ−デジタル変換装置（ＡＤＣ）の構成の一例を示す回路図。 Ａ：コンパレータを有するＡＤＣの構成の一例を示す回路図。 コンパレータを有するＩＣチップのダイの構造の一例を示す断面図。 Ａ：酸化物半導体トランジスタの構成の一例を示す上面図。Ｂ：線Ｂ１−Ｂ２による図Ａの断面図。Ｃ：線Ｂ３−Ｂ４による図Ａの断面図。 Ａ−Ｅ：図１１Ａのトランジスタの作製方法の一例を説明するための断面図。 Ａ：酸化物半導体トランジスタの構成の一例を示す上面図。Ｂ：線Ｂ１−Ｂ２による図Ａの断面図。Ｃ：線Ｂ３−Ｂ４による図Ａの断面図。 Ａ−Ｈ：図１３Ａのトランジスタの作製方法の一例を説明するための断面図。 Ａ−Ｆ：電子機器の一例を説明するための外観図。 Ａ：検証用ダイ（ＮＯＳＲＡＭ）のブロック図。Ｂ：メモリセルの回路図。 Ａ：検証用ダイの顕微鏡写真。Ｂ：同スペックシート。 ビット線に入力される信号波形。Ａ：書き込み動作時。Ｂ：読み出し動作時。 Ａ：メモリセルのトランジスタの電圧電流特性曲線。Ｂ：書き込み時間に対する同トランジスタのしきい値電圧の変化を示すグラフ。Ｃ：メモリセルの書き換え耐性を示すグラフ。 Ａ：ＡＤＣの変換特性を示すグラフ。Ｂ：コンパレータの参照電圧（ＶＲＥＦ）と遷移点電圧Ｖ_ＴＰとの差分を示すグラフ。

以下に、図面を用いて、本発明の実施の形態を説明する。ただし、本発明は以下の説明に
限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様
々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下
に示す実施の形態および実施例の記載内容に限定して解釈されるものではない。

また、発明の実施の形態の説明に用いられる図面において、同一部分または同様な機能を
有する部分には同一の符号を付し、その繰り返しの説明は省略する。

なお、図面において、トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つ
の端子（電極）を有する素子である。ゲートを除く２つの端子は、トランジスタの導電型
（ｎ、ｐ）、端子に入力される電位によって、ソース、ドレインとしての機能が入れ替わ
ることがある。そこで本明細書では、ソースおよびドレインと呼ばず、トランジスタのゲ
ート以外の端子（電極）を第１電極、第２電極と呼ぶ場合がある。

なお、回路の動作の理解を容易にするため、図面では、トランジスタの回路記号として、
その導電型、並びにソースとドレインを区別できる回路記号を用いている。しかし、上記
のように、トランジスタのソース、ドレインに入力される電位によって、その機能が入れ
替わることがある。したがって、本発明に係る半導体装置おいて、トランジスタのソース
とドレインの区別は、図面に限定されるものではない。

（実施の形態１）
図１−図７を用いて、本実施の形態の半導体装置を説明する。本実施の形態では、半導体
装置の一例として、オフセット電圧の補正機能を備えた差動回路について説明する。

＜差動回路の構成例１＞
図１Ａは、差動回路の構成の一例を示す回路図である。回路１０は、オフセット電圧の補
正機能を組み込んだ差動回路である。

回路１０は、差動回路２０、１対の入力端子２１および入力端子２２、並びに出力端子２
３を有する。入力端子２１および入力端子２２には差動信号の入力端子対として機能する
。出力端子２３からは、入力端子２１および入力端子２２から入力される信号の電位の差
（ＶＩＮ１−ＶＩＮ２）に応じた電位が信号ＶＯＵＴとして出力される。差動回路２０は
、入力端子（＋）と入力端子（−）から入力される信号の電位の差分に応じた信号を生成
する回路である。なお、差動回路２０の機能を理解しやすいように、図面では、差動回路
２０をアンプの回路記号で表している。

差動回路２０は、ノードＮｇｏｕｔの電位を、電位差（ＶＩＮ１−ＶＩＮ２）に応じた電
位にする機能を備え、ノードＮｇｏｕｔの電位の変化を信号として出力する。ノードＮｇ
ｏｕｔの電位は、差動回路２０のオフセット電圧による誤差が補正され、信号ＶＯＵＴ（
もしくは、電位ＶＯＵＴ）として、出力端子２３から出力される。差動回路２０のオフセ
ット電圧を補正する手段として、回路１０は、更に、トランジスタＭ１−Ｍ４、およびキ
ャパシタＣｎａを有する。これらの素子により、オフセット電圧に対応する電位がノード
ＮＡで保持される。ノードＮＡで保持されている電位によりＮｇｏｕｔの電位が調整され
る。

以下の説明において、ノードＮｇｏｕｔをＮｇｏｕｔと省略して呼ぶことがある。また、
他のノード、電位、信号および回路などについても、同様に省略する場合がある。

トランジスタＭ１−Ｍ４は、スイッチとして機能する。トランジスタＭ１は、入力端子２
１と入力端子２２間を接続するスイッチである。トランジスタＭ２は、入力端子２１と差
動回路２０の入力端子（＋）間を接続するスイッチである。なお、図１Ｂに示すように、
トランジスタＭ２を、入力端子２２と差動回路２０の入力端子（−）間に設けてもよい。
トランジスタＭ１およびトランジスタＭ２を含む回路により、差動回路２０の２つの入力
端子（２１、２２）を短絡し、かつ差動回路２０から入力端子対（２１、２２）うち、一
方の入力端子を切り離し、他方の入力端子のみを差動回路２０に接続することが可能であ
る。

トランジスタＭ３は、差動回路２０の出力端子（Ｎｇｏｕｔに接続される端子に相当する
）と出力端子２３間を接続するスイッチとして機能する。

トランジスタＭ４およびキャパシタＣｎａにより、サンプルホールド回路が構成されてい
る。このサンプルホールド回路は、Ｎｇｏｕｔの電位を検出して、その電位をノードＮＡ
で保持する機能を有する。ノードＮＡは、キャパシタＣｎａの一方の端子に対応する。キ
ャパシタＣｎａの他方の端子は、電位Ｖａが供給される配線に接続される。トランジスタ
Ｍ４は、ＮｇｏｕｔとＮＡ間を接続するスイッチとして機能する。

ノードＮＡの電位により、ノードＮｇｏｕｔの電位を調節する回路の構成の一例を図１Ｃ
に示す。図１Ｃに示すように、差動回路２０には、ノードＮｇｏｕｔに接続されたトラン
ジスタＭ５が設けられている。トランジスタＭ５は、ノードＮｇｏｕｔの放電または充電
を行う回路として機能する。トランジスタＭ５のソース−ドレイン間電流（以下、ドレイ
ン電流と呼ぶ。）により、ノードＮｇｏｕｔの放電または充電を行うことで、その電位が
調節される。トランジスタＭ５のゲートはノードＮＡに接続されているため、トランジス
タＭ５のドレイン電流は、ノードＮＡの電位に応じた値となる。つまり、ノードＮＡの電
位に応じて、ノードＮｇｏｕｔの電位が調節されることになる。

トランジスタＭ５の導電型、電位Ｖｂなどを設定することにより、トランジスタＭ５によ
りノードＮｇｏｕｔを放電させるか、充電させるかを設定することができる。例えば、ト
ランジスタＭ５をｎチャネル型とし、電位Ｖｂを接地電位などＮｇｏｕｔよりも低い電位
に維持する場合は、トランジスタＭ５がオンになることで、ノードＮｇｏｕｔを放電する
ことができる。

なお、図１Ｃでは、差動回路２０を構成する回路として、トランジスタＭ５を図示してい
るが、トランジスタＭ５を差動回路２０とは別の回路とみなすことも可能である。

＜差動回路の駆動方法＞
回路１０では、差動回路２０のオフセット電圧を補正するための電圧を検出するモードと
、２つの入力信号の電位差に応じた信号ＶＯＵＴを出力する通常動作モードの２つのモー
ドで動作することができる。以下、オフセット電圧を補正するための電圧を『オフセット
補正電圧』または『補正電圧』と呼ぶことがある。

オフセット補正電圧検出のモードでは、トランジスタＭ１、Ｍ４をオンにし、トランジス
タＭ２、Ｍ３をオフにする。通常動作モードでは、トランジスタＭ１、Ｍ４をオフにし、
トランジスタＭ２、Ｍ３をオンにする。そのため、図１Ａの例では、トランジスタＭ１−
Ｍ４を同じ導電型（ここではｎチャネル型）とし、トランジスタＭ１とＭ４のオン、オフ
を共通の信号φ１で制御し、トランジスタＭ２、Ｍ３のオン、オフを共通の信号φ２で制
御するようにしている。以下、図１Ｄおよび図１Ｅを用いて、回路１０の動作を説明する
。

［オフセット補正電圧の検出］
図１Ｄは、オフセット補正電圧検出モードを説明する図である。図１Ｄには、信号φ１、
φ２の信号波形、および回路１０の動作を示す回路図を示す。このモードでは、信号φ１
のみをハイレベル（Ｈレベル）にして、トランジスタＭ１、Ｍ４をオンにし、トランジス
タＭ２、Ｍ３をオフにする。

回路１０の入力側では、トランジスタＭ１とトランジスタＭ２の動作により、差動回路２
０の２つの入力端子が短絡され、かつ双方の電位が同じ電位ＶＩＮ２とされる。その結果
、差動回路２０の２つの入力端子間の電位差がゼロとなる。また、トランジスタＭ３がオ
フであるため、Ｎｇｏｕｔと出力端子２３間は非導通状態である。図１Ｄの状態では、Ｎ
ｇｏｕｔに負帰還がかかるため、Ｎｇｏｕｔの電位はやがて一定の値に収束する。サンプ
ルホールド回路（Ｍ４、Ｃｎａ）は、この電位を取得し、記憶する。

サンプルホールド回路（Ｍ４、Ｃｎａ）では、トランジスタＭ４がオンとなり、サンプリ
ングモードとなる。トランジスタＭ４のドレイン電流により、キャパシタＣｎａが充電さ
れる。次に、サンプルホールド回路（Ｍ４、Ｃｎａ）をホールドモードにするため、信号
φ１をローレベル（Ｌレベル）にしてトランジスタＭ４をオフにする。ノードＮＡが電気
的に浮遊状態となり、ノードＮＡでオフセット補正電圧が保持される。回路１０では、通
常動作モードでは、ノードＮＡに保持されている電位を利用して信号ＶＯＵＴの誤差が補
正される。

［通常動作］
通常動作モードは、差動回路２０において、ＶＩＮ１とＶＩＮ２の電位差に対応する電圧
を検出して、出力端子２３から検出結果を示す信号ＶＯＵＴ（または電位ＶＯＵＴ）を出
力するモードである。図１Ｅは、通常動作モードを説明する図である。図１Ｅには、信号
φ１、φ２の信号波形、および回路１０の動作を説明する回路図を示す。このモードでは
、信号φ２のみをＨレベルとする。そのため、トランジスタＭ２、Ｍ３はオンとなり、ト
ランジスタＭ１、Ｍ４はオフとなる。

Ｎｇｏｕｔには、差動回路２０により、ＶＩＮ１とＶＩＮ２の電位差に対応する電位が出
力され、かつ、Ｎｇｏｕｔの電位は、ノードＮＡで保持されている電位で補正されるため
、オフセット電圧が補正された電位が信号ＶＯＵＴとして出力端子２３から出力される。

図１Ｅに示すように、通常動作モードでは、ノードＮＡは電気的に浮遊状態となる。ノー
ドＮＡの電位の変動をできるだけ少なくすることで、オフセット補正電圧をノードＮＡに
長期間記憶させておくことができる。ノードＮＡにオフセット補正電圧を記憶させておく
ことができれば、通常動作の実行前に、オフセット補正電圧の検出動作を繰り返し行う必
要がなくなる。これにより、通常動作以外の動作を少なくすることができるため、回路１
０の応答速度の向上、消費電力の削減になる。

ノードＮＡにオフセット補正電圧を長期間記憶させるためには、ノードＮＡからの電荷の
リークパスを流れる電流をできるだけ少なくすればよい。そのため、トランジスタＭ４に
は、オフ状態でのリーク電流（オフ電流）が少ないトランジスタが用いられることが好ま
しい。本明細書では、オフ電流が低いとは、室温においてチャネル幅１μｍあたりのオフ
電流が１０ｚＡ以下であることをいう。オフ電流は少ないほど好ましいため、チャネル幅
で規格化されたオフ電流値が１ｚＡ／μｍ以下、更に１０ｙＡ／μｍ以下とし、更に１ｙ
Ａ／μｍ以下であることが好ましい。なお、その場合のソース−ドレイン間電圧は、例え
ば、０．１Ｖ−３Ｖの範囲、または５Ｖ程度である。このようにオフ電流が少ないトラン
ジスタとしては、チャネルが酸化物半導体で形成されているトランジスタが挙げられる。

トランジスタＭ４をオフ電流が少ないトランジスタとすることで、サンプルホールド回路
（Ｍ４、Ｃｎａ）に不揮発性メモリの機能を付加することができる。そのため、差動回路
２０のオフセット電圧を補正するためのデータを記憶するメモリを、回路１０の外部に設
ける必要がない。本実施の形態により、回路１０の素子数を増やすことなく、また回路１
０のサイズを大きくすることなく、また余分な電力を消費することなく、回路１０の内部
にオフセット電圧を補正するためのデータ（補正電圧）を記憶させることが可能である。

回路１０にＯＳトランジスタを設ける場合、ＯＳトランジスタは、バックゲートを有する
トランジスタとしてもよい。バックゲートの電位を制御することで、ＯＳトランジスタの
しきい値電圧値を制御することができる。トランジスタＭ４を、バックゲートを有するＯ
Ｓトランジスタにする場合、信号φ１がＬレベルのときに、トランジスタＭ４を確実のオ
フになるようにバックゲートの電位を制御すればよい。例えば、バッグゲートの電位は、
接地電位にすることができる。

＜差動回路の構成例２＞
以下、図２を用いて、差動回路の他の構成例を説明する。図２に示す回路１１は、回路１
０にダミートランジスタを設けた差動回路である。

ダミートランジスタとは、ソースとドレインが短絡されたトランジスタである。回路１１
において、ダミートランジスタＤＭ１はトランジスタＭ４とノードＮＡ間を接続するダミ
ースイッチとして機能する。また、ダミートランジスタＤＭ１は、通常動作モードでチャ
ネルが形成されるように、ゲートに信号φ２が入力される。

オフセット補正電圧の検出モードは、信号φ１をＨレベルからＬレベルにすることで終了
する。そのため、トランジスタＭ４がオンからオフに遷移するとき、トランジスタＭ４の
チャージインジェクジョンや、フィードスルーの影響により、ノードＮＡの電位が変動し
てしまう恐れがある。そこで、これらの影響によるノードＮＡの電位の変化を補償するた
めにダミートランジスタＤＭ１を設けるとよい。通常動作モードの開始時は信号φ２がＬ
レベルからＨレベルに変化する。この信号φ２のレベルが変化する際に、ダミートランジ
スタＤＭ１はオフからオンに遷移するので、ノードＮＡの電位を上昇させることができる
。

なお、トランジスタＭ４をＯＳトランジスタとした場合、ダミートランジスタＤＭ１もＯ
Ｓトランジスタで作製することが好ましい。

＜差動回路の構成例３＞
以下、図３Ａおよび図３Ｂを用いて、オフセット電圧補正機能付き差動回路のより具体的
な回路構成を説明する。

回路１０において、差動回路２０としては、トランジスタ対でなる差動対を含む差動回路
を適用することができる。図３Ａに、差動対を有する差動回路の一例を示す。図３Ａの回
路３０の回路図は、図１Ａの回路１０の差動回路２０をより具体的にした回路図に相当し
、差動回路４０は差動回路２０に対応する回路である。

差動回路４０は、２つのトランジスタＭＰ１、ＭＰ２でなる差動対、電流源４１および負
荷回路４２を有する。差動回路４０には、高電源電位ＶＨ１および低電源電位ＶＬ１が供
給される。

ここでは、差動対のトランジスタＭＰ１、ＭＰ２をｐチャネル型トランジスタとしている
。トランジスタＭＰ１、ＭＰ２のソースには電流源４１が接続され、同ドレインには負荷
回路４２が接続されている。負荷回路４２として、例えば、抵抗素子、カレントミラー回
路などを設けることができる。

図３Ａでは、トランジスタＭ５のソースを低電源電位ＶＬ２が供給される配線に接続し、
キャパシタＣｎａの端子を低電源電位ＶＬ３が供給される配線に接続している。低電源電
位ＶＬ１−ＶＬ３を同じ電位とすることができる場合は、低電源電位供給用の配線を共通
にすることができる。

なお、差動対トランジスタと呼ばれる差動対を構成する２つのトランジスタは、オフセッ
ト電圧を発生させないように、一般に、電気特性が同じになるように同じサイズで同じ構
造で作製される。本実施の形態では、オフセット電圧の補正機能を効果的に機能させるた
め、オフセット電圧が発生するように、差動対トランジスタの電流電圧特性を意図的に異
ならせる。このようにすることで、オフセット補正電圧検出モードを実行した際に、ノー
ドＮＡの電位をトランジスタＭ５が確実にオンになる電位にすることができる。

具体的には、トランジスタＭＰ１、トランジスタＭＰ２は、チャネル長Ｌとチャネル幅Ｗ
の比（Ｗ／Ｌ）を２倍以上異ならせる。２つのトランジスタＭＰ１とＭＰ２のＷ／Ｌの差
異は、例えば、２倍以上１０倍以下とすればよい。またＷ／Ｌの差異は２の累乗（２^ｋ、
ｋは１以上の整数）とすると、回路の設計が容易になり好ましい。例えば、トランジスタ
ＭＰ２のＷ／Ｌを、トランジスタＭＰ１のＷ／Ｌの２^ｋ倍（ｋ＝１、２、３）とすればよ
い。

また、回路３０にも、図２のようにダミートランジスタＤＭ１を設けることができる。図
３Ｂに、差動対およびダミートランジスタを有する差動回路の構成の一例を示す。図３Ｂ
の回路３１は、回路３０にダミートランジスタＤＭ１を設けた回路に対応する。

また、図３Ａ、図３Ｂでは、差動対トランジスタ（ＭＰ１、ＭＰ２）をｐチャネル型とし
たが、ｎチャネル型とすることもできる。この場合、電流源４１を低電源電位ＶＬ１側に
設け、負荷回路４２を高電源電位ＶＨ１側に設ければよい。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、実施の形態１の差動回路を適用したコンパレータについて説明する。
なお、実施の形態１の差動回路は、コンパレータに限らず、オペアンプ、サンプルホール
ド回路、フィルター回路など様々な回路に適用することが可能である。

図４−図７は、コンパレータの構成の一例を示す回路図である。図４−図７に示すコンパ
レータ１０１−１０４は、電位ＶＩＮが参照電位ＶＲＥＦよりも高いこと、および低いこ
とを検出する機能を有する。ＶＩＮがＶＲＥＦを超えている場合は、出力端子２３から、
Ｈレベルの信号ＶＯＵＴが出力される。ＶＩＮがＶＲＥＦ未満である場合は、出力端子２
３から、Ｌレベルの信号ＶＯＵＴが出力される。

＜コンパレータの構成例１＞
図４に示すように、コンパレータ１０１は、差動回路４０、トランジスタＭ１−Ｍ５、お
よびキャパシタＣｎａを有する。

コンパレータ１０１には、配線２５により高電源電位ＶＤＤが供給され、配線２６により
低電源電位ＶＳＳが供給される。ＶＳＳは接地電位とすることができる。また、入力端子
２２に参照電位ＶＲＥＦが入力され、入力端子２１に比較対象となる電位ＶＩＮ（または
信号ＶＩＮ）が入力される。よって、オフセット補正電圧検出モードでは、差動回路４０
の２つの入力端子（ＭＰ１のゲート、ＭＰ２のゲート）にはＶＲＥＦが入力されることに
なる。配線２８から、トランジスタＭ１のゲートに信号φ１が入力される。配線２９から
、トランジスタＭ２のゲートに信号φ２が入力される。配線３９から、トランジスタＭ３
のゲートに信号φ２が入力される。配線３８から、トランジスタＭ４のゲートに信号φ１
が入力される。

差動回路４０において、トランジスタＭ４１は電流源４１として機能する。トランジスタ
Ｍ４１は、ｐチャネル型トランジスタであり、ゲートが、電位ＶＢＩＡＳが入力される配
線２７に接続され、ソースが配線２５に接続され、ドレインが差動対（ＭＰ１、ＭＰ２）
に接続されている。

トランジスタＭ４２およびトランジスタＭ４３はカレントミラー回路を構成し、負荷回路
４２として機能する。ここでは、トランジスタＭ４２、Ｍ４３をｎチャネル型トランジス
タとしている。

トランジスタＭＰ１およびトランジスタＭＰ２は差動対を構成する。ここでは、トランジ
スタＭＰ２のＷ／Ｌは、トランジスタＭＰ１の２倍以上とする。これは、トランジスタＭ
５は、ノードＮｇｏｕｔを放電する回路（その電位を低下する回路）として機能し、ノー
ドＮｇｏｕｔの電位を上昇させる機能を持たないからである。そのため、オフセット補正
電圧検出モードにおいて、ノードＮｇｏｕｔの電位を、通常動作モードで放電により低下
する電圧分予め上昇させるために、トランジスタＭＰ２のＷ／ＬをトランジスタＭＰ１よ
りも大きくする。

＜コンパレータの構成例２、３＞
コンパレータの出力段に、増幅回路を設けることができる。増幅回路は、差動回路４０の
出力（Ｎｇｏｕｔの電位）を増幅する機能を有する回路であればよい。例えば、増幅回路
としては、ソースフォロワ回路、ソース接地増幅回路などが挙げられる。増幅回路は、Ｎ
ｇｏｕｔとトランジスタＭ３の間に設けられる。増幅回路の入力端子は、Ｎｇｏｕｔに接
続され、その出力端子はトランジスタＭ３を介して、出力端子２３に接続される。

図５に、ソースフォロワ回路を有するコンパレータの構成例を示す。コンパレータ１０２
の出力段にソースフォロワ回路５０が設けられている。ソースフォロワ回路５０は、直列
に接続されたトランジスタＭ５１とトランジスタＭ５２を有する。トランジスタＭ５１は
、ゲートが配線２７に接続され、ソースが配線２５に接続され、ドレインがトランジスタ
Ｍ５２のソースに接続されている。また、トランジスタＭ５２は、ゲートがノードＮｇｏ
ｕｔに接続され、ソースがトランジスタＭ５１のドレインに接続され、ドレインは配線２
６に接続されている。

ソースフォロワ回路５０は、トランジスタＭ５２のゲート−ソース間電圧（｜Ｖｇｓ｜）
分、入力電位よりも出力電位（ノードＮｇｏｕｔの電位）を上昇させることができる。よ
って、ノードＮｇｏｕｔの電位をＶｇｏｕｔとすると、ノードＮｖｏｕｔの電位は、Ｖｇ
ｏｕｔ＋｜Ｖｇｓ｜となる。

図６に、ソース接地増幅回路を有するコンパレータの構成例を示す。コンパレータ１０３
の出力段にソース接地増幅回路６０が設けられている。ソース接地増幅回路６０は、直列
に接続されたトランジスタＭ６１とトランジスタＭ６２を有する。トランジスタＭ６１は
、ゲートが配線２７に接続され、ソースが配線２５に接続され、ドレインがトランジスタ
Ｍ６２のドレインに接続されている。また、トランジスタＭ６２は、ゲートがノードＮｇ
ｏｕｔに接続され、ソースが配線２６に接続され、ドレインはトランジスタＭ６１のドレ
インに接続されている。

なお、ソース接地増幅回路６０は、入力される論理値を反転して出力するため、コンパレ
ータ１０３では、入力端子２１に参照電位ＶＲＥＦが入力され、入力端子２２にＶＩＮが
入力される。また、トランジスタＭ２が入力端子２２側に設けられている。

＜コンパレータの構成例４＞
図２の回路１１のように、ダミートランジスタをコンパレータに設けることができる。図
７にダミートランジスタを有するコンパレータの構成の一例を示す。図７のコンパレータ
１０４は、図６のコンパレータ１０３にダミートランジスタＤＭ１を設けた回路に対応す
る。配線３９からＤＭ１のゲートに信号φ２が入力される。また、コンパレータ１０１、
１０２にも、ダミートランジスタＤＭ１を設けてもよい。

本実施の形態のコンパレータを用いることでアナログ−デジタル変換装置（ＡＤＣ）を構
成することができる。以下、図８および図９を用いて、ＡＤＣの構成の一例を説明する。
ここでは、フラッシュ型ＡＤＣの構成例について説明する。

＜ＡＤＣの構成例１＞
図８に示すように、ＡＤＣ１１１は、コンパレータ・アレイ１２０およびエンコーダ１３
０を有する。コンパレータ・アレイ１２０には、複数段のコンパレータ１２１が並列に配
置されている。コンパレータ１２１として、コンパレータ１０１−１０４を適用すること
ができる。各コンパレータ１２１の反転入力端子（−）には、異なる参照電位が入力され
、非反転入力端子（＋）には、電位ＶＩＮが入力される。各コンパレータ１２１には、信
号φ１、φ２が入力される。

図８の例では、ＡＤＣ１１１は、３ビットのＡＤＣであり、コンパレータ・アレイ１２０
には、７（＝２^３−１）段のコンパレータ１２１が設けられている。以下の説明では、コ
ンパレータ・アレイ１２０の７つのコンパレータを区別する場合、ＣＰ１−ＣＰ７と呼ぶ
ことにする。

ＣＰ１−ＣＰ７の反転入力端子（−）には、参照電位ＶＲＥＦ１−ＶＲＥＦ７が入力され
る。各ＣＰ１−ＣＰ７の出力は、エンコーダ１３０に入力される。エンコーダ１３０は、
ＣＰ１−ＣＰ７の出力の電位レベルから、３ビットのデジタルコードに対応する信号ＤＯ
ＵＴ［２：０］を生成し、出力する。ＤＯＵＴ［０］は、１（２^０）ビット目のデジタル
コードを表す。

＜ＡＤＣの構成例２＞
図９に示すように、ＡＤＣ１１２は、ＡＤＣ１１１にサンプルホールド回路１４０（Ｓ／
Ｈ）を設けた回路である。サンプルホールド回路１４０は、トランジスタＭＳＨ１および
キャパシタＣＳＨ１を有する。サンプルホールド回路１４０は、電位ＶＩＮに応じた電位
をキャパシタＣＳＨ１で保持する機能を有する。

トランジスタＭＳＨ１は、信号φ１によりオン、オフが制御される。トランジスタＭＳＨ
１をトランジスタＭ４と同じ導電型（ここでは、ｎチャネル型）とすることで、コンパレ
ータ１２１に設けられるサンプルホールド回路（Ｍ４、Ｃｎａ）と同じタイミングで、サ
ンプルホールド回路１４０のサンプリング動作およびホールド動作を実行することができ
る。よって、コンパレータ１２１でのオフセット補正電圧を検出している間に、サンプル
ホールド回路１４０で電位ＶＩＮのサンプリングを行うことができる。

なお、トランジスタＭＳＨ１のオン、オフを信号φ１およびφ２とは異なる信号で制御し
てもよい。

また、トランジスタＭＳＨ１も、トランジスタＭ４と同様に、オフ電流のきわめて小さい
ＯＳトランジスタとすることで、サンプルホールド回路１４０に不揮発性メモリの機能を
持たせることができる。これにより、サンプルホールド回路１４０でサンプリングした電
位を長期間保持することが可能になる。

本実施の形態で説明したＡＤＣは、アナログ信号をデジタルコードに変換する装置として
様々な半導体装置に組み込むことができる。例えば、通信用ＩＣ、多値データを記憶可能
な記憶装置、ＣＭＯＳ型イメージセンサなどの半導体装置のＡＤＣに、本実施の形態のＡ
ＤＣを適用することができる。

（実施の形態３）
実施の形態１の差動回路および実施の形態２のコンパレータは、他の回路と共に、１つの
ＩＣチップに組み込むことができる。本実施の形態では、コンパレータを有する半導体装
置として、この半導体装置を構成するＩＣチップのダイの構造について説明する。

図１０に、ダイ５００の部分的な断面構造の一例を示す。図１０には、半導体装置を構成
する素子として、トランジスタ５０１―５０３、およびキャパシタ５０４を示す。なお、
図１０は、ダイ５００を特定の切断線で切った断面図ではなく、ダイ５００の積層構造を
説明するための図面である。

ダイ５００から作製されたＩＣチップを電子部品として、様々な電子機器を得ることがで
きる。

ダイ５００において、トランジスタ５０１、５０２は、単結晶シリコンウエハ５１０にチ
ャネルが形成されるトランジスタであるため、トランジスタ５０１、５０２をＳｉトラン
ジスタ５０１、５０２と呼ぶことにする。Ｓｉトランジスタ５０１はｐチャネル型トラン
ジスタであり、Ｓｉトランジスタ５０２はｎチャネル型トランジスタである。また、トラ
ンジスタ５０３は、チャネルが酸化物半導体で形成されるＯＳトランジスタであるため、
ＯＳトランジスタ５０３と呼ぶことにする。

コンパレータ１０１−１０４において、ＯＳトランジスタ５０３は、トランジスタＭ４に
対応し、キャパシタ５０４はキャパシタＣｎａに対応する。また、Ｓｉトランジスタ５０
１は、例えば、差動対を構成するトランジスタＭＰ２に対応する。Ｓｉトランジスタ５０
２は、例えば、カレントミラー回路を構成するトランジスタ（Ｍ４２、Ｍ４３）や、スイ
ッチを構成するトランジスタ（Ｍ１―Ｍ３、Ｍ５）に対応する。

図１０に示すように、Ｓｉトランジスタ５０１、５０２など単結晶シリコンウエハ５１０
で作製された半導体素子上に、ＯＳトランジスタ５０３およびキャパシタ５０４を積層す
ることで、ダイ５００のサイズを小さくすることができる。また、ダイ５００において、
ＯＳトランジスタの数はＳｉトランジスタに対して少ないため、Ｓｉトランジスタ５０１
、５０２よりも大きなデザインルールで、ＯＳトランジスタ５０３を作製することができ
る。

図１０の例では、単結晶シリコンウエハ５１０は、ｎ型の単結晶シリコンウエハである。
これ以外の半導体基板として、ｎ型またはｐ型のＳＯＩ基板、および化合物半導体基板（
ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＺｎＳｅ基板等）等を用いること
ができる。

Ｓｉトランジスタ５０１、５０２は、素子分離用絶縁膜５１１により、電気的に分離され
ている。素子分離用絶縁膜５１１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏ
ｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることが
できる。なお、単結晶シリコンウエハ５１０の代わりに、ＳＯＩ型の半導体基板を用いて
もよい。この場合、素子分離は、エッチングにより半導体層を素子ごとに分割することに
より行われる。

単結晶シリコンウエハ５１０において、Ｓｉトランジスタ５０１、５０２が形成される領
域には、酸化処理および／又は窒化処理により絶縁膜５１２が形成されている。絶縁膜５
１２は、Ｓｉトランジスタ５０１、５０２のゲート絶縁膜を構成する。また、Ｓｉトラン
ジスタ５０２が形成される領域には、ｐ型の導電性を付与する不純物元素を選択的に導入
することにより、ｐウェル５１３が形成されている。

Ｓｉトランジスタ５０１は、ｐ型不純物領域５１４、ｐ型低濃度不純物領域５１５、ゲー
ト電極５１６を有し、Ｓｉトランジスタ５０２はｎ型不純物領域５１８、ｎ型低濃度不純
物領域５１９、およびゲート電極５２０を有する。ゲート電極５１６、５２０には、サイ
ドウォール５１７、５２１が形成されている。

Ｓｉトランジスタ５０１、５０２上には、絶縁膜５３１が形成されている。絶縁膜５３１
および絶縁膜５１２には、ｐ型不純物領域５１４、ｎ型不純物領域５１８に達するコンタ
クトホールが形成されている。これらのコンタクトホールには、ｐ型不純物領域５１４に
接して電極５４１、５４２が形成され、ｎ型不純物領域５１８に接して電極５４３、５４
４が形成されている。絶縁膜５３１上には、これら電極５４１−５４４に接して配線５４
５−５４８が形成されている。

ゲート電極５１６、５２０、電極５４１−５４４および配線５４５−５４８を形成するた
めの導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケ
ル、チタン、モリブデン、タングステン、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオ
ブ（Ｎｂ）、マンガン、マグネシウム、ジルコニウム、ベリリウム等の金属を用いること
ができる。また、これら金属を成分とする合金、および化合物などを用いることができる
。また、ゲート電極５１６、５２０を、リン等の不純物元素を含有させた多結晶シリコン
に代表される半導体、ニッケルシリサイドなどのシリサイドを用いて形成することができ
る。

絶縁膜５３１上に、絶縁膜５３２および絶縁膜５３３が形成され、絶縁膜５３３上に、Ｏ
Ｓトランジスタ５０３およびキャパシタ５０４が形成されている。

ＯＳトランジスタ５０３は、酸化物半導体層５７０、絶縁膜５３４、導電膜５７１−５７
４を有する。絶縁膜５３４は、ＯＳトランジスタ５０３のゲート絶縁膜を構成する。導電
膜５７１、５７２は、同ソース電極またはドレイン電極として機能する。導電膜５７３は
、ゲート電極を構成する。導電膜５７４はバックゲート電極を構成する。なお、導電膜５
７４は、必要に応じてＯＳトランジスタ５０３に設ければよい。

ＯＳトランジスタ５０３は、絶縁膜５３２上に形成された導電膜５５１によりＳｉトラン
ジスタ５０２に接続されている。

キャパシタ５０４は、誘電体が絶縁膜５３４で構成され、一対の端子（電極）は、導電膜
５７２および導電膜５７５で構成されている。

ＯＳトランジスタ５０３およびキャパシタ５０４は、絶縁膜５３５および絶縁膜５３６に
覆われている。絶縁膜５３５としては、絶縁膜５３６から放出された水素が酸化物半導体
層５７０に侵入するのを防ぐ機能を有する絶縁膜が好ましい。このような絶縁膜として窒
化シリコン膜等がある。

なお、絶縁膜５３１−５３６は、単層の絶縁膜で、または２層以上の多層の絶縁膜で形成
することができる。これら絶縁膜５３１−５３６を構成する絶縁膜としては、酸化アルミ
ニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化
シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸
化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル等でなる膜があげられる
。また、これらの絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰ
ＬＤ法を用いて形成することができる。

なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい
、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。

絶縁膜５３６上に、導電膜５５２に接する導電膜５５３が形成されている。絶縁膜５３６
を覆って、平坦化膜として機能する絶縁膜５６１が形成される。絶縁膜５６１上に、導電
膜５５４が形成されている。導電膜５５４は、取り出し電極、または引き回し配線を構成
し、導電膜５５３に接して設けられている。絶縁膜５６１上に絶縁膜５６２が形成されて
いる。絶縁膜５６２には、導電膜５５４に達するコンタクトホール５６３が形成されてい
る。

絶縁膜５６１および絶縁膜５６２も、絶縁膜５３１−５３６と同様に形成することができ
るが、平坦化膜として機能させるため、ポリイミドやアクリルなどの樹脂膜で形成するこ
とが好ましい。また、導電膜５５１−５５４および導電膜５７１−５７５は、配線５４５
と同様に形成することができる。

酸化物半導体層５７０の厚さは、２ｎｍ以上４０ｎｍ以下とすればよい。また、酸化物半
導体層５７０は、ＯＳトランジスタ５０３のチャネル形成領域を構成するためｉ型（真性
半導体）又はｉ型に限りなく近いことが望ましい。電子供与体（ドナー）となる水分また
は水素等の不純物が低減され、なおかつ酸素欠損が低減された酸化物半導体層は、ｉ型（
真性半導体）又はｉ型に限りなく近い。ここでは、このような酸化物半導体層を高純度化
された酸化物半導体層と呼ぶことにする。高純度化された酸化物半導体層で作製されたト
ランジスタは、オフ電流が極めて小さく、信頼性が高い。

オフ電流の小さいトランジスタを作製するため、酸化物半導体層５７０のキャリア密度は
、１×１０^１７／ｃｍ^３以下が好ましい。より好ましくは１×１０^１６／ｃｍ^３以下、１
×１０^１５／ｃｍ^３以下、１×１０^１４／ｃｍ^３以下、または１×１０^１３／ｃｍ^３以下
である。

酸化物半導体層５７０を用いることでオフ状態のＯＳトランジスタ５０３のソース−ドレ
イン電流を室温（２５℃程度）にて１×１０^−１８Ａ以下とすることができる。室温（２
５℃程度）におけるオフ状態のソース−ドレイン電流は、好ましくは１×１０^−２１Ａ以
下であり、さらに好ましくは１×１０^−２４Ａ以下である。または８５℃にて、オフ電流
値を１×１０^−１５Ａ以下とすることができ、好ましくは１×１０^−１８Ａ以下にし、さ
らに好ましくは１×１０^−２１Ａ以下にする。なお、トランジスタがオフ状態とは、ｎチ
ャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう
。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さ
ければ、トランジスタはオフ状態である。

チャネルが酸化物半導体で形成されたトランジスタのオフ電流が極めて小さくなることは
、種々の実験により証明が可能である。例えば、チャネル幅が１×１０^６μｍでチャネル
長が１０μｍのトランジスタにおいて、ソース−ドレイン間電圧（ドレイン電圧）が１Ｖ
から１０Ｖの範囲でのオフ電流が、半導体パラメータアナライザの測定限界以下、すなわ
ち１×１０^−１３Ａ以下であるという測定データが得られた。この場合、トランジスタの
チャネル幅で規格化したオフ電流は１００ｚＡ／μｍ以下になる。

別の実験として、キャパシタにトランジスタを接続して、キャパシタに注入するまたは放
電する電荷をＯＳトランジスタで制御する回路を用いて、オフ電流の測定を行う方法があ
る。この場合、キャパシタの単位時間あたりの電荷量の推移からＯＳトランジスタのオフ
電流を測定する。その結果、ドレイン電圧が３Ｖの条件下でＯＳトランジスタのオフ電流
が数十ｙＡ／μｍであることが確認された。従って、高純度化された酸化物半導体層でチ
ャネル形成領域を形成したトランジスタは、オフ電流が結晶性を有するＳｉトランジスタ
に比べて著しく小さくなる。

酸化物半導体層５７０は、少なくとも少なくともＩｎ、Ｇａ、ＳｎおよびＺｎのうちの１
種以上の元素を含有する酸化物で形成されることが好ましい。このような酸化物としては
、ｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、
Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａ
ｌ−Ｚｎ酸化物，Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物半導体、Ｚｎ
−Ｍｇ酸化物半導体、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物や、Ｉｎ−Ｇａ酸化物、Ｉｎ
酸化物、Ｓｎ酸化物、Ｚｎ酸化物等を用いることができる。また、これら酸化物にＩｎと
ＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ_２を含む酸化物半導体を用いることができる
。
てもよい。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ−酸化物とは、Ｉｎ、Ｇａ、およびＺｎを含む酸化物、
という意味であり、Ｉｎ、Ｇａ、ＺｎおよびＯの原子数の比は問わない。

また、酸化物半導体層５７０の結晶構造として、単結晶、微結晶、多結晶、および非晶質
が代表的である。酸化物半導体層５７０としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌ
ｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜が
好ましい。また、酸化物半導体層５７０は、単層の酸化物膜で形成してもよいし、２以上
の多層の酸化物半導体膜で形成してもよい。

以下では、酸化物半導体層５７０を構成する酸化物半導体膜の構造について説明する。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う
。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂
直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従
って、８５°以上９５°以下の場合も含まれる。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜
の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。なお、酸化物半導体膜は、例え
ば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上
を有する積層膜であってもよい。

以下、ＣＡＡＣ−ＯＳ膜の成膜方法の一例を説明する。例えば、成膜方法の一例として、
多結晶である酸化物半導体スパッタリング用ターゲットを用いたスパッタリング法がある
。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを
用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが
衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ
−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離する
ことがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基
板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素等）を低
減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−
８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、
スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。

スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットにつ
いて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末を所定のｍｏｌ数で混合し、加圧処理後
、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ
−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで
、所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末が、２
：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。
なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲ
ットによって適宜変更すればよい。

または、複数回、膜を堆積させる方法でＣＡＡＣ−ＯＳ膜を形成することができる。この
ような方法の一例を以下に示す。

まず、第１の酸化物半導体層を１ｎｍ以上１０ｎｍ未満の厚さで成膜する。第１の酸化物
半導体層はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５
００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体
積％以上、好ましくは１００体積％として成膜する。

次に、加熱処理を行い、第１の酸化物半導体層を結晶性の高い第１のＣＡＡＣ−ＯＳ膜と
する。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃
以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間
以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好まし
くは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲
気での加熱処理により、第１の酸化物半導体層の不純物濃度を短時間で低減することがで
きる。一方、不活性雰囲気での加熱処理により第１の酸化物半導体層に酸素欠損が生成さ
れることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減するこ
とができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または
１Ｐａ以下の減圧下で行ってもよい。減圧下では、第１の酸化物半導体層の不純物濃度を
さらに短時間で低減することができる。

第１の酸化物半導体層は、厚さが１ｎｍ以上１０ｎｍ未満であることにより、厚さが１０
ｎｍ以上である場合と比べ、加熱処理によって容易に結晶化させることができる。

次に、第１の酸化物半導体層と同じ組成の第２の酸化物半導体層を１０ｎｍ以上５０ｎｍ
以下の厚さで成膜する。第２の酸化物半導体層はスパッタリング法を用いて成膜する。具
体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下
とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する
。

次に、加熱処理を行い、第２の酸化物半導体層を第１のＣＡＡＣ−ＯＳ膜から固相成長さ
せることで、結晶性の高い第２のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃
以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間
は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不
活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行
った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第２の酸化
物半導体層の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱
処理により第２の酸化物半導体層に酸素欠損が生成されることがある。その場合、酸化性
雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０
００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい
。減圧下では、第２の酸化物半導体層の不純物濃度をさらに短時間で低減することができ
る。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態４）
図１１Ａ−図１４Ｈを参照して、本実施形態では、ＯＳトランジスタの構成、およびその
作製方法を説明する。本実施の形態のＯＳトランジスタは、例えば、図１０のＯＳトラン
ジスタ５０３として作製することができる。

＜ＯＳトランジスタの構成例１＞
図１１Ａ−図１１Ｃに、トップゲート型のＯＳトランジスタの構成の一例を示す。図１１
Ａは、ＯＳトランジスタ６５１の上面図である。図１１Ｂは、線Ｂ１−Ｂ２による図１１
Ａの断面図であり、図１１Ｃは、線Ｂ３−Ｂ４による同断面図である。

図１１Ｂに示すように、ＯＳトランジスタ６５１は、基板６００上に設けられた下地絶縁
膜６０２、下地絶縁膜６０２上に設けられた多層膜６０６、ソース電極６１６ａ、ドレイ
ン電極６１６ｂ、ゲート絶縁膜６１２、ゲート電極６０４、および保護絶縁膜６１８を有
する。

ゲート絶縁膜６１２は、ソース電極６１６ａおよびドレイン電極６１６ｂ上に設けられて
いる。ソース電極６１６ａおよびドレイン電極６１６ｂは、下地絶縁膜６０２および多層
膜６０６上に設けられている。また、ソース電極６１６ａおよびドレイン電極６１６ｂは
、多層膜６０６の側端部と接して設けられている。保護絶縁膜６１８は、ゲート絶縁膜６
１２およびゲート電極６０４上に設けられている。

多層膜６０６は、下地絶縁膜６０２上に設けられた酸化物層６０６ａ、酸化物層６０６ａ
上に設けられた酸化物半導体層６０６ｂ、および酸化物半導体層６０６ｂ上に設けられた
酸化物層６０６ｃを含む。

ここでは、３層構造の多層膜６０６を有するＯＳトランジスタ６５１について説明するが
、多層膜６０６は、複数の酸化物層が積層されていればよく、２層または４層構造でもよ
い。例えば、多層膜６０６を２層構造とする場合は、酸化物層６０６ａと酸化物半導体層
６０６ｂで構成することができる。

なお、ここでは、下地絶縁膜６０２および保護絶縁膜６１８を、ＯＳトランジスタ６５１
を構成する膜としているが、これらの膜の一方および双方をＯＳトランジスタ６５１を構
成する膜とは別の膜とすることもできる。

図１１Ｂに示すように、ソース電極６１６ａおよびドレイン電極６１６ｂに用いられてい
る導電膜の種類によっては、ソース電極６１６ａおよびドレイン電極６１６ｂにより多層
膜６０６の一部から酸素が奪われて、多層膜６０６に部分的にｎ型化された領域（ソース
領域およびドレイン領域）が形成されることがある。図１１Ｂは、このようにｎ型領域が
、多層膜６０６に形成されている例を示しており、ｎ型領域の境界を点線で示す。

ｎ型領域は、多層膜６０６における酸素欠損が多い領域であり、後述するように、ソース
電極６１６ａおよびドレイン電極６１６ｂを構成する導電膜を形成することにより、形成
生成される。また、図示していないが、ソース電極６１６ａおよびドレイン電極６１６ｂ
には、多層膜６０６と接する領域に多層膜６０６中の酸素が入り込み、混合層が形成され
る場合がある。

図１１Ａにおいて、ゲート電極６０４と重なる領域において、ソース電極６１６ａとドレ
イン電極６１６ｂとの間隔をチャネル長という。ただし、ＯＳトランジスタ６５１が、ソ
ース領域およびドレイン領域を含む場合、ゲート電極６０４と重なる領域において、ソー
ス領域とドレイン領域との間隔をチャネル長といってもよい。

なお、チャネル形成領域とは、多層膜６０６において、ゲート電極６０４と重なり、かつ
ソース電極６１６ａとドレイン電極６１６ｂとに挟まれる領域をいう。また、チャネルと
は、チャネル形成領域において、電流が主として流れる領域をいう。ここでは、チャネル
は、チャネル形成領域において酸化物半導体層６０６ｂで形成されている部分である。

酸化物層６０６ｃは酸化物半導体層６０６ｂを構成する元素１種または２種以上から構成
され、伝導帯下端のエネルギーが酸化物半導体層６０６ｂよりも０．０５ｅＶ以上、０．
０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、
０．５ｅＶ以下または０．４ｅＶ以下真空準位に近い酸化物層である。なお、酸化物半導
体層６０６ｂは少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい
。このとき、ゲート電極６０４に電界を印加すると、多層膜６０６のうち、伝導帯下端の
エネルギーが小さい酸化物半導体層６０６ｂにチャネルが形成される。即ち、酸化物半導
体層６０６ｂとゲート絶縁膜６１２との間に酸化物層６０６ｃを有することによって、Ｏ
Ｓトランジスタ６５１のチャネルをゲート絶縁膜６１２と接しない酸化物半導体層６０６
ｂに形成することができる。また、酸化物半導体層６０６ｂを構成する元素１種または２
種以上から酸化物層６０６ｃが構成されるため、酸化物半導体層６０６ｂと酸化物層６０
６ｃとの界面において、界面散乱が起こりにくい。従って、該界面においてキャリアの動
きが阻害されないため、ＯＳトランジスタ６５１の電界効果移動度が高くなる。

酸化物層６０６ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ
以下とする。また、酸化物半導体層６０６ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ま
しくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上１５ｎｍ以下とする。酸
化物層６０６ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以
下とする。

また、酸化物層６０６ａは、酸化物半導体層６０６ｂを構成する元素１種または２種以上
から構成され、伝導帯下端のエネルギーが酸化物半導体層６０６ｂよりも０．０５ｅＶ以
上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅ
Ｖ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近い酸化物層である。酸化物半
導体層６０６ｂを構成する元素１種または２種以上から酸化物層６０６ａが構成されるた
め、酸化物半導体層６０６ｂと酸化物層６０６ａとの界面に界面準位を形成しにくい。該
界面が界面準位を有すると、該界面をチャネルとしたしきい値電圧の異なる第２のトラン
ジスタが形成され、ＯＳトランジスタ６５１の見かけ上のしきい値電圧が変動することが
ある。従って、酸化物層６０６ａを設けることにより、ＯＳトランジスタ６５１のしきい
値電圧等の電気特性のばらつきを低減することができる。

例えば、酸化物層６０６ａおよび酸化物層６０６ｃは、酸化物半導体層６０６ｂと同じ元
素（インジウム、ガリウム、亜鉛）を主成分とし、ガリウムを酸化物半導体層６０６ｂよ
りも高い原子数比で含む酸化物層とすればよい。具体的には、酸化物層６０６ａおよび酸
化物層６０６ｃとして、酸化物半導体層６０６ｂよりもガリウムを１．５倍以上、好まし
くは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いる。ガリウ
ムは酸素と強く結合するため、酸素欠損が酸化物層に生じることを抑制する機能を有する
。即ち、酸化物層６０６ａおよび酸化物層６０６ｃは酸化物半導体層６０６ｂよりも酸素
欠損が生じにくい酸化物層である。

なお、酸化物層６０６ａ、酸化物半導体層６０６ｂおよび酸化物層６０６ｃは、非晶質ま
たは結晶質とする。好ましくは、酸化物層６０６ａは非晶質または結晶質とし、酸化物半
導体層６０６ｂは結晶質とし、酸化物層６０６ｃは非晶質とする。チャネルが形成される
酸化物半導体層６０６ｂが結晶質であることにより、ＯＳトランジスタ６５１に安定した
電気特性を付与することができる。

以下では、ＯＳトランジスタ６５１のその他の構成要素について説明する。

基板６００としては、ガラス基板、石英基板などの絶縁性基板を用いることができる。ま
た、実施の形態２で示した半導体基板を用いることができる。

ソース電極６１６ａおよびドレイン電極６１６ｂは、アルミニウム、チタン、クロム、コ
バルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タ
ンタルおよびタングステンを１種以上含む導電膜を、単層で、または積層で用いればよい
。なお、ソース電極６１６ａとドレイン電極６１６ｂは同一組成であってもよいし、異な
る組成であってもよい。例えば、タングステン膜と窒化タンタル膜の積層を用いる。

なお、図１１Ａでは、多層膜６０６の端部がゲート電極６０４の端部よりも外側に形成さ
れているが、多層膜６０６中で光によってキャリアが生成されることを抑制するために、
ゲート電極６０４の内側に多層膜６０６の端部が存在するように形成してもよい。

下地絶縁膜６０２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化
窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸
化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよ
び酸化タンタル等の物質を１種または複数含む絶縁膜を、単層で、または積層して形成す
ればよい。

下地絶縁膜６０２は、例えば、１層目を窒化シリコン層とし、２層目を酸化シリコン層と
した多層膜とすればよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない
。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密
度の小さい酸化シリコン層を用いると好ましい。具体的には、ｇ値が２．００１の電子ス
ピンの密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、好ましくは５×１０^１６ｓｐｉｎｓ
／ｃｍ^３以下である酸化シリコン層を用いる。なお、ｇ値およびスピン密度は、電子スピ
ン共鳴（ＥＳＲ）装置で測定されるＥＳＲスペクトルから算出することができる。窒化シ
リコン層は水素およびアンモニアの放出量が少ない窒化シリコン層を用いる。水素、アン
モニアの放出量は、昇温脱離ガス分析（ＴＤＳ；Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ
Ｓｐｅｃｔｒｏｓｃｏｐｙ）にて測定すればよい。また、窒化シリコン層は、酸素を透
過しない、またはほとんど透過しない窒化シリコン層を用いる。

または、下地絶縁膜６０２は、例えば、１層目を第１の窒化シリコン層とし、２層目を第
１の酸化シリコン層とし、３層目を第２の酸化シリコン層とした多層膜とすればよい。こ
の場合、第１の酸化シリコン層および／又は第２の酸化シリコン層は酸化窒化シリコン層
でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。第１の酸化シ
リコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、ｇ値が
２．００１の電子スピンの密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、好ましくは５×
１０^１６ｓｐｉｎｓ／ｃｍ^３以下である酸化シリコン層を用いる。第２の酸化シリコン層
は、過剰酸素を有する酸化シリコン層を用いる。窒化シリコン層は水素およびアンモニア
の放出量が少ない窒化シリコン層を用いる。また、窒化シリコン層は、酸素を透過しない
、またはほとんど透過しない窒化シリコン層を用いる。

過剰酸素を含む酸化シリコン層とは、加熱処理等によって酸素を放出することができる酸
化シリコン層をいう。酸化シリコン層を絶縁膜に拡張すると、過剰酸素を有する絶縁膜は
、加熱処理によって酸素を放出する機能を有する絶縁膜である。

ここで、加熱処理によって酸素を放出する膜とは、表面温度が１００℃以上７００℃以下
、または１００℃以上５００℃以下の範囲で行われるＴＤＳ分析にて放出される酸素が、
酸素原子に換算して１×１０^１８ａｔｏｍｓ／ｃｍ^２以上、１×１０^１９ａｔｏｍ／ｃｍ
^２以上または１×１０^２０ａｔｏｍｓ／ｃｍ^２以上である膜のことをいう。

また、加熱処理によって酸素を放出する膜は、過酸化ラジカルを含むこともある。具体的
には、過酸化ラジカルに起因するスピン密度が、５×１０^１７ｓｐｉｎｓ／ｃｍ^３以上で
あることをいう。なお、過酸化ラジカルを含む膜は、ＥＳＲスペクトルにおいて、ｇ値が
２．０１近傍に非対称の波形を有すること膜をいう。

または、過剰酸素を含む絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））で
あってもよい。酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））は、シリコン原子数の
２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原
子数および酸素原子数は、ＲＢＳ（ラザフォード後方散乱分光法）により測定した値であ
る。

ゲート絶縁膜６１２および下地絶縁膜６０２の少なくとも一方が過剰酸素を含む絶縁膜を
含む場合、酸化物半導体層６０６ｂの酸素欠損を低減することができる。

また、保護絶縁膜６１８は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化
窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸
化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよ
び酸化タンタルを１種以上含む絶縁膜を、単層で、または積層して形成すればよい。

＜ＯＳトランジスタの作製方法例１＞
以下、図１２Ａ−図１２Ｅを用いて、ＯＳトランジスタ６５１の作製方法の一例について
説明する。

まずは、下地絶縁膜６０２が形成された基板６００を準備する。下地絶縁膜６０２として
は、スパッタリング装置を用い、過剰酸素を含む酸化シリコン層を形成する。

次に、酸化物層６０６ａとなる酸化物層を成膜する。酸化物層６０６ａとしては、膜厚２
０ｎｍのＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）膜を用いる。なお、ＩＧＺＯ（Ｉｎ
：Ｇａ：Ｚｎ＝１：３：２）膜の成膜条件としては、スパッタリング装置を用い、基板温
度２００℃、Ａｒ／Ｏ_２＝３０／１５ｓｃｃｍ、成膜圧力＝０．４Ｐａ、成膜電力（ＤＣ
）＝０．５ｋＷ、基板−ターゲット間距離（Ｔ−Ｓ間距離）＝６０ｍｍとする。

次に、酸化物半導体層６０６ｂとなる酸化物半導体層を成膜する。酸化物半導体層６０６
ｂとしては、膜厚１５ｎｍのＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）膜を用いる。な
お、ＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）膜の成膜条件としては、スパッタリング
装置を用い、基板温度３００℃、Ａｒ／Ｏ_２＝３０／１５ｓｃｃｍ、成膜圧力＝０．４Ｐ
ａ、成膜電力（ＤＣ）＝０．５ｋＷ、基板−ターゲット間距離（Ｔ−Ｓ間距離）＝６０ｍ
ｍとする。

次に、酸化物層６０６ｃとなる酸化物層を成膜する。酸化物層６０６ｃとしては、膜厚５
ｎｍのＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）膜を用いる。なお、ＩＧＺＯ（Ｉｎ：
Ｇａ：Ｚｎ＝１：３：２）膜をスパッタリング装置で形成する場合、その成膜条件は、基
板温度２００℃、Ａｒ／Ｏ_２＝３０／１５ｓｃｃｍ、成膜圧力＝０．４Ｐａ、成膜電力（
ＤＣ）＝０．５ｋＷ、基板−ターゲット間距離（Ｔ−Ｓ間距離）＝６０ｍｍとすることが
できる。

次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下
、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活
性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気、
または減圧状態で行う。または、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処
理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１
０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、酸化物半導体
層６０６ｂとなる酸化物半導体層の結晶性を高め、さらに下地絶縁膜６０２、酸化物層６
０６ａとなる酸化物層、酸化物半導体層６０６ｂとなる酸化物半導体層および／又は酸化
物層６０６ｃとなる酸化物層から水素や水等の不純物を除去することができる。

次に、酸化物層６０６ａとなる酸化物層、酸化物半導体層６０６ｂとなる酸化物半導体層
および酸化物層６０６ｃとなる酸化物層の一部をエッチングし、酸化物層６０６ａ、酸化
物半導体層６０６ｂおよび酸化物層６０６ｃを含む多層膜６０６を形成する（図１２Ａ参
照。）。

次に、ソース電極６１６ａおよびドレイン電極６１６ｂとなる導電膜を成膜する。例えば
、導電膜として、タングステン膜を用いた場合、タングステン膜が多層膜６０６から酸素
を抜き出すことで、多層膜６０６とタングステン膜が接している領域にｎ型領域が形成さ
れる。また、チタン膜を形成した場合は、この領域にチタンが拡散することでｎ型化され
る。次に、この導電膜の一部をエッチングし、ソース電極６１６ａおよびドレイン電極６
１６ｂを形成する（図１２Ｂ参照。）。

次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、第１の加熱処理と同様に行
うことが可能である。第２の加熱処理により、多層膜６０６から水素や水等の不純物を除
去することができる。また、第２の加熱処理により、多層膜６０６が露出されている領域
に酸素が供給されるため、ソース電極６１６ａおよびドレイン電極６１６ｂの形成時にｎ
型化された領域がｉ型化される。

次に、ゲート絶縁膜６１２を成膜する（図１２Ｃ参照。）。ゲート絶縁膜６１２は、例え
ば、１層目を第１の酸化シリコン層とし、２層目を第２の酸化シリコン層とし、３層目を
窒化シリコン層とする多層膜とすればよい。この場合、第１の酸化シリコン層および／又
は第２の酸化シリコン層は酸化窒化シリコン層としてもよい。また、窒化シリコン層は窒
化酸化シリコン層としてもよい。第１の酸化シリコン層は、欠陥密度の小さい酸化シリコ
ン層を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するス
ピンのスピン密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、好ましくは５×１０^１６ｓｐ
ｉｎｓ／ｃｍ^３以下である酸化シリコン層を用いる。第２の酸化シリコン層は、過剰酸素
を有する酸化シリコン層を用いる。窒化シリコン層は水素およびアンモニアの放出量が少
ない窒化シリコン層を用いる。また、窒化シリコン層は、酸素を透過しない、またはほと
んど透過しない窒化シリコン層を用いる。

次に、ゲート電極６０４となる導電膜を成膜する。次に、この導電膜の一部をエッチング
し、ゲート電極６０４を形成する（図１２Ｄ参照。）。次に、保護絶縁膜６１８を成膜す
る（図１２Ｅ参照。）。

以上のようにして、ＯＳトランジスタ６５１を作製することができる。

ＯＳトランジスタ６５１は、多層膜６０６の酸化物半導体層６０６ｂの酸素欠損が低減さ
れているため、安定した電気特性を有する。

＜ＯＳトランジスタの構成例２＞
次に、図１３Ａ−図１３Ｃを参照して、ＯＳトランジスタ６５１とは異なる構造のＯＳト
ランジスタの一例について説明する。

図１３Ａ−図１３Ｃに、トップゲート型のＯＳトランジスタの構成の一例を示す。図１３
Ａは、ＯＳトランジスタの上面図である。図１３Ｂは、図１３Ａの一点鎖線Ｂ１−Ｂ２に
よる断面図であり、図１３Ｃは、図１３Ａの一点鎖線Ｂ３−Ｂ４による断面図である。

図１３Ａ−図１３Ｃに示すように、ＯＳトランジスタ６５２は、基板６００上に設けられ
た下地絶縁膜６０２、下地絶縁膜６０２上に設けられた多層膜６０６、ソース電極６１６
ａ、ドレイン電極６１６ｂ、ゲート絶縁膜６１２、ゲート電極６０４、および保護絶縁膜
６１８を有する。

下地絶縁膜６０２上には、酸化物層６０６ａ、酸化物半導体層６０６ｂが積層して設けら
れている。ソース電極６１６ａおよびドレイン電極６１６ｂは、酸化物層６０６ａと酸化
物半導体層６０６ｂとの積層膜上に接して設けられている。また、この積層膜並びにソー
ス電極６１６ａおよびドレイン電極６１６ｂ上に酸化物層６０６ｃが設けられている。酸
化物層６０６ｃ上にゲート絶縁膜６１２を介してゲート電極６０４が設けられている。

図１３Ｂ及びＣには、ゲート電極６０４、ゲート絶縁膜６１２および酸化物層６０６ｃが
同一の平面形状を有するように形成されている例について示すが、これに限定されるもの
ではない。例えば、酸化物層６０６ｃおよび／又はゲート絶縁膜６１２が、ゲート電極６
０４の端部よりも外側に存在している部分を有していても構わない。

なお、ソース電極６１６ａおよびドレイン電極６１６ｂに用いる導電膜の種類によっては
、酸化物半導体層６０６ｂの一部から酸素を奪い、または混合層を形成し、酸化物半導体
層６０６ｂ中にｎ型領域を形成することがある。図１３Ｂにおいて、ｎ型領域の境界を点
線で示す。

図１３Ａに示す平面レイアウトにおいて、ゲート電極６０４は、チャネル形成領域全体に
重なるように設けられている。このようなレイアウトにすることで、ゲート電極６０４側
から光が入射した際に、光によってチャネル形成領域中にキャリアが生成されることを抑
制することができる。即ち、図１３Ａの例ではゲート電極６０４は遮光膜としての機能を
有する。もちろん、チャネル形成領域はゲート電極６０４と重ならない領域を有していて
もよい。

＜ＯＳトランジスタの作製方法例２＞
以下では、図１４Ａ−図１４Ｈを参照して、ＯＳトランジスタ６５２の作製方法の一例に
ついて説明する。ＯＳトランジスタ６５１の作製工程と同様な工程は、それに準じて行わ
れる。

まず、基板６００を準備する。次に、下地絶縁膜６０２を形成する。次に、酸化物層６３
６ａおよび酸化物半導体層６３６ｂを、この順番で形成する（図１４Ａ参照。）。

次に、酸化物層６３６ａおよび酸化物半導体層６３６ｂの一部をエッチングし、島状の酸
化物層６０６ａおよび酸化物半導体層６０６ｂを形成する（図１４Ｂ参照。）。このエッ
チングを行う前に、第１の加熱処理を行うのが好ましい。

次に、導電膜６１６を形成する（図１４Ｃ参照。）。導電膜６１６の形成により、酸化物
層６０６ａおよび酸化物半導体層６０６ｂの積層膜の上層にｎ型領域６０７が形成される
場合がある。

次に、導電膜６１６の一部をエッチングし、ソース電極６１６ａおよびドレイン電極６１
６ｂを形成する（図１４Ｄ参照。）。次に、第２の加熱処理を行うのが好ましい。第２の
加熱処理を行うことで、酸化物半導体層６０６ｂの露出したｎ型領域６０７に酸素が供給
され、ｉ型領域にできる場合がある（図１４Ｄ参照。）。

次に、酸化物層６３６ｃを形成する（図１４Ｅ参照。）。

次に、絶縁膜６４２を形成する。絶縁膜６４２は、例えば、プラズマを用いたＣＶＤ法に
より形成すればよい。ＣＶＤ法では、基板温度を高くするほど、緻密で欠陥密度の低い絶
縁膜が得られる。絶縁膜６４２は、加工後にゲート絶縁膜６１２として機能するため、緻
密で欠陥密度が低いほどトランジスタの電気特性は安定となる。一方、下地絶縁膜６０２
が過剰酸素を含むとき、トランジスタの電気特性は安定となる。ところが、下地絶縁膜６
０２が露出した状態で基板温度を高くすると、下地絶縁膜６０２から酸素が放出し、過剰
酸素が低減してしまう場合がある。

ここでは、絶縁膜６４２の形成時に、下地絶縁膜６０２が酸化物層６３６ｃで覆われてい
るため、下地絶縁膜６０２からの酸素放出を抑制することができる。そのため、下地絶縁
膜６０２に含まれる過剰酸素を低減させることなく、絶縁膜６４２を緻密で欠陥密度の低
い絶縁膜とすることができる。そのため、トランジスタの信頼性を高めることができる。

次に、導電膜６３４を形成する（図１４Ｆ参照。）。次に、酸化物層６３６ｃ、絶縁膜６
４２および導電膜６３４の一部をエッチングし、それぞれ酸化物層６０６ｃ、ゲート絶縁
膜６１２およびゲート電極６０４とする（図１４Ｇ参照。）。

次に、保護絶縁膜６１８を形成する。以上で、図１３に示すＯＳトランジスタ６５２を作
製することができる。（図１４Ｈ参照。）。保護絶縁膜６１８の形成後に第３の加熱処理
を行うと好ましい。第３の加熱処理は、第１の加熱処理と同様に行うことができる。

トランジスタ６５１、６５２は、多層膜６０６の酸化物半導体層６０６ｂにチャネルが形
成されているため、安定した電気特性を有し、高い電界効果移動度を有する。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、実施の形態３で説明したＩＣチップを電子部品として組み込まれた電
子機器について説明する。

このような電子機器の例として、表示機器、パーソナルコンピュータ、記録媒体を備えた
画像再生装置（ＤＶＤ等の記録媒体の画像データを読み出し、その画像を表示するディス
プレイを有する装置）に用いることができる。その他に、携帯電話、携帯型を含むゲーム
機、携帯情報端末、電子書籍、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型デ
ィスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（
カーオーディオ、デジタルオーディオプレーヤ等）、複写機、ファクシミリ、プリンタ、
プリンタ複合機等が挙げられる。これら電子機器の具体例を図１５Ａ−図１５Ｆに示す。

図１５Ａおよび図１５Ｂに、携帯型の情報端末９００を示す。情報端末９００は、筐体９
０１、筐体９０２、表示部９０３ａ、および表示部９０３ｂ等を有する。

表示部９０３ａはタッチ入力機能を有するパネルとなっている。例えば、図１５Ａのよう
に、表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キ
ーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅
広い世代の人が使いやすさを実感できる。ここで、例えば「タッチ入力」を選択した場合
図１５Ｂのように表示部９０３ａにはキーボード９０５が表示される。

また、情報端末９００は、図１５Ｂのように、表示部９０３ａと表示部９０３ｂの何れか
一方を取り外すことができる。例えば、表示部９０３ａもタッチ入力機能を有するパネル
とし、表示部９０３ｂを取り外すようにすることで、情報端末９００の利便性を向上させ
ることができる。

情報端末９００は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カ
レンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は
編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有
することができる。また、筐体９０１、９０２の裏面や側面に、外部接続用端子（イヤホ
ン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。

また情報端末９００は、無線で情報を送受信できる構成としてもよい。無線により、電子
書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可
能である。更に、筐体９０２にアンテナやマイクなどの装置を設けて通話機能を持たせる
ことができる。これにより、情報端末９００を携帯電話として使用することが可能になる
。

図１５Ｃに電子書籍９１０を示す。電子書籍９１０は、表示手段として、電子ペーパーを
実装している。電子書籍９１０は、筐体９１１と筐体９１２の２つの筐体で構成されてい
る。筐体９１１および筐体９１２には、それぞれ表示部９１３および表示部９１４が設け
られている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１
５を軸として開閉動作を行うことができる。また、筐体９１１には、電源９１６、操作キ
ー９１７、スピーカー９１８などが設けられている。

図１５Ｄに、テレビジョン装置９２０を示す。テレビジョン装置９２０は、筐体９２１、
表示部９２２、およびスタンド９２３などで構成されている。テレビジョン装置９２０の
操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる
。

図１５Ｅに、スマートフォン９３０を示す。筐体９３５には、表示部９３１、スピーカー
９３２、マイク９３３、操作ボタン９３４等が設けられている。

図１５Ｆに、デジタルカメラ９４０を示す。デジタルカメラ９４０は、筐体９４１、表示
部９４２、操作スイッチ９４３などによって構成されている。

本実施例では、フラッシュ型ＡＤＣを備えた半導体装置としてメモリを作製し、その動作
検証を行った結果を説明する。具体的には、多値データを記憶可能なメモリのダイを作製
し、メモリセルからの出力信号をＡＤＣにより３ビットのデジタル信号に変換する動作を
検証した。

なお、本実施例のメモリを『ＮＯＳＲＡＭ』と呼ぶことにする。ＮＯＳＲＡＭとは、Ｎｏ
ｎ−ｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙに由来する名称であり、メモリセルに、ＯＳトランジスタが用い
られている書き換え可能なメモリの１種である。

＜ＮＯＳＲＡＭの構成＞
図１６Ａに、検証用ダイのブロック図を示し、図１６Ｂに、ＮＯＳＲＡＭセルの回路図を
示す。図１７Ａに、実際に作製した検証用ダイの顕微鏡写真を示し、図１７ＢにＮＯＳＲ
ＡＭ（検証用ダイ）のスペックシートを示す。

ＮＯＳＲＡＭセルには、ＡＤＣのコンパレータと同様に、ｙＡ／ｕｍレベル（ｙは１０^−
２４）の極小オフリーク電流という特異な特徴を持つＯＳトランジスタが用いられている
。本実施例では、これらＯＳトランジスタを構成する酸化物半導体膜として、ＣＡＡＣ構
造を有するＩＧＺＯ膜が用いられている。そのため、本実施例のＯＳトランジスタを『Ｃ
ＡＡＣ−ＩＧＺＯトランジスタ』と呼ぶことにする。

図１６Ｂに示すように、ＮＯＳＲＡＭセルは、データ書き込みに使用されるトランジスタ
Ｍｍ１、データ読み出しに使用されるトランジスタＭｍ２、電荷蓄積およびトランジスタ
Ｍｍ２のゲート電圧を制御するおよびキャパシタＣｍ１を有する。ＷＬ_ＩＧＺＯは書き込
みワード線であり、ＷＬｃは読み出しワード線である。ＢＬはビット線であり、ＳＬはソ
ース線である。なお、ＳＬは、ＮＯＳＲＡＭセルアレイで、共通の配線として設けられて
いる。

トランジスタＭｍ１はＣＡＡＣ−ＩＧＺＯトランジスタであり、トランジスタＭｍ２はＳ
ｉトランジスタである。トランジスタＭｍ１、トランジスタＭｍ２のテクノロジは０．４
５μｍであり、キャパシタＣｍ１の容量値は２ｆＦとした（図１７Ｂ参照）。

１２本のＢＬの出力に、それぞれ、ＡＤＣが接続されている。ＡＤＣは、オフセット電圧
補正機能を備えた３ビットのＡＤＣである。検証用ダイには、ＡＤＣ１１１（図８）に、
エンコーダ１３０の出力にラッチ回路を設けたＡＤＣを作製した。また、このＡＤＣのコ
ンパレータとしては、図７のコンパレータ１０４が適用されている。検証用ダイのコンパ
レータには、入力信号ＶＩＮとして、ＢＬからの出力信号が入力される。

＜ＮＯＳＲＡＭの動作＞
試作したＮＯＳＲＡＭの動作を説明する。

［書き込み動作］
図１８ＡにＮＯＳＲＡＭセルの書き込み時のＢＬに入力される信号の波形を示す。なお、
試作したＮＯＳＲＡＭでは、書き込み電圧をデジタルコードが１変わるごとに、０．３Ｖ
変化させた。デジタルコード”１１１”−”０００”に対する書き込み電圧を、２．７Ｖ
、２．４Ｖ、２．１Ｖ、１．８Ｖ、１．５Ｖ、１．２Ｖ、０．９Ｖ、０．６Ｖとした。

書き込み動作は、まず選択行のＷＬｃにＶＳＳを印加し、選択行のＷＬ_ＩＧＺＯにＶＨを
印加し、トランジスタＭｍ１をオンにする。次に、３ｂｉｔのデータに対応した８値の電
圧が、書き込みスイッチを介して１２本のＢＬに出力される。これにより各ＢＬに与えら
れた電圧が、選択行のＮＯＳＲＡＭセルのキャパシタＣｍ１に直接的に印加される。つま
り、３ｂｉｔのデータを行単位で書き込むことができる。最後に選択行のＷＬ_ＩＧＺＯの
電圧をＶＬにし、ＷＬｃの電圧をＶＨにして、トランジスタＭｍ１およびＭｍ２をオフに
して、書き込み動作が完了する。

［読み出し、Ａ／Ｄ変換］
図１８Ｂに、読み出し動作時のＢＬからの出力信号の波形を示す。読み出し動作により、
選択行のセルにおいて、書き込まれた電圧に対応する電圧がＢＬから出力され、信号ＶＩ
Ｎとして、ＡＤＣの７つのコンパレータに入力される。７つのコンパレータでは、それぞ
れ、入力信号ＶＩＮを参照電圧（ＶＲＥＦ１−ＶＲＥＦ７）と比較する。コンパレータの
比較結果は、エンコーダで３ｂｉｔのデジタルデータに変換される。エンコーダから出力
された３ｂｉｔのデジタル信号は、ラッチ回路においてＬＡＴ信号によりサンプリングさ
れる。

コンパレータのトランジスタＭ４は、ＣＡＡＣ−ＩＧＺＯトランジスタであるため、コン
パレータ自体にオフセット電圧を補正するためのデータ（補正電圧）記憶させておくこと
ができる。よって、検証用ダイにおいて、１８ｋｂｉｔのＮＯＳＲＡＭセルアレイ全体の
データを読み出す際には、コンパレータでのオフセット補正電圧の取得動作は、読み出し
動作の実行前に１度のみ実行すればよい。

＜ＮＯＳＲＡＭセルの検証結果＞
図１９Ａ乃至図１９Ｃに、ＮＯＳＲＡＭセルの動作の検証結果を示す。

図１９Ａは、読み出し動作でのＷＬｃの電圧Ｖ_ＷＬＣに対するトランジスタＭｍ２のドレ
イン電流Ｉｄの変化を示すグラフである。つまり、図１９Ａは、トランジスタＭｍ２の電
流電圧特性曲線を示している。また、図１９Ａには、３ビットのデータ（デジタルコード
）に対応する電圧（０．６Ｖ、０．９Ｖ、１．２Ｖ、１．５Ｖ、１．８Ｖ、２．１Ｖ、２
．４Ｖ、２．７Ｖ）が書き込まれたＮＯＳＲＡＭセルのＩｄを測定した結果を示す。

図１９Ａにおいて、一番左側の曲線が書き込み電圧２．７ＶのＩｄを示し、一番右側の曲
線が書き込み電圧０．６ＶのＩｄを示している。図１９Ａは、ＮＯＳＲＡＭセルに書き込
まれた電圧に応じて、トランジスタＭｍ２のしきい値電圧（Ｖｔｈ）が変化することを示
している。

図１９Ｂは、書き込み時間に対するしきい値電圧（Ｖｔｈ）の変化を示すグラフである。
図１９ＢのＶｔｈは、図１９Ａの電流電圧特性曲線および書き込み時間から算出した値で
ある。５ｎｓｅｃの間で、８値のいずれの書き込み電圧をキャパシタＣｍ１に蓄積できる
ことが確認された。

図１９Ｃに、ＮＯＳＲＡＭセルの書き換え耐性を示す。ＮＯＳＲＡＭセルは１×１０^１２
回の書き換えを行った後でも、８値の書き込み電圧に応じたＶｔｈを維持していることが
確認された。

これらの結果から、ＮＯＳＲＡＭセルが、３ｂｉｔのデータを正確に記憶できることが確
認された。

＜ＡＤＣの検証結果＞
図２０ＡにＡＤＣの変換特性のグラフを示す。図２０Ａは、コンパレータに入力されるＶ
ＩＮに対する、ＡＤＣで得られるデジタルコードを示すグラフである。また、ＡＤＣの各
コンパレータに与えられる参照電圧ＶＲＥＦ１−ＶＲＥＦ７は、セルしきい値（セルＶｔ
ｈ）の中央値に設定した。なお、セルＶｔｈとは、読み出し時点でのＢＬの電圧のことを
いい、セルに書き込まれた電圧とトランジスタＭｍ２のしきい値電圧（Ｖｔｈ）で決まる
電圧である（図１８Ｂ参照）。

図２０Ｂに、検証用ダイのＡＤＣの性能を示す。図２０Ｂは、コンパレータの参照電圧（
ＶＲＥＦ）と遷移点電圧Ｖ_ＴＰとの差分（Ｖ_ＴＰ―ＶＲＥＦ）を示すグラフである。図２
０Ｂは、検証用ダイにおいて、コンパレータの誤差を１０ｍＶ程度に抑えることができた
ことを示している。オフセット電圧補正機能の無いコンパレータでは、その誤差は３０ｍ
Ｖ程度となり、本実施例により、高精度のＡＤＣが提供できることが確認された。

２０ 差動回路
２１ 入力端子
２２ 入力端子
２３ 出力端子
４０ 差動回路
４１ 電流源
４２ 負荷回路
５０ ソースフォロワ回路
６０ ソース接地増幅回路
１０１―１０４ コンパレータ
１１１、１１２ アナログ−デジタル変換装置（ＡＤＣ）
１２０ コンパレータ・アレイ
１２１ コンパレータ
１３０ エンコーダ
１４０ サンプルホールド回路

Claims (13)

1. 第１乃至第５のトランジスタと、第１の回路と、第２の回路と、キャパシタと、第１の端子と、第２の端子と、第３の端子と、を有し、
   前記第１の回路は、第４の端子と、第５の端子と、第６の端子と、を有し、
   前記第１の回路は、前記第４の端子と前記第５の端子間の電位差に応じた電位を前記第６の端子から出力する機能を有し、
   前記第２の回路は、第７の端子と、第８の端子と、を有し、
   前記第２の回路は、前記第７の端子から入力される電位を増幅し、前記第８の端子から出力する機能を有し、
   前記第１の端子は、前記第１のトランジスタを介して前記第４の端子と電気的に接続され、
   前記第２の端子は、前記第２のトランジスタを介して前記第４の端子と電気的に接続され、
   前記第２の端子は、前記第５の端子と電気的に接続され、
   前記第６の端子は、前記第３のトランジスタを介して前記キャパシタの一方の端子と電気的に接続され、
   前記第６の端子は、前記第３のトランジスタを介して前記第４のトランジスタのゲートと電気的に接続され、
   前記第６の端子は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第６の端子は、前記第７の端子と電気的に接続され、
   前記第８の端子は、前記第５のトランジスタを介して前記第３の端子と電気的に接続され、
   前記第３のトランジスタは、チャネルが酸化物半導体で形成されており、
   前記第１のトランジスタ、前記第２のトランジスタ、前記第４のトランジスタ及び前記第５のトランジスタは、チャネルがシリコンで形成されていることを特徴とする半導体装置。
2. 第１乃至第５のトランジスタと、第１の回路と、第２の回路と、キャパシタと、第１の端子と、第２の端子と、第３の端子と、を有し、
   前記第１の回路は、第４の端子と、第５の端子と、第６の端子と、を有し、
   前記第１の回路は、前記第４の端子と前記第５の端子間の電位差に応じた電位を前記第６の端子から出力する機能を有し、
   前記第２の回路は、第７の端子と、第８の端子と、を有し、
   前記第２の回路は、前記第７の端子から入力される電位を増幅し、前記第８の端子から出力する機能を有し、
   前記第１の端子は、前記第１のトランジスタを介して前記第４の端子と電気的に接続され、
   前記第２の端子は、前記第２のトランジスタを介して前記第４の端子と電気的に接続され、
   前記第２の端子は、前記第５の端子と電気的に接続され、
   前記第６の端子は、前記第７の端子と電気的に接続され、
   前記第８の端子は、前記第５のトランジスタを介して前記第３の端子と電気的に接続され、
   前記第３のトランジスタおよび前記キャパシタは、前記第６の端子から出力される電位に応じた電位を保持する機能を有し、
   前記第４のトランジスタは、前記キャパシタで保持された電位に従って前記第６の端子から出力される電位を制御する機能を有し、
   前記第３のトランジスタは、チャネルが酸化物半導体で形成されており、
   前記第１のトランジスタ、前記第２のトランジスタ、前記第４のトランジスタ及び前記第５のトランジスタは、チャネルがシリコンで形成されていることを特徴とする半導体装置。
3. 第１乃至第５のトランジスタと、第１の回路と、第２の回路と、キャパシタと、第１の端子と、第２の端子と、第３の端子と、を有し、
   前記第１の回路は、第４の端子と、第５の端子と、第６の端子と、を有し、
   前記第１の回路は、前記第４の端子と前記第５の端子間の電位差に応じた電位を前記第６の端子から出力する機能を有し、
   前記第２の回路は、第７の端子と、第８の端子と、を有し、
   前記第２の回路は、前記第７の端子から入力される電位を増幅し、前記第８の端子から出力する機能を有し、
   前記第１の端子は、前記第１のトランジスタを介して前記第４の端子と電気的に接続され、
   前記第２の端子は、前記第２のトランジスタを介して前記第４の端子と電気的に接続され、
   前記第２の端子は、前記第５の端子と電気的に接続され、
   前記第６の端子は、前記第３のトランジスタを介して前記キャパシタの一方の端子と電気的に接続され、
   前記第６の端子は、前記第３のトランジスタを介して前記第４のトランジスタのゲートと電気的に接続され、
   前記第６の端子は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第６の端子は、前記第７の端子と電気的に接続され、
   前記第８の端子は、前記第５のトランジスタを介して前記第３の端子と電気的に接続され、
   前記第３のトランジスタおよび前記キャパシタは、前記第６の端子から出力される電位に応じた電位を保持する機能を有し、
   前記第４のトランジスタは、前記キャパシタで保持された電位に従って前記第６の端子から出力される電位を制御する機能を有し、
   前記第３のトランジスタは、チャネルが酸化物半導体で形成されており、
   前記第１のトランジスタ、前記第２のトランジスタ、前記第４のトランジスタ及び前記第５のトランジスタは、チャネルがシリコンで形成されていることを特徴とする半導体装置。
4. 第１乃至第５のトランジスタと、第１の回路と、第２の回路と、キャパシタと、第１の端子と、第２の端子と、第３の端子と、を有し、
   前記第１の回路は、第４の端子と、第５の端子と、第６の端子と、を有し、
   前記第１の回路は、前記第４の端子と前記第５の端子間の電位差に応じた電位を前記第６の端子から出力する機能を有し、
   前記第２の回路は、第７の端子と、第８の端子と、を有し、
   前記第２の回路は、前記第７の端子から入力される電位を増幅し、前記第８の端子から出力する機能を有し、
   前記第１の端子は、前記第１のトランジスタを介して前記第４の端子と電気的に接続され、
   前記第２の端子は、前記第２のトランジスタを介して前記第４の端子と電気的に接続され、
   前記第２の端子は、前記第５の端子と電気的に接続され、
   前記第６の端子は、前記第３のトランジスタを介して前記キャパシタの一方の端子と電気的に接続され、
   前記第６の端子は、前記第３のトランジスタを介して前記第４のトランジスタのゲートと電気的に接続され、
   前記第６の端子は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第６の端子は、前記第７の端子と電気的に接続され、
   前記第８の端子は、前記第５のトランジスタを介して前記第３の端子と電気的に接続され、
   前記第３のトランジスタは、チャネルが酸化物半導体で形成されており、
   前記第２のトランジスタと前記第３のトランジスタは、オン、オフが共通の信号で制御されることを特徴とする半導体装置。
5. 第１乃至第５のトランジスタと、第１の回路と、第２の回路と、キャパシタと、第１の端子と、第２の端子と、第３の端子と、を有し、
   前記第１の回路は、第４の端子と、第５の端子と、第６の端子と、を有し、
   前記第１の回路は、前記第４の端子と前記第５の端子間の電位差に応じた電位を前記第６の端子から出力する機能を有し、
   前記第２の回路は、第７の端子と、第８の端子と、を有し、
   前記第２の回路は、前記第７の端子から入力される電位を増幅し、前記第８の端子から出力する機能を有し、
   前記第１の端子は、前記第１のトランジスタを介して前記第４の端子と電気的に接続され、
   前記第２の端子は、前記第２のトランジスタを介して前記第４の端子と電気的に接続され、
   前記第２の端子は、前記第５の端子と電気的に接続され、
   前記第６の端子は、前記第７の端子と電気的に接続され、
   前記第８の端子は、前記第５のトランジスタを介して前記第３の端子と電気的に接続され、
   前記第３のトランジスタおよび前記キャパシタは、前記第６の端子から出力される電位に応じた電位を保持する機能を有し、
   前記第４のトランジスタは、前記キャパシタで保持された電位に従って前記第６の端子から出力される電位を制御する機能を有し、
   前記第３のトランジスタは、チャネルが酸化物半導体で形成されており、
   前記第２のトランジスタと前記第３のトランジスタは、オン、オフが共通の信号で制御されることを特徴とする半導体装置。
6. 第１乃至第５のトランジスタと、第１の回路と、第２の回路と、キャパシタと、第１の端子と、第２の端子と、第３の端子と、を有し、
   前記第１の回路は、第４の端子と、第５の端子と、第６の端子と、を有し、
   前記第１の回路は、前記第４の端子と前記第５の端子間の電位差に応じた電位を前記第６の端子から出力する機能を有し、
   前記第２の回路は、第７の端子と、第８の端子と、を有し、
   前記第２の回路は、前記第７の端子から入力される電位を増幅し、前記第８の端子から出力する機能を有し、
   前記第１の端子は、前記第１のトランジスタを介して前記第４の端子と電気的に接続され、
   前記第２の端子は、前記第２のトランジスタを介して前記第４の端子と電気的に接続され、
   前記第２の端子は、前記第５の端子と電気的に接続され、
   前記第６の端子は、前記第３のトランジスタを介して前記キャパシタの一方の端子と電気的に接続され、
   前記第６の端子は、前記第３のトランジスタを介して前記第４のトランジスタのゲートと電気的に接続され、
   前記第６の端子は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第６の端子は、前記第７の端子と電気的に接続され、
   前記第８の端子は、前記第５のトランジスタを介して前記第３の端子と電気的に接続され、
   前記第３のトランジスタおよび前記キャパシタは、前記第６の端子から出力される電位に応じた電位を保持する機能を有し、
   前記第４のトランジスタは、前記キャパシタで保持された電位に従って前記第６の端子から出力される電位を制御する機能を有し、
   前記第３のトランジスタは、チャネルが酸化物半導体で形成されており、
   前記第２のトランジスタと前記第３のトランジスタは、オン、オフが共通の信号で制御されることを特徴とする半導体装置。
7. 第１乃至第５のトランジスタと、第１の回路と、第２の回路と、キャパシタと、第１の端子と、第２の端子と、第３の端子と、を有し、
   前記第１の回路は、第４の端子と、第５の端子と、第６の端子と、を有し、
   前記第１の回路は、前記第４の端子と前記第５の端子間の電位差に応じた電位を前記第６の端子から出力する機能を有し、
   前記第２の回路は、第７の端子と、第８の端子と、を有し、
   前記第２の回路は、前記第７の端子から入力される電位を増幅し、前記第８の端子から出力する機能を有し、
   前記第１の端子は、前記第１のトランジスタを介して前記第４の端子と電気的に接続され、
   前記第２の端子は、前記第２のトランジスタを介して前記第４の端子と電気的に接続され、
   前記第２の端子は、前記第５の端子と電気的に接続され、
   前記第６の端子は、前記第３のトランジスタを介して前記キャパシタの一方の端子と電気的に接続され、
   前記第６の端子は、前記第３のトランジスタを介して前記第４のトランジスタのゲートと電気的に接続され、
   前記第６の端子は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第６の端子は、前記第７の端子と電気的に接続され、
   前記第８の端子は、前記第５のトランジスタを介して前記第３の端子と電気的に接続され、
   前記第３のトランジスタは、チャネルが酸化物半導体で形成されており、
   前記第１の端子には、信号が入力され、
   前記第２の端子には、参照電位が入力されることを特徴とする半導体装置。
8. 第１乃至第５のトランジスタと、第１の回路と、第２の回路と、キャパシタと、第１の端子と、第２の端子と、第３の端子と、を有し、
   前記第１の回路は、第４の端子と、第５の端子と、第６の端子と、を有し、
   前記第１の回路は、前記第４の端子と前記第５の端子間の電位差に応じた電位を前記第６の端子から出力する機能を有し、
   前記第２の回路は、第７の端子と、第８の端子と、を有し、
   前記第２の回路は、前記第７の端子から入力される電位を増幅し、前記第８の端子から出力する機能を有し、
   前記第１の端子は、前記第１のトランジスタを介して前記第４の端子と電気的に接続され、
   前記第２の端子は、前記第２のトランジスタを介して前記第４の端子と電気的に接続され、
   前記第２の端子は、前記第５の端子と電気的に接続され、
   前記第６の端子は、前記第７の端子と電気的に接続され、
   前記第８の端子は、前記第５のトランジスタを介して前記第３の端子と電気的に接続され、
   前記第３のトランジスタおよび前記キャパシタは、前記第６の端子から出力される電位に応じた電位を保持する機能を有し、
   前記第４のトランジスタは、前記キャパシタで保持された電位に従って前記第６の端子から出力される電位を制御する機能を有し、
   前記第３のトランジスタは、チャネルが酸化物半導体で形成されており、
   前記第１の端子には、信号が入力され、
   前記第２の端子には、参照電位が入力されることを特徴とする半導体装置。
9. 第１乃至第５のトランジスタと、第１の回路と、第２の回路と、キャパシタと、第１の端子と、第２の端子と、第３の端子と、を有し、
   前記第１の回路は、第４の端子と、第５の端子と、第６の端子と、を有し、
   前記第１の回路は、前記第４の端子と前記第５の端子間の電位差に応じた電位を前記第６の端子から出力する機能を有し、
   前記第２の回路は、第７の端子と、第８の端子と、を有し、
   前記第２の回路は、前記第７の端子から入力される電位を増幅し、前記第８の端子から出力する機能を有し、
   前記第１の端子は、前記第１のトランジスタを介して前記第４の端子と電気的に接続され、
   前記第２の端子は、前記第２のトランジスタを介して前記第４の端子と電気的に接続され、
   前記第２の端子は、前記第５の端子と電気的に接続され、
   前記第６の端子は、前記第３のトランジスタを介して前記キャパシタの一方の端子と電気的に接続され、
   前記第６の端子は、前記第３のトランジスタを介して前記第４のトランジスタのゲートと電気的に接続され、
   前記第６の端子は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第６の端子は、前記第７の端子と電気的に接続され、
   前記第８の端子は、前記第５のトランジスタを介して前記第３の端子と電気的に接続され、
   前記第３のトランジスタおよび前記キャパシタは、前記第６の端子から出力される電位に応じた電位を保持する機能を有し、
   前記第４のトランジスタは、前記キャパシタで保持された電位に従って前記第６の端子から出力される電位を制御する機能を有し、
   前記第３のトランジスタは、チャネルが酸化物半導体で形成されており、
   前記第１の端子には、信号が入力され、
   前記第２の端子には、参照電位が入力されることを特徴とする半導体装置。
10. 請求項４乃至９のいずれか一項において、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第４のトランジスタ及び前記第５のトランジスタは、チャネルがシリコンで形成されていることを特徴とする半導体装置。
11. 請求項１乃至１０のいずれか一項において、
    前記酸化物半導体は、ｃ軸配向した結晶を含む領域を有することを特徴とする半導体装置。
12. 請求項１乃至１１のいずれか一項において、
    前記第１の回路は、差動回路であることを特徴とする半導体装置。
13. 請求項１乃至１２のいずれか一項において、
    前記第２の回路は、ソース接地増幅回路またはソースフォロワ回路であることを特徴とする半導体装置。