JP5775139B2 - 半導体装置 - Google Patents
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Description
前記素子分離膜上に位置しており、互いに対向しており、水平方向の長さが高さより長い第1コンタクト及び第2コンタクトと、
前記第1コンタクト上に位置し、少なくとも一層の配線層に形成された第1導電パターンと、
前記第2コンタクト上に位置し、前記第1導電パターンに対向しており、前記少なくとも一層の配線層に形成された第2導電パターンと、
前記第1導電パターン及び前記第2導電パターンより上に位置する上層の配線層と、
を備え、
前記上層の配線層のうち前記第1導電パターン及び前記第2導電パターンの上方に位置する領域には、絶縁膜、又は前記第1導電パターン及び前記第2導電パターンとは異なるパターンの第3導電パターンが位置している半導体装置が提供される。
本実施形態によっても、第1の実施形態と同様の効果を得ることができる。
102 素子分離膜
120 絶縁膜
140 絶縁膜
142 保護絶縁膜
160 絶縁膜
180 保護絶縁膜
200 電極
202 第1コンタクト
204 第1導電パターン
206 第1下層導電パターン
220 電極
222 第2コンタクト
224 第2導電パターン
226 第2下層導電パターン
230 配線
302 ビア
304 配線
324 配線
400 配線
500 トランジスタ
502 ゲート電極
Claims (6)
- 基板に形成された素子分離膜と、
前記基板に形成され、ゲート電極を有するトランジスタと、
前記素子分離膜上に位置しており、互いに対向しており、水平方向の長さが高さより長く、前記トランジスタを囲っていない第1コンタクト及び第2コンタクトと、
上面が前記第1コンタクトに接していて下面が前記素子分離膜に接しており、水平方向の長さが高さより長く、前記第1コンタクトと同じ方向に延在している第1下層導電パターンと、
上面が前記第2コンタクトに接していて下面が前記素子分離膜に接しており、水平方向の長さが高さより長く、前記第2コンタクトと同じ方向に延在し、前記第1下層導電パターンと互いに対向している第2下層導電パターンと、
前記第1コンタクト上面に接していて、水平方向の長さが高さより長く、少なくとも一層の配線層に形成された第1導電パターンと、
前記第2コンタクト上面に接していて、水平方向の長さが高さより長く、前記少なくとも一層の配線層に形成され、前記第1導電パターンと互いに対向している第2導電パターンと、
を備え、
前記第1下層導電パターン及び前記第2下層導電パターンは、前記ゲート電極と同一の層構造を有しており、
上層の配線層のうち前記第1導電パターン及び前記第2導電パターンの上方に位置する領域には、前記第1導電パターン及び前記第2導電パターンとは異なる形状の配線が位置している半導体装置。 - 請求項1に記載の半導体装置において、
前記第1下層導電パターンと前記第2下層導電パターンとは、同一の前記素子分離膜上に形成されている半導体装置。 - 請求項1または2に記載の半導体装置において、
前記第1コンタクトと前記第2コンタクトとの間に位置する第1絶縁膜と、
前記第1コンタクト及び前記第2コンタクトの上に位置する第2絶縁膜と、
を備え、
前記第2絶縁膜は、前記第1絶縁膜より誘電率が低い半導体装置。 - 請求項1〜3のいずれか一つに記載の半導体装置において、
前記第1コンタクトと前記第2コンタクトの間隔は、140nm以下である半導体装置。 - 請求項4に記載の半導体装置において、
前記第1コンタクトと前記第2コンタクトの間隔は、当該半導体装置の最小デザインルールに規定された最小の間隔である半導体装置。 - 請求項1〜5のいずれか一つに記載の半導体装置において、
前記第1コンタクトおよび前記第2コンタクトと、前記第1下層導電パターンおよび前記第2下層導電パターンと、前記第1導電パターンおよび前記第2導電パターンとは、それぞれ異なる材料からなる半導体装置。
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