JP5772301B2 - Alignment mark forming method and semiconductor wafer - Google Patents

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Description

本発明は、例えば、アライメントマークの形成後の製造工程におけるアライメントマーくの消失を防止するためのアライメントマークの形成方法及び半導体ウェーハに関するものである。   The present invention relates to an alignment mark forming method and a semiconductor wafer for preventing, for example, disappearance of alignment marks in a manufacturing process after forming an alignment mark.

半導体素子形成工程においては、シリコンウェーハまたはシリコンウェーハ上に成長した導電性または絶縁性の材料膜をエッチングすることにより形成した半導体素子形成用パターン、即ち、デバイスパターン上に、新たなデバイスパターンを形成することがある。   In the semiconductor element formation process, a new device pattern is formed on a semiconductor element formation pattern, that is, a device pattern formed by etching a silicon wafer or a conductive or insulating material film grown on the silicon wafer. There are things to do.

このようなシリコンウェーハ上に形成したデバイスパターンに対して別のデバイスパターンを重ねる露光工程において、良好な重ね合わせ精度を得るためには、一般的にはデバイスパターンと同時に形成したアライメントマークを使用する。このようなデバイスパターンと同時に形成したアライメントマークを使用する方法は直接合わせと呼ばれている。   In an exposure process in which another device pattern is superimposed on a device pattern formed on such a silicon wafer, in order to obtain good overlay accuracy, an alignment mark formed simultaneously with the device pattern is generally used. . The method of using alignment marks formed simultaneously with such a device pattern is called direct alignment.

選択成長工程における埋め込みの阻止膜として使用する絶縁膜によるデバイスパターンを形成するための露光工程をＰＡ、阻止膜として使用した絶縁膜によるデバイスパターン上の所望する位置に新たなデバイスパターンを形成するための露光工程をＰＢとする。直接合わせとは、露光工程ＰＡにて同時に形成したアライメントマークを使用して、露光工程ＰＡにて形成したデバイスパターンに対して露光工程ＰＢで新たなデバイスパターンを重ね合わせることである。   In the selective growth process, PA is used to form a device pattern with an insulating film used as an embedding blocking film, and a new device pattern is formed at a desired position on the device pattern with an insulating film used as a blocking film. This exposure step is PB. Direct alignment refers to superimposing a new device pattern in the exposure process PB on the device pattern formed in the exposure process PA using the alignment marks formed simultaneously in the exposure process PA.

一方、選択成長工程における埋め込みの阻止膜として使用する絶縁膜によるデバイスパターン形成以前にシリコンウェーハ上にアライメントマーク用段差を形成するための露光工程をＰＳとする。間接合わせとは、露光工程ＰＳにて形成したアライメントマークを使用して、露光工程ＰＡにて形成したデバイスパターンに対して露光工程ＰＢで新たなデバイスパターンを重ねあわせることである。   On the other hand, the exposure process for forming the alignment mark step on the silicon wafer before the device pattern formation by the insulating film used as the embedding blocking film in the selective growth process is defined as PS. Indirect alignment is to superimpose a new device pattern in the exposure step PB on the device pattern formed in the exposure step PA using the alignment mark formed in the exposure step PS.

ここで、直接合わせでの露光工程ＰＡにて形成したデバイスパターンに対する露光工程ＰＢにて形成したデバイスパターンの重ね合わせズレ量の分散をＳ（ｃＡＢ）とする。露光工程ＰＳにて形成したアライメントマークに対する露光工程ＰＡにて形成したデバイスパターンの重ね合わせズレ量の分散をＳ（ｃＳＡ）とする。また、露光工程ＰＳにて形成したシリコン基板上のアライメントマークに対する露光工程ＰＣにて形成したデバイスパターンの重ね合わせズレ量の分散をＳ（ｃＳＢ）とする。   Here, the dispersion of the amount of misalignment of the device pattern formed in the exposure step PB with respect to the device pattern formed in the exposure step PA in direct alignment is defined as S (cAB). The dispersion of the overlay deviation amount of the device pattern formed in the exposure process PA with respect to the alignment mark formed in the exposure process PS is defined as S (cSA). Further, the dispersion of the overlay deviation amount of the device pattern formed in the exposure process PC with respect to the alignment mark on the silicon substrate formed in the exposure process PS is defined as S (cSB).

すると、露光工程ＰＳにて形成したアライメントマークを介した間接合わせでの露光工程ＰＡにて形成したデバイスパターンに対する露光工程ＰＢにて形成したデバイスパターンの重ね合わせズレ量の分散は、
Ｓ（ｋＡＢ）＝Ｓ（ｃＳＡ）＋Ｓ（ｃＳＢ）
である。よって、全ての直接合わせの重ね合わせズレ量の分散が理想的な状態であり、
Ｓ（ｃＡＢ）＝Ｓ（ｃＳＡ）＝Ｓ（ｃＳＢ）＝ＣＲ
とすると、
Ｓ（ｋＡＢ）＝２×Ｓ（ｃＡＢ）＝２ＣＲ
であり、間接合わせを直接合わせに変更することで重ね合わせズレ量の偏差σ（ｋＡＢ）は２−１／２にできる。 Then, dispersion of the amount of misalignment of the device pattern formed in the exposure step PB with respect to the device pattern formed in the exposure step PA in the indirect alignment via the alignment mark formed in the exposure step PS is:
S (kAB) = S (cSA) + S (cSB)
It is. Therefore, the dispersion of the amount of misalignment of all direct alignment is an ideal state,
S (cAB) = S (cSA) = S (cSB) = CR
Then,
S (kAB) = 2 × S (cAB) = 2CR
Thus, by changing the indirect alignment to the direct alignment, the deviation σ (kAB) of the misalignment amount can be reduced to 2−1 / 2.

このように、直接合わせを採用することによって、間接合わせに比べて重ね合わせズレ量の偏差σ（ｋＡＢ）を２−１／２に低減して重ね合わせ精度を向上することができるので、ここで、図１８及び図１９を参照して従来のアライメントマークの形成方法を説明する。 In this way, by employing direct alignment, the overlay deviation accuracy σ (kAB) can be reduced to 2−1 / 2 compared to indirect alignment, so that the overlay accuracy can be improved. A conventional alignment mark forming method will be described with reference to FIGS.

図１８は、従来のアライメント形成方法の説明図であり、左図はデバイスパターン形成領域を示し、右図はアライメントマーク形成領域を示しており、以下においても同様である。まず、図１８（ａ）に示すように、シリコン基板７１上にデバイスパターンを形成するための開口部を有するとともに、アライメントマークを同時に形成するための開口部を有するレジストパターン７２を形成する。   FIG. 18 is an explanatory diagram of a conventional alignment formation method, the left figure shows a device pattern formation area, the right figure shows an alignment mark formation area, and the same applies to the following. First, as shown in FIG. 18A, a resist pattern 72 having an opening for forming a device pattern on the silicon substrate 71 and an opening for forming an alignment mark at the same time is formed.

次いで、図１８（ｂ）に示すように、レジストパターン７２をマスクとしてシリコン基板７１をエッチングすることによってデバイスパターン７３とアライメントマーク７４を形成したのち、図１８（ｃ）に示すようにレジストパターン７２を除去する。   Next, as shown in FIG. 18B, the silicon substrate 71 is etched by using the resist pattern 72 as a mask to form a device pattern 73 and an alignment mark 74. Then, as shown in FIG. Remove.

図１９は、従来の他のアライメントマークの形成方法の説明図であり、ここでは、シリコン基板上に設けた絶縁膜にパターンを形成する場合を説明する。まず、図１９（ａ）に示すように、シリコン基板８１上にＳｉＯ２膜８２を形成したのち、ＳｉＯ２膜８２上に、デバイスパターンを形成するための開口部を有するとともに、アライメントマークを同時に形成するための開口部を有するレジストパターン８３を形成する。 FIG. 19 is an explanatory view of another conventional method of forming alignment marks. Here, a case where a pattern is formed on an insulating film provided on a silicon substrate will be described. First, as shown in FIG. 19A, after an SiO 2 film 82 is formed on a silicon substrate 81, an opening for forming a device pattern is formed on the SiO 2 film 82, and alignment marks are simultaneously formed. A resist pattern 83 having openings for forming is formed.

次いで、図１９（ｂ）に示すように、レジストパターン８３をマスクとしてＳｉＯ２膜８２をエッチングすることによってデバイスパターン用凹部８４とアライメントマーク８５を形成したのち、図１９（ｃ）に示すようにレジストパターン８３を除去する。 Next, as shown in FIG. 19B, the SiO 2 film 82 is etched using the resist pattern 83 as a mask to form device pattern recesses 84 and alignment marks 85, and as shown in FIG. 19C. The resist pattern 83 is removed.

ところが、ウェーハ上にデバイスパターン段差を形成する工程と、ウェーハ上に形成した段差を有するデバイスパターンに対して別のデバイスパターンを重ねるための露光工程の間に、ウェーハ上のデバイスパターンの段差を埋め込む工程を行うことがある。この工程では、デバイスパターンと同時に形成したアライメントマークの段差も同様に埋め込まれてしまうので、この事情を図２０及び図２１を参照して説明する。   However, the step of the device pattern on the wafer is embedded between the step of forming the device pattern step on the wafer and the exposure step for overlaying another device pattern on the device pattern having the step formed on the wafer. A process may be performed. In this step, the step of the alignment mark formed at the same time as the device pattern is also embedded, and this situation will be described with reference to FIGS.

図２０は、絶縁膜埋込工程に伴うアライメントマーク消失の説明図であり、図２０（ａ）に示すように、シリコン基板７１にデバイスパターン７３とアライメントマーク７４を形成したのち、図２０（ｂ）に示すようにＳｉＯ２膜７５を堆積する。 FIG. 20 is an explanatory diagram of the disappearance of the alignment mark accompanying the insulating film embedding process. As shown in FIG. 20A, after forming the device pattern 73 and the alignment mark 74 on the silicon substrate 71, FIG. The SiO 2 film 75 is deposited as shown in FIG.

次いで、図２０（ｃ）に示すように、ＣＭＰ（化学機械研磨）法を用いてシリコン基板７１の表面が露出するまで研磨して平坦化して、デバイス形成領域にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離絶縁膜７６を形成する。この時、アライメントマーク７４もＳｉＯ２膜７５で埋め込まれてしまう。 Next, as shown in FIG. 20C, the surface of the silicon substrate 71 is polished and planarized by using a CMP (Chemical Mechanical Polishing) method, and an STI (Shallow Trench Isolation) structure is formed in the device formation region. An element isolation insulating film 76 is formed. At this time, the alignment mark 74 is also buried with the SiO 2 film 75.

図２１は、選択成長工程に伴うアライメントマーク消失の説明図であり、図２１（ａ）に示すように、ＳｉＯ２膜８２にデバイスパターン用凹部８４とアライメントマーク８５を形成したのち、図２１（ｂ）に示すようにシリコンを選択成長する。この時、デバイスパターン用凹部８４に選択成長シリコン層８６が形成されて素子形成領域となるが、アライメントマーク８５にも選択成長シリコン層８７が形成されてしまう。 FIG. 21 is an explanatory diagram of the disappearance of the alignment mark accompanying the selective growth process. As shown in FIG. 21A, after forming the device pattern recess 84 and the alignment mark 85 in the SiO 2 film 82, FIG. As shown in b), silicon is selectively grown. At this time, the selective growth silicon layer 86 is formed in the device pattern recess 84 to form an element formation region, but the selective growth silicon layer 87 is also formed in the alignment mark 85.

このような埋込工程或いは選択成長工程の結果、アライメントマークの段差量と段差埋込量との差が小さくなり、後の露光工程において、アライメントマークを安定的に検出できなくなるという問題を生じていた。特に、アライメントマーク段差を形成する膜と段差を埋め込む材料膜との光学特性（表面反射率と内部透過率）差が近似するにしたがい、アライメントマークの検出が困難になるという問題がある。   As a result of such an embedding process or a selective growth process, the difference between the step amount of the alignment mark and the step embedding amount becomes small, which causes a problem that the alignment mark cannot be stably detected in the subsequent exposure process. It was. In particular, there is a problem that it becomes difficult to detect the alignment mark as the optical characteristic (surface reflectance and internal transmittance) difference between the film forming the alignment mark step and the material film embedding the step is approximated.

そこで、これらの問題に対応するために各種の提案がなされている。段差を絶縁膜で埋め込んだ後に行う平坦化工程において、アライメントマーク上の絶縁膜を除去することによるアライメントマークの機能回復と絶縁膜段差による新たなアライメントマークの形成とを行うことが提案されている（例えば、特許文献１参照）。   Therefore, various proposals have been made to deal with these problems. In the planarization process performed after the step is filled with the insulating film, it has been proposed to recover the function of the alignment mark by removing the insulating film on the alignment mark and to form a new alignment mark by the step of the insulating film. (For example, refer to Patent Document 1).

また、段差を絶縁膜で埋め込んだ後に、ＣＭＰにより絶縁膜を平坦化した上で、アライメントマーク段差上において、絶縁膜またはシリコン基板のどちらか一方をエッチングすることが提案されている。或いは、ＣＭＰによる絶縁膜の平坦化においてアライメントマーク段差上のみ過研磨される条件を適用することによりアライメントマークの機能回復を行うことも提案されている（例えば、特許文献２参照）。   Further, it has been proposed that after filling the step with an insulating film, the insulating film is planarized by CMP, and then either the insulating film or the silicon substrate is etched on the step of the alignment mark. Alternatively, it has also been proposed to restore the function of the alignment mark by applying the condition that only the alignment mark step is overpolished in planarization of the insulating film by CMP (see, for example, Patent Document 2).

また、ＳＯＩ基板上に絶縁膜を阻止膜とするシリコンの選択的エピタキシャル成長による埋込構造を形成する工程を行う場合のアライメントマーク形成方法も提案されている。ここでは、ＳＯＩ基板の段差によるアライメントマーク上に、選択成長を阻止するための絶縁膜を残したうえで選択的エピタキシャル成長を行うことでアライメントマークの形状劣化を防止することが提案されている（特許文献３参照）。   There has also been proposed an alignment mark forming method for performing a step of forming a buried structure by selective epitaxial growth of silicon using an insulating film as a blocking film on an SOI substrate. Here, it is proposed that the shape of the alignment mark is prevented by performing selective epitaxial growth after leaving an insulating film for preventing selective growth on the alignment mark due to the step of the SOI substrate (patent) Reference 3).

特開平０２−１６４０１８号公報Japanese Patent Laid-Open No. 02-164018 特開平１１−０５４６０７号公報Japanese Patent Laid-Open No. 11-054607 特開２００８−０１６６３９号公報JP 2008-016639 A

しかしながら、特許文献１の場合には、デバイスパターンとアライメントマークの領域の深さ方向の材料構造は同一であるため、同一エッチングにおいてデバイスパターンとアライメントマークのエッチング量を個別にコントロールすることは困難である。したがって、アライメントマークとして必要な段差量がデバイス形成のために必要な段差量よりも大きい場合には、シリコン基板のエッチング段差によるアライメントマークの適用は困難になる。   However, in the case of Patent Literature 1, since the material structure in the depth direction of the device pattern and the alignment mark region is the same, it is difficult to individually control the etching amount of the device pattern and the alignment mark in the same etching. is there. Therefore, when the level difference required for the alignment mark is larger than the level difference required for device formation, it is difficult to apply the alignment mark due to the etching level difference of the silicon substrate.

また、新たに形成した絶縁膜段差によるアライメントマークはデバイスパターンと同時に形成したアライメントマークではないため直接合わせと同等の重ね合わせ精度を得られないという問題がある。   In addition, the alignment mark formed by the newly formed step difference in the insulating film is not an alignment mark formed at the same time as the device pattern.

さらに、絶縁膜を阻止膜とするシリコンの選択的エピタキシャル成長による埋込構造を形成する工程では、デバイスパターンとアライメントマークの段差はシリコン基板が露出しているためエピタキシャル成長層で埋め込まれてしまう。シリコン基板とエピタキシャル成長層とのエッチングレートは同等であるため、シリコン基板のアライメントマーク段差形状を正確に保持したままエピタキシャル成長層を除去することが困難であるという問題がある。   Further, in the step of forming a buried structure by selective epitaxial growth of silicon using an insulating film as a blocking film, the step between the device pattern and the alignment mark is buried in the epitaxial growth layer because the silicon substrate is exposed. Since the etching rates of the silicon substrate and the epitaxial growth layer are the same, there is a problem that it is difficult to remove the epitaxial growth layer while accurately maintaining the alignment mark step shape of the silicon substrate.

また、特許文献２の提案でも、デバイスパターンとアライメントマークの領域の深さ方向の材料構造は同一であるため、同一エッチングにおいてデバイスパターンとアライメントマークのエッチング量を個別にコントロールすることは困難である。したがって、アライメントマークとして必要な段差量がデバイス形成のために必要な段差量よりも大きい場合には、シリコン基板のエッチング段差によるアライメントマークの適用は困難であるという問題がある。   In the proposal of Patent Document 2, since the material structure in the depth direction of the device pattern and the alignment mark region is the same, it is difficult to individually control the etching amount of the device pattern and the alignment mark in the same etching. . Therefore, when the level difference required for the alignment mark is larger than the level difference required for device formation, there is a problem that it is difficult to apply the alignment mark due to the etching level difference of the silicon substrate.

さらに、絶縁膜を阻止膜とするシリコンの選択的エピタキシャル成長による埋込構造を形成する工程では、シリコン基板のアライメントマーク段差形状を正確に保持したままエピタキシャル成長層を除去することは困難であるという問題がある。   Furthermore, in the process of forming a buried structure by selective epitaxial growth of silicon using an insulating film as a blocking film, it is difficult to remove the epitaxial growth layer while accurately maintaining the alignment mark step shape of the silicon substrate. is there.

また、特許文献３の提案では、絶縁膜を阻止膜とする選択成長埋込構造を形成する工程において、アライメントマークはデバイスパターンと同時に形成したマークではないため、直接合わせと同等の重ね合わせ精度を得られないという問題がある。   Further, in the proposal of Patent Document 3, in the process of forming the selective growth buried structure using the insulating film as the blocking film, the alignment mark is not a mark formed simultaneously with the device pattern, so that the overlay accuracy equivalent to the direct alignment is obtained. There is a problem that it cannot be obtained.

このように、直接合わせの場合には、エッチングレートの関係でアライメントマーク段差形状を正確に保持したままアライメントマークの段差を埋め込んでいる膜を除去することは困難であるという問題がある。また、仮に、アライメントマークの段差を埋め込んでいる膜を除去できたとしても、アライメントマーク段差の形状劣化によりアライメントマークの検出精度の向上が見込めないという問題がある。   Thus, in the case of direct alignment, there is a problem that it is difficult to remove the film in which the alignment mark step is embedded while accurately maintaining the alignment mark step shape due to the etching rate. Further, even if the film embedded in the step of the alignment mark can be removed, there is a problem that the detection accuracy of the alignment mark cannot be improved due to the shape deterioration of the step of the alignment mark.

一方、デバイスパターンとアライメントマークを同時に形成しないようにすれば、アライメントマークの段差量をデバイスパターンとして必要な段差量より大きくすることは可能になる。或いは、アライメントマーク段差を形成している膜とアライメントマークの段差を埋め込んでいる膜とのエッチングレートを変えるといった対応は可能である。しかし、この場合には、別のデバイスパターンを重ねるための露光工程でのアライメントは間接合わせとなるために所望のアライメントマークの検出精度の向上が見込めないという問題がある。   On the other hand, if the device pattern and the alignment mark are not formed simultaneously, the step amount of the alignment mark can be made larger than the step amount necessary for the device pattern. Alternatively, it is possible to change the etching rate between the film in which the alignment mark step is formed and the film in which the alignment mark step is embedded. However, in this case, since the alignment in the exposure process for overlapping another device pattern is indirect alignment, there is a problem that improvement in detection accuracy of a desired alignment mark cannot be expected.

したがって、本発明は、デバイスパターンと同時に形成したアライメントマークを精度良く検出することを目的とする。   Accordingly, an object of the present invention is to accurately detect an alignment mark formed simultaneously with a device pattern.

開示する一観点からは、半導体ウェーハのアライメントマーク形成領域に第１の凹部を形成する工程と、前記第１の凹部を絶縁膜で埋め込む工程と、前記半導体ウェーハのデバイス領域に形成するデバイスパターンと同時に、前記デバイスパターンの段差量より大きな段差量を有し、その底面において前記半導体ウェーハが露出する周期的に設けられた第２の凹部を、アライメントマークとしてエッチングにより前記絶縁膜に形成する工程と
を有することを特徴とするアライメントマークの形成方法が提供される。 From one aspect to be disclosed, a step of forming a first recess in an alignment mark formation region of a semiconductor wafer, a step of filling the first recess with an insulating film, and a device pattern formed in a device region of the semiconductor wafer, at the same time, it has a large step amount than the step amount of the device pattern, forming a second recess in which the semiconductor wafer is provided periodically exposed at its bottom, the insulating film by etching as an alignment mark A method for forming an alignment mark is provided.

また、開示する別の観点からは、デバイス形成領域に設けたデバイスパターンと、アライメントマーク形成領域に設けた埋込絶縁膜と、前記埋込絶縁膜に形成され、前記デバイスパターンの段差量より大きな段差量を有し、その底面において半導体ウェーハが露出する周期的に設けられた凹部によるアライメントマークとを有することを特徴とする半導体ウェーハが提供される。 Further, from another viewpoint to be disclosed, a device pattern provided in the device formation region, a buried insulating film provided in the alignment mark formation region, and the buried insulating film are formed and are larger than the step amount of the device pattern. There is provided a semiconductor wafer having a step amount and an alignment mark formed by a concave portion provided periodically on the bottom surface of which the semiconductor wafer is exposed .

開示のアライメントマークの形成方法及び半導体ウェーハによれば、デバイスパターンと同時に形成したアライメントマークを精度良く検出することが可能になる。   According to the disclosed alignment mark forming method and semiconductor wafer, it is possible to accurately detect the alignment mark formed simultaneously with the device pattern.

本発明の実施の形態のアライメントマークの概念的構成図である。It is a notional block diagram of the alignment mark of the embodiment of the present invention. 本発明の実施の形態の前提となるアライメントマークの形成方法の途中までの説明図である。It is explanatory drawing to the middle of the formation method of the alignment mark used as the premise of embodiment of this invention. 本発明の実施の形態の前提となるアライメントマークの形成方法の図２以降の説明図である。FIG. 3 is an explanatory view after FIG. 2 of an alignment mark forming method as a premise of an embodiment of the present invention. 本発明の実施の形態のアライメントマークの形成方法の途中までの説明図である。It is explanatory drawing to the middle of the formation method of the alignment mark of embodiment of this invention. 本発明の実施の形態のアライメントマークの形成方法の図４以降の説明図である。FIG. 5 is an explanatory view after FIG. 4 of the method of forming an alignment mark according to the embodiment of the present invention. 本発明の実施の形態のアライメントマークの他の形成方法の途中までの説明図である。It is explanatory drawing to the middle of the other formation method of the alignment mark of embodiment of this invention. 本発明の実施の形態のアライメントマークの他の形成方法の図６以降の途中までの説明図である。It is explanatory drawing to the middle after FIG. 6 of the other formation method of the alignment mark of embodiment of this invention. 本発明の実施の形態のアライメントマークの他の形成方法の図７以降の途中までの説明図である。It is explanatory drawing to the middle after FIG. 7 of the other formation method of the alignment mark of embodiment of this invention. 本発明の実施の形態のアライメントマークの他の形成方法の図８以降の説明図である。It is explanatory drawing after FIG. 8 of the other formation method of the alignment mark of embodiment of this invention. 本発明の前提となるアライメントマークを用いた半導体装置の製造工程の途中までの説明図である。It is explanatory drawing to the middle of the manufacturing process of the semiconductor device using the alignment mark used as the premise of this invention. 本発明の前提となるアライメントマークを用いた半導体装置の製造工程の図１０以降の途中までの説明図である。It is explanatory drawing to the middle of FIG. 10 and subsequent of the manufacturing process of the semiconductor device using the alignment mark used as the premise of this invention. 本発明の前提となるアライメントマークを用いた半導体装置の製造工程の図１１以降の途中までの説明図である。It is explanatory drawing to the middle of FIG. 11 and subsequent of the manufacturing process of the semiconductor device using the alignment mark used as the premise of this invention. 本発明の前提となるアライメントマークを用いた半導体装置の製造工程の図１２以降の途中までの説明図である。It is explanatory drawing to the middle of FIG. 12 and subsequent of the manufacturing process of the semiconductor device using the alignment mark used as the premise of this invention. 本発明の前提となるアライメントマークを用いた半導体装置の製造工程の図１３以降の途中までの説明図である。It is explanatory drawing to the middle of FIG. 13 and subsequent of the manufacturing process of the semiconductor device using the alignment mark used as the premise of this invention. 本発明の前提となるアライメントマークを用いた半導体装置の製造工程の図１４以降の途中までの説明図である。It is explanatory drawing to the middle of FIG. 14 and subsequent of the manufacturing process of the semiconductor device using the alignment mark used as the premise of this invention. 本発明の前提となるアライメントマークを用いた半導体装置の製造工程の図１５以降の途中までの説明図である。FIG. 16 is an explanatory diagram up to the middle of FIG. 15 and subsequent drawings of a manufacturing process of a semiconductor device using an alignment mark as a premise of the present invention. 本発明の前提となるアライメントマークを用いた半導体装置の製造工程の図１６以降の説明図である。FIG. 17 is an explanatory view after FIG. 16 of a manufacturing process of a semiconductor device using an alignment mark which is a premise of the present invention. 従来のアライメントマークの形成方法の説明図である。It is explanatory drawing of the formation method of the conventional alignment mark. 従来の他のアライメントマークの形成方法の説明図である。It is explanatory drawing of the formation method of the other conventional alignment mark. 絶縁膜埋込工程に伴うアライメントマーク消失の説明図である。It is explanatory drawing of the disappearance of the alignment mark accompanying an insulating film embedding process. 選択成長工程に伴うアライメントマーク消失の説明図である。It is explanatory drawing of the alignment mark loss | disappearance accompanying a selective growth process.

ここで、図１乃至図９を参照して、本発明の実施の形態のアライメントマーク及びその形成方法を説明する。図１は本発明の実施の形態のアライメントマークの概念的構成図であり、図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った概念的断面図である。図１に示すように、半導体基板１１のアライメントマーク形成領域１０にデバイスパターンの段差量より深い凹部１３を形成し、この凹部１３を絶縁膜１４で埋め込み、この絶縁膜１４に半導体基板１１に達するアライメントマーク１９を設ける。この場合のアライメントマーク１９の段差量は、後の露光工程におけるアライメントに必要な最小段差量より大きな段差量とする。 Here, with reference to FIG. 1 thru | or FIG. 9, the alignment mark of embodiment of this invention and its formation method are demonstrated. FIG. 1 is a conceptual configuration diagram of an alignment mark according to an embodiment of the present invention, FIG. 1 (a) is a plan view, and FIG. 1 (b) is a point connecting AA 'in FIG. 1 (a). It is a conceptual sectional view along a chain line. As shown in FIG. 1, a recess 13 deeper than the step amount of the device pattern is formed in the alignment mark formation region 10 of the semiconductor substrate 11, the recess 13 is filled with an insulating film 14, and reaches the semiconductor substrate 11 in the insulating film 14. An alignment mark 19 is provided. The step amount of the alignment mark 19 in this case is set to a step amount larger than the minimum step amount necessary for alignment in the subsequent exposure process.

この場合の半導体基板１１は、典型的にはシリコン基板であるが、ＧａＡｓ等の化合物半導体基板やＳｉＧｅ基板等の他の半導体基板でも良い。また、絶縁膜１４は、典型的にはＳｉＯ２膜であるが、製造工程との整合性の観点からＳｉＮ等の他の絶縁膜を用いても良い。 The semiconductor substrate 11 in this case is typically a silicon substrate, but may be a compound semiconductor substrate such as GaAs or another semiconductor substrate such as a SiGe substrate. The insulating film 14 is typically a SiO 2 film, but other insulating films such as SiN may be used from the viewpoint of consistency with the manufacturing process.

このように、デバイスパターンの段差量より深い凹部１３にアライメントマーク１９を形成しているので、デバイスパターン領域を絶縁膜で埋め込んでも、アライメントマーク１９が絶縁膜で完全に埋め込まれることはなく、アライメントマークの検出が容易である。 As described above, since the alignment mark 19 is formed in the recess 13 that is deeper than the step amount of the device pattern, the alignment mark 19 is not completely filled with the insulating film even if the device pattern region is filled with the insulating film. Mark detection is easy.

また、デバイスパターンを選択エピタキシャル成長法により半導体層で埋め込む場合にも、アライメントマーク１９は絶縁膜１４で形成されているので、アライメントマーク領域に半導体層は成長しないので、アライメントマークを精度良く検出することができる。 Also, when the device pattern is embedded in the semiconductor layer by selective epitaxial growth, the alignment mark 19 is formed of the insulating film 14, and therefore the semiconductor layer does not grow in the alignment mark region. Can do.

アライメントマーク１９の底部は半導体基板１１に達しているので、アライメントマーク１９にも半導体層が選択成長するが、デバイスパターンより段差量が大きいので、アライメントマーク１９が完全に埋め込まれることはない。したがって、十分余裕ある段差量を確保することができるので、アライメントマーク１９の検出が容易になる。 Since the bottom of the alignment mark 19 is reached second semiconductor substrate 11, but the semiconductor layer to Alignment marks 19 are selectively grown, since the larger step amount than the device pattern, no alignment mark 19 is completely embedded . Accordingly, a sufficiently large level difference can be ensured, and the alignment mark 19 can be easily detected.

次に、図２及び図３を参照して、本発明の実施の形態の前提となるアライメントマークの形成方法を説明するが、ここでは、選択エピタキシャル成長後の露光工程で用いるアライメントマークの形成方法として説明する。まず、図２（ａ）に示すように、デバイス形成領域の半導体基板１１の表面を完全に覆うと共に、アライメントマーク形成領域において開口部を有するレジストパターン１２を形成する。 Next, with reference to FIG. 2 and FIG. 3, an alignment mark forming method which is a premise of the embodiment of the present invention will be described. Here, as an alignment mark forming method used in an exposure process after selective epitaxial growth, explain. First, as shown in FIG. 2A, a resist pattern 12 that completely covers the surface of the semiconductor substrate 11 in the device formation region and has an opening in the alignment mark formation region is formed.

次いで、図２（ｂ）に示すように、レジストパターン１２をマスクとして、アライメントマーク形成領域にデバイスパターンの段差より大きな段差量１ｄ２の凹部１３をエッチングにより形成する。次いで、図２（ｃ）に示すように、ＳｉＯ２等の絶縁膜１４で埋め込んだのち、デバイス形成領域における絶縁膜１４の厚さが１ｄ１になるようにＣＭＰ法等により表面平坦化処理を行う。この時、アライメントマーク形成領域における絶縁膜１４の厚さは１ｄ３となる。 Next, as shown in FIG. 2B, using the resist pattern 12 as a mask, a recess 13 having a step amount 1d 2 larger than the step of the device pattern is formed in the alignment mark formation region by etching. Next, as shown in FIG. 2C, after being embedded with an insulating film 14 such as SiO 2 , surface planarization is performed by a CMP method or the like so that the thickness of the insulating film 14 in the device formation region becomes 1d 1. Do. At this time, the thickness of the insulating film 14 in the alignment mark formation region becomes 1d 3.

次いで、図３（ｄ）に示すように、絶縁膜１４上にデバイスパターンを形成するための開口部を有するとともに、アライメントマークを同時に形成するための開口部を有するレジストパターン１５を形成する。   Next, as shown in FIG. 3D, a resist pattern 15 having an opening for forming a device pattern on the insulating film 14 and an opening for forming an alignment mark at the same time is formed.

次いで、図３（ｅ）に示すように、レジストパターン１５をマスクとして絶縁膜１４をエッチングすることによって埋込用凹部１６とアライメントマーク１７を同時に形成する。この時、シリコンと絶縁膜のエッチングレートの差を用いて、アライメントマーク形成領域において絶縁膜１４を過剰エッチングすることによって半導体基板１１を露出させない深さ１ｄ４のアライメントマークを形成する。 Next, as shown in FIG. 3E, the recess 16 for embedding and the alignment mark 17 are simultaneously formed by etching the insulating film 14 using the resist pattern 15 as a mask. In this case, using the difference in etching rate of the silicon and the insulating film, forming an alignment mark depth 1d 4 which does not expose the semiconductor substrate 11 by over-etching the insulating film 14 in the alignment mark formation region.

次いで、図３（ｆ）に示すように、レジストパターン１５を除去したのち、選択エピタキシャル成長法により半導体を成長させて、埋込用凹部を半導体層１８で埋め込む。この時、アライメントマーク１７の底部は絶縁膜１４であるので成長阻止膜となり、半導体層は成長しない。   Next, as shown in FIG. 3 (f), after removing the resist pattern 15, a semiconductor is grown by selective epitaxial growth, and the embedding recess is filled with the semiconductor layer 18. At this time, since the bottom of the alignment mark 17 is the insulating film 14, it becomes a growth blocking film and the semiconductor layer does not grow.

次に、アライメントマーク１７の深さ等に関する関係を説明する。まず、デバイス形成領域における絶縁膜１４、即ち、選択成長阻止膜の厚さ１ｄ１を要求されるデバイス性能を満たす条件をもとに決定する。このエッチング量をｋとすると、
１ｄ１＝ｋ＞0
となる。 Next, the relationship regarding the depth etc. of the alignment mark 17 is demonstrated. First, the insulating film 14 in the device formation region, that is, the thickness 1d 1 of the selective growth blocking film is determined based on conditions that satisfy the required device performance. If this etching amount is k,
1d 1 = k> 0
It becomes.

図３（ｅ）における絶縁膜１４のエッチングでは、デバイスパターン領域の被エッチング領域は、絶縁膜１４の残渣を全て取り除いて半導体基板１１を完全に露出させておく必要がある。そこで、絶縁膜１４のエッチングは、絶縁膜１４を膜厚ｋだけエッチングしたあと余分に行う。この余分に行うエッチングをオーバーエッチングという。   In the etching of the insulating film 14 in FIG. 3E, it is necessary to completely remove the residue of the insulating film 14 and to completely expose the semiconductor substrate 11 in the device pattern region to be etched. Therefore, the insulating film 14 is etched after the insulating film 14 is etched by the film thickness k. This extra etching is called overetching.

１ｄ１の値を決定したら、次に、１ｄ４の値を決定する。１ｄ４は、選択エピタキシャル成長工程以降に行う露光工程においてアライメントマークとして使用するために必要な段差量を確保するための絶縁膜１４のエッチング量である。この絶縁膜１４のエッチング量１ｄ４は、以下の二つの観点から決定する。 Once the value of 1d 1 is determined, the value of 1d 4 is then determined. 1d 4 is an etching amount of the insulating film 14 for securing a step amount necessary for use as an alignment mark in an exposure process performed after the selective epitaxial growth process. The etching amount 1d 4 of the insulating film 14 is determined from the following two viewpoints.

まず、第一の観点から、絶縁膜１４のエッチング量１ｄ４は、選択エピタキシャル成長工程以降に行う露光工程においてアライメントマークとして使用するために必要な段差量以上の大きさが必要である。ある露光工程において必要なアライメントマークの段差量は、その露光工程に対して要求されるアライメント精度を満たすための露光装置の評価により事前に決定するものであるので、１ｄ４の最小値も、１ｄ１の値と並んで最初に決定するものである。 First, from the first viewpoint, the etching amount 1d 4 of the insulating film 14 needs to be larger than the step amount necessary for use as an alignment mark in an exposure process performed after the selective epitaxial growth process. Since the step amount of the alignment mark required in a certain exposure process is determined in advance by evaluation of the exposure apparatus for satisfying the alignment accuracy required for the exposure process, the minimum value of 1d 4 is also 1d. It is determined first along with the value of 1 .

ここでは、事前に決定した選択エピタキシャル成長工程以降に行う露光工程においてアライメントマークとして使用するために必要なアライメントマークの最小段差量をｎとし、
１ｄ４≧ｎ＞０
とする。 Here, the minimum step amount of the alignment mark necessary for use as the alignment mark in the exposure process performed after the selective epitaxial growth process determined in advance is n,
1d 4 ≧ n> 0
And

次に、第二の観点から、絶縁膜１４のエッチング量１ｄ４は、デバイスパターン領域の絶縁膜１４の被エッチング量よりも大きな量が必要である。アライメントマーク１７の絶縁膜１４の被エッチング領域とデバイスパターン領域の絶縁膜１４の被エッチング領域は同時にエッチングが行われるため、どちらの絶縁膜１４の被エッチング領域もデバイスパターン領域の絶縁膜に対するオーバーエッチングに晒される。このデバイスパターン領域の絶縁膜１４に対するオーバーエッチングによりエッチングされるアライメントマーク形成領域における絶縁膜１４のエッチング量をｔ１とし、
ｔ１≧０
とする。 Next, from the second viewpoint, the etching amount 1d 4 of the insulating film 14 needs to be larger than the etching amount of the insulating film 14 in the device pattern region. Since the region to be etched of the insulating film 14 of the alignment mark 17 and the region to be etched of the insulating film 14 in the device pattern region are etched at the same time, both of the etched regions of the insulating film 14 are over-etched with respect to the insulating film in the device pattern region. Exposed to. The etching amount of the insulating film 14 in the alignment mark formation region etched by overetching the insulating film 14 in the device pattern region is defined as t 1 .
t 1 ≧ 0
And

アライメントマーク形成領域の絶縁膜１４の被エッチング領域は、半導体基板１１を露出させないようにする必要があり、デバイスパターン領域の絶縁膜１４に対するオーバーエッチング終了後にも絶縁膜１４が存在していなければならない。即ち、デバイスパターン領域の被エッチング領域では膜厚ｋの絶縁膜１４のエッチングが終了して半導体基板１１が露出した状態となっているオーバーエッチング中も、アライメントマーク１７の被エッチング領域では絶縁膜１４のエッチンが行われている。したがって、デバイスパターン領域の絶縁膜１４のエッチング条件から決定するアライメントマーク１７の絶縁膜１４のエッチング量１ｄ４は、ｋとｔ１の和に等しく、
１ｄ４＝ｋ＋ｔ１＞０
である。 The region to be etched of the insulating film 14 in the alignment mark forming region needs to prevent the semiconductor substrate 11 from being exposed, and the insulating film 14 must exist even after the overetching of the insulating film 14 in the device pattern region is completed. . That is, even during over-etching in which the etching of the insulating film 14 with the film thickness k is finished in the etched region of the device pattern region and the semiconductor substrate 11 is exposed, the insulating film 14 is etched in the etched region of the alignment mark 17. Etching is done. Accordingly, the etching amount 1d 4 of the insulating film 14 of the alignment mark 17 determined from the etching conditions of the insulating film 14 in the device pattern region is equal to the sum of k and t 1 .
1d 4 = k + t 1 > 0
It is.

ここで、上述の二つの観点から求めた絶縁膜１４のエッチング量１ｄ４の値である、アライメントマーク１７の絶縁膜１４のエッチング量ｋ＋ｔ１と、アライメントマークとして使用するために必要なアライメントマークの最小段差量をｎとの大小を比較する。
ｋ＋ｔ１≧ｎ
であるなら、デバイスパターン領域の絶縁膜のエッチング条件により露光工程において必要なアライメントマークの最小段差は形成されるので、１ｄ４は、
１ｄ４＝ｋ＋ｔ１≧ｎ＞０
即ち、
１ｄ４＝ｋ＋ｔ１＞０
である。 Here, the etching amount k + t 1 of the insulating film 14 of the alignment mark 17, which is the value of the etching amount 1 d 4 of the insulating film 14 obtained from the above two viewpoints, and the alignment mark necessary for use as the alignment mark The minimum step amount is compared with n.
k + t 1 ≧ n
In this case, since the minimum step of the alignment mark necessary in the exposure process is formed according to the etching condition of the insulating film in the device pattern region, 1d 4
1d 4 = k + t 1 ≧ n> 0
That is,
1d 4 = k + t 1 > 0
It is.

なお、
ｋ＋ｔ１＜ｎ
であるなら、デバイスパターン領域の絶縁膜１４のエッチング条件では、露光工程において必要なアライメントマークの最小段差ｎは形成されず不足しているので、アライメントマーク１７の絶縁膜１４のエッチング量を追加しなければならない。このアライメントマーク１７の絶縁膜１４の追加のエッチングは、デバイスパターン領域の絶縁膜１４に対するオーバーエッチングを延長することで行う。 In addition,
k + t 1 <n
If this is the case, the etching condition of the insulating film 14 in the device pattern region is insufficient because the minimum step n of the alignment mark required in the exposure process is not formed, so the etching amount of the insulating film 14 of the alignment mark 17 is added. There must be. The additional etching of the insulating film 14 of the alignment mark 17 is performed by extending over-etching of the device pattern region with respect to the insulating film 14.

ここで、デバイスパターン領域の被エッチング領域の絶縁膜１４のオーバーエッチングによりエッチングされる膜厚ｔ１と区別するため、アライメントマーク１７における延長して行うオーバーエッチングによりエッチングされる絶縁膜１４の膜厚をｔ２とする。ｋ＋ｔ１＜ｎの場合にアライメントマーク１７の最小段差ｎとして不足する絶縁膜１４のエッチング量は、ｎ−（ｋ＋ｔ１）であるので、
必要となるｔ２の量は、
ｔ２≧ｎ−（ｋ＋ｔ１）＞０
である。したがって、１ｄ４は、
１ｄ４＝ｋ＋ｔ１＋ｔ２≧ｎ＞０
即ち、
１ｄ４＝ｋ＋ｔ１＋ｔ２＞０
である。 Here, in order to distinguish from the film thickness t 1 etched by over-etching of the insulating film 14 in the etched region of the device pattern region, the film thickness of the insulating film 14 etched by over-etching that is extended in the alignment mark 17. a and t 2. When k + t 1 <n, the etching amount of the insulating film 14 that is insufficient as the minimum step n of the alignment mark 17 is n− (k + t 1 ).
The amount of t2 required is
t 2 ≧ n− (k + t 1 )> 0
It is. Therefore, 1d 4 is
1d 4 = k + t 1 + t 2 ≧ n> 0
That is,
1d 4 = k + t 1 + t 2 > 0
It is.

次に、１ｄ４の値が決定したら、更に、アライメントマーク形成領域における絶縁膜１４の膜厚１ｄ３の値を決定する。アライメントマーク１７の絶縁膜１４の被エッチング領域は半導体基板１１を露出させないようにする必要があるので、１ｄ３は１ｄ４より大きな値であることが必要である。したがって、
１ｄ３＞１ｄ４
である。 Next, when the determined value of 1d 4 further determines the value of the film thickness 1d 3 of the insulating film 14 in the alignment mark formation region. Since it is necessary to prevent the semiconductor substrate 11 from being exposed in the region to be etched of the insulating film 14 of the alignment mark 17, 1d 3 needs to be larger than 1d 4 . Therefore,
1d 3 > 1d 4
It is.

ｋ＋ｔ１≧ｎであるなら、
１ｄ４＝ｋ＋ｔ１＞０であるので、１ｄ３＞１ｄ４の関係から、
１ｄ３＞ｋ＋ｔ１＞０
である。 If k + t 1 ≧ n,
Since 1d 4 = k + t 1 > 0, from the relationship of 1d 3 > 1d 4 ,
1d 3 > k + t 1 > 0
It is.

また、ｋ＋ｔ１＜ｎであるなら、
１ｄ４＝ｋ＋ｔ１＋ｔ２＞０であるので、
１ｄ３＞ｋ＋ｔ１＋ｔ２＞０
である。 If k + t 1 <n,
Since 1d 4 = k + t 1 + t 2 > 0,
1d 3 > k + t 1 + t 2 > 0
It is.

この１ｄ３の値が決定したら、最後に、凹部１３を形成するためのエッチング量１ｄ２の値を決定する。凹部１３を予め形成する目的は、デバイスパターン領域の被エッチング領域にある膜厚ｋの絶縁膜１４をオーバーエッチングする条件でエッチングを行っても、アライメントマーク形成領域において半導体基板１１を露出させないためである。したがって、１ｄ２は、アライメントマーク形成領域の絶縁膜の膜厚１ｄ３と、選択的エピタキシャル成長の阻止膜として使用する絶縁膜１４の膜厚１ｄ１との差に等しく、
１ｄ２＝１ｄ３−１ｄ１
である。 When the value of this 1d 3 is determined, finally, to determine the value of the etching amount 1d 2 for forming the concave portion 13. The purpose of forming the recess 13 in advance is that the semiconductor substrate 11 is not exposed in the alignment mark formation region even if the insulating film 14 having a film thickness k in the etching target region of the device pattern region is over-etched. is there. Therefore, 1d 2 is equal to the difference between the film thickness 1d 3 of the insulating film in the alignment mark formation region and the film thickness 1d 1 of the insulating film 14 used as a selective epitaxial growth blocking film.
1d 2 = 1d 3 -1d 1
It is.

ｋ＋ｔ１≧ｎであるなら、
１ｄ３＞ｋ＋ｔ１＞０であるので、
１ｄ２＝１ｄ３−１ｄ１
となり、１ｄ１＝ｋであるので、
１ｄ２＝１ｄ３−１ｄ１＞（ｋ＋ｔ１）−ｋ＞０
即ち、
１ｄ２＞ｔ１＞０
である。 If k + t 1 ≧ n,
Since 1d 3 > k + t 1 > 0,
1d 2 = 1d 3 -1d 1
Since 1d 1 = k,
1d 2 = 1d 3 −1d 1 > (k + t 1 ) −k> 0
That is,
1d 2 > t 1 > 0
It is.

また、ｋ＋ｔ１＜ｎであるなら、
１ｄ３＞ｋ＋ｔ１＋ｔ２＞０であるので、
１ｄ２＝１ｄ３−１ｄ１＞（ｋ＋ｔ１＋ｔ２）−ｋ＞０
即ち、
１ｄ２＞ｔ１＋ｔ２＞０
である。 If k + t 1 <n,
Since 1d 3 > k + t 1 + t 2 > 0,
1d 2 = 1d 3 −1d 1 > (k + t 1 + t 2 ) −k> 0
That is,
1d 2 > t 1 + t 2 > 0
It is.

このような関係を有するアライメントマーク１７を形成することによって、選択エピタキシャル成長工程において埋込用凹部１６を半導体層１８で埋め込んだ場合にも、アライメントマーク１７には半導体層は成長しないので最少段差ｎを保つことができる。   By forming the alignment mark 17 having such a relationship, the semiconductor layer is not grown on the alignment mark 17 even when the embedding recess 16 is filled with the semiconductor layer 18 in the selective epitaxial growth process. Can keep.

次に、図４及び図５を参照して、本発明の実施の形態のアライメントマークの形成方法を説明する。ここでも、選択エピタキシャル成長後の露光工程で用いるアライメントマークの形成方法として説明する。まず、図４（ａ）に示すように、デバイス形成領域の半導体基板１１の表面を完全に覆うと共に、アライメントマーク形成領域において開口部を有するレジストパターン１２を形成する。 Next, with reference to FIGS. 4 and 5, a method of forming alignment marks according to the embodiment of the present invention will be described. Here, it will be described as a method for forming alignment marks used in the exposure process after selective epitaxial growth. First, as shown in FIG. 4A, a resist pattern 12 that completely covers the surface of the semiconductor substrate 11 in the device formation region and has an opening in the alignment mark formation region is formed.

次いで、図４（ｂ）に示すように、レジストパターン１２をマスクとして、アライメントマーク形成領域にデバイスパターンの段差より大きな段差量２ｄ２の凹部１３をエッチングにより形成する。次いで、図４（ｃ）に示すように、ＳｉＯ２等の絶縁膜１４で埋め込んだのち、デバイス形成領域における絶縁膜１４の厚さが２ｄ１になるようにＣＭＰ法等により表面平坦化処理を行う。この時、アライメントマーク形成領域における絶縁膜１４の厚さは２ｄ３となる。 Next, as shown in FIG. 4B, using the resist pattern 12 as a mask, a recess 13 having a step amount 2d 2 larger than the step of the device pattern is formed in the alignment mark formation region by etching. Next, as shown in FIG. 4C, after being embedded with an insulating film 14 such as SiO 2 , surface planarization is performed by CMP or the like so that the thickness of the insulating film 14 in the device formation region becomes 2d 1. Do. At this time, the thickness of the insulating film 14 in the alignment mark formation region becomes 2d 3.

次いで、図５（ｄ）に示すように、絶縁膜１４上にデバイスパターンを形成するための開口部を有するとともに、アライメントマークを同時に形成するための開口部を有するレジストパターン１５を形成する。   Next, as shown in FIG. 5D, a resist pattern 15 having an opening for forming a device pattern and an opening for forming an alignment mark at the same time is formed on the insulating film 14.

次いで、図５（ｅ）に示すように、レジストパターン１５をマスクとして絶縁膜１４をエッチングすることによって埋込用凹部１６とアライメントマーク１９を同時に形成する。この時、シリコンと絶縁膜のエッチングレートの差を用いて、アライメントマーク形成領域において絶縁膜１４を過剰エッチングすることによって半導体基板１１が露出する深さ２ｄ４のアライメントマーク１９を形成する。 Next, as shown in FIG. 5E, the embedding recess 16 and the alignment mark 19 are simultaneously formed by etching the insulating film 14 using the resist pattern 15 as a mask. In this case, using the difference in etching rate of the silicon and the insulating film, the semiconductor substrate 11 to form an alignment mark 19 of the depth 2d 4 exposed by over-etching the insulating film 14 in the alignment mark formation region.

次いで、図５（ｆ）に示すように、レジストパターン１５を除去したのち、選択エピタキシャル成長法により半導体を成長させて、埋込用凹部を半導体層１８で埋め込む。この時、アライメントマーク１７の底部には半導体基板１１が露出しているので、半導体層２０が成長する。   Next, as shown in FIG. 5F, after removing the resist pattern 15, a semiconductor is grown by a selective epitaxial growth method, and the embedding recess is filled with the semiconductor layer 18. At this time, since the semiconductor substrate 11 is exposed at the bottom of the alignment mark 17, the semiconductor layer 20 grows.

次に、アライメントマーク１９の深さ等に関する関係を説明する。まず、デバイス形成領域における絶縁膜１４、即ち、選択成長阻止膜の厚さ１ｄ１、半導体層１８の埋め込み量２ｇ１、半導体層２０の埋め込み量２ｇ２を決定する。これらの値は、要求されるデバイス性能を満たす条件をもとに決定する。 Next, the relationship regarding the depth and the like of the alignment mark 19 will be described. First, the insulating film 14 in the device formation region, i.e., the thickness 1d 1 of the selective growth inhibiting film, embedding amount 2 g 1 of the semiconductor layer 18, determines the embedding amount 2 g 2 of the semiconductor layer 20. These values are determined based on conditions that satisfy the required device performance.

ここで、絶縁膜１４の膜厚２ｄ１をｋとすると、阻止膜として使用する絶縁膜１４の膜厚は半導体の選択的エピタキシャル成長による半導体層１８の埋め込み量２ｇ１及び半導体層２０の埋め込み量２ｇ２と同等であるので、
２ｄ１＝ｋ＞０
２ｇ１＝ｋ＞０
２ｇ２＝ｋ＞０
である。この絶縁膜１４のエッチングでは、デバイスパターン領域の被エッチング領域は、絶縁膜１４の残渣を全て取り除いてシリコン基板を完全に露出させておく必要がある。そこで、絶縁膜１４のエッチングは、絶縁膜１４を膜厚ｋだけエッチングしたあと余分に行う。この余分に行うエッチングをオーバーエッチングという。 Here, if the thickness 2d 1 of the insulating film 14 is k, the thickness of the insulating film 14 used as a stop layer embedded amount 2g of embedding amount 2g 1 and the semiconductor layer 20 of the semiconductor layer 18 by the semiconductor of the selective epitaxial growth 2 is equivalent to
2d 1 = k> 0
2g 1 = k> 0
2g 2 = k> 0
It is. In this etching of the insulating film 14, it is necessary to completely remove the residue of the insulating film 14 and to completely expose the silicon substrate in the device pattern region to be etched. Therefore, the insulating film 14 is etched after the insulating film 14 is etched by the film thickness k. This extra etching is called overetching.

２ｄ１,２ｇ１,２ｇ２の値を決定したら、次に、最終的なアライメントマーク１９の深さ２ｄ５の値を決定する。２ｄ５は、選択エピタキシャル成長工程以降に行う露光工程においてアライメントマークとして使用するために必要な絶縁膜による段差量である。ある露光工程において必要なアライメントマークの段差量は、その露光工程に対して要求されるアライメント精度を満たすための露光装置の評価により事前に決定するものであるので、２ｄ５の最小値も、２ｄ１,２ｇ１,２ｇ２の値と並んで最初に決定するものである。ここでは、事前に決定した選択エピタキシャル成長工程以降に行う露光工程において必要なアライメントマークの最小段差量をｎとし、
２ｄ５≧ｎ＞０
とする。 After the values of 2d 1 , 2g 1 and 2g 2 are determined, the value of the final depth 2d 5 of the alignment mark 19 is then determined. 2d 5 is a step amount due to an insulating film necessary for use as an alignment mark in an exposure process performed after the selective epitaxial growth process. Step amount alignment marks required in certain exposure process, since what determines in advance by the evaluation of the exposure apparatus to meet the alignment accuracy required for the exposure step, also the minimum value of 2d 5, 2d It is determined first along with the values of 1 , 2g 1 and 2g 2 . Here, the minimum step amount of the alignment mark necessary in the exposure process performed after the selective epitaxial growth process determined in advance is n,
2d 5 ≧ n> 0
And

２ｄ５の値を決定したら、更に、アライメントマーク１９を形成するための絶縁膜１４のエッチング量２ｄ４の値を決定する。この２ｄ４は、選択的エピタキシャル成長による半導体層２０の埋め込み量２ｇ２と、選択的エピタキシャル成長工程以降に行う露光工程において必要となる段差量２ｄ５との和以上の値を必要とする。したがって、
２ｄ４≧２ｇ２＋２ｄ５
であり、
ここでは、２ｇ２＝ｋ＞０、２ｄ５≧ｎ＞０であるので、
２ｄ４≧２ｇ２＋２ｄ５≧ｋ＋ｎ＞０
即ち、
２ｄ４≧ｋ＋ｎ＞０
である。 After determining the value of 2d 5, further determines the value of the etching amount 2d 4 of insulating film 14 for forming the alignment mark 19. This 2d4 requires the embedding amount 2 g 2 of the semiconductor layer 20 by selective epitaxial growth, the value of more than the sum of the step amount 2d 5 required in the exposure step performed subsequent selective epitaxial growth process. Therefore,
2d 4 ≧ 2g 2 + 2d 5
And
Here, 2g 2 = k> 0, 2d 5 ≧ n> 0,
2d 4 ≧ 2g 2 + 2d 5 ≧ k + n> 0
That is,
2d 4 ≧ k + n> 0
It is.

また、デバイスパターン領域の絶縁膜１４に対するオーバーエッチングによりエッチングされるアライメントマーク形成領域における絶縁膜１４のエッチング量ｔ１を、
ｔ１≧０
とする。ここで、ｔ１と、選択的エピタキシャル成長工程以降に行う露光工程において必要なアライメントマークの最小段差量ｎの大小を比較する。
ｔ１≧ｎ＞０であるなら、２ｄ４は、
２ｄ４＝ｋ＋ｔ１
とすることで、
２ｄ４＝ｋ＋ｔ１≧ｋ＋ｎ＞０より２ｄ４≧ｋ＋ｎ＞０を満たすことができる。したがって、デバイスパターン領域の絶縁膜１４に対するオーバーエッチングにより、選択的エピタキシャル成長工程以降に行う露光工程において必要なアライメントマーク１９の最小段差量ｎを形成することができる。 Further, the etching amount t 1 of the insulating film 14 in the alignment mark forming region etched by over-etching the insulating film 14 in the device pattern region is expressed as follows:
t 1 ≧ 0
And Here, t 1, compares the magnitude of the minimum step amount n of the required alignment marks in the exposure step performed subsequent selective epitaxial growth process.
If t 1 ≧ n> 0, 2d 4 is
2d 4 = k + t 1
With
Can satisfy 2d 4 = k + t 1 ≧ k + n> 2d 4 ≧ k + n> 0 than 0. Therefore, the minimum step amount n of the alignment mark 19 required in the exposure process performed after the selective epitaxial growth process can be formed by overetching the insulating film 14 in the device pattern region.

一方、
ｔ１＜ｎ
であるなら、デバイスパターン領域の絶縁膜１４のエッチング条件では露光工程において必要なアライメントマーク１７の最小段差は形成されず不足しているので、アライメントマーク形成領域の絶縁膜１４のエッチング量を追加しなければならない。このアライメントマーク形成の絶縁膜１４の追加のエッチングは、デバイスパターン領域の絶縁膜１４に対するオーバーエッチングを延長することで行う。 on the other hand,
t 1 <n
If this is the case, the etching step of the insulating film 14 in the device pattern region is insufficient because the minimum step of the alignment mark 17 required in the exposure process is not formed, so the etching amount of the insulating film 14 in the alignment mark forming region is added. There must be. This additional etching of the insulating film 14 for forming the alignment mark is performed by extending over-etching of the device pattern region to the insulating film 14.

ここで、デバイスパターン領域において半導体基板１１を完全に露出させておくためのオーバーエッチングによる絶縁膜１４のエッチング量ｔ１と区別するため、アライメントマークの最小段差を形成するためのオーバーエッチング量をｔ２とする。ｔ１＜ｎの場合にアライメントマークの最小段差として不足する絶縁膜１４のエッチング量は、
ｎ−ｔ１であるので、必要となるｔ２の量は、
ｔ２≧（ｎ−ｔ１) ＞０
と表すことができる。したがって、２ｄ４は、
２ｄ４＝ｋ＋ｔ１＋ｔ２とすることで、
２ｄ４＝ｋ＋ｔ１＋ｔ２≧ｋ＋ｎ＞０より
２ｄ４≧ｋ＋ｎ＞０
を満たすことができる。 Here, in order to distinguish from the etching amount t 1 of the insulating film 14 by over-etching for completely exposing the semiconductor substrate 11 in the device pattern region, the over-etching amount for forming the minimum step of the alignment mark is t 2 . When t 1 <n, the etching amount of the insulating film 14 that is insufficient as the minimum step of the alignment mark is
Since n−t 1 , the amount of t 2 required is
t 2 ≧ (n−t 1 )> 0
It can be expressed as. Therefore, 2d 4 is
By setting 2d 4 = k + t 1 + t 2 ,
From 2d 4 = k + t 1 + t 2 ≧ k + n> 0, 2d 4 ≧ k + n> 0
Can be met.

２ｄ４の値が決定したら、アライメントマーク形成領域における絶縁膜１４の膜厚２ｄ３を決定する。アライメントマーク形成領域における絶縁膜１４の被エッチング領域は半導体基板１１を露出させる必要があるので、２ｄ３は２ｄ４と同等の値であることが必要である。したがって、
２ｄ３＝２ｄ４
である。
ｔ１＞ｎ＞０であるなら、２ｄ４＝ｋ＋ｔ１＞０であるので、
２ｄ３＝ｋ＋ｔ１＞０
である。一方、ｔ１＜ｎであるなら、２ｄ４＝ｋ＋ｔ１＋ｔ２＞０であるので、
２ｄ３＝ｋ＋ｔ１＋ｔ２＞０
である。 After determining the value of 2d 4 determines the thickness 2d 3 of the insulating film 14 in the alignment mark formation region. Since the region to be etched of the insulating film 14 in the alignment mark formation region needs to expose the semiconductor substrate 11, 2d 3 needs to be equal to 2d 4 . Therefore,
2d 3 = 2d 4
It is.
If t 1 >n> 0, then 2d 4 = k + t 1 > 0, so
2d 3 = k + t 1 > 0
It is. On the other hand, if t 1 <n, 2d 4 = k + t 1 + t 2 > 0,
2d 3 = k + t 1 + t 2 > 0
It is.

２ｄ３の値が決定したら、最後に、凹部１３のエッチング量である２ｄ２の値を決定する。
凹部１３を形成する目的は、オーバーエッチングした場合に、凹部１３における絶縁膜１４の厚さがデバイスパターン領域の絶縁膜１４より厚く、且つ、凹部１３の底部において半導体基板１１が露出した状態となるようにするためである。したがって、２ｄ２は、選択的エピタキシャル成長により半導体層２０で埋まることのないアライメントマーク１９を形成するために必要なアライメントマーク領域の絶縁膜１４の膜厚２ｄ３と、選択的成長阻止膜として使用する絶縁膜１４の膜厚２ｄ１との差に等しく、
２ｄ２＝２ｄ３−２ｄ１
である。 When the value of 2d 3 is determined, finally, to determine the value of 2d 2 is an etching amount at the recessed portion 13.
The purpose of forming the recess 13 is that, when overetching, the insulating film 14 in the recess 13 is thicker than the insulating film 14 in the device pattern region, and the semiconductor substrate 11 is exposed at the bottom of the recess 13. It is for doing so. Therefore, 2d 2 is used as the selective growth prevention film and the film thickness 2d 3 of the insulating film 14 in the alignment mark region necessary for forming the alignment mark 19 that is not buried by the semiconductor layer 20 by selective epitaxial growth. It is equal to the difference from the film thickness 2d 1 of the insulating film 14,
2d 2 = 2d 3 -2d 1
It is.

ｔ１＞ｎ＞０であるなら、２ｄ１＝ｋ、２ｄ３＝ｋ＋ｔ１＞０であるので、
２ｄ２＝２ｄ３−２ｄ１＞（ｋ＋ｔ１）−ｋ＞０
即ち、
２ｄ２＝ｔ１＞０
である。一方、ｔ１＜ｎであるなら、２ｄ３＝ｋ＋ｔ１＋ｔ２＞０であるので、
２ｄ２＝２ｄ３−２ｄ１＞（ｋ＋ｔ１＋ｔ２）−ｋ＞０
即ち、
２ｄ２＝ｔ１＋ｔ２＞０
である。 If t 1 >n> 0, then 2d 1 = k, 2d 3 = k + t 1 > 0,
2d 2 = 2d 3 -2d 1 > (k + t 1 ) −k> 0
That is,
2d 2 = t 1 > 0
It is. On the other hand, if t 1 <n, 2d 3 = k + t 1 + t 2 > 0,
2d 2 = 2d 3 -2d 1 > (k + t 1 + t 2 ) −k> 0
That is,
2d 2 = t 1 + t 2 > 0
It is.

このように、アライメントマーク形成領域の絶縁膜の膜厚２ｄ３を、アライメントマークとして使用するために必要な段差量と半導体層２０の埋め込み量２ｇ２との和より大きくしているので、選択的成長工程後に、アライメントマークが消失することがない。したがって、選択成長阻止膜として使用した絶縁膜１４によるデバイスパターン上の所望する位置に新たなデバイスパターンを形成する場合にも、アライメントマーク段差が形状を維持でき、本来の良好な重ね合わせ精度を維持することが可能になる。 As described above, the film thickness 2d 3 of the insulating film in the alignment mark formation region is larger than the sum of the step amount necessary for use as the alignment mark and the embedding amount 2g 2 of the semiconductor layer 20, so that it is selective. The alignment mark will not disappear after the growth process. Therefore, even when a new device pattern is formed at a desired position on the device pattern by the insulating film 14 used as the selective growth blocking film, the alignment mark step can maintain the shape and maintain the original good overlay accuracy. It becomes possible to do.

次に、図６乃至図９を参照して、本発明の実施の形態のアライメントマークの他の形成方法を説明する。ここでは、絶縁膜による埋め込み構造形成後に、半導体基板をエッチングして形成したデバイスパターン上の所望する位置に新たなデバイスパターンを形成する場合のアライメントマークの形成工程として説明する。まず、図６（ａ）に示すように、デバイス形成領域の半導体基板１１の表面を完全に覆うと共に、アライメントマーク形成領域において開口部を有するレジストパターン１２を形成する。 Next, another method for forming the alignment mark according to the embodiment of the present invention will be described with reference to FIGS. Here, a description will be given of an alignment mark forming process in the case where a new device pattern is formed at a desired position on a device pattern formed by etching a semiconductor substrate after forming a buried structure with an insulating film. First, as shown in FIG. 6A, a resist pattern 12 that completely covers the surface of the semiconductor substrate 11 in the device formation region and has an opening in the alignment mark formation region is formed.

次いで、図６（ｂ）に示すように、レジストパターン１２をマスクとして、アライメントマーク形成領域にデバイスパターンの段差より大きな段差量３ｄ２の凹部１３をエッチングにより形成する。次いで、図６（ｃ）に示すように、ＳｉＯ２等の絶縁膜２１で埋め込んだのち、デバイス形成領域において絶縁膜１４が完全に除去されるように、ＣＭＰ法等により表面平坦化処理を行う。この時、アライメントマーク形成領域における絶縁膜１４の厚さは３ｄ３となる。 Next, as shown in FIG. 6B, using the resist pattern 12 as a mask, a recess 13 having a step amount 3d 2 larger than the step of the device pattern is formed in the alignment mark formation region by etching. Next, as shown in FIG. 6C, after being filled with an insulating film 21 such as SiO 2 , surface planarization is performed by CMP or the like so that the insulating film 14 is completely removed in the device formation region. . At this time, the thickness of the insulating film 14 in the alignment mark formation region becomes 3d 3.

次いで、図７（ｄ）に示すように、デバイス形成領域の半導体基板１１の表面を完全に覆うと共に、アライメントマーク形成領域において開口部を有するレジストパターン２２を形成する。次いで、図７（ｅ）に示すように、レジストパターン２２をマスクとして絶縁膜１４をエッチングすることによって深さが３ｄ６の凹部２３を形成する。 Next, as shown in FIG. 7D, a resist pattern 22 that completely covers the surface of the semiconductor substrate 11 in the device formation region and has an opening in the alignment mark formation region is formed. Then, as shown in FIG. 7 (e), the depth by etching the insulating film 14 using the resist pattern 22 as a mask to form a recess 23 of the 3d 6.

次いで、図７（ｆ）に示すように、多結晶シリコン等の多結晶半導体を堆積させたのち、半導体基板１１が露出するまでＣＭＰ法によって平坦化処理して、凹部２３を多結晶半導体層２４で埋め込む。次いで、図８（ｇ）に示すように、デバイスパターン形成領域においてはデバイスパターンを形成するための開口部を有するとともに、アライメントマークを同時に形成するための開口部を有するレジストパターン２５を形成する。   Next, as shown in FIG. 7F, after depositing a polycrystalline semiconductor such as polycrystalline silicon, planarization is performed by CMP until the semiconductor substrate 11 is exposed, so that the recess 23 is formed in the polycrystalline semiconductor layer 24. Embed with Next, as shown in FIG. 8G, a resist pattern 25 having an opening for forming a device pattern and an opening for forming an alignment mark simultaneously is formed in the device pattern formation region.

次いで、図８（ｈ）に示すように、レジストパターン２５をマスクとして半導体基板１１をエッチングして深さが３ｄ１の埋込用凹部２７を形成すると同時に、多結晶半導体層２４をエッチングして絶縁膜２１に達する凹部２６を形成する。この時、アライメントマークは絶縁膜２１で停止するので深さ３ｄ７は３ｄ６と等しくなる。 Then, as shown in FIG. 8 (h), at the same time the depth by etching the semiconductor substrate 11 to form a buried recess 27 of 3d 1 using the resist pattern 25 as a mask, the polycrystalline semiconductor layer 24 is etched A recess 26 reaching the insulating film 21 is formed. At this time, the alignment mark depth 3d 7 will stop with the insulating film 21 is equal to 3d 6.

次いで、図８（ｉ）に示すように、レジストパターン２５を除去したのち、デバイスパターン形成領域を完全に覆うとともに、凹部２６を露出する開口部を有するレジストパターン２８を形成する。   Next, as shown in FIG. 8I, after the resist pattern 25 is removed, a resist pattern 28 having an opening that completely covers the device pattern formation region and exposes the recess 26 is formed.

次いで、図９（ｊ）に示すように、レジストパターン２８をマスクとしてエッチングすることによって絶縁膜１４の露出部をエッチングしてより深い凹部２９を形成する。この時のエッチング量を３ｄ８とすると、凹部２９の深さ３ｄ９は、３ｄ９＝３ｄ７＋３ｄ８となる。 Next, as shown in FIG. 9J, the exposed portion of the insulating film 14 is etched by etching using the resist pattern 28 as a mask to form a deeper concave portion 29. If the etching amount at this time is 3d 8 , the depth 3d 9 of the recess 29 is 3d 9 = 3d 7 + 3d 8 .

次いで、図９（ｋ）に示すように、レジストパターン２８を除去したのち、ＳｉＯ２等の絶縁膜３０を堆積させて埋込用凹部２７を埋め込む、この時、凹部２９を完全に埋め込まないように、凹部２９における絶縁膜３０の堆積膜厚を３ｇ２とする。最後に、図９（ｌ）に示すように、半導体基板１１が露出するまで平坦化処理することによって、素子間分離絶縁膜等として機能する埋込絶縁膜３１を形成する。 Next, as shown in FIG. 9K, after removing the resist pattern 28, an insulating film 30 such as SiO 2 is deposited to embed the embedding recess 27. At this time, the recess 29 is not completely embedded. Further, the deposited film thickness of the insulating film 30 in the recess 29 is 3 g 2 . Finally, as shown in FIG. 9L, a buried insulating film 31 that functions as an inter-element isolation insulating film or the like is formed by performing a planarization process until the semiconductor substrate 11 is exposed.

次に、アライメントマークとなる凹部２９の深さ等に関する関係を説明する。まず、埋め込み用凹部２７の深さ３ｄ１、埋込絶縁膜３１の厚さ３ｇ１、凹部２９における絶縁膜３０の厚さ３ｇ２の値を決定する。ここで、埋込用凹部２７の深さ３ｄ１をｋとすると、段差を埋め込んだ絶縁材料の厚さである埋込絶縁膜３１の厚さ３ｇ１も３ｄ１と同じくｋであり、
３ｄ１＝ｋ＞０
３ｇ１＝ｋ＞０
である。凹部２９における絶縁膜３０の厚さ３ｇ２をｈとすると、
３ｇ２＝ｈ＞０
である。ここで、ｈはＣＭＰ法等により平坦化される前の絶縁膜３０の膜厚とほぼ同等であるので、
ｈ＞ｋ＞０
である。 Next, the relationship regarding the depth etc. of the recessed part 29 used as an alignment mark is demonstrated. First, the values of the depth 3d 1 of the recessed portion 27 for embedding, the thickness 3g 1 of the embedded insulating film 31, and the thickness 3g 2 of the insulating film 30 in the recessed portion 29 are determined. Here, when the depth 3d 1 of the embedding concave portion 27 is k, the thickness 3g 1 of the embedded insulating film 31 that is the thickness of the insulating material in which the step is embedded is also k as in 3d 1 ,
3d 1 = k> 0
3g 1 = k> 0
It is. When the thickness 3 g 2 of the insulating film 30 in the recess 29 is h,
3g 2 = h> 0
It is. Here, h is substantially equal to the film thickness of the insulating film 30 before being flattened by CMP or the like.
h>k> 0
It is.

３ｄ１，３ｇ１，３ｇ２の値を決定したら、次に、凹部２９の実効的な最終的な深さ、すなわち、アライメントマークの深さ３ｄ１０の値を決定する。ある露光工程において必要なアライメントマークの段差量は、その露光工程に対して要求されるアライメント精度を満たすための露光装置の評価により事前に決定するものであるので、３ｄ１０の最小値も、３ｄ１，３ｇ１，３ｇ２の値と並んで最初に決定するものである。ここでは、事前に決定した絶縁膜による半導体基板段差の埋め込み工程以降に行う露光工程において必要なアライメントマークの最小段差量をｎとし、
３ｄ１０≧ｎ＞０
とする。 Once the values of 3d 1 , 3g 1 , 3g 2 have been determined, the effective final depth of the recess 29, that is, the value of the alignment mark depth 3d 10 is then determined. Since the step amount of the alignment mark required in a certain exposure process is determined in advance by evaluation of the exposure apparatus for satisfying the alignment accuracy required for the exposure process, the minimum value of 3d 10 is also 3d. It is determined first along with the values of 1 , 3g 1 and 3g 2 . Here, the minimum step amount of the alignment mark required in the exposure process performed after the step of embedding the semiconductor substrate step with the insulating film determined in advance is n,
3d 10 ≧ n> 0
And

３ｄ１０の値を決定したら、更に、埋め込み前の凹部２９の深さ３ｄ９の値を決定する。３ｄ９は、凹部２９におけると絶縁膜３０の厚さ３ｇ２と、最終的なアライメントマークの深さ３ｄ１０との和以上の値を必要とする。したがって、
３ｄ９≧３ｇ２＋３ｄ１０
であり、ここでは、３ｇ２＝ｈ＞０、３ｄ１０≧ｎ＞０であるので、
３ｄ９≧３ｇ２＋３ｄ１０≧ｈ＋ｎ＞０
即ち、
３ｄ９≧ｈ＋ｎ＞０
である。 After determining the value of 3d 10, further determines the value of the depth 3d 9 of the recess 29 prior to implantation. 3d 9 requires a value greater than or equal to the sum of the thickness 3g 2 of the insulating film 30 and the final alignment mark depth 3d 10 in the recess 29. Therefore,
3d 9 ≧ 3 g 2 + 3d 10
Where 3g 2 = h> 0 and 3d 10 ≧ n> 0,
3d 9 ≧ 3 g 2 + 3d 10 ≧ h + n> 0
That is,
3d 9 ≧ h + n> 0
It is.

３ｄ９の値を決定したら、更に、多結晶半導体層２４をエッチングして形成した段差３ｄ７、凹部２９を形成する際の絶縁膜２１のエッチング量３ｄ８、絶縁膜２１の底部の厚さ３ｄ１１、凹部２３の深さ３ｄ６の値を決定する。３ｄ９は、多結晶半導体層２４の段差３ｄ７と、アライメントマーク領域内の絶縁膜のエッチング量３ｄ８とを加算した値をもつ段差であり、
３ｄ９＝３ｄ７＋３ｄ８
でもある。これと直前に求めた
３ｄ９≧ｈ＋ｎ＞０
とから、
３ｄ７＋３ｄ８≧ｋ＋ｎ＞０
である。ここで、多結晶半導体層２４の段差３ｄ７は、凹部２３の深さ３ｄ６と同等であることから、
３ｄ７＝３ｄ６
であり、
３ｄ７＋３ｄ８≧ｈ＋ｎ＞０
は
３ｄ６＋３ｄ８≧ｈ＋ｎ＞０
と表すことができる。 When the value of 3d 9 is determined, the step 3d 7 formed by etching the polycrystalline semiconductor layer 24, the etching amount 3d 8 of the insulating film 21 when the recess 29 is formed, and the thickness 3d of the bottom of the insulating film 21 are determined. 11. Determine the value of the depth 3d 6 of the recess 23. 3d 9 is a step having a value obtained by adding the step 3d 7 of the polycrystalline semiconductor layer 24 and the etching amount 3d 8 of the insulating film in the alignment mark region,
3d 9 = 3d 7 + 3d 8
But there is. This and 3d 9 obtained immediately before ≧ h + n> 0
And
3d 7 + 3d 8 ≧ k + n> 0
It is. Here, since the step 3d 7 of the polycrystalline semiconductor layer 24 is equivalent to the depth 3d 6 of the recess 23,
3d 7 = 3d 6
And
3d 7 + 3d 8 ≧ h + n> 0
Is 3d 6 + 3d 8 ≧ h + n> 0
It can be expressed as.

アライメントマーク領域内の多結晶半導体層２４とデバイスパターン領域の半導体基板１１とは同時にエッチングを行い、半導体基板１１を３ｄ１だけエッチングする間に、多結晶半導体層２４を完全にエッチングして絶縁膜２１を露出させる必要がある。ここで、半導体基板１１のエッチング時における半導体基板１１と多結晶半導体層２４とのエッチングレートが同等であるとすると、
３ｄ１≧３ｄ６＞０
である必要がある。
３ｄ１＝ｋ＞０であるので、
３ｄ６は
ｋ≧３ｄ６＞０
となる。
また、
３ｄ６＋３ｄ８≧ｈ＋ｎ＞０より、
３ｄ８≧ｈ＋ｎ−３ｄ６
であるので、
ｋ≧３ｄ６＞０に対する３ｄ８の値の範囲は、
３ｄ８＞ｈ＋ｎ−ｋ
である。 The polycrystalline semiconductor layer 24 in the alignment mark region and the semiconductor substrate 11 in the device pattern region are etched at the same time, and while the semiconductor substrate 11 is etched by 3d 1 , the polycrystalline semiconductor layer 24 is completely etched to form an insulating film. 21 needs to be exposed. Here, when the etching rate of the semiconductor substrate 11 and the polycrystalline semiconductor layer 24 at the time of etching the semiconductor substrate 11 is equivalent,
3d 1 ≧ 3d 6 > 0
Need to be.
Since 3d 1 = k> 0,
3d 6 is k ≧ 3d 6 > 0
It becomes.
Also,
From 3d 6 + 3d 8 ≧ h + n> 0,
3d 8 ≧ h + n-3d 6
So
The range of 3d 8 values for k ≧ 3d 6 > 0 is
3d 8 > h + n−k
It is.

絶縁膜２１の底部の厚さ３ｄ５は、アライメントマーク領域内の絶縁膜２１を３ｄ８だけエッチングしたあとに絶縁膜２１の下にある半導体基板１１を露出させない必要があるため、
３ｄ５＞３ｄ８
である。 The thickness 3d 5 of the bottom of the insulating film 21 is required to prevent the semiconductor substrate 11 under the insulating film 21 from being exposed after the insulating film 21 in the alignment mark region is etched by 3d 8 .
3d 5 > 3d 8
It is.

３ｄ７、３ｄ８、３ｄ５、３ｄ６の値を決定したら、更に、凹部１３の深さ３ｄ２の値を決定する。凹部１３の深さ３ｄ２は、絶縁膜２１の底部の厚さ３ｄ５と、多結晶半導体層２４の厚さ、即ち、凹部２３の深さ３ｄ６の和と同等である。したがって、
３ｄ２＝３ｄ５＋３ｄ６
であるが、
３ｄ６＋３ｄ８≧ｈ＋ｎ＞０であり
３ｄ５＞３ｄ８
であることから、
３ｄ６＋３ｄ５＞３ｄ６＋３ｄ８≧ｈ＋ｎ＞０
より、
３ｄ６＋３ｄ５＞ｈ＋ｎ＞０
である。以上、アライメントマークを例に、直接的なアライメントを適用することが可能となるマークの形成方法について説明したが、アライメント検査マークについても同様である。 After the values of 3d 7 , 3d 8 , 3d 5 , 3d 6 are determined, the value of the depth 3d 2 of the recess 13 is further determined. The depth 3d 2 of the recess 13 is equal to the sum of the thickness 3d 5 of the bottom of the insulating film 21 and the thickness of the polycrystalline semiconductor layer 24, that is, the depth 3d 6 of the recess 23. Therefore,
3d 2 = 3d 5 + 3d 6
In Although,
3d 6 + 3d 8 ≧ h + n> 0 and 3d 5 > 3d 8
Because
3d 6 + 3d 5 > 3d 6 + 3d 8 ≧ h + n> 0
Than,
3d 6 + 3d 5 > h + n> 0
It is. As described above, the method of forming a mark that enables direct alignment to be applied has been described using the alignment mark as an example, but the same applies to the alignment inspection mark.

このように、埋込絶縁膜３１の成膜後のアライメントマーク段差３ｄ１０を、アライメントマークとして使用するために必要な段差量ｎより大きくなるように凹部２９の深さを設定しているので、アライメントマーク形状を維持することができる。 As described above, the depth of the recess 29 is set so that the alignment mark step 3d 10 after the formation of the buried insulating film 31 is larger than the step amount n necessary for use as an alignment mark. The alignment mark shape can be maintained.

次に、本発明の実施例１を説明する前に、図１０乃至図１７を参照して、本発明の前提となるアライメントマークを用いた半導体装置の製造工程を説明する。まず、図１０（ａ）に示すように、デバイス形成領域のシリコン基板４１の表面を完全に覆うと共に、アライメントマーク形成領域において開口部を有するレジストパターン４２を形成する。 Next, before describing the first embodiment of the present invention, a manufacturing process of a semiconductor device using an alignment mark which is a premise of the present invention will be described with reference to FIGS. First, as shown in FIG. 10A, a resist pattern 42 that completely covers the surface of the silicon substrate 41 in the device formation region and has an opening in the alignment mark formation region is formed.

次いで、図１０（ｂ）に示すように、レジストパターン４２をマスクとして、アライメントマーク形成領域にデバイスパターンの段差より大きな段差量０．５μｍのアライメント用凹部４３をエッチングにより形成する。次いで、図１０（ｃ）に示すように、ＳｉＯ２膜４４でアライメント用凹部４３を埋め込んだのち、デバイス形成領域におけるＳｉＯ２膜４４の厚さが０．１μｍになるようにＣＭＰ法により表面平坦化処理を行う。 Next, as shown in FIG. 10B, using the resist pattern 42 as a mask, an alignment concave portion 43 having a step height of 0.5 μm larger than the step height of the device pattern is formed by etching in the alignment mark formation region. Then, as shown in FIG. 10 (c), after embedded alignment recess 43 in the SiO 2 film 44, the surface flat by CMP so that the thickness of the SiO 2 film 44 in the device formation region is 0.1μm Process.

次いで、図１１（ｄ）に示すように、ＳｉＯ２膜４４上にデバイスパターンを形成するための開口部を有するとともに、アライメントマークを同時に形成するための開口部を有するレジストパターン４５を形成する。 Next, as shown in FIG. 11D, a resist pattern 45 having openings for forming device patterns on the SiO 2 film 44 and having openings for forming alignment marks simultaneously is formed.

次いで、図１１（ｅ）に示すように、レジストパターン４５をマスクとしてＳｉＯ２膜４４をエッチングすることによって埋込用凹部４６とアライメントマーク４７を同時に形成する。この時、埋込用凹部４６にＳｉＯ２膜４４の残渣が残らないようにオーバーエッチングすることによりアライメントマーク４７の深さを０．５μｍにする。 Next, as shown in FIG. 11E, the recesses 46 for embedding and the alignment marks 47 are simultaneously formed by etching the SiO 2 film 44 using the resist pattern 45 as a mask. At this time, the depth of the alignment mark 47 is reduced to 0.5 μm by over-etching so that no residue of the SiO 2 film 44 remains in the recess 46 for embedding.

次いで、図１１（ｆ）に示すように、レジストパターン４５を除去したのち、選択エピタキシャル成長法によりシリコン層を成長させたのち、ＣＭＰで平坦化処理することにより、埋込用凹部４６を選択成長シリコン層４８で埋め込む。この時、アライメントマーク４７の底部はＳｉＯ２膜４４であるので成長阻止膜となり、シリコン層は成長しない。 Next, as shown in FIG. 11 (f), after removing the resist pattern 45, a silicon layer is grown by selective epitaxial growth, and then planarized by CMP to form the recessed recesses 46 for selective growth. Embed with layer 48. At this time, since the bottom of the alignment mark 47 is the SiO 2 film 44, it becomes a growth preventing film and the silicon layer does not grow.

次いで、図１２（ｇ）に示すように、ＣＶＤ法を用いてＳｉＯ２膜４９、多結晶シリコン膜５０及びＳｉＯ２膜５１を順次堆積させる。この多結晶シリコン膜５０は最終的にはソース・ドレイン領域になる。次いで、図１２（ｈ）に示すように、ＳｉＯ２膜５１上にデバイスパターンを形成するための開口部を有するとともに、アライメントマーク４７を露出させる開口部を有するレジストパターン５２を形成する。 Next, as shown in FIG. 12G, the SiO 2 film 49, the polycrystalline silicon film 50, and the SiO 2 film 51 are sequentially deposited using the CVD method. The polycrystalline silicon film 50 finally becomes a source / drain region. Next, as shown in FIG. 12H, a resist pattern 52 having an opening for forming a device pattern on the SiO 2 film 51 and an opening for exposing the alignment mark 47 is formed.

次いで、図１２（ｉ）に示すように、レジストパターン５２をマスクとしてＳｉＯ２膜５１乃至ＳｉＯ２膜４９をドライエッチングして埋込用凹部５３を形成する。この時、アライメントマーク４７の凹部の側壁にはＳｉＯ２膜４９がサイドウォール状に残存する。 Next, as shown in FIG. 12I, the SiO 2 film 51 to the SiO 2 film 49 are dry-etched using the resist pattern 52 as a mask to form a recess 53 for embedding. At this time, the SiO 2 film 49 remains in a sidewall shape on the sidewall of the recess of the alignment mark 47.

次いで、図１３（ｊ）に示すように、レジストパターン５２を除去したのち、再度、シリコン層を選択成長させて、埋込用凹部５３を選択成長シリコン層５４で埋め込む。この時も、アライメントマーク４７の表面はＳｉＯ２であるのでアライメントマーク形成領域にはシリコン層は成長しない。次いで、図１３（ｋ）に示すように、多結晶シリコン膜５０上に残存するＳｉＯ２膜５１をエッチングにより除去する。 Next, as shown in FIG. 13 (j), after removing the resist pattern 52, the silicon layer is selectively grown again, and the embedding recess 53 is buried with the selectively grown silicon layer 54. Also at this time, since the surface of the alignment mark 47 is SiO 2 , no silicon layer grows in the alignment mark formation region. Next, as shown in FIG. 13K, the SiO 2 film 51 remaining on the polycrystalline silicon film 50 is removed by etching.

次いで、図１４（ｌ）に示すように、再び、ＣＶＤ法を用いてゲート絶縁膜になるＳｉＯ２膜５５と、ゲート電極になる多結晶シリコン膜５６を順次堆積する。なお、この時、保護膜となるＳｉＯ２膜を多結晶シリコン膜５６の上に堆積しても良い。 Next, as shown in FIG. 14L, the SiO 2 film 55 that becomes the gate insulating film and the polycrystalline silicon film 56 that becomes the gate electrode are sequentially deposited again using the CVD method. At this time, a SiO 2 film serving as a protective film may be deposited on the polycrystalline silicon film 56.

次いで、図１４（ｍ）に示すように、ゲート構造を形成するためのパターンを有するレジストパターン５７を形成する。次いで、図１５（ｎ）に示すように、レジストパターン５７をマスクにして多結晶シリコン膜５６及びＳｉＯ２膜５５をドライエッチングすることによって、ゲート電極５８及びゲート絶縁膜５９を形成する。この時、アライメントマーク４７の凹部の側壁にはＳｉＯ２膜５５がサイドウォール状に残存する。 Next, as shown in FIG. 14M, a resist pattern 57 having a pattern for forming a gate structure is formed. Next, as shown in FIG. 15N, the polycrystalline silicon film 56 and the SiO 2 film 55 are dry-etched using the resist pattern 57 as a mask, thereby forming a gate electrode 58 and a gate insulating film 59. At this time, the SiO 2 film 55 remains in a sidewall shape on the sidewall of the recess of the alignment mark 47.

次いで、図１５（ｏ）に示すようにサイドウォールを形成するための薄いＳｉＯ２膜６０を堆積させる。次いで、図１６（ｐ）に示すように、異方性エッチングによりＳｉＯ２膜６０をエッチングすることによってゲート構造の側壁にサイドウォール６１を形成する。この時、アライメントマーク４７の凹部の側壁にはＳｉＯ２膜６０がサイドウォール状に残存する。 Next, as shown in FIG. 15 (o), a thin SiO 2 film 60 for forming a sidewall is deposited. Next, as shown in FIG. 16 (p), the sidewalls 61 are formed on the sidewalls of the gate structure by etching the SiO 2 film 60 by anisotropic etching. At this time, the SiO 2 film 60 remains in a sidewall shape on the side wall of the recess of the alignment mark 47.

次いで、図１６（ｑ）に示すように、層間絶縁膜となる厚いＳｉＯ２膜６２を堆積させる。次いで、図１７（ｒ）に示すように、ソース・ドレイン領域となる多結晶シリコン膜５０に対するコンタクトホールを形成するためのレジストパターン６３を形成する。 Next, as shown in FIG. 16 (q), a thick SiO 2 film 62 to be an interlayer insulating film is deposited. Next, as shown in FIG. 17 (r), a resist pattern 63 for forming contact holes for the polycrystalline silicon film 50 to be the source / drain regions is formed.

次いで、図１７（ｓ）に示すように、レジストパターン６３をマスクにしてＳｉＯ２膜６２をエッチングしてコンタクトホール６４を形成する。以降は図示を省略するが、ソース・ドレイン電極やゲート引き出し電極を形成したのち、層間絶縁膜の形成工程、プラグの形成工程、配線の形成工程等を繰り返すことによって半導体装置を形成する。 Next, as shown in FIG. 17S, the contact hole 64 is formed by etching the SiO 2 film 62 using the resist pattern 63 as a mask. Although not shown in the drawings, after forming a source / drain electrode and a gate lead electrode, a semiconductor device is formed by repeating an interlayer insulating film forming process, a plug forming process, a wiring forming process, and the like.

このように、本発明の前提となるアライメントマークを用いた場合には、アライメントマークをアライメントマーク形成領域に形成した埋込絶縁膜を利用して、デバイスパターンと同時に形成しているので、選択成長工程においてアライメントマークが埋め込まれて消失することがない。本発明の実施例１の場合には、図１１(ｅ)の段階で図５（ｅ）に示したアライメントマークを用いている。したがって、以降の工程において、図５(ｆ)に示すように、選択成長工程で選択成長シリコン層が成長するが、アライメントマークが埋め込まれることなく、図１１(ｆ)乃至図１７(ｓ)と同様な工程を行うことになる。 As described above, when the alignment mark which is the premise of the present invention is used, the alignment mark is formed simultaneously with the device pattern using the buried insulating film formed in the alignment mark forming region. The alignment mark is not embedded and disappears in the process. In the case of the first embodiment of the present invention, the alignment mark shown in FIG. 5E is used at the stage of FIG. Accordingly, in the subsequent steps, as shown in FIG. 5F, the selective growth silicon layer grows in the selective growth step, but the alignment marks are not embedded, and FIG. 11F to FIG. 17S. A similar process is performed.

また、アライメントマークの凹部の幅を適正な値に設定することによって、ＳｉＯ２膜がサイドウォール状に残存しても、凹部が完全に埋め込まれることはなく、アライメントに必要な段差を維持することができる。それによって、各露光工程における位置合わせを精度良く行うことが可能になる。 In addition, by setting the width of the recess of the alignment mark to an appropriate value, even if the SiO 2 film remains in a sidewall shape, the recess is not completely embedded, and the step required for alignment is maintained. Can do. Thereby, it is possible to perform alignment in each exposure process with high accuracy.

１０ アライメントマーク形成領域
１１ 半導体基板
１２ レジストパターン
１３ 凹部
１４ 絶縁膜
１５ レジストパターン
１６ 埋込用凹部
１７ アライメントマーク
１８ 半導体層
１９ アライメントマーク
２０ 半導体層
２１ 絶縁膜
２２ レジストパターン
２３ 凹部
２４ 多結晶半導体層
２５ レジストパターン
２６ 凹部
２７ 埋込用凹部
２８ レジストパターン
２９ 凹部
３０ 絶縁膜
３１ 埋込絶縁膜
４１ シリコン基板
４２ レジストパターン
４３ アライメント用凹部
４４ ＳｉＯ２膜
４５ レジストパターン
４６ 埋込用凹部
４７ アライメントマーク
４８ 選択成長シリコン層
４９ ＳｉＯ２膜
５０ 多結晶シリコン膜
５１ ＳｉＯ２膜
５２ レジストパターン
５３ 埋込用凹部
５４ 選択成長シリコン層
５５ ＳｉＯ２膜
５６ 多結晶シリコン膜
５７ レジストパターン
５８ ゲート電極
５９ ゲート絶縁膜
６０ ＳｉＯ２膜
６１ サイドウォール
６２ ＳｉＯ２膜
６３ レジストパターン
６４ コンタクトホール
７１ シリコン基板
７２ レジストパターン
７３ デバイスパターン
７４ アライメントマーク
７５ ＳｉＯ２膜
７６ 素子分離絶縁膜
８１ シリコン基板
８２ ＳｉＯ２膜
８３ レジストパターン
８４ デバイスパターン用凹部
８５ アライメントマーク
８６ 選択成長シリコン層
８７ 選択成長シリコン層 DESCRIPTION OF SYMBOLS 10 Alignment mark formation area 11 Semiconductor substrate 12 Resist pattern 13 Recess 14 Insulating film 15 Resist pattern 16 Embedding recess 17 Alignment mark 18 Semiconductor layer 19 Alignment mark 20 Semiconductor layer 21 Insulating film 22 Resist pattern 23 Recess 24 Polycrystalline semiconductor layer 25 Resist pattern 26 Recessed portion 27 Recessed portion for embedding 28 Resist pattern 29 Recessed portion 30 Insulating film 31 Embedded insulating film 41 Silicon substrate 42 Resist pattern 43 Recessed portion for alignment 44 SiO 2 film 45 Resist pattern 46 Recessed portion for embedding 47 Alignment mark 48 Selective growth Silicon layer 49 SiO 2 film 50 Polycrystalline silicon film 51 SiO 2 film 52 Resist pattern 53 Recessed recess 54 Selective growth silicon layer 55 SiO 2 film 56 Polycrystalline silicon film 57 Resist pattern 58 Gate electrode 59 Gate insulating film 60 SiO 2 film 61 Side wall 62 SiO 2 film 63 Resist pattern 64 Contact hole 71 Silicon substrate 72 Resist pattern 73 Device pattern 74 Alignment mark 75 SiO 2 film 76 Element isolation insulating film 81 Silicon substrate 82 SiO 2 film 83 Resist pattern 84 Device pattern recess 85 Alignment mark 86 Selective growth silicon layer 87 Selective growth silicon layer

Claims (3)

半導体ウェーハのアライメントマーク形成領域に第１の凹部を形成する工程と、
前記第１の凹部を絶縁膜で埋め込む工程と、
前記半導体ウェーハのデバイス領域に形成するデバイスパターンと同時に、前記デバイスパターンの段差量より大きな段差量を有し、その底面において前記半導体ウェーハが露出する周期的に設けられた第２の凹部を、アライメントマークとしてエッチングにより前記絶縁膜に形成する工程と
を有することを特徴とするアライメントマークの形成方法。 Forming a first recess in the alignment mark forming region of the semiconductor wafer;
Filling the first recess with an insulating film;
Wherein the device pattern simultaneously to form the device region of the semiconductor wafer has a larger step amount than the step amount of the device pattern, the second recess provided periodically to the semiconductor wafer in its bottom surface exposed, And forming the alignment mark on the insulating film by etching as an alignment mark. 半導体ウェーハのアライメントマーク形成領域に第１の凹部を形成する工程と、
前記第１の凹部を絶縁膜で埋め込む工程と、
前記第１の凹部を埋め込んだ絶縁膜をエッチングして第２の凹部を形成したのち、前記第２の凹部を半導体層で埋め込む工程と、
前記半導体層を貫通し、前記デバイスパターンの段差量より大きな段差量のアライメントマークを形成することを特徴とするアライメントマークの形成方法。 Forming a first recess in the alignment mark forming region of the semiconductor wafer;
Filling the first recess with an insulating film;
Etching the insulating film embedded in the first recess to form a second recess, and then embedding the second recess in a semiconductor layer ;
The semiconductor layer pierces method of forming an alignment mark and forming an alignment mark of a larger step amount than the step amount of the device pattern. デバイス形成領域に設けたデバイスパターンと、
アライメントマーク形成領域に設けた埋込絶縁膜と、
前記埋込絶縁膜に形成され、前記デバイスパターンの段差量より大きな段差量を有し、その底面において半導体ウェーハが露出する周期的に設けられた凹部によるアライメントマークと
を有することを特徴とする半導体ウェーハ。 A device pattern provided in the device formation region;
A buried insulating film provided in the alignment mark formation region;
A semiconductor comprising: an alignment mark formed on the buried insulating film, having a step amount larger than a step amount of the device pattern, and having a recess provided periodically on a bottom surface of the semiconductor wafer. Wafer.
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