JP6119359B2 - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device Download PDF

Info

Publication number
JP6119359B2
JP6119359B2 JP2013063802A JP2013063802A JP6119359B2 JP 6119359 B2 JP6119359 B2 JP 6119359B2 JP 2013063802 A JP2013063802 A JP 2013063802A JP 2013063802 A JP2013063802 A JP 2013063802A JP 6119359 B2 JP6119359 B2 JP 6119359B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
semiconductor device
electrode
recess
gate trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013063802A
Other languages
Japanese (ja)
Other versions
JP2014192201A (en
Inventor
務 伊奈
務 伊奈
岡　徹
徹 岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyoda Gosei Co Ltd
Original Assignee
Toyoda Gosei Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyoda Gosei Co Ltd filed Critical Toyoda Gosei Co Ltd
Priority to JP2013063802A priority Critical patent/JP6119359B2/en
Publication of JP2014192201A publication Critical patent/JP2014192201A/en
Application granted granted Critical
Publication of JP6119359B2 publication Critical patent/JP6119359B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Electrodes Of Semiconductors (AREA)

Description

本発明は、半導体装置の製造方法、および半導体装置に関する。   The present invention relates to a semiconductor device manufacturing method and a semiconductor device.

半導体装置として、例えば、ＮＰＮ型の窒化ガリウム（ＧａＮ）系半導体装置が知られている（例えば、特許文献１を参照）。ＮＰＮ型のＧａＮ系半導体装置には、基板に対して、Ｎ型半導体である第１半導体層と、Ｐ型半導体である第２半導体層と、Ｎ型半導体である第３半導体層とが順に積層されている。第１半導体層と第２半導体層と第３半導体層とは、窒化ガリウム（ＧａＮ）系の半導体層である。ＧａＮ系半導体装置の製造においては、例えば、第２半導体層に電極を形成するための窪みを形成する工程や、ゲートトレンチを形成する工程を備える。さらに、半導体装置の製造においては、ボディ電極を形成する工程や、ソース電極を形成する工程、絶縁膜を介してゲートトレンチにゲート電極を形成する工程等を備える。なお、第２半導体層に電極を形成するための窪みは、凹状あるいは段差状の形状を有しており、「リセス」とも呼ばれる。   As a semiconductor device, for example, an NPN-type gallium nitride (GaN) semiconductor device is known (see, for example, Patent Document 1). In an NPN-type GaN-based semiconductor device, a first semiconductor layer that is an N-type semiconductor, a second semiconductor layer that is a P-type semiconductor, and a third semiconductor layer that is an N-type semiconductor are sequentially stacked on a substrate. Has been. The first semiconductor layer, the second semiconductor layer, and the third semiconductor layer are gallium nitride (GaN) based semiconductor layers. The manufacture of the GaN-based semiconductor device includes, for example, a step of forming a recess for forming an electrode in the second semiconductor layer and a step of forming a gate trench. Furthermore, the manufacture of a semiconductor device includes a step of forming a body electrode, a step of forming a source electrode, a step of forming a gate electrode in a gate trench through an insulating film, and the like. The depression for forming the electrode in the second semiconductor layer has a concave shape or a stepped shape, and is also called “recess”.

特開２００９−１１７８２０号公報JP 2009-117820 A

ＧａＮ系の半導体装置を製造する工程では、先に形成されたパターンをアライメントマークとして、以降の工程において、半導体層がエッチングされたり、電極が形成されたりする。また、一般的に、アライメントを行う場合には、アライメント装置に起因するアライメントずれが生じる。そのため、アライメントマークと、後の工程において形成された電極等との間には、アライメントずれが生じる。   In the process of manufacturing a GaN-based semiconductor device, the semiconductor layer is etched or an electrode is formed in the subsequent processes using the previously formed pattern as an alignment mark. In general, when alignment is performed, misalignment caused by the alignment apparatus occurs. Therefore, misalignment occurs between the alignment mark and the electrode formed in the subsequent process.

例えば、ゲートトレンチをアライメントマークとし、後の工程においてリセスや、ゲート電極、ボディ電極、ソース電極を形成すると、ゲートトレンチと後の工程において形成されたゲート電極との間は微細化することができる。しかし、後の工程において形成されたリセスやゲート電極、ボディ電極、ソース電極には、それぞれにアライメント装置に起因するずれが生じている。そのため、例えばリセスとボディ電極との間の微細化が困難であった。また、リセスを先に形成し、リセスをアライメントマークとして、後の工程においてゲートトレンチや、ゲート電極、ボディ電極、ソース電極を形成した場合には、ゲートトレンチとソース電極との間の微細化が困難であり、ソースとゲートとの距離を縮小することができないため、半導体装置のオン抵抗を低減することが困難であった。よって、このように、ゲートトレンチのみをアライメントマークとしたり、リセスのみをアライメントマークとするような、一方のみをアライメントマークとするアライメントを行うと、半導体装置のサイズを小さくすることが困難であった。そのほか、半導体装置においては、低コスト化や、製造の容易化などが望まれていた。   For example, when the gate trench is used as an alignment mark and a recess, a gate electrode, a body electrode, or a source electrode is formed in a later process, the gap between the gate trench and the gate electrode formed in the later process can be reduced. . However, in the recesses, gate electrodes, body electrodes, and source electrodes formed in the subsequent steps, there are deviations due to the alignment devices. For this reason, for example, it is difficult to miniaturize between the recess and the body electrode. In addition, when the recess is formed first, and the recess is used as an alignment mark, and the gate trench, gate electrode, body electrode, and source electrode are formed in a later process, the miniaturization between the gate trench and the source electrode is reduced. Since it is difficult and the distance between the source and the gate cannot be reduced, it is difficult to reduce the on-resistance of the semiconductor device. Therefore, it is difficult to reduce the size of the semiconductor device by performing alignment using only one of the gate trenches as an alignment mark or only one of the recesses as an alignment mark. . In addition, for semiconductor devices, it has been desired to reduce costs and facilitate manufacturing.

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
本発明の第１の形態は、半導体装置の製造方法である。この方法は、
基板上に、第１導電型の第１半導体層と、第２導電型の第２半導体層と、第１導電型の第３半導体層と、を前記基板側から順に積層した構造に対して、
（Ａ）前記第２半導体層の一部を前記第３半導体層側に露出させるリセスを形成する工程と、
（Ｂ）前記第３半導体層の表面から前記第２半導体層を貫通して前記第１半導体層まで達するゲートトレンチを形成する工程と、
（Ｃ）前記リセスをアライメントマークとして用いて、前記リセスに第１の電極を形成する工程と、
（Ｄ）前記ゲートトレンチをアライメントマークとして用いて、ゲート電極および前記第３半導体層の表面に形成される第２の電極の少なくとも一方を形成する工程と、を備える。
本発明の第２の形態は、半導体装置である。この半導体装置は、
基板と、
前記基板上に積層された第１導電型の第１半導体層と、
前記第１半導体層に積層された第２導電型の第２半導体層と、
前記第２半導体層に積層された前記第１導電型の第３半導体層と、
前記第２半導体層の一部を前記第３半導体層側に露出させるリセスに形成された第１の電極と、
前記第３半導体層の表面から前記第２半導体層を貫通して前記第１半導体層まで達するゲートトレンチと、
前記ゲートトレンチに形成されたゲート電極と前記第３半導体層の表面に形成された第２の電極との少なくとも一方と、を備え、
前記第１の電極と前記リセスとの距離Ｒ１と、
前記第１の電極と前記ゲートトレンチとの距離Ｒ２と、
前記ゲート電極または第２の電極と前記ゲートトレンチとの距離Ｒ３と、
前記ゲート電極または第２の電極と前記リセスとの距離Ｒ４と、を複数の前記半導体装置についてそれぞれ測定した場合に、
距離Ｒ１の標準偏差σ 1 と、
距離Ｒ２の標準偏差σ 2 と、
距離Ｒ３の標準偏差σ 3 と、
距離Ｒ４の標準偏差σ 4 とは、以下の式（１）および（２）を満たす。
３σ 1 ＜３σ 2 ・・・（１）
３σ 3 ＜３σ 4 ・・・（２）
また、本発明は以下の形態として実現することも可能である。 SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following forms.
The first aspect of the present invention is a method for manufacturing a semiconductor device. This method
A structure in which a first conductive type first semiconductor layer, a second conductive type second semiconductor layer, and a first conductive type third semiconductor layer are sequentially stacked on a substrate from the substrate side.
(A) forming a recess exposing a part of the second semiconductor layer to the third semiconductor layer side;
(B) forming a gate trench extending from the surface of the third semiconductor layer to the first semiconductor layer through the second semiconductor layer;
(C) using the recess as an alignment mark to form a first electrode in the recess;
(D) forming at least one of a gate electrode and a second electrode formed on a surface of the third semiconductor layer using the gate trench as an alignment mark.
The second aspect of the present invention is a semiconductor device. This semiconductor device
A substrate,
A first semiconductor layer of a first conductivity type stacked on the substrate;
A second semiconductor layer of a second conductivity type stacked on the first semiconductor layer;
A third semiconductor layer of the first conductivity type stacked on the second semiconductor layer;
A first electrode formed in a recess exposing a part of the second semiconductor layer to the third semiconductor layer side;
A gate trench extending from the surface of the third semiconductor layer through the second semiconductor layer to the first semiconductor layer;
At least one of a gate electrode formed in the gate trench and a second electrode formed on a surface of the third semiconductor layer,
A distance R1 between the first electrode and the recess;
A distance R2 between the first electrode and the gate trench;
A distance R3 between the gate electrode or the second electrode and the gate trench;
When the distance R4 between the gate electrode or the second electrode and the recess is measured for each of the plurality of semiconductor devices,
A standard deviation σ 1 of the distance R1, and
Standard deviation σ 2 of distance R2, and
Standard deviation σ 3 of distance R3 ,
The standard deviation σ 4 of the distance R4 satisfies the following expressions (1) and (2).
3σ 1 <3σ 2 (1)
3σ 3 <3σ 4 (2)
The present invention can also be realized as the following forms.

（１）本発明の一形態によれば、半導体装置の製造方法が提供される。この半導体装置の製造方法は、基板上に、第１導電型の第１半導体層と、第２導電型の第２半導体層と、第１導電型の第３半導体層と、を前記基板側から順に積層した構造に対して；（Ａ）前記第２半導体層の一部を前記第３半導体層側に露出させる工程と；（Ｂ）前記第３半導体層の表面から前記第２半導体層を貫通して前記第１半導体層まで達するゲートトレンチを形成する工程と；（Ｃ）前記露出した第２半導体層の一部をアライメントマークとして用いて、前記露出した第２半導体層に第１の電極を形成する工程と；（Ｄ）前記ゲートトレンチをアライメントマークとして用いて、ゲート電極および前記第３半導体層の表面に形成される第２の電極の少なくとも一方を形成する工程と、を備える。この形態の半導体装置の製造方法によれば、第１の電極は第２半導体層の一部をアライメントマークとして形成され、ゲート電極および第２の電極の少なくとも一方は、ゲートトレンチをアライメントマークとして形成される。そのため、露出した第２半導体層の一部の周辺と、ゲートトレンチの周辺とをそれぞれ微細化することができ、第２の電極と、ゲートとの間を縮小することができる。よって、半導体装置のオン抵抗を低減することができる。このことから、同じオン抵抗の半導体装置を設計する場合において、半導体装置のサイズを小さくすることができる。 (1) According to an aspect of the present invention, a method for manufacturing a semiconductor device is provided. In this method of manufacturing a semiconductor device, a first conductive type first semiconductor layer, a second conductive type second semiconductor layer, and a first conductive type third semiconductor layer are formed on a substrate from the substrate side. (A) a step of exposing a part of the second semiconductor layer to the third semiconductor layer side; (B) penetrating the second semiconductor layer from the surface of the third semiconductor layer. Forming a gate trench reaching the first semiconductor layer; and (C) using a portion of the exposed second semiconductor layer as an alignment mark, and forming a first electrode on the exposed second semiconductor layer. And (D) forming at least one of a gate electrode and a second electrode formed on the surface of the third semiconductor layer using the gate trench as an alignment mark. According to the method for manufacturing a semiconductor device of this aspect, the first electrode is formed using a part of the second semiconductor layer as an alignment mark, and at least one of the gate electrode and the second electrode is formed using a gate trench as an alignment mark. Is done. Therefore, a part of the exposed second semiconductor layer and the periphery of the gate trench can be miniaturized, and the space between the second electrode and the gate can be reduced. Thus, the on-resistance of the semiconductor device can be reduced. Thus, when designing a semiconductor device having the same on-resistance, the size of the semiconductor device can be reduced.

（２）上記形態の半導体装置の製造方法において、前記工程（Ｂ）では、前記露出した第２半導体層の一部をアライメントマークとして用いて、前記ゲートトレンチを形成してもよい。この形態の半導体装置の製造方法によれば、第２半導体層の一部を露出させた後に、ゲートトレンチが形成されるので、ゲートトレンチに隣接するチャネル領域が、第２半導体層を露出させる工程（Ａ）に曝されることはない。そのため、チャネル領域に与える汚損等のダメージを減少させることができるので、チャネル抵抗の悪化を防ぐことができる。また、工程（Ａ）によって露出した第２半導体層の一部を、アライメントマークとして用いてゲートトレンチが形成されるため、別途アライメントマークを形成する必要がない。そのため、半導体装置の製造工程の短縮化と、製造コストの低減とを達成することができる。 (2) In the method of manufacturing a semiconductor device according to the above aspect, in the step (B), the gate trench may be formed using a part of the exposed second semiconductor layer as an alignment mark. According to the method of manufacturing a semiconductor device of this aspect, since the gate trench is formed after exposing a part of the second semiconductor layer, the channel region adjacent to the gate trench exposes the second semiconductor layer. No exposure to (A). Therefore, damage such as fouling given to the channel region can be reduced, so that deterioration of channel resistance can be prevented. Further, since the gate trench is formed by using a part of the second semiconductor layer exposed in the step (A) as the alignment mark, it is not necessary to separately form the alignment mark. Therefore, shortening of the manufacturing process of the semiconductor device and reduction of the manufacturing cost can be achieved.

（３）上記形態の半導体装置の製造方法において、前記第１半導体層と前記第２半導体層と前記第３半導体層とは、窒化ガリウム系の半導体層であってもよい。この形態の半導体装置の製造方法によれば、電気的特性の向上した窒化ガリウム系の半導体装置を製造することができる。 (3) In the method of manufacturing a semiconductor device according to the above aspect, the first semiconductor layer, the second semiconductor layer, and the third semiconductor layer may be gallium nitride based semiconductor layers. According to the semiconductor device manufacturing method of this embodiment, a gallium nitride based semiconductor device with improved electrical characteristics can be manufactured.

（４）本発明の他の形態によれば、半導体装置が提供される。この半導体装置は、上記形態の半導体装置の製造方法によって製造されるので、露出した第２半導体層の一部の周辺と、ゲートトレンチの周辺とをそれぞれ微細化することができ、第２の電極と、ゲートとの間を縮小することができる。よって、半導体装置のオン抵抗を低減することができる。このことから、同じオン抵抗の半導体装置を設計する場合において、半導体装置のサイズを小さくすることができる。 (4) According to another aspect of the present invention, a semiconductor device is provided. Since this semiconductor device is manufactured by the method for manufacturing a semiconductor device according to the above aspect, the exposed portion of the second semiconductor layer and the periphery of the gate trench can each be miniaturized, and the second electrode can be formed. And the gate can be reduced. Thus, the on-resistance of the semiconductor device can be reduced. Thus, when designing a semiconductor device having the same on-resistance, the size of the semiconductor device can be reduced.

（５）本発明の他の形態によれば、半導体装置が提供される。この半導体装置は、基板と；前記基板上に積層された第１導電型の第１半導体層と；前記第１半導体層に積層された第２導電型の第２半導体層と；前記第２半導体層に積層された前記第１導電型の第３半導体層と；前記第３半導体層側に露出した前記第２半導体層に形成された第１の電極と；前記第３半導体層の表面から前記第２半導体層を貫通して前記第１半導体層まで達するゲートトレンチと；前記ゲートトレンチに形成されたゲート電極と前記第３半導体層の表面に形成された第２の電極との少なくとも一方と、を備え；前記第１の電極と前記露出した第２半導体層との距離Ｒ１と；前記第１の電極と前記ゲートトレンチとの距離Ｒ２と；前記ゲート電極または第２の電極と前記ゲートトレンチとの距離Ｒ３と；前記ゲート電極または第２の電極と前記露出した第２半導体層との距離Ｒ４と、を複数の前記半導体装置についてそれぞれ測定した場合に；距離Ｒ１の標準偏差σ1と；距離Ｒ２の標準偏差σ2と；距離Ｒ３の標準偏差σ3と；距離Ｒ４の標準偏差σ4とは、以下の式（１）および（２）を満たす。
３σ1＜３σ2・・・（１）
３σ3＜３σ4・・・（２） (5) According to another aspect of the present invention, a semiconductor device is provided. The semiconductor device includes: a substrate; a first semiconductor layer of a first conductivity type stacked on the substrate; a second semiconductor layer of a second conductivity type stacked on the first semiconductor layer; and the second semiconductor A third semiconductor layer of the first conductivity type stacked in a layer; a first electrode formed on the second semiconductor layer exposed to the third semiconductor layer side; and from a surface of the third semiconductor layer A gate trench extending through the second semiconductor layer to reach the first semiconductor layer; at least one of a gate electrode formed in the gate trench and a second electrode formed on the surface of the third semiconductor layer; A distance R1 between the first electrode and the exposed second semiconductor layer; a distance R2 between the first electrode and the gate trench; and the gate electrode or the second electrode and the gate trench. A distance R3; and the gate electrode or And second electrode and the distance R4 of the second semiconductor layer the exposed and when measured respectively for the plurality of the semiconductor device; and the standard deviation sigma 1 distance R1; and the standard deviation sigma second distance R2; distance R3 the standard deviation sigma 3 of; the standard deviation sigma 4 distance R4, the following equation (1) and satisfying the (2).
3σ 1 <3σ 2 (1)
3σ 3 <3σ 4 (2)

この半導体装置は、上述の式（１）（２）を満たすので、露出した第２半導体層の周辺およびゲートトレンチの周辺においてのずれが少なくなる。そのため、露出した第２半導体層およびゲートトレンチの周辺に、微細構造を形成することができる。よって、半導体装置のサイズを小さくすることができる。また、第２の電極と、ゲートとの間を縮小することができる。よって、半導体装置のオン抵抗を低減することができる。   Since this semiconductor device satisfies the above-described formulas (1) and (2), the shift around the exposed second semiconductor layer and the periphery of the gate trench is reduced. Therefore, a fine structure can be formed around the exposed second semiconductor layer and the gate trench. Therefore, the size of the semiconductor device can be reduced. In addition, the space between the second electrode and the gate can be reduced. Thus, the on-resistance of the semiconductor device can be reduced.

（６）上記形態の半導体装置において、前記第１半導体層と前記第２半導体層と前記第３半導体層とは、窒化ガリウム系の半導体層であってもよい。この形態の半導体装置であれば、窒化ガリウム系の半導体装置において、電気的特性を向上することができる。 (6) In the semiconductor device of the above aspect, the first semiconductor layer, the second semiconductor layer, and the third semiconductor layer may be gallium nitride based semiconductor layers. With this form of semiconductor device, electrical characteristics can be improved in a gallium nitride semiconductor device.

上述した本発明の各形態の有する複数の構成要素はすべてが必須のものではなく、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、適宜、前記複数の構成要素の一部の構成要素について、その変更、削除、新たな他の構成要素との差し替え、限定内容の一部削除を行うことが可能である。また、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、上述した本発明の一形態に含まれる技術的特徴の一部又は全部を上述した本発明の他の形態に含まれる技術的特徴の一部又は全部と組み合わせて、本発明の独立した一形態とすることも可能である。   A plurality of constituent elements of each aspect of the present invention described above are not indispensable, and some or all of the effects described in the present specification are to be solved to solve part or all of the above-described problems. In order to achieve the above, it is possible to appropriately change, delete, replace with another new component, and partially delete the limited contents of some of the plurality of components. In order to solve part or all of the above-described problems or to achieve part or all of the effects described in this specification, technical features included in one embodiment of the present invention described above. A part or all of the technical features included in the other aspects of the present invention described above may be combined to form an independent form of the present invention.

本発明は、上述した半導体装置や、半導体装置の製造方法以外の種々の形態で実現することも可能である。例えば、半導体装置を備えるサーバの電源やエアコン、太陽光発電システムのパワーコンディショナ、電気自動車（EV）用急速充電器、鉄道の電力変換装置などの電力効率を高める用途に用いられるパワー半導体デバイスとして実現することができる。また、半導体装置を製造する製造装置などの形態で実現することができる。   The present invention can also be realized in various forms other than the semiconductor device described above and the method for manufacturing the semiconductor device. For example, power semiconductor devices used in applications that increase power efficiency, such as server power supplies and air conditioners equipped with semiconductor devices, power conditioners for solar power generation systems, quick chargers for electric vehicles (EVs), and power converters for railways Can be realized. Moreover, it is realizable with forms, such as a manufacturing apparatus which manufactures a semiconductor device.

本発明の形態の半導体装置の製造方法によれば第１の電極は第２半導体層の一部をアライメントマークとして形成され、ゲート電極および第２の電極の少なくとも一方は、ゲートトレンチをアライメントマークとして形成される。そのため、露出した第２半導体層の一部の周辺と、ゲートトレンチの周辺とをそれぞれ微細化することができ、第２の電極と、ゲートとの間を縮小することができる。よって、半導体装置のオン抵抗を低減することができる。このことから、同じオン抵抗の半導体装置を設計する場合において、半導体装置のサイズを小さくすることができる。   According to the method for manufacturing a semiconductor device of the present invention, the first electrode is formed using a part of the second semiconductor layer as an alignment mark, and at least one of the gate electrode and the second electrode is formed using the gate trench as an alignment mark. It is formed. Therefore, a part of the exposed second semiconductor layer and the periphery of the gate trench can be miniaturized, and the space between the second electrode and the gate can be reduced. Thus, the on-resistance of the semiconductor device can be reduced. Thus, when designing a semiconductor device having the same on-resistance, the size of the semiconductor device can be reduced.

第１実施形態における半導体装置１０の構成を模式的に示す断面図である。1 is a cross-sectional view schematically showing a configuration of a semiconductor device 10 in a first embodiment. 半導体装置１０の製造方法を示すフローチャートである。4 is a flowchart showing a method for manufacturing the semiconductor device 10. 積層体１１を示す図である。1 is a diagram illustrating a laminated body 11. FIG. リセス２２０が形成された製造過程における半導体装置１２を示す模式図である。FIG. 6 is a schematic diagram showing the semiconductor device 12 in a manufacturing process in which a recess 220 is formed. リセス２２０とアイソレーション用トレンチ１７０が形成された製造過程における半導体装置１３を示す模式図である。FIG. 6 is a schematic diagram showing the semiconductor device 13 in a manufacturing process in which a recess 220 and an isolation trench 170 are formed. リセス２２０とアイソレーション用トレンチ１７０とゲートトレンチ２５０とが形成された製造過程における半導体装置１４を示す模式図である。FIG. 5 is a schematic diagram showing the semiconductor device 14 in a manufacturing process in which a recess 220, an isolation trench 170, and a gate trench 250 are formed. ゲート絶縁膜２５５が形成された製造過程における半導体装置１５を示す模式図である。FIG. 6 is a schematic diagram showing a semiconductor device 15 in a manufacturing process in which a gate insulating film 255 is formed. ボディ電極２３０が形成された製造過程における半導体装置１６を示す模式図である。FIG. 6 is a schematic diagram showing the semiconductor device 16 in the manufacturing process in which a body electrode 230 is formed. ソース電極２４０が形成された製造過程における半導体装置１７を示す模式図である。FIG. 6 is a schematic diagram showing a semiconductor device 17 in a manufacturing process in which a source electrode 240 is formed. ゲート電極２６０が形成された製造過程における半導体装置１８を示す模式図である。FIG. 6 is a schematic diagram showing the semiconductor device 18 in the manufacturing process in which the gate electrode 260 is formed. （Ａ）：ＸＹ平面における、リセス２２０に対するボディ電極２３０のずれを示す図、（Ｂ）：図１１（Ａ）に示す測定値の分布図である。(A): The figure which shows the shift | offset | difference of the body electrode 230 with respect to the recess 220 in XY plane, (B): It is a distribution map of the measured value shown to FIG. 11 (A). （Ａ）：ＸＹ平面における、ゲートトレンチ２５０に対するボディ電極２３０のずれを示す図、（Ｂ）：図１２（Ａ）に示す測定値の分布図である。(A): The figure which shows the shift | offset | difference of the body electrode 230 with respect to the gate trench 250 in XY plane, (B): It is a distribution map of the measured value shown to FIG. 12 (A). 半導体装置１０ａにおけるソース電極２４０とゲートトレンチ２５０との設計上の距離ＳＧａを示す図である。It is a figure which shows design distance SGa of the source electrode 240 and the gate trench 250 in the semiconductor device 10a. 比較例としての半導体装置１０ｂにおける、ソース電極２４０とゲートトレンチ２５０との設計上の距離ＳＧｂを示す図である。It is a figure which shows design distance SGb of the source electrode 240 and the gate trench 250 in the semiconductor device 10b as a comparative example.

Ａ．実施形態：
Ａ１．半導体装置の構成：
図１は、第１実施形態における半導体装置１０の構成を模式的に示す断面図である。図１には、本実施形態における半導体装置１０の断面の一部を示している。なお、図１は、半導体装置１０の技術的特徴をわかりやすく示すための図であり、各部の寸法を正確に示すものではない。また、図１には、説明を容易にするために、相互に直交するＸＹＺ軸が図示されている。このことは、以降の図についても同様である。 A. Embodiment:
A1. Semiconductor device configuration:
FIG. 1 is a cross-sectional view schematically showing the configuration of the semiconductor device 10 in the first embodiment. FIG. 1 shows a part of a cross section of the semiconductor device 10 according to the present embodiment. FIG. 1 is a diagram for clearly showing the technical features of the semiconductor device 10 and does not accurately show the dimensions of each part. FIG. 1 also shows XYZ axes orthogonal to each other for ease of explanation. The same applies to the subsequent drawings.

本実施形態における半導体装置１０は、窒化ガリウム（ＧａＮ）系のトレンチ型ＭＯＳＦＥＴである。半導体装置１０は、電力制御に用いられ、パワーデバイスとも呼ばれる。   The semiconductor device 10 in the present embodiment is a gallium nitride (GaN) trench MOSFET. The semiconductor device 10 is used for power control and is also called a power device.

半導体装置１０は、基板１１０と、Ｎ型半導体である第１半導体層１２０と、Ｐ型半導体である第２半導体層１３０と、Ｎ型半導体である第３半導体層１４０と、リセス２２０と、ゲートトレンチ２５０と、ゲート絶縁膜２５５と、アイソレーション用トレンチ１７０と、ドレイン電極２１０と、ボディ電極２３０と、ソース電極２４０と、ゲート電極２６０と、を備える。半導体装置１０は、ＮＰＮ型の半導体装置であり、第１半導体層１２０と、第２半導体層１３０と、第３半導体層１４０とが順に積層した構造を有する。半導体装置１０は、リセス２２０を中心としたＸＺ平面に対して対称な構造を有しているが、図１には、半導体装置１０の一部を簡略化して示している。   The semiconductor device 10 includes a substrate 110, a first semiconductor layer 120 that is an N-type semiconductor, a second semiconductor layer 130 that is a P-type semiconductor, a third semiconductor layer 140 that is an N-type semiconductor, a recess 220, and a gate. A trench 250, a gate insulating film 255, an isolation trench 170, a drain electrode 210, a body electrode 230, a source electrode 240, and a gate electrode 260 are provided. The semiconductor device 10 is an NPN-type semiconductor device and has a structure in which a first semiconductor layer 120, a second semiconductor layer 130, and a third semiconductor layer 140 are sequentially stacked. The semiconductor device 10 has a symmetrical structure with respect to the XZ plane with the recess 220 as the center. FIG. 1 shows a part of the semiconductor device 10 in a simplified manner.

本実施形態において、本願の「第１導電型」の半導体はＮ型半導体に相当し、本願の「第２導電型」の半導体はＰ型半導体に相当する。また、第１半導体層１２０と第２半導体層１３０と第３半導体層１４０とが積層された構造を、「積層体１１」とも呼び、＋Ｚ方向（各層が積層される方向）を「上方」、−Ｚ方向を「下方」とも呼ぶ。基板１１０、第１半導体層１２０、第２半導体層１３０、第３半導体層１４０のそれぞれの表面のうち上方側の表面を「上面」、下方側の表面を「下面」とも呼ぶ。   In the present embodiment, the “first conductivity type” semiconductor of the present application corresponds to an N-type semiconductor, and the “second conductivity type” semiconductor of the present application corresponds to a P-type semiconductor. The structure in which the first semiconductor layer 120, the second semiconductor layer 130, and the third semiconductor layer 140 are stacked is also referred to as “stacked body 11”, and the + Z direction (the direction in which each layer is stacked) is “upward”. The −Z direction is also referred to as “downward”. Of the surfaces of the substrate 110, the first semiconductor layer 120, the second semiconductor layer 130, and the third semiconductor layer 140, the upper surface is also referred to as “upper surface” and the lower surface is also referred to as “lower surface”.

半導体装置１０の基板１１０は、Ｘ軸およびＹ軸に沿って広がる板状をなす。基板１１０はＧａＮ系基板であり、ドーパント（ドナー）としてケイ素（Ｓｉ）を含有する。本実施形態では、基板１１０の全域におけるＳｉの平均濃度は、約１．０×１０18ｃｍ-3である。 The substrate 110 of the semiconductor device 10 has a plate shape extending along the X axis and the Y axis. The substrate 110 is a GaN-based substrate and contains silicon (Si) as a dopant (donor). In the present embodiment, the average Si concentration in the entire area of the substrate 110 is about 1.0 × 10 18 cm −3 .

第１半導体層１２０は、基板１１０の上面１１２に積層された状態で形成されている。第１半導体層１２０は、ＧａＮ系の積層体であり、基板１１０よりも低い濃度で、ドーパント（ドナー）としてケイ素（Ｓｉ）を含有する。本実施形態では、第１半導体層１２０の全域におけるＳｉの平均濃度は、１．０×１０16ｃｍ-3である。また、第１半導体層１２０の＋Ｚ方向への厚さは、約１０μｍ（マイクロメートル）である。 The first semiconductor layer 120 is formed in a state of being stacked on the upper surface 112 of the substrate 110. The first semiconductor layer 120 is a GaN-based stacked body, and contains silicon (Si) as a dopant (donor) at a concentration lower than that of the substrate 110. In the present embodiment, the average concentration of Si in the entire area of the first semiconductor layer 120 is 1.0 × 10 16 cm −3 . The thickness of the first semiconductor layer 120 in the + Z direction is about 10 μm (micrometer).

第２半導体層１３０は、第１半導体層１２０の上面１２２に積層された状態で形成されている。第２半導体層１３０は、ＧａＮ系の積層体であり、ドーパント（アクセプタ）としてマグネシウム（Ｍｇ）を含有する。本実施形態では、第２半導体層１３０の全域におけるＭｇの平均濃度は、１．０×１０18ｃｍ-3である。また、第２半導体層１３０の＋Ｚ方向への厚さは、約１．０μｍである。 The second semiconductor layer 130 is formed in a state of being stacked on the upper surface 122 of the first semiconductor layer 120. The second semiconductor layer 130 is a GaN-based stacked body and contains magnesium (Mg) as a dopant (acceptor). In the present embodiment, the average concentration of Mg in the entire area of the second semiconductor layer 130 is 1.0 × 10 18 cm −3 . The thickness of the second semiconductor layer 130 in the + Z direction is about 1.0 μm.

第３半導体層１４０は、第２半導体層１３０の上面１３２に積層された状態で形成されている。第３半導体層１４０は、ＧａＮ系の積層体であり、第１半導体層１２０よりも高い濃度でドーパント（ドナー）としてケイ素（Ｓｉ）を含有する。本実施形態では、第３半導体層１４０の全域におけるＳｉの平均濃度は、３．０×１０18ｃｍ-3である。また、第３半導体層１４０の＋Ｚ方向への厚さは、約０．３μｍである。 The third semiconductor layer 140 is formed in a state of being stacked on the upper surface 132 of the second semiconductor layer 130. The third semiconductor layer 140 is a GaN-based stacked body, and contains silicon (Si) as a dopant (donor) at a higher concentration than the first semiconductor layer 120. In the present embodiment, the average concentration of Si in the entire area of the third semiconductor layer 140 is 3.0 × 10 18 cm −3 . The thickness of the third semiconductor layer 140 in the + Z direction is about 0.3 μm.

リセス２２０は、ボディ電極２３０を形成するための窪みである。リセス２２０は、第３半導体層１４０の表面（上面）１４２から第２半導体層１３０に到達している。   The recess 220 is a recess for forming the body electrode 230. The recess 220 reaches the second semiconductor layer 130 from the surface (upper surface) 142 of the third semiconductor layer 140.

アイソレーション用トレンチ１７０は、半導体装置１０を他の半導体装置が形成された領域から分離するための凹部である。アイソレーション用トレンチ１７０は、第３半導体層１４０の上面１４２から第１半導体層１２０に到達している。   The isolation trench 170 is a recess for separating the semiconductor device 10 from a region where another semiconductor device is formed. The isolation trench 170 reaches the first semiconductor layer 120 from the upper surface 142 of the third semiconductor layer 140.

ゲートトレンチ２５０は、第３半導体層１４０の上面１４２から第２半導体層１３０を貫通して、第１半導体層１２０に到達する窪みである。   The gate trench 250 is a recess that penetrates the second semiconductor layer 130 from the upper surface 142 of the third semiconductor layer 140 and reaches the first semiconductor layer 120.

ゲート絶縁膜２５５は、ゲートトレンチ２５０の底面ｔｇと壁面ｈｇとゲートトレンチ２５０周縁の第３半導体層１４０の上面１４２と、を連続的に覆うように形成された絶縁膜である。本実施形態では、ゲート絶縁膜２５５は、酸化シリコン（ＳｉＯ2）により形成されている。 The gate insulating film 255 is an insulating film formed so as to continuously cover the bottom surface tg and the wall surface hg of the gate trench 250 and the upper surface 142 of the third semiconductor layer 140 at the periphery of the gate trench 250. In the present embodiment, the gate insulating film 255 is formed of silicon oxide (SiO 2 ).

ボディ電極２３０は、第２半導体層１３０にオーミック接触するように、リセス２２０に形成された電極である。ボディ電極２３０は、本願の「第１の電極」に相当する。本実施形態では、ボディ電極２３０は、ニッケル（Ｎｉ）からなる層に金（Ａｕ）からなる層を積層して形成されており、金（Ａｕ）が最も上方に位置する構造を有する。   The body electrode 230 is an electrode formed in the recess 220 so as to be in ohmic contact with the second semiconductor layer 130. The body electrode 230 corresponds to the “first electrode” of the present application. In the present embodiment, the body electrode 230 is formed by laminating a layer made of gold (Au) on a layer made of nickel (Ni), and has a structure in which gold (Au) is positioned at the uppermost position.

ゲート電極２６０は、ゲート絶縁膜２５５を介して、ゲートトレンチ２５０の底面ｔｇと壁面ｈｇとゲートトレンチ２５０周縁の第３半導体層１４０の上面１４２と、を連続的に覆うように形成された電極である。本実施形態では、ゲート電極２６０は、アルミニウム（Ａｌ）により形成されている。   The gate electrode 260 is an electrode formed so as to continuously cover the bottom surface tg and the wall surface hg of the gate trench 250 and the top surface 142 of the third semiconductor layer 140 at the periphery of the gate trench 250 via the gate insulating film 255. is there. In the present embodiment, the gate electrode 260 is formed of aluminum (Al).

ソース電極２４０は、第３半導体層１４０の上面１４２に形成された電極である。ソース電極２４０は、本願の「第２の電極」に相当する。本実施形態では、ソース電極２４０は、チタン（Ｔｉ）からなる層にアルミニウム（Ａｌ）からなる層を積層して形成されており、アルミニウム（Ａｌ）が最も上方に位置する構造を有する。   The source electrode 240 is an electrode formed on the upper surface 142 of the third semiconductor layer 140. The source electrode 240 corresponds to the “second electrode” in the present application. In the present embodiment, the source electrode 240 is formed by stacking a layer made of aluminum (Al) on a layer made of titanium (Ti), and has a structure in which aluminum (Al) is positioned at the uppermost position.

ドレイン電極２１０は、基板１１０の下面１１１に形成された電極である。本実施形態では、ドレイン電極２１０は、チタン（Ｔｉ）からなる層にアルミニウム（Ａｌ）からなる層を積層して形成されており、基板１１０の下面１１１側にチタン（Ｔｉ）からなる層が位置する構造を有する。   The drain electrode 210 is an electrode formed on the lower surface 111 of the substrate 110. In this embodiment, the drain electrode 210 is formed by laminating a layer made of aluminum (Al) on a layer made of titanium (Ti), and the layer made of titanium (Ti) is located on the lower surface 111 side of the substrate 110. It has the structure to do.

上述のように構成された半導体装置１０においては、第２半導体層１３０におけるゲートトレンチ２５０の壁面ｈｇ付近の領域が、チャネル領域３１０となる。本実施形態の半導体装置１０は後述の製造方法により製造されるので、リセス２２０周辺およびゲートトレンチ２５０周辺が微細化されている。 In the semiconductor device 10 configured as described above, the region near the wall surface hg of the gate trench 250 in the second semiconductor layer 130 becomes the channel region 310. Since the semiconductor device 10 of this embodiment is manufactured by the manufacturing method described later, the periphery of the recess 220 and the periphery of the gate trench 250 are miniaturized.

Ａ２．半導体装置の製造方法
図２は、半導体装置１０の製造方法を示すフローチャートである。図３は、積層体１１を示す図である。半導体装置１０を製造する際には、まず、基板１１０上に第１半導体層１２０と第２半導体層１３０と第３半導体層１４０とが積層された、積層体１１が用意される（ステップＳ１１０）。積層体１１は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法による結晶成長によって、基板１１０に、第１半導体層１２０と第２半導体層１３０と第３半導体層１４０とを上方に順に積層することによって製造される。 A2. FIG. 2 is a flowchart showing a method for manufacturing the semiconductor device 10. FIG. 3 is a view showing the laminated body 11. When manufacturing the semiconductor device 10, first, the stacked body 11 in which the first semiconductor layer 120, the second semiconductor layer 130, and the third semiconductor layer 140 are stacked on the substrate 110 is prepared (step S110). . The stacked body 11 is manufactured by sequentially stacking the first semiconductor layer 120, the second semiconductor layer 130, and the third semiconductor layer 140 on the substrate 110 by crystal growth by MOCVD (Metal Organic Chemical Vapor Deposition) method. Is done.

次に、積層体１１に対して、ドライエッチングを行うことによって、リセス２２０が形成される（ステップＳ１２０）。具体的には、積層体１１のリセス２２０を形成すべき所定の領域に、ＳｉＯ2をマスクとするパターンが形成される。その後、積層体１１に対して、第３半導体層１４０の上面１４２から第２半導体層１３０に到達するまで、プラズマエッチングが行われる。エッチング後、ＳｉＯ2マスクが酸洗浄等により除去されることによって、リセス２２０が形成される。リセス２２０を形成する工程は、本願の「工程（Ａ）」に相当する。 Next, a recess 220 is formed by performing dry etching on the stacked body 11 (step S120). Specifically, a pattern using SiO 2 as a mask is formed in a predetermined region where the recess 220 of the stacked body 11 is to be formed. Thereafter, plasma etching is performed on the stacked body 11 until it reaches the second semiconductor layer 130 from the upper surface 142 of the third semiconductor layer 140. After the etching, the recess 220 is formed by removing the SiO 2 mask by acid cleaning or the like. The process of forming the recess 220 corresponds to “process (A)” of the present application.

図４は、リセス２２０が形成された、製造過程における半導体装置１２を示す模式図である。図４に示すように、リセス２２０の深さは、第３半導体層１４０の上面１４２から第２半導体層１３０まで到達する深さである。   FIG. 4 is a schematic diagram showing the semiconductor device 12 in the manufacturing process in which the recess 220 is formed. As shown in FIG. 4, the depth of the recess 220 is a depth that reaches the second semiconductor layer 130 from the upper surface 142 of the third semiconductor layer 140.

次に、リセス２２０が形成された製造過程における半導体装置１２に対して、ドライエッチングを行うことによって、アイソレーション用トレンチ１７０が形成される（ステップＳ１３０）。具体的には、アイソレーション用トレンチ１７０は、リセス２２０をアライメントマークとして、ＸＹ平面においてリセス２２０からあらかじめ定めた間隔だけ離れた領域に、形成される。アイソレーション用トレンチ１７０の形成は、ステップＳ１２０においてリセス２２０が形成されたときと同様に、ＳｉＯ2をマスクとするパターンが形成され、プラズマエッチングが行われた後、ＳｉＯ2マスクが除去されることによって行われる。 Next, the isolation trench 170 is formed by performing dry etching on the semiconductor device 12 in the manufacturing process in which the recess 220 is formed (step S130). Specifically, the isolation trench 170 is formed in a region separated from the recess 220 by a predetermined interval on the XY plane using the recess 220 as an alignment mark. The isolation trench 170 is formed in the same manner as when the recess 220 is formed in step S120, by forming a pattern using SiO 2 as a mask and performing plasma etching, and then removing the SiO 2 mask. Is done by.

図５は、リセス２２０とアイソレーション用トレンチ１７０が形成された、製造過程における半導体装置１３を示す模式図である。図５に示すように、アイソレーション用トレンチ１７０の深さは、第３半導体層１４０の上面１４２から第１半導体層１２０まで到達する深さである。   FIG. 5 is a schematic view showing the semiconductor device 13 in the manufacturing process in which the recess 220 and the isolation trench 170 are formed. As illustrated in FIG. 5, the depth of the isolation trench 170 is a depth that reaches the first semiconductor layer 120 from the upper surface 142 of the third semiconductor layer 140.

次に、アイソレーション用トレンチ１７０が形成された、製造過程における半導体装置１３に対して、ドライエッチングを行うことによって、ゲートトレンチ２５０が形成される（ステップＳ１４０）。ゲートトレンチ２５０は、リセス２２０をアライメントマークとして、ＸＹ平面において、リセス２２０とアイソレーション用トレンチ１７０との間に形成される。ゲートトレンチ２５０もまた、ステップＳ１２０において形成されたリセス２２０や、ステップＳ１３０において形成されたアイソレーション用トレンチ１７０と同様に、ＳｉＯ2をマスクとするパターンが形成され、プラズマエッチングが行われた後、ＳｉＯ2マスクが除去されることによって行われる。ゲートトレンチ２５０を形成する工程は、本願の「工程（Ｂ）」に相当する。 Next, the gate trench 250 is formed by performing dry etching on the semiconductor device 13 in the manufacturing process in which the isolation trench 170 is formed (step S140). The gate trench 250 is formed between the recess 220 and the isolation trench 170 in the XY plane using the recess 220 as an alignment mark. Similarly to the recess 220 formed in step S120 and the isolation trench 170 formed in step S130, the gate trench 250 is also formed with a pattern using SiO 2 as a mask and is subjected to plasma etching. This is done by removing the SiO 2 mask. The step of forming the gate trench 250 corresponds to the “step (B)” of the present application.

図６は、リセス２２０とアイソレーション用トレンチ１７０とゲートトレンチ２５０とが形成された、製造過程における半導体装置１４を示す模式図である。図６に示すように、ゲートトレンチ２５０の深さは、第３半導体層１４０の上面１４２から第１半導体層１２０まで到達する深さである。   FIG. 6 is a schematic diagram showing the semiconductor device 14 in the manufacturing process in which the recess 220, the isolation trench 170, and the gate trench 250 are formed. As shown in FIG. 6, the depth of the gate trench 250 is a depth that reaches the first semiconductor layer 120 from the upper surface 142 of the third semiconductor layer 140.

次に、ゲートトレンチ２５０が形成された、製造過程における半導体装置１４に対して、ゲート絶縁膜２５５が形成される（ステップＳ１５０）。ゲート絶縁膜２５５は、半導体装置１４の上方の全面に対して、例えばＡＬＤ（Atomic Layer Deposition）法によって形成される。
図７は、ゲート絶縁膜２５５が形成された、製造過程における半導体装置１５を示す模式図である。 Next, a gate insulating film 255 is formed on the semiconductor device 14 in the manufacturing process in which the gate trench 250 is formed (step S150). The gate insulating film 255 is formed on the entire upper surface of the semiconductor device 14 by, for example, an ALD (Atomic Layer Deposition) method.
FIG. 7 is a schematic diagram showing the semiconductor device 15 in the manufacturing process in which the gate insulating film 255 is formed.

次に、ゲート絶縁膜２５５が形成された、製造過程における半導体装置１５に対して、リセス２２０をアライメントマークとして用いて、ボディ電極２３０が形成される（ステップＳ１６０）。まず、リセス２２０をアライメントマークとして、ボディ電極２３０が形成される箇所のゲート絶縁膜２５５が除去される。その後、ボディ電極２３０は、リセス２２０のゲート絶縁膜２５５に覆われていない箇所に、例えば、ＥＢ(Electron Beam)蒸着によって形成される。ボディ電極２３０を形成する工程は、本願の「工程（Ｃ）」に相当する。
図８は、ボディ電極２３０が形成された、製造過程における半導体装置１６を示す模式図である。 Next, the body electrode 230 is formed using the recess 220 as an alignment mark for the semiconductor device 15 in the manufacturing process in which the gate insulating film 255 is formed (step S160). First, the gate insulating film 255 where the body electrode 230 is to be formed is removed using the recess 220 as an alignment mark. Thereafter, the body electrode 230 is formed in a portion of the recess 220 not covered with the gate insulating film 255 by, for example, EB (Electron Beam) vapor deposition. The step of forming the body electrode 230 corresponds to “Step (C)” of the present application.
FIG. 8 is a schematic diagram showing the semiconductor device 16 in the manufacturing process in which the body electrode 230 is formed.

次に、ボディ電極２３０が形成された、製造過程における半導体装置１６に対して、ゲートトレンチ２５０をアライメントマークとして用いて、ソース電極２４０が形成される（ステップＳ１７０）。ソース電極２４０は、ゲートトレンチ２５０をアライメントマークとして、ソース電極２４０が形成される箇所のゲート絶縁膜２５５が除去された後、例えば、ＥＢ(Electron Beam)蒸着によって、形成される。ソース電極２４０を形成する工程は、本願の「工程（Ｄ）」に相当する。
図９は、ソース電極２４０が形成された、製造過程における半導体装置１７を示す模式図である。 Next, the source electrode 240 is formed using the gate trench 250 as an alignment mark for the semiconductor device 16 in the manufacturing process in which the body electrode 230 is formed (step S170). The source electrode 240 is formed by, for example, EB (Electron Beam) vapor deposition after the gate insulating film 255 is removed at a location where the source electrode 240 is formed using the gate trench 250 as an alignment mark. The step of forming the source electrode 240 corresponds to “Step (D)” of the present application.
FIG. 9 is a schematic diagram showing the semiconductor device 17 in the manufacturing process in which the source electrode 240 is formed.

次に、ソース電極２４０が形成された、製造過程における半導体装置１７に対して、ゲートトレンチ２５０をアライメントマークとして、ゲート電極２６０が形成される（ステップＳ１８０）。ゲート電極２６０は、ゲートトレンチ２５０をアライメントマークとして、ゲート絶縁膜２５５を介して、ゲートトレンチ２５０の壁面ｈｇと底面ｔｇとゲートトレンチ２５０周辺の第３半導体層１４０の上面１４２とを連続的に覆うように形成される。ゲート電極２６０は、例えば、スパッタ法によって、形成される。ゲート電極２６０を形成する工程は、本願の「工程（Ｄ）」に相当する。
図１０は、ゲート電極２６０が形成された、製造過程における半導体装置１８を示す模式図である。 Next, the gate electrode 260 is formed using the gate trench 250 as an alignment mark for the semiconductor device 17 in the manufacturing process in which the source electrode 240 is formed (step S180). The gate electrode 260 continuously covers the wall surface hg and the bottom surface tg of the gate trench 250 and the upper surface 142 of the third semiconductor layer 140 around the gate trench 250 through the gate insulating film 255 using the gate trench 250 as an alignment mark. Formed as follows. The gate electrode 260 is formed by, for example, a sputtering method. The step of forming the gate electrode 260 corresponds to the “step (D)” in the present application.
FIG. 10 is a schematic view showing the semiconductor device 18 in the manufacturing process in which the gate electrode 260 is formed.

次に、ゲート電極２６０が形成された製造過程における半導体装置１８に対し、基板１１０の下面１１１に、ドレイン電極２１０が形成される（ステップＳ１９０）。ドレイン電極２１０の形成は、例えば、スパッタ法によって行うことができる。以上のような工程を経て、図１に示す半導体装置１０が完成する。   Next, the drain electrode 210 is formed on the lower surface 111 of the substrate 110 with respect to the semiconductor device 18 in the manufacturing process in which the gate electrode 260 is formed (step S190). The drain electrode 210 can be formed, for example, by sputtering. Through the steps described above, the semiconductor device 10 shown in FIG. 1 is completed.

次に、上述の製造方法により製造された半導体装置１０の特徴について説明する。一般的に、半導体装置１０を製造する場合には、例えばボディ電極２３０が所望の位置に形成されるように、半導体装置１０の所定の箇所をアライメントマークとして、アライメント（位置合わせ）することによって、パターン形成やエッチングが行われる。しかし、実際には、例えば、ボディ電極２３０やソース電極２４０、ゲート電極２６０は、アライメントに用いられるアライメント装置の精度等に起因して、所望の位置からずれて形成される。このずれは、「アライメントずれ」とも呼ばれる。   Next, features of the semiconductor device 10 manufactured by the above-described manufacturing method will be described. In general, when the semiconductor device 10 is manufactured, for example, by aligning (positioning) a predetermined portion of the semiconductor device 10 as an alignment mark so that the body electrode 230 is formed at a desired position, Pattern formation and etching are performed. However, actually, for example, the body electrode 230, the source electrode 240, and the gate electrode 260 are formed out of a desired position due to the accuracy of the alignment apparatus used for alignment. This deviation is also called “alignment deviation”.

図１１（Ａ）（Ｂ）は、リセス２２０とボディ電極２３０とのずれを表した図である。図１１（Ａ）は、ＸＹ平面における、リセス２２０に対するボディ電極２３０のずれを、複数の半導体装置１０について測定した結果を示している。図１１（Ｂ）は、図１１（Ａ）に示す測定値の分布図である。リセス２２０に対するボディ電極２３０のずれは、例えば、一つの半導体装置１０について、測定者によって定義されたリセス２２０の所定の箇所とボディ電極２３０の所定の箇所との距離Ｒ１を測定することによって求められる。そして、他の半導体装置１０についても、同様に距離Ｒ１を測定することで、図１１（Ａ）（Ｂ）に示す、ずれのばらつきおよび分布図を得ることができる。   FIGS. 11A and 11B are diagrams showing the deviation between the recess 220 and the body electrode 230. FIG. 11A shows the result of measuring the deviation of the body electrode 230 with respect to the recess 220 in the XY plane for a plurality of semiconductor devices 10. FIG. 11B is a distribution diagram of measured values shown in FIG. The deviation of the body electrode 230 with respect to the recess 220 is obtained, for example, by measuring a distance R1 between a predetermined portion of the recess 220 and a predetermined portion of the body electrode 230 defined by the measurer for one semiconductor device 10. . For other semiconductor devices 10 as well, by measuring the distance R1 in the same manner, deviation variations and distribution diagrams shown in FIGS. 11A and 11B can be obtained.

なお、他の半導体装置１０とは、例えば、同じウェーハ上に形成された半導体装置や、同じ製造ラインにおいて製造された半導体装置、同じ製造プロセスにおいて製造された半導体装置等である。測定者によって定義されたリセス２２０の所定の箇所とボディ電極２３０の所定の箇所との距離Ｒ１とは、例えば、リセス２２０の端部とボディ電極２３０の端部との距離である。その他にも、距離Ｒ１は、リセス２２０の中心とボディ電極２３０の端部との距離、リセス２２０の中心とボディ電極２３０の中心との距離であってもよい。また、距離Ｒ１は、所定の領域内におけるリセス２２０とボディ電極２３０との間の最大距離であってもよいし、最小距離であってもよいし、複数の距離を測定した場合の中間値であってもよい。すなわち、距離Ｒ１は、複数の半導体装置１０について、同じ定義で測定されるのであればよい。このことは、以降に示す距離Ｒ２、Ｒ３、Ｒ４についても同様である。   The other semiconductor device 10 is, for example, a semiconductor device formed on the same wafer, a semiconductor device manufactured on the same manufacturing line, a semiconductor device manufactured on the same manufacturing process, or the like. The distance R1 between the predetermined portion of the recess 220 and the predetermined portion of the body electrode 230 defined by the measurer is, for example, the distance between the end of the recess 220 and the end of the body electrode 230. In addition, the distance R1 may be a distance between the center of the recess 220 and the end of the body electrode 230, or a distance between the center of the recess 220 and the center of the body electrode 230. The distance R1 may be the maximum distance between the recess 220 and the body electrode 230 in a predetermined region, may be the minimum distance, or is an intermediate value when a plurality of distances are measured. There may be. That is, the distance R <b> 1 only needs to be measured with the same definition for the plurality of semiconductor devices 10. The same applies to the distances R2, R3, and R4 shown below.

距離Ｒ１を複数の半導体装置１０について測定した値は、図１１（Ｂ）に示すように正規分布に従う。図１１（Ａ）（Ｂ）の測定結果より算出した、距離Ｒ１の標準偏差σ1を３倍した値は、０．３１μｍであった。 The values obtained by measuring the distance R1 for the plurality of semiconductor devices 10 follow a normal distribution as shown in FIG. The value obtained by multiplying the standard deviation σ 1 of the distance R1 by three times calculated from the measurement results of FIGS. 11A and 11B was 0.31 μm.

図１２（Ａ）（Ｂ）は、ゲートトレンチ２５０とボディ電極２３０とのずれを表した図である。図１２（Ａ）は、ＸＹ平面における、ゲートトレンチ２５０に対するボディ電極２３０のずれを、複数の半導体装置１０について測定した結果を示している。図１２（Ｂ）は、図１２（Ａ）に示す測定値の分布図である。ゲートトレンチ２５０に対するボディ電極２３０のずれもまた、例えば、一つの半導体装置１０について、測定者によって定義されたゲートトレンチ２５０の所定の箇所とボディ電極２３０の所定の箇所との距離Ｒ２を測定することによって求められる。そして、他の半導体装置１０についても、同様に距離Ｒ２を測定することで、図１２（Ａ）（Ｂ）に示す、ずれのばらつきおよび分布図を得ることができる。   FIGS. 12A and 12B are diagrams showing the deviation between the gate trench 250 and the body electrode 230. FIG. 12A shows the result of measuring the deviation of the body electrode 230 with respect to the gate trench 250 in the XY plane for a plurality of semiconductor devices 10. FIG. 12B is a distribution diagram of measured values shown in FIG. The displacement of the body electrode 230 with respect to the gate trench 250 is also measured, for example, by measuring a distance R2 between a predetermined portion of the gate trench 250 and a predetermined portion of the body electrode 230 defined by the measurer for one semiconductor device 10. Sought by. For other semiconductor devices 10 as well, by measuring the distance R2 in the same manner, it is possible to obtain deviation variations and distribution diagrams shown in FIGS.

距離Ｒ２を複数の半導体装置１０について測定した値は、図１２（Ｂ）に示すように正規分布に従う。図１２（Ａ）（Ｂ）の測定結果より算出した、距離Ｒ２の標準偏差σ2を３倍した値は、０．４３μｍであった。 The values obtained by measuring the distance R2 for the plurality of semiconductor devices 10 follow a normal distribution as shown in FIG. A value obtained by multiplying the standard deviation σ 2 of the distance R2 by three times calculated from the measurement results of FIGS. 12A and 12B was 0.43 μm.

以上の結果より、リセス２２０とボディ電極２３０との距離Ｒ１の標準偏差σ1と、ゲートトレンチ２５０とボディ電極２３０との距離Ｒ２の標準偏差σ2との関係は、以下の式（１）のように表すことができる。
３σ1＜３σ2・・・（１） From the above results, the relationship between the standard deviation σ 1 of the distance R 1 between the recess 220 and the body electrode 230 and the standard deviation σ 2 of the distance R 2 between the gate trench 250 and the body electrode 230 is expressed by the following equation (1). Can be expressed as:
3σ 1 <3σ 2 (1)

標準偏差σ1と標準偏差σ2とが式（１）のような関係を満たすのは、以下の理由による。ボディ電極２３０はリセス２２０をアライメントマークとして用いて形成されているので、アライメントマークであるリセス２２０に対して、アライメント装置に起因するずれが生じる。一方、ゲートトレンチ２５０は、リセス２２０をアライメントマークとして用いて形成されている。そのため、標準偏差σ2には、ゲートトレンチ２５０およびボディ電極２３０のそれぞれの、アライメント装置に起因するずれが含まれることとなる。よって、ゲートトレンチ２５０に対するボディ電極２３０のずれ（距離Ｒ２）の標準偏差σ2の標準偏差の３倍と、リセス２２０に対するボディ電極２３０のずれ（距離Ｒ１）の標準偏差σ1の標準偏差の３倍とは、式（１）のような関係を満たす。すなわち、ある構造をアライメントマークとして、他の構造、例えば電極を形成する場合、アライメントマークと電極とのずれの標準偏差の３倍は、アライメントマーク以外の構造と電極とのずれの標準偏差の３倍未満となる。 The reason why the standard deviation σ 1 and the standard deviation σ 2 satisfy the relationship represented by the formula (1) is as follows. Since the body electrode 230 is formed using the recess 220 as an alignment mark, a deviation due to the alignment device occurs with respect to the recess 220 as the alignment mark. On the other hand, the gate trench 250 is formed using the recess 220 as an alignment mark. Therefore, the standard deviation σ 2 includes deviations of the gate trench 250 and the body electrode 230 caused by the alignment device. Therefore, 3 times the standard deviation σ 2 of the standard deviation σ 2 of the deviation (distance R 2) of the body electrode 230 from the gate trench 250 and 3 standard deviations of the standard deviation σ 1 of the deviation (distance R 1 ) of the body electrode 230 relative to the recess 220. The term “double” satisfies the relationship of the formula (1). That is, when a certain structure is used as an alignment mark and another structure, for example, an electrode is formed, the standard deviation of the deviation between the alignment mark and the electrode is 3 times the standard deviation of the deviation between the structure other than the alignment mark and the electrode. Less than twice.

同様に、ソース電極２４０を形成する場合に、アライメントマークとして用いたゲートトレンチ２５０と、ソース電極２４０との距離Ｒ３を測定し、距離Ｒ３の標準偏差σ3の３倍を算出する。また、ソース電極２４０を形成する場合に、アライメントマークとして用いていないリセス２２０と、ソース電極２４０との距離Ｒ４を測定し、距離Ｒ４の標準偏差σ4の３倍を算出する。標準偏差σ3と標準偏差σ4との関係は、以下の式（２）のように表される。
３σ3＜３σ4・・・（２） Similarly, when forming the source electrode 240, the distance R3 between the gate trench 250 used as the alignment mark and the source electrode 240 is measured, and three times the standard deviation σ 3 of the distance R3 is calculated. When the source electrode 240 is formed, the distance R4 between the recess 220 not used as the alignment mark and the source electrode 240 is measured, and three times the standard deviation σ 4 of the distance R4 is calculated. The relationship between the standard deviation σ 3 and the standard deviation σ 4 is expressed as the following formula (2).
3σ 3 <3σ 4 (2)

なお、ゲート電極２６０を形成する場合に、アライメントマークとして用いたゲートトレンチ２５０に対するゲート電極２６０のずれを距離Ｒ３として測定し、距離Ｒ３の標準偏差σ3の３倍を算出する。そして、ゲート電極２６０を形成する場合に、アライメントマークとして用いていないリセス２２０に対するゲート電極２６０のずれを距離Ｒ４として測定し、距離Ｒ４の標準偏差σ4の３倍を算出しても、同様に上述の式（２）の関係を満たす。 When the gate electrode 260 is formed, the displacement of the gate electrode 260 with respect to the gate trench 250 used as the alignment mark is measured as a distance R3, and three times the standard deviation σ 3 of the distance R3 is calculated. When the gate electrode 260 is formed, the deviation of the gate electrode 260 with respect to the recess 220 not used as the alignment mark is measured as the distance R4, and the standard deviation σ 4 of the distance R4 is calculated to be three times, similarly. The relationship of the above-described formula (2) is satisfied.

本実施形態の半導体装置１０において、ボディ電極２３０は、リセス２２０をアライメントマークとして用いて形成される。また、ゲート電極２６０およびソース電極２４０は、ゲートトレンチ２５０をアライメントマークとして用いて形成される。そのため、ボディ電極２３０はリセス２２０に対してずれが少なく、ゲート電極２６０およびソース電極２４０はゲートトレンチ２５０に対してずれが少ない半導体装置１０を製造することができる。つまり、リセス２２０周辺とゲートトレンチ２５０周辺とをそれぞれ微細化することができる。そのため、半導体装置１０のサイズを小さく構成することができる。そのため、半導体装置１０の製造コストを低減することができる。   In the semiconductor device 10 of this embodiment, the body electrode 230 is formed using the recess 220 as an alignment mark. The gate electrode 260 and the source electrode 240 are formed using the gate trench 250 as an alignment mark. Therefore, it is possible to manufacture the semiconductor device 10 in which the body electrode 230 is less displaced from the recess 220 and the gate electrode 260 and the source electrode 240 are less displaced from the gate trench 250. In other words, the periphery of the recess 220 and the periphery of the gate trench 250 can be miniaturized. Therefore, the size of the semiconductor device 10 can be reduced. Therefore, the manufacturing cost of the semiconductor device 10 can be reduced.

図１３および図１４は、ソース電極２４０とゲートトレンチ２５０との設計上の距離ＳＧａ、ＳＧｂを示す図である。図１３には、上述の製造方法に基づいて、ゲートトレンチ２５０をアライメントマークとして、ソース電極２４０を形成する場合の、ソース電極２４０とゲートトレンチ２５０との設計上の距離ＳＧａが示されている。図１４には、比較例として、ゲートトレンチ２５０以外をアライメントマークとして、ソース電極２４０を形成する場合の、ソース電極２４０とゲートトレンチ２５０との設計上の距離ＳＧｂが示されている。ソース電極２４０とゲートトレンチ２５０との設計上の距離ＳＧａ、ＳＧｂは、アライメントずれ分のマージンＭａ、Ｍｂをとって定められる。アライメントずれが生じても、半導体装置の動作に支障が生じないようにするためである。   13 and 14 are diagrams showing design distances SGa and SGb between the source electrode 240 and the gate trench 250. FIG. 13 shows a design distance SGa between the source electrode 240 and the gate trench 250 when the source electrode 240 is formed using the gate trench 250 as an alignment mark based on the manufacturing method described above. FIG. 14 shows a design distance SGb between the source electrode 240 and the gate trench 250 when the source electrode 240 is formed using an alignment mark other than the gate trench 250 as a comparative example. Design distances SGa and SGb between the source electrode 240 and the gate trench 250 are determined by taking margins Ma and Mb for misalignment. This is to prevent troubles in the operation of the semiconductor device even if misalignment occurs.

本実施形態の半導体装置１０の製造方法によれば、ゲートトレンチ２５０をアライメントマークとして、ソース電極２４０が形成される。そのため、ゲートトレンチ２５０と、ソース電極２４０とのずれ（距離）を小さくすることができる。よって、図１３に示すように、例えば、マージンＭａを０．７μｍとすることができる。それに比べて、ゲートトレンチ２５０をアライメントマークとしない場合には、ソース電極２４０とゲートトレンチ２５０とのずれが大きくなる。そのため、図１４に示すように、例えばマージンＭｂが１．０μｍとなる。よって、ソース電極２４０とゲートトレンチ２５０との距離ＳＧａ、ＳＧｂの関係を、ＳＧａ＜ＳＧｂとすることができる。このように、本実施形態の半導体装置１０の製造方法によれば、ゲートトレンチ２５０とソース電極２４０との間を縮小することができる。すなわち、ゲートとソースとの間を縮小（微細化）することができる。よって半導体装置１０のオン抵抗が低減される。このことから、同じオン抵抗の半導体装置を設計する場合において、半導体装置のサイズを小さくすることができる。 According to the method for manufacturing the semiconductor device 10 of the present embodiment, the source electrode 240 is formed using the gate trench 250 as an alignment mark. Therefore, the deviation (distance) between the gate trench 250 and the source electrode 240 can be reduced. Therefore, as shown in FIG. 13, for example, the margin Ma can be set to 0.7 μm. In contrast, when the gate trench 250 is not used as an alignment mark, the deviation between the source electrode 240 and the gate trench 250 becomes large. Therefore, as shown in FIG. 14, for example, the margin Mb is 1.0 μm. Therefore, the relationship of the distances SGa and SGb between the source electrode 240 and the gate trench 250 can be SGa <SGb. Thus, according to the manufacturing method of the semiconductor device 10 of the present embodiment, the space between the gate trench 250 and the source electrode 240 can be reduced. That is, the space between the gate and the source can be reduced (miniaturized). Therefore, the on-resistance of the semiconductor device 10 is reduced. Thus, when designing a semiconductor device having the same on-resistance, the size of the semiconductor device can be reduced.

さらに、本実施形態の半導体装置１０は、リセス２２０と、アイソレーション用トレンチ１７０とが形成された後に、ゲートトレンチ２５０が形成される。半導体層等にリセス２２０やアイソレーション用トレンチ１７０やゲートトレンチ２５０を形成する際には、ＳｉＯ2をマスクとするパターン形成や、ドライエッチングや、その後のＳｉＯ2マスクの除去等によって、例えばゲートトレンチ２５０の底面ｔｇおよび壁面ｈｇは、ＳｉＯ2マスクの残渣による汚染や表面あれ等のダメージを受ける場合がある。特に、第２半導体層１３０における壁面ｈｇ付近には、図１に示すようにチャネル領域３１０が存在するため、このようなダメージは、チャネル抵抗の悪化の要因となる。 Furthermore, in the semiconductor device 10 of the present embodiment, the gate trench 250 is formed after the recess 220 and the isolation trench 170 are formed. When the recess 220, the isolation trench 170, and the gate trench 250 are formed in the semiconductor layer or the like, for example, a gate trench is formed by pattern formation using SiO 2 as a mask, dry etching, or subsequent removal of the SiO 2 mask. The bottom surface tg and the wall surface hg of 250 may receive damage such as contamination or surface roughness due to residues of the SiO 2 mask. In particular, since the channel region 310 exists near the wall surface hg in the second semiconductor layer 130 as shown in FIG. 1, such damage causes deterioration of channel resistance.

しかし、本実施形態の製造方法であれば、リセス２２０と、ゲートトレンチ２５０と、アイソレーション用トレンチ１７０とのうち、ゲートトレンチ２５０が最後に形成される。そのため、チャネル領域３１０部分は、リセス２２０やアイソレーション用トレンチ１７０を形成する際のＳｉＯ2をマスクとするパターン形成やドライエッチングやＳｉＯ2マスクの除去を行う工程（図２：ステップＳ１２０，ステップＳ１３０）に曝されることはない。よって、チャネル領域３１０部分に与えるダメージを減少させることができるので、チャネル領域３１０は良好なチャネル抵抗を有する。そのため、本実施形態の製造方法によれば、良好な電気的特性を有する半導体装置１０を製造することができる。 However, in the manufacturing method of the present embodiment, the gate trench 250 is formed last among the recess 220, the gate trench 250, and the isolation trench 170. For this reason, the channel region 310 is subjected to pattern formation using SiO 2 as a mask, dry etching, and removal of the SiO 2 mask when forming the recess 220 and the isolation trench 170 (FIG. 2: Step S120, Step S130). ). Therefore, damage to the channel region 310 can be reduced, so that the channel region 310 has good channel resistance. Therefore, according to the manufacturing method of this embodiment, the semiconductor device 10 having good electrical characteristics can be manufactured.

また、一般的に、半導体装置１０を製造する際には、半導体層の所定の位置にアライメントマークが形成される。そして、例えばゲートトレンチ２５０や電極（２３０、２４０、２６０）が、半導体層の所望の位置に形成されるように、アライメントマークを基準としてアライメントが行われる。そして、ＳｉＯ2をマスクとするパターンが形成され、エッチングや、蒸着が行われる。しかし、本実施形態の半導体装置１０の製造においては、例えば、リセス２２０とアライメントマークを同時に形成し、アイソレーション用トレンチ１７０や、ゲートトレンチ２５０が形成されるので、別途アライメントマークを形成する必要がない。そのため、半導体装置１０の製造工程の短縮化と、製造コストの低減とを達成することができる。さらに、リセス２２０は、ドライエッチングによって形成される。一般的に、ドライエッチングによって形成される形状は、ウェットエッチングによって形成される形状よりも明確である。そのため、本実施形態の製造方法であれば、リセス２２０を形成した以降の工程において、アライメントマークを容易に読み取ることができる。 In general, when the semiconductor device 10 is manufactured, alignment marks are formed at predetermined positions of the semiconductor layer. Then, alignment is performed with reference to the alignment mark so that, for example, the gate trench 250 and the electrodes (230, 240, 260) are formed at desired positions of the semiconductor layer. Then, a pattern using SiO 2 as a mask is formed, and etching and vapor deposition are performed. However, in the manufacture of the semiconductor device 10 of the present embodiment, for example, the recess 220 and the alignment mark are formed at the same time, and the isolation trench 170 and the gate trench 250 are formed. Therefore, it is necessary to form an alignment mark separately. Absent. Therefore, shortening of the manufacturing process of the semiconductor device 10 and reduction of manufacturing cost can be achieved. Further, the recess 220 is formed by dry etching. In general, the shape formed by dry etching is clearer than the shape formed by wet etching. Therefore, with the manufacturing method of the present embodiment, the alignment mark can be easily read in the steps after the formation of the recess 220.

Ｂ．変形例：
Ｂ１．変形例１：
上述の実施形態では、リセス２２０が形成された後に、ゲートトレンチ２５０が形成され、リセス２２０をアライメントマークとして、ボディ電極２３０が形成され、ゲートトレンチ２５０をアライメントマークとしてソース電極２４０およびゲート電極２６０が形成されている。こうすることで、上述の式（１）および（２）を満たし、オン抵抗の低減した半導体装置１０を製造することができる。これに対し、ゲートトレンチ２５０をアライメントマークとしてリセス２２０が形成されても、上述の式（１）および（２）を満たす半導体装置１０を製造することができる。また、リセス２２０およびゲートトレンチ２５０は、例えばあらかじめ形成された他の構造をアライメントマークとして形成されてもよい。つまり、リセス２２０をアライメントマークとして、ボディ電極２３０が形成され、ゲートトレンチ２５０をアライメントマークとしてソース電極２４０およびゲート電極２６０が形成されれば、上述の式（１）および（２）を満たす半導体装置１０を製造することができる。 B. Variations:
B1. Modification 1:
In the above-described embodiment, the gate trench 250 is formed after the recess 220 is formed, the body electrode 230 is formed using the recess 220 as an alignment mark, and the source electrode 240 and the gate electrode 260 are formed using the gate trench 250 as an alignment mark. Is formed. By doing so, it is possible to manufacture the semiconductor device 10 that satisfies the above-described formulas (1) and (2) and has reduced on-resistance. On the other hand, even if the recess 220 is formed using the gate trench 250 as an alignment mark, the semiconductor device 10 that satisfies the above-described formulas (1) and (2) can be manufactured. Further, the recess 220 and the gate trench 250 may be formed using, for example, another structure formed in advance as an alignment mark. That is, if the body electrode 230 is formed using the recess 220 as an alignment mark, and the source electrode 240 and the gate electrode 260 are formed using the gate trench 250 as an alignment mark, the semiconductor device that satisfies the above-described equations (1) and (2) 10 can be manufactured.

Ｂ２．変形例２：
上述の実施形態では、アイソレーション用トレンチ１７０を形成した後にゲートトレンチ２５０を形成することによって、チャネル領域３１０部分に与えるダメージを減少させている。しかし、ゲートトレンチ２５０は、例えば、ゲートトレンチ２５０とアイソレーション用トレンチ１７０の深さが同じであれば、同時に形成されてもよい。こうすることによっても、チャネル領域３１０部分に与えるダメージを減少させることができる。また、ゲートトレンチ２５０とアイソレーション用トレンチ１７０との深さが同じでなくとも、アイソレーション用トレンチ１７０は、あらかじめアイソレーション用トレンチ１７０を形成する箇所を一定の深さまでエッチングして、その後、エッチングされた箇所を、ゲートトレンチ２５０の形成と同時にさらにエッチングすることによって、形成されてもよい。また、アイソレーション用トレンチ１７０は、リセス２２０よりも先に形成されてもよい。すなわち、ゲートトレンチ２５０が、リセス２２０と、アイソレーション用トレンチ１７０と、ゲートトレンチ２５０とを形成する工程の中で、最後に形成されれば、チャネル領域３１０の抵抗の悪化を抑制することができる。 B2. Modification 2:
In the above-described embodiment, the damage given to the channel region 310 is reduced by forming the gate trench 250 after the isolation trench 170 is formed. However, the gate trench 250 may be formed at the same time as long as the gate trench 250 and the isolation trench 170 have the same depth, for example. By doing so, damage to the channel region 310 can be reduced. Even if the depths of the gate trench 250 and the isolation trench 170 are not the same, the isolation trench 170 etches a portion where the isolation trench 170 is formed in advance to a certain depth, and then etches. The formed portion may be formed by further etching simultaneously with the formation of the gate trench 250. Further, the isolation trench 170 may be formed before the recess 220. That is, if the gate trench 250 is formed last in the process of forming the recess 220, the isolation trench 170, and the gate trench 250, the deterioration of the resistance of the channel region 310 can be suppressed. .

Ｂ３．変形例３：
上述の実施形態では、リセス２２０の形成後にアイソレーション用トレンチ１７０を形成し、アイソレーション用トレンチ１７０の形成後にゲートトレンチ２５０を形成している。これに対し、リセス２２０とアイソレーション用トレンチ１７０とゲートトレンチ２５０のそれぞれの形成後に、ドライエッチングによって受けたダメージを回復するために、ウェットエッチングを行うこととしてもよい。こうすることで、チャネル領域３１０の抵抗をさらに低減することができる。また、ウェットエッチングは、ゲートトレンチ２５０の形成後にのみ行うこととしてもよい。 B3. Modification 3:
In the above-described embodiment, the isolation trench 170 is formed after the recess 220 is formed, and the gate trench 250 is formed after the isolation trench 170 is formed. On the other hand, wet etching may be performed after the formation of the recess 220, the isolation trench 170, and the gate trench 250 in order to recover the damage received by dry etching. By doing so, the resistance of the channel region 310 can be further reduced. The wet etching may be performed only after the gate trench 250 is formed.

Ｂ４．変形例４：
上述の実施形態では、半導体装置１０は、リセス２２０を中心としたＸＺ平面に対して対称な構造を有している。これに対し、半導体装置１０は、ＸＺ平面に対して略対称な構造であってもよく、非対称な構造であってもよい。また、上述の実施形態では、半導体装置１０は、リセス２２０が形成された位置とアイソレーション用トレンチ１７０が形成された位置との間の位置に、ゲートトレンチ２５０が形成された構造を有している。これに対し、半導体装置１０は、ゲートトレンチ２５０が形成された位置とアイソレーション用トレンチ１７０が形成された位置との間の位置に、リセス２２０が形成された構造を有していてもよい。すなわち、リセス２２０が形成される位置とゲートトレンチ２５０が形成される位置とは、入れ換えられてもよい。本願の製造方法によって製造された半導体装置であれば、リセス２２０の形成される位置とゲートトレンチの形成される位置とによらず、上述の実施形態と同様の効果を奏する。 B4. Modification 4:
In the above-described embodiment, the semiconductor device 10 has a symmetric structure with respect to the XZ plane with the recess 220 as the center. On the other hand, the semiconductor device 10 may have a substantially symmetric structure or an asymmetric structure with respect to the XZ plane. In the above-described embodiment, the semiconductor device 10 has a structure in which the gate trench 250 is formed at a position between the position where the recess 220 is formed and the position where the isolation trench 170 is formed. Yes. On the other hand, the semiconductor device 10 may have a structure in which the recess 220 is formed at a position between the position where the gate trench 250 is formed and the position where the isolation trench 170 is formed. That is, the position where the recess 220 is formed and the position where the gate trench 250 is formed may be interchanged. If the semiconductor device is manufactured by the manufacturing method of the present application, the same effects as those of the above-described embodiment can be obtained regardless of the position where the recess 220 is formed and the position where the gate trench is formed.

Ｂ５．変形例５：
上述の実施形態では、リセス２２０の形状は、凹状である。これに対し、リセス２２０の形状は、第２半導体層１３０が第３半導体層１４０側に露出していれば、例えば段差状の形状やＶ字型の形状等の他の形状であってもよい。また、上述の実施形態では、ゲートトレンチ２５０の形状は、凹状である。これに対し、ゲートトレンチ２５０の形状は、第３半導体層１４０の表面から第１半導体層１２０に到達していれば、例えばＶ字型の形状等他の形状であってもよい。同様にアイソレーション用トレンチ１７０の形状は、第１半導体層１２０が第３半導体層１４０側に露出していれば、例えば段差状の形状やＶ字型の形状等の他の形状であってもよい。また、アイソレーション用トレンチ１７０は、例えば、半導体装置１０があらかじめ他の半導体装置と分離されていたり、イオン注入等の他の方法によって半導体装置１０が他の半導体装置から分離されるのであれば、必ずしも半導体装置１０に形成されていなくともよい。 B5. Modification 5:
In the embodiment described above, the shape of the recess 220 is concave. On the other hand, the shape of the recess 220 may be another shape such as a step shape or a V shape as long as the second semiconductor layer 130 is exposed to the third semiconductor layer 140 side. . In the above-described embodiment, the shape of the gate trench 250 is concave. On the other hand, as long as the shape of the gate trench 250 reaches the first semiconductor layer 120 from the surface of the third semiconductor layer 140, it may be another shape such as a V-shape. Similarly, the shape of the isolation trench 170 may be another shape such as a stepped shape or a V-shaped shape as long as the first semiconductor layer 120 is exposed to the third semiconductor layer 140 side. Good. The isolation trench 170 is, for example, as long as the semiconductor device 10 is separated from other semiconductor devices in advance or the semiconductor device 10 is separated from other semiconductor devices by other methods such as ion implantation. It does not necessarily have to be formed in the semiconductor device 10.

Ｂ６．変形例６：
上述の実施形態において、ボディ電極２３０とソース電極２４０とゲート電極２６０とが形成される工程（ステップＳ１６０、ステップＳ１７０、ステップＳ１８０）の順序は、相互に入れ換えられても良い。 B6. Modification 6:
In the above-described embodiment, the order of the steps (step S160, step S170, step S180) in which the body electrode 230, the source electrode 240, and the gate electrode 260 are formed may be interchanged.

Ｂ７．変形例７：
上述の実施形態では、ドレイン電極２１０は、基板１１０の下面１１１に形成されている。これに対し、ドレイン電極２１０は、アイソレーション用トレンチ１７０の底面ｔｉに形成されてもよい。 B7. Modification 7:
In the above-described embodiment, the drain electrode 210 is formed on the lower surface 111 of the substrate 110. On the other hand, the drain electrode 210 may be formed on the bottom surface ti of the isolation trench 170.

Ｂ８．変形例８：
上述の実施形態では、半導体装置１０の基板１１０には、ＭＯＣＶＤ装置を用いた結晶成長によって、第１半導体層１２０と、第２半導体層１３０と、第３半導体層１４０とが順に積層した状態で形成されている。これに対し、第１半導体層１２０と第２半導体層１３０との間に真性半導体層が形成されてもよい。また、基板１１０として、Ｓｉ基板や、ＳｉＣ基板を用いてもよい。また、ドレイン電極２１０を、アイソレーション用トレンチ１７０の底面ｔｉに形成する場合には、基板１１０として、サファイア基板を用いてもよい。また、ＰＮ第２の半導体装置に、ゲートトレンチを最後に形成することとして、上述の実施形態の半導体装置１０の製造方法を適用してもよい。 B8. Modification 8:
In the above-described embodiment, the first semiconductor layer 120, the second semiconductor layer 130, and the third semiconductor layer 140 are sequentially stacked on the substrate 110 of the semiconductor device 10 by crystal growth using an MOCVD apparatus. Is formed. On the other hand, an intrinsic semiconductor layer may be formed between the first semiconductor layer 120 and the second semiconductor layer 130. Further, as the substrate 110, a Si substrate or a SiC substrate may be used. When the drain electrode 210 is formed on the bottom surface ti of the isolation trench 170, a sapphire substrate may be used as the substrate 110. In addition, the method for manufacturing the semiconductor device 10 according to the above-described embodiment may be applied to forming the gate trench last in the PN second semiconductor device.

Ｂ９．変形例９：
上述の実施形態では、ＧａＮ系の半導体装置１０について示している。これに対し、半導体装置１０は、窒化アルミニウム（ＡｌＮ）や、窒化インジウム（ＩｎＮ）や、炭化ケイ素（ＳｉＣ）や、窒化ホウ素（ＢＮ）や、Ｓｉ等の他の材料系の半導体装置であってもよい。 B9. Modification 9:
In the above-described embodiment, the GaN-based semiconductor device 10 is shown. On the other hand, the semiconductor device 10 is a semiconductor device of another material system such as aluminum nitride (AlN), indium nitride (InN), silicon carbide (SiC), boron nitride (BN), or Si. Also good.

Ｂ１０．変形例１０：
上述の実施形態では、ＧａＮ系の半導体装置１０は、リセス２２０と、アイソレーション用トレンチ１７０と、ゲートトレンチ２５０とがドライエッチングによって形成されている。これに対し、半導体装置１０が、例えば、Ｓｉ系の半導体装置である場合には、リセス２２０と、アイソレーション用トレンチ１７０と、ゲートトレンチ２５０とはウェットエッチングによって形成されてもよい。 B10. Modification 10:
In the embodiment described above, in the GaN-based semiconductor device 10, the recess 220, the isolation trench 170, and the gate trench 250 are formed by dry etching. On the other hand, when the semiconductor device 10 is, for example, a Si-based semiconductor device, the recess 220, the isolation trench 170, and the gate trench 250 may be formed by wet etching.

Ｂ１１．変形例１１：
上述の実施形態では、半導体装置１０の「第１導電型」はＮ型であり、「第２導電型」はＰ型である。これに対し、半導体装置１０の「第１導電型」がＰ型であり、「第２導電型」がＮ型であってもよい。 B11. Modification 11:
In the embodiment described above, the “first conductivity type” of the semiconductor device 10 is the N type, and the “second conductivity type” is the P type. On the other hand, the “first conductivity type” of the semiconductor device 10 may be P-type, and the “second conductivity type” may be N-type.

本発明は、上述の実施形態や変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。   The present invention is not limited to the above-described embodiments and modifications, and can be realized with various configurations without departing from the spirit thereof. For example, the technical features in the embodiments, examples, and modifications corresponding to the technical features in each embodiment described in the summary section of the invention are to solve some or all of the above-described problems, or In order to achieve part or all of the above-described effects, replacement or combination can be performed as appropriate. Further, if the technical feature is not described as essential in the present specification, it can be deleted as appropriate.

１０、１０ａ…半導体装置
１０ｂ…比較例の半導体装置
１１…積層体
１２、１３、１４、１５、１６、１７、１８…製造過程における半導体装置
１１０…基板
１１１…基板下面
１１２…基板上面
１２０…第１半導体層
１２２…第１半導体層上面
１３０…第２半導体層
１３２…第２半導体層上面
１４０…第３半導体層
１４２…第３半導体層上面
１７０…アイソレーション用トレンチ
２１０…ドレイン電極
２２０…リセス
２３０…ボディ電極
２４０…ソース電極
２５０…ゲートトレンチ
２５５…ゲート絶縁膜
２６０…ゲート電極
３１０…チャネル領域
ｈｇ…ゲートトレンチ壁面
ｔｇ…ゲートトレンチ底面
ｔｉ…アイソレーション用トレンチ底面
Ｍａ、Ｍｂ…マージン
ＳＧａ、ＳＧｂ…ソース電極２４０とゲートトレンチ２５０との設計上の距離 DESCRIPTION OF SYMBOLS 10, 10a ... Semiconductor device 10b ... Semiconductor device of comparative example 11 ... Laminated body 12, 13, 14, 15, 16, 17, 18 ... Semiconductor device in manufacturing process 110 ... Substrate 111 ... Substrate lower surface 112 ... Substrate upper surface 120 ... First DESCRIPTION OF SYMBOLS 1 Semiconductor layer 122 ... 1st semiconductor layer upper surface 130 ... 2nd semiconductor layer 132 ... 2nd semiconductor layer upper surface 140 ... 3rd semiconductor layer 142 ... 3rd semiconductor layer upper surface 170 ... Trench for isolation 210 ... Drain electrode 220 ... Recess 230 ... Body electrode 240 ... Source electrode 250 ... Gate trench 255 ... Gate insulating film 260 ... Gate electrode 310 ... Channel region hg ... Gate trench wall surface tg ... Gate trench bottom ti ... Isolation trench bottom Ma, Mb ... Margin SGa, SGb ... Source electrode 240 and gate trench 250 Distance on the design of

Claims (5)

半導体装置の製造方法であって、
基板上に、第１導電型の第１半導体層と、第２導電型の第２半導体層と、第１導電型の第３半導体層と、を前記基板側から順に積層した構造に対して、
（Ａ）前記第２半導体層の一部を前記第３半導体層側に露出させるリセスを形成する工程と、
（Ｂ）前記第３半導体層の表面から前記第２半導体層を貫通して前記第１半導体層まで達するゲートトレンチを形成する工程と、
（Ｃ）前記リセスをアライメントマークとして用いて、前記リセスに第１の電極を形成する工程と、
（Ｄ）前記ゲートトレンチをアライメントマークとして用いて、ゲート電極および前記第３半導体層の表面に形成される第２の電極の少なくとも一方を形成する工程と、を備える、半導体装置の製造方法。 A method for manufacturing a semiconductor device, comprising:
A structure in which a first conductive type first semiconductor layer, a second conductive type second semiconductor layer, and a first conductive type third semiconductor layer are sequentially stacked on a substrate from the substrate side.
(A) forming a recess exposing a part of the second semiconductor layer to the third semiconductor layer side;
(B) forming a gate trench extending from the surface of the third semiconductor layer to the first semiconductor layer through the second semiconductor layer;
(C) using the recess as an alignment mark to form a first electrode in the recess;
(D) forming at least one of a gate electrode and a second electrode formed on a surface of the third semiconductor layer using the gate trench as an alignment mark. 請求項１記載の半導体装置の製造方法であって、
前記工程（Ｂ）では、前記リセスをアライメントマークとして用いて、前記ゲートトレンチを形成する、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
In the step (B), the gate trench is formed using the recess as an alignment mark. 請求項１又は請求項２に記載の半導体装置の製造方法であって、
（Ｅ）前記リセスをアライメントマークとして用いて、前記第３半導体層の表面から前記第１半導体層まで達するアイソレーション用トレンチを形成する工程を備える、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1 or 2,
(E) A method of manufacturing a semiconductor device, comprising: forming an isolation trench reaching from the surface of the third semiconductor layer to the first semiconductor layer using the recess as an alignment mark. 請求項３に記載の半導体装置の製造方法であって、
前記工程（Ｅ）は、前記工程（Ｂ）の前に行われ、
前記工程（Ｂ）では、前記リセスをアライメントマークとして用いて、前記リセスと前記アイソレーション用トレンチとの間に、前記ゲートトレンチを形成する、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 3,
The step (E) is performed before the step (B),
In the step (B), the gate trench is formed between the recess and the isolation trench using the recess as an alignment mark. 請求項１から請求項４までのいずれか一項に記載の半導体装置の製造方法であって、
前記第１半導体層と前記第２半導体層と前記第３半導体層とは、窒化ガリウム系の半導体層である、半導体装置の製造方法。 It is a manufacturing method of the semiconductor device according to any one of claims 1 to 4,
The method of manufacturing a semiconductor device, wherein the first semiconductor layer, the second semiconductor layer, and the third semiconductor layer are gallium nitride based semiconductor layers.
JP2013063802A 2013-03-26 2013-03-26 Manufacturing method of semiconductor device Active JP6119359B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013063802A JP6119359B2 (en) 2013-03-26 2013-03-26 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013063802A JP6119359B2 (en) 2013-03-26 2013-03-26 Manufacturing method of semiconductor device

Publications (2)

Publication Number Publication Date
JP2014192201A JP2014192201A (en) 2014-10-06
JP6119359B2 true JP6119359B2 (en) 2017-04-26

Family

ID=51838228

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013063802A Active JP6119359B2 (en) 2013-03-26 2013-03-26 Manufacturing method of semiconductor device

Country Status (1)

Country Link
JP (1) JP6119359B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020100960A1 (en) * 2018-11-16 2020-05-22 三菱電機株式会社 Semiconductor device, power conversion device, method for manufacturing semiconductor device, and method for manufacturing power conversion device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009117820A (en) * 2007-10-16 2009-05-28 Rohm Co Ltd Nitride semiconductor device and method of manufacturing the same
JP5772301B2 (en) * 2011-06-30 2015-09-02 富士通セミコンダクター株式会社 Alignment mark forming method and semiconductor wafer

Also Published As

Publication number Publication date
JP2014192201A (en) 2014-10-06

Similar Documents

Publication Publication Date Title
CN113130643B (en) Semiconductor device and method of manufacturing the same
JP2011097062A (en) Semiconductor element and method of manufacturing the same
TWI696242B (en) Method for forming a thin semiconductor-on-insulator (soi) substrate
TW201724517A (en) FinFET device and method for fabricating the same
US20230197788A1 (en) Methods, devices, and systems related to forming semiconductor power devices with a handle substrate
JP2011192834A (en) Semiconductor device, and method of manufacturing semiconductor device
JPWO2014061724A1 (en) Semiconductor device and manufacturing method thereof
JP5740356B2 (en) Semiconductor device
JP5568856B2 (en) Manufacturing method of semiconductor device
KR20110086714A (en) Semiconductor device and semiconductor device manufacturing method
JP6070422B2 (en) Semiconductor device manufacturing method and semiconductor device
JP5158470B2 (en) Manufacturing method of nitride semiconductor device
CN114586175B (en) Semiconductor device and method of manufacturing semiconductor device
JP5526493B2 (en) Trench gate type semiconductor device and manufacturing method thereof
KR20190028260A (en) Gate-all-around device and method for fabricating the same
JP6119359B2 (en) Manufacturing method of semiconductor device
CN110690275B (en) Semiconductor device and method for manufacturing the same
JP2020167333A (en) Semiconductor device
JP6048103B2 (en) Manufacturing method of semiconductor device
JP6422909B2 (en) Semiconductor device
JP2022068820A (en) Ldmos, semiconductor device, and method for manufacturing the same
JP2013219301A (en) Electrode formation method
CN107706110B (en) Manufacturing method of FinFET device
JP6256008B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP2014236088A (en) Semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150525

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160623

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160628

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160809

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170117

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170220

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170228

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170313

R150 Certificate of patent or registration of utility model

Ref document number: 6119359

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150