JP2000235969A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にシャロートレンチアイソレーションに
おける基板加工用のマスク形成プロセスに関する。The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a process for forming a mask for processing a substrate in shallow trench isolation.
【０００２】[0002]
【従来の技術】近年のＵＬＳＩの高集積化は３年で次世
代へ進み、デザインルールは前世代の７割の縮小が行わ
れ、縮小化に伴い半導体装置の高速化も実現してきた。
特に微細なデザインルールが適用されるＭＯＳ（Metal
Oxide Semiconductor ）デバイスは、素子分離プロセ
ス、トランジスタプロセス、配線プロセスなどの要素技
術の 進歩により高速化が達成されてきた。2. Description of the Related Art In recent years, the integration of ULSI has advanced to the next generation in three years, and the design rule has been reduced by 70% of that of the previous generation.
MOS (Metal) to which particularly fine design rules are applied
Oxide Semiconductor) devices have achieved higher speeds due to advances in elemental technologies such as element isolation processes, transistor processes, and wiring processes.
【０００３】しかし上記のプロセスの内、素子分離につ
いては、従来のＬＯＣＯＳ（LocalOxidation Of Silico
n）による素子分離では最近の微細化に対応できなくな
りつつある。ＬＯＣＯＳ法は基板に与える応力も小さ
く、フィールド酸化部と素子形成部が滑らかに接続し、
非常に好ましい方法である。しかし、この方法を用いて
高集積化を図ろうとしてフィールド酸化をするとき、窒
化膜端に形成される素子形成領域へのバーズビーク（Bi
rd's Beaking）の侵食により素子形成領域が減少するた
め、高集積化が図れなくなるという問題がある。[0003] In the above process, however, element isolation is performed by using a conventional LOCOS (Local Oxidation Of Silico).
The device isolation according to n) cannot respond to recent miniaturization. In the LOCOS method, the stress applied to the substrate is small, and the field oxidized portion and the element forming portion are smoothly connected.
This is a very preferred method. However, when field oxidation is performed to achieve high integration by using this method, a bird's beak (Bi-beak) to an element formation region formed at the end of the nitride film is required.
Since the element formation region is reduced by erosion of rd's beaking, there is a problem that high integration cannot be achieved.
【０００４】このため、ＬＯＣＯＳ法に変わる素子分離
法として、最近、シャロートレンチアイソレーション
（Shallow Trench Isolation）が注目され、盛んに検討
されている。シャロートレンチアイソレーションはＬＯ
ＣＯＳ法と異なり、素子形成領域以外の半導体基板を一
部除去し、その部分にＣＶＤ酸化膜を埋め込むことによ
り素子分離を行う方法である。この方法を用いることに
よりＬＯＣＯＳ法で問題となるバーズビークの発生を防
止する事ができるため、より微細な半導体装置の素子分
離法として有望視されている。For this reason, as an element isolation method instead of the LOCOS method, recently, a shallow trench isolation (Shallow Trench Isolation) has attracted attention and has been actively studied. Shallow trench isolation is LO
Unlike the COS method, this method is to perform element isolation by removing a part of the semiconductor substrate other than the element formation region and embedding a CVD oxide film in the part. By using this method, occurrence of bird's beak, which is a problem in the LOCOS method, can be prevented, so that it is expected to be used as an element isolation method for finer semiconductor devices.
【０００５】上記のシャロートレンチアイソレーション
プロセスについて説明する。図５Ａに示すように、半導
体基板２０上の全面に熱酸化膜（例えば、ＳｉＯ2）２
１を厚さ１５ｎｍ程度形成し、続いて窒化シリコン（例
えば，ＳｉＮ）膜２２を厚さ２００ｎｍ程度全面に形成
した後、有機反射防止膜２４を厚さ７０ｎｍ程度形成
し、更にリソグラフィーを用いてレジストパターン２５
ａを厚さ６００ｎｍ程度形成する。なお、図５Ａ中のｆ
1 は、パターン化された素子形成領域Ｆの寸法を示し、
ｓ1 は素子形成領域Ｆ間の寸法を示す。[0005] The above-described shallow trench isolation process will be described. As shown in FIG. 5A, a thermal oxide film (for example, SiO 2 ) 2 is formed on the entire surface of the semiconductor substrate 20.
1 is formed to a thickness of about 15 nm, a silicon nitride (eg, SiN) film 22 is formed on the entire surface to a thickness of about 200 nm, an organic antireflection film 24 is formed to a thickness of about 70 nm, and the resist is further formed by lithography. Pattern 25
a is formed to a thickness of about 600 nm. Note that f in FIG. 5A
1 indicates the dimension of the patterned element formation region F,
s1 indicates the dimension between the element formation regions F.
【０００６】次に、図５Ｂに示すように、レジストパタ
ーン２５ａをマスクとして反射防止膜２４、窒化シリコ
ン膜２２と熱酸化膜２１を異方性エッチングによりパタ
ーン化する。さらに、図５Ｃに示すように、レジストパ
ターン２５ａと反射防止膜２４ａを除去した後、窒化シ
リコン膜２２ａと熱酸化膜２１ａをマスクとして半導体
基板２０に異方性エッチングを用いて３００ｎｍ程度の
深さの溝２０ｔを形成する。Next, as shown in FIG. 5B, using the resist pattern 25a as a mask, the antireflection film 24, the silicon nitride film 22, and the thermal oxide film 21 are patterned by anisotropic etching. Further, as shown in FIG. 5C, after removing the resist pattern 25a and the antireflection film 24a, the semiconductor substrate 20 is anisotropically etched to a depth of about 300 nm using the silicon nitride film 22a and the thermal oxide film 21a as a mask. Is formed.
【０００７】次に、図６Ｄに示すように、高密度プラズ
マＣＶＤ法を用いて、溝２０ｔを埋め込むように基板２
０の全面に酸化膜２６を厚さ５００ｎｍ程度形成する。
さらに、図６Ｅに示すように、半導体基板２０に形成さ
れた溝２０ｔの部分にのみ酸化膜２６が残るように化学
機械研磨法（ＣＭＰ：Chemical Mechanical Polishing
）を用いて酸化膜２６を研磨する。[0007] Next, as shown in FIG. 6D, the substrate 2 is buried in the groove 20t by high-density plasma CVD.
An oxide film 26 is formed to a thickness of about 500 nm on the entire surface of the substrate.
Further, as shown in FIG. 6E, the CMP (Chemical Mechanical Polishing) is performed so that the oxide film 26 remains only in the groove 20t formed in the semiconductor substrate 20.
The oxide film 26 is polished using).
【０００８】次に、図６Ｆに示すように、ウェットエッ
チングにより窒化シリコン膜２２ａと熱酸化膜２１ａを
除去する事によりシャロートレンチアイソレーション構
造が形成され、素子形成領域Ｆと素子分離領域Ｓとに分
離される。素子形成領域（活性領域）Ｆではトランジス
タやコンタクトが形成される。ｆ'1はエッチング後の素
子形成領域Ｆの寸法、ｓ'1はエッチング後の素子分離領
域Ｓの寸法を示す。Next, as shown in FIG. 6F, a shallow trench isolation structure is formed by removing the silicon nitride film 22a and the thermal oxide film 21a by wet etching, and the device formation region F and the device isolation region S are formed. Separated. In the element formation region (active region) F, a transistor and a contact are formed. f′1 denotes the size of the element formation region F after etching, and s′1 denotes the size of the element isolation region S after etching.
【０００９】上記のように、素子分離プロセスとしてシ
ャロートレンチアイソレーションを用いることにより、
素子形成領域ｆ'1は窒化シリコン膜２２と熱酸化膜２１
からなるマスクを用いた半導体基板２０のエッチングに
より決定される。このため、従来のＬＯＣＯＳ法を用い
た場合に生じるバーズビークを考慮する必要がないの
で、シャロートレンチアイソレーションはより微細な素
子分離技術として有望視 されている。As described above, by using shallow trench isolation as an element isolation process,
The element formation region f'1 is formed by a silicon nitride film 22 and a thermal oxide film 21.
It is determined by etching the semiconductor substrate 20 using a mask composed of For this reason, there is no need to consider bird's beaks that occur when using the conventional LOCOS method.
Therefore, shallow trench isolation is promising as a finer element isolation technology.
【００１０】[0010]
【発明が解決しようとする課題】従って、トレンチアイ
ソレーションを制御性良く作製するためには、窒化シリ
コン（ＳｉＮ）パターンを設計寸法のままに加工するこ
とが重要になる。このため、シリコン基板のエッチング
マスクとして使用するＳｉＮパターンは、 １．垂直パターン、 ２．パターンの粗密によらない形状、 ３．エッチング変換差の小さい形状、 となることが要求される。Therefore, in order to manufacture trench isolation with good controllability, it is important to process a silicon nitride (SiN) pattern with the designed dimensions. Therefore, the SiN pattern used as an etching mask for a silicon substrate is: 1. vertical pattern; 2. a shape that does not depend on the density of the pattern; It is required that the shape has a small etching conversion difference.
【００１１】例えば、ＣＦ4 ／ＡｒガスにＯ2 を添加し
たガス系を用いた異方性エッチングを用いることによ
り、比較的垂直なＳｉＮ加工を実現する事ができる。こ
れは、プラズマ重合により発生するフロロカーボンポリ
マーのパターン側壁への付着をＯ* （酸素ラジカル）で
抑制する事が可能なためである。さらに、低圧でのエッ
チングを行うことにより、ラジカル成分が減少するため
に疎密差の少ないエッチングが実現される。For example, by using anisotropic etching using a gas system in which O 2 is added to CF 4 / Ar gas, relatively vertical SiN processing can be realized. This is because O * (oxygen radical) can suppress the adhesion of the fluorocarbon polymer generated by plasma polymerization to the pattern side wall. Further, by performing etching at a low pressure, radical components are reduced, so that etching with a small difference in density is realized.
【００１２】しかし、垂直加工が可能なエッチングプロ
セス、即ちフロロカーボンポリマーの発生を抑制するプ
ロセスは、被エッチング膜とそれ以外の膜とのエッチン
グ選択比をとることは難しい。そのため、レジストパタ
ーンの細りが生じ、ＳｉＮパターン寸法も細くなるの
で、変換差（＝ｆ'1−ｆ1 ）が大きくなるという問題が
生じる。However, it is difficult to obtain an etching selectivity between a film to be etched and other films in an etching process capable of vertical processing, that is, a process for suppressing the generation of fluorocarbon polymer. As a result, the resist pattern becomes thinner, and the SiN pattern dimension becomes thinner, which causes a problem that the conversion difference (= f'1-f1) increases.
【００１３】これについて図７〜図９を用いて説明す
る。図７Ａに示すように、有機反射防止膜３４上にレジ
ストパターン３５ａが形成される。レジストパターン寸
法を、ｆ2 とする。次に図７Ｂに示すように、ラジカル
ＲとイオンＩに電離したプラズマ状態のガスによりエッ
チングがスタートし、レジストパターン３５ａをマスク
として有機反射防止膜３４ａがパターン化される。This will be described with reference to FIGS. As shown in FIG. 7A, a resist pattern 35a is formed on the organic anti-reflection film 34. The resist pattern dimension is assumed to be f2. Next, as shown in FIG. 7B, etching is started by a gas in a plasma state ionized into radicals R and ions I, and the organic antireflection film 34a is patterned using the resist pattern 35a as a mask.
【００１４】エッチングは、例えば、平行平板型プラズ
マエッチャーを用いて以下の条件で行う。 ガス条件：ＣＦ4 ／Ａｒ／Ｏ2 ＝９５／９５０／１０ s
ccm ＲＦパワー：１０００Ｗ（１３．５６ＭＨｚ） 圧力：１３３Ｐａ この場合、有機反射防止膜３４のエッチングと共に、Ｏ
* ラジカルによるレジスト３５ａの後退が同時に生じる
ため、有機反射防止膜３４ａの加工形状はわずかにテー
パー形状になる。The etching is performed, for example, using a parallel plate type plasma etcher under the following conditions. Gas conditions: CF 4 / Ar / O 2 = 95/950/10 s
ccm RF power: 1000 W (13.56 MHz) Pressure: 133 Pa In this case, along with etching of the organic anti-reflection film 34, O
* Since the resist 35a recedes due to radicals at the same time, the processed shape of the organic antireflection film 34a becomes slightly tapered.
【００１５】次に、図８Ｃに示すように、窒化シリコン
（ＳｉＮ）膜３２のエッチングを同条件で行う。エッチ
ングの進行と共に、プラズマ中に存在するＯ* ラジカル
によるレジスト３５へのアタックにより、レジストパタ
ーン３５ａが細くなり有機反射防止膜３４ａはテーパー
形状になる。従って、窒化シリコン（ＳｉＮ）パターン
３２ａもテーパーのついた形状となってしまう。Next, as shown in FIG. 8C, the silicon nitride (SiN) film 32 is etched under the same conditions. As the etching proceeds, the resist pattern 35a becomes thinner due to the attack on the resist 35 by O * radicals present in the plasma, and the organic antireflection film 34a becomes tapered. Therefore, the silicon nitride (SiN) pattern 32a also has a tapered shape.
【００１６】次に図８Ｄに示すように、ＳｉＮパターン
３２ａのエッチングの進行と共に、更にレジストパター
ン３５ａも細くなり、有機反射防止膜３４ａも細くなる
ため、ＳｉＮパターン３２ａの寸法が狭まり細くなって
しまう。Next, as shown in FIG. 8D, as the etching of the SiN pattern 32a progresses, the resist pattern 35a becomes thinner and the organic anti-reflection film 34a becomes thinner, so that the size of the SiN pattern 32a becomes narrower and thinner. .
【００１７】次に図９Ｅに示すように、レジスト３５
ａ、有機反射防止膜３４ａ、ＳｉＮ膜３２ａをマスクと
して、ＳｉＯ2 膜３１をエッチングする。さらに、図９
Ｆに示すようにレジスト３５ａを除去し、更に図９Ｇに
示すように、ＳｉＮパターン３２ａとＳｉＯ2 パターン
３１ａをマスクとしてＳｉ基板３０に溝３０ｔを加工す
る。Next, as shown in FIG.
a, The SiO 2 film 31 is etched using the organic antireflection film 34a and the SiN film 32a as a mask. Further, FIG.
As shown in F, the resist 35a is removed, and as shown in FIG. 9G, a groove 30t is formed in the Si substrate 30 using the SiN pattern 32a and the SiO 2 pattern 31a as a mask.
【００１８】以上のプロセスを用いると、ＳｉＮ膜３２
ａのエッチング加工後の寸法（ｆ'2）が、初期のレジス
トパターンの寸法（ｆ2 ）に対して狭まることにより、
素子形成領域（いわゆる活性領域）Ｆの幅が狭まってし
まう。このため、狭チャンネル効果が発生し、トランジ
スタのＶthが上昇し、デバイスの信頼性を低下させる。By using the above process, the SiN film 32
Since the dimension (f'2) after the etching process a is narrower than the dimension (f2) of the initial resist pattern,
The width of the element formation region (so-called active region) F is reduced. For this reason, a narrow channel effect occurs, the Vth of the transistor increases, and the reliability of the device decreases.
【００１９】上記の方法に対して、初期のレジストパタ
ーン寸法を大きくし、加工による寸法の細りを相殺する
方法が考えられる。しかし、初期パターンを大きくする
とパターン間の寸法が狭まってしまい、リソグラフィー
による良好なパターン形成が不可能になる。また、パタ
ーン間の寸法を維持したままパターン寸法を大きくする
事は、チップサイズの増大につながり、集積度の低下を
招く。In contrast to the above-described method, a method of increasing the initial resist pattern size to offset the reduction in size due to processing can be considered. However, when the initial pattern is enlarged, the dimension between the patterns is reduced, and it becomes impossible to form a good pattern by lithography. Increasing the pattern size while maintaining the size between patterns leads to an increase in chip size and a reduction in the degree of integration.
【００２０】さらに、レジスト選択比を改善するため
に、ＣＨＦ3 やＣＨ2 Ｆ2 を母ガスへ添加することによ
りＳｉＮ膜を異方性エッチングする方法が考えられる。
この方法はレジスト選択比が改善できるためレジストパ
ターンの細りを改善することが可能であるが、ＳｉＮ膜
がテーパー状になりエッチング変換差が大きくなる。Further, in order to improve the resist selectivity, a method of anisotropically etching the SiN film by adding CHF 3 or CH 2 F 2 to a mother gas may be considered.
This method can improve the resist selectivity because it can improve the resist selectivity. However, the SiN film becomes tapered and the etching conversion difference becomes large.
【００２１】これについて図１０Ａ〜図１２Ｇにより説
明する。すなわち、図１０Ａに示すように、レジストパ
ターン４５ａをマスクとしてエッチングがスタートし、
反射防止膜４４がドライエッチングによりパターン化さ
れていく。This will be described with reference to FIGS. 10A to 12G. That is, as shown in FIG. 10A, etching is started using the resist pattern 45a as a mask,
The antireflection film 44 is patterned by dry etching.
【００２２】エッチングは、例えば、平行平板型のエッ
チング装置を用いて以下の条件で行う。 エッチング条件 ガス条件：ＣＨＦ3 ／ＣＦ4 ／Ａｒ／Ｏ2 ＝１０／９５
／９５０／１０sccm ＲＦパワー：１０００Ｗ 圧力：１３３ＰａThe etching is performed, for example, using a parallel plate type etching apparatus under the following conditions. Etching conditions Gas conditions: CHF 3 / CF 4 / Ar / O 2 = 10/95
/ 950 / 10sccm RF power: 1000W Pressure: 133Pa
【００２３】次に、図１０Ｂに示すように、ＳｉＮ膜４
２のエッチングがスタートする。エッチングは上記の条
件により行う。しかし、図１１Ｃに示すように、エッチ
ングの進行と共に、フロロカーボン膜４７ａがプラズマ
中で重合されパターン側壁に形成される。その結果Ｓｉ
Ｎパターン４２ａにテーパーが形成され始める。さら
に、図１１Ｄに示すように、ＳｉＮパターン４２ａのエ
ッチングが終了するが、側壁のフロロカーボン膜４７ａ
は更に厚くなっていく。Next, as shown in FIG. 10B, the SiN film 4
2 starts etching. Etching is performed under the above conditions. However, as shown in FIG. 11C, as the etching proceeds, the fluorocarbon film 47a is polymerized in the plasma and formed on the pattern side wall. As a result, Si
The taper starts to be formed in the N pattern 42a. Further, as shown in FIG. 11D, the etching of the SiN pattern 42a is completed, but the fluorocarbon film 47a on the side wall is formed.
Is getting thicker.
【００２４】次に、図１２Ｅに示す様にＳｉＯ2 膜４１
のエッチングが行われ、ＳｉＯ2 パターン４１ａも同様
にテーパー形状になってしまう。さらに、図１２Ｆに示
すように、エッチングによりレジスト４５ａ、有機反射
防止膜４４ａ、フロロカーボン膜４７ａを除去する。次
に、図１２Ｇに示すように、ＳｉＮパターン４２ａ、Ｓ
ｉＯ2 パターン４１ａをマスクとしてシリコン基板４０
に溝４０ｔを加工する。Next, SiO 2 film 41 as shown in FIG. 12E
Is performed, and the SiO 2 pattern 41a also has a tapered shape. Further, as shown in FIG. 12F, the resist 45a, the organic antireflection film 44a, and the fluorocarbon film 47a are removed by etching. Next, as shown in FIG. 12G, the SiN patterns 42a, S
Silicon substrate 40 using iO 2 pattern 41a as a mask
The groove 40t is machined.
【００２５】以上のプロセスを用いると、過剰なフロロ
カーボンポリマー４７ａの発生によりレジスト選択比が
改善されるものの、側壁に形成されるフロロカーボン４
７ａのためにＳｉＮパターン４２ａにテーパーが形成さ
れ、初期のレジストパターン４５ａに対してエッチング
変換差（＝ｆ'3ーｆ3 ）が大きくなる。この結果、素子
分離領域Ｓが狭まる事になり素子間分離ができなくなる
ため、隣りあうトランジスタのソース／ドレイン間がシ
ョートしてしまい、デバイスの信頼性が低下する。When the above process is used, although the resist selectivity is improved due to the generation of an excessive fluorocarbon polymer 47a, the fluorocarbon 4 formed on the side wall is improved.
7a, a taper is formed in the SiN pattern 42a, and the etching conversion difference (= f'3-f3) becomes larger than the initial resist pattern 45a. As a result, the element isolation region S is narrowed and element isolation cannot be performed, so that the source / drain of adjacent transistors is short-circuited, and the reliability of the device is reduced.
【００２６】本発明は上記の問題点に鑑みて成されたも
のであり、レジストパターンの細りを引き起こすことな
く、垂直なマスク加工を実現する半導体装置の製造方法
を提供するものである。The present invention has been made in view of the above problems, and provides a method of manufacturing a semiconductor device which realizes a vertical mask processing without causing a thinning of a resist pattern.
【００２７】[0027]
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板上の全面に絶縁膜及び反射防
止膜を形成し、さらに、所定パターンのフォトレジスト
膜を形成した後、イオン注入法によりフォトレジスト膜
表面に硬化層を形成し、このフォトレジスト膜をマスク
として、反射防止膜及び絶縁膜をパターンし、さらに、
絶縁膜をマスクとして半導体基板に溝を形成する。According to a method of manufacturing a semiconductor device according to the present invention, an insulating film and an antireflection film are formed on the entire surface of a semiconductor substrate, and a photoresist film having a predetermined pattern is formed. A cured layer is formed on the surface of the photoresist film by an injection method, and the anti-reflection film and the insulating film are patterned using the photoresist film as a mask.
A groove is formed in the semiconductor substrate using the insulating film as a mask.
【００２８】本発明に係る半導体装置の製造方法によれ
ば、フォトレジストパターンにイオンインプラントを行
うことにより、フォトレジストパターン表面に硬化層が
形成される。硬化層はＯ* （酸素ラジカル）に対する耐
性が強いため、絶縁膜の加工時にフォトレジストパター
ンが細ることを防止することができるので、絶縁膜のエ
ッチング交換差を抑制することが可能となる。According to the method of manufacturing a semiconductor device according to the present invention, a hardened layer is formed on the surface of the photoresist pattern by performing ion implantation on the photoresist pattern. Since the hardened layer has a high resistance to O * (oxygen radical), it is possible to prevent the photoresist pattern from being thinned during processing of the insulating film, so that it is possible to suppress the etching exchange difference of the insulating film.
【００２９】[0029]
【発明の実施の形態】本発明に係る半導体装置の製造方
法は、半導体基板の一主面上の全面に絶縁膜及び反射防
止膜を順次形成する工程と、反射防止膜上に所定パター
ンのフォトレジスト膜を形成する工程と、イオン注入法
によりフォトレジスト膜表面に硬化層を形成する工程
と、フォトレジスト膜をマスクとして、異方性エッチン
グにより順次反射防止膜及び絶縁膜をパターン化する工
程と、パターン化した絶縁膜をマスクとして異方性エッ
チングにより半導体基板に溝を形成する工程を有する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In a method of manufacturing a semiconductor device according to the present invention, an insulating film and an anti-reflection film are sequentially formed on the entire main surface of a semiconductor substrate; A step of forming a resist film, a step of forming a cured layer on the surface of the photoresist film by ion implantation, and a step of sequentially patterning the antireflection film and the insulating film by anisotropic etching using the photoresist film as a mask. Forming a groove in the semiconductor substrate by anisotropic etching using the patterned insulating film as a mask.
【００３０】絶縁膜としては、シリコン窒化膜，シリコ
ン窒化酸化膜或いはシリコン窒化膜とシリコン酸化膜と
の積層膜のいずれかを用いることができる。As the insulating film, any of a silicon nitride film, a silicon oxynitride film, or a laminated film of a silicon nitride film and a silicon oxide film can be used.
【００３１】イオン注入工程では、所定の不純物を１×
１０15／ｃｍ2 以上のドーズ量をもってイオン注入する
ことが好ましい。ドーズ量が１×１０15／ｃｍ2 より少
ないと充分な硬度を有する硬化層が得られないという問
題がある。In the ion implantation step, a predetermined impurity is
The ion implantation is preferably performed at a dose of 10 15 / cm 2 or more. If the dose is less than 1 × 10 15 / cm 2 , there is a problem that a cured layer having sufficient hardness cannot be obtained.
【００３２】イオン注入工程では、フォトレジストパタ
ーンの側壁にイオンが入射するように、側壁に斜め方向
から回転イオン注入を行うようにする。In the ion implantation step, rotational ion implantation is performed obliquely on the side wall of the photoresist pattern so that the ion is incident on the side wall.
【００３３】イオン注入工程では、イオンの飛程が絶縁
膜中となるようにイオン加速電圧を設定するのが好まし
い。In the ion implantation step, it is preferable to set the ion acceleration voltage so that the range of the ions is in the insulating film.
【００３４】絶縁膜をエッチングするガスとしては、Ｃ
Ｆ4 ／Ａｒ／Ｏ2 を用いるのが好ましい。As a gas for etching the insulating film, C is used.
It is preferable to use F 4 / Ar / O 2 .
【００３５】以下に本発明の実施の形態について、図面
を参照して説明する。図１〜図４は、本実施の形態に係
る製造方法の工程を表した模式図である。Hereinafter, embodiments of the present invention will be described with reference to the drawings. 1 to 4 are schematic views illustrating the steps of the manufacturing method according to the present embodiment.
【００３６】先ず図１Ａに示すように、半導体基板１０
上の全面に、例えば、熱酸化によりＳｉＯ2 膜１１を所
望の膜厚をもって形成し、さらに、その上全面にＣＶＤ
法により窒化シリコン膜１２を所望の膜厚をもって形成
して絶縁膜１３を形成する。この絶縁膜１３は、シリコ
ン窒化膜、シリコン窒化酸化膜或いは上記したシリコン
酸化膜とシリコン窒化膜との積層膜のいずれかを用いる
ことが望ましい。First, as shown in FIG.
On the entire upper surface, for example, a SiO 2 film 11 having a desired film thickness is formed by thermal oxidation, and further, a CVD
An insulating film 13 is formed by forming a silicon nitride film 12 with a desired film thickness by a method. The insulating film 13 is desirably formed of any one of a silicon nitride film, a silicon oxynitride film, and a stacked film of the above silicon oxide film and the silicon nitride film.
【００３７】次に、この絶縁膜１３上の全面に、スピン
コーターにより有機反射防止膜１４を、所望の膜厚、例
えばＳｉＯ2 膜１１と窒化シリコン膜１２との中間の膜
厚をもって形成した後、フォトレジスト１５を所望の膜
厚で塗布し、リソグラフィーを用いてフォトレジストパ
ターン１５ａを形成する。Next, an organic antireflection film 14 having a desired thickness, for example, an intermediate thickness between the SiO 2 film 11 and the silicon nitride film 12 is formed on the entire surface of the insulating film 13 by a spin coater. Then, a photoresist 15 is applied to a desired film thickness, and a photoresist pattern 15a is formed using lithography.
【００３８】次に、図１Ｂに示すようにイオン打ち込み
法を用い、所望の不純物イオンＩｍ、例えば、燐，砒
素，ボロン等のイオンを所望の打ち込みエネルギーをも
ってフォトレジストパターン１５ａにイオン注入する。
この場合、不純物のドーズ量は、５×１０15／ｃｍ2 以
上とする。このドーズ量が５×１０15／ｃｍ2 未満であ
ると充分な硬度を有する硬化層１８ａが得られない。Next, as shown in FIG. 1B, a desired impurity ion Im, for example, an ion such as phosphorus, arsenic, or boron is ion-implanted into the photoresist pattern 15a with a desired implantation energy by using an ion implantation method.
In this case, the dose of the impurity is 5 × 10 15 / cm 2 or more. If the dose is less than 5 × 10 15 / cm 2 , a cured layer 18a having sufficient hardness cannot be obtained.
【００３９】また、イオンの飛程が絶縁膜１３の膜厚以
下になるように加速電圧を設定し、さらに、ウエハー面
に対して斜めから、例えばウエハーの垂直な方向に対し
て所定の角度傾けた状態で、ウエハーを回転させながら
不純物イオンＩｍを打ち込む。フォトレジストパターン
１５ａの側壁に斜め方向から回転イオン注入を行うこと
により、所定の膜厚を有する均一な硬化膜１８ａをフォ
トレジストパターン１５ａの側壁に形成することができ
る。Further, the acceleration voltage is set so that the range of the ions is equal to or less than the thickness of the insulating film 13, and is further inclined at a predetermined angle with respect to the wafer surface, for example, in a direction perpendicular to the wafer. In this state, impurity ions Im are implanted while rotating the wafer. By performing rotational ion implantation on the side wall of the photoresist pattern 15a from an oblique direction, a uniform cured film 18a having a predetermined thickness can be formed on the side wall of the photoresist pattern 15a.
【００４０】これにより、フォトレジストパターン１５
ａ側壁にもイオン打ち込みが行われ、フォトレジストパ
ターン１５ａの表面に硬化層１８ａが完全に形成され
る。また、上記のように加速電圧を設定することによ
り、素子形成領域Ｆにイオンが打ち込まれることなく、
素子形成領域Ｆのダメージの発生を防止できる。As a result, the photoresist pattern 15
The ion implantation is also performed on the side wall a, and the cured layer 18a is completely formed on the surface of the photoresist pattern 15a. Further, by setting the acceleration voltage as described above, ions are not implanted into the element formation region F,
Damage to the element formation region F can be prevented.
【００４１】次に、図２Ｃに示すように、フォトレジス
トパターン１５ａをマスクとして、反射防止膜１４を異
方性エッチングによりパターン化する。Next, as shown in FIG. 2C, using the photoresist pattern 15a as a mask, the antireflection film 14 is patterned by anisotropic etching.
【００４２】次に、図２Ｄに示すように、フォトレジス
トパターン１５ａと反射防止膜１４ａをマスクとして、
ＳｉＮ膜１２とＳｉＯ2 膜１１を異方性エッチングによ
りパターン化する。このＳｉＮ膜１２とＳｉＯ2 膜１１
からなる絶縁膜１０をエッチングするためのエッチング
ガスとしては、ＣＦ4 ／Ａｒ／Ｏ2 からなる混合ガスを
用いることが好ましい。エッチング条件は上記の反射防
止膜１４のエッチング条件と同様とすることができる。Next, as shown in FIG. 2D, using the photoresist pattern 15a and the antireflection film 14a as a mask,
The SiN film 12 and the SiO 2 film 11 are patterned by anisotropic etching. The SiN film 12 and the SiO 2 film 11
It is preferable to use a mixed gas of CF 4 / Ar / O 2 as an etching gas for etching the insulating film 10 made of. The etching conditions can be the same as the etching conditions for the antireflection film 14 described above.
【００４３】次に、図３Ｅに示すように、フォトレジス
トパターン１５ａ，硬化層１８ａ，反射防止膜１４ａを
ドライアッシング処理により除去する。次に、図３Ｆに
示すように、ＳｉＮ膜パターン１２ａとＳｉＯ2 膜パタ
ーン１１ａをマスクとして異方性エッチングによりＳｉ
基板１０に溝１０ｔを形成する。Next, as shown in FIG. 3E, the photoresist pattern 15a, the hardened layer 18a, and the antireflection film 14a are removed by dry ashing. Next, as shown in FIG. 3F, the SiN film pattern 12a and the SiO 2
A groove 10t is formed in the substrate 10.
【００４４】次に、図３Ｇに示すように、高密度プラズ
マＣＶＤ法を用いて、全面に酸化膜１６を所望の膜厚で
形成する。次に、図４Ｈに示すように、半導体基板１０
に形成した溝１０ｔの部分にのみ酸化膜１６ａが残るよ
うにＣＭＰを用いて酸化膜１６を研磨する。Next, as shown in FIG. 3G, an oxide film 16 is formed with a desired thickness on the entire surface by using a high-density plasma CVD method. Next, as shown in FIG.
The oxide film 16 is polished by CMP so that the oxide film 16a remains only in the portion of the groove 10t formed in the above.
【００４５】次に、図４Ｉに示すように、ウェットエッ
チングにより窒化シリコン膜１２ａと熱酸化膜１１ａを
除去することにより、シャロートレンチアイソレーショ
ン構造が形成され、素子形成領域（活性領域）Ｆと素子
分離領域Ｓとに分離される。ｆ'4は、エッチング後の素
子形成領域Ｆの寸法を示し、ｓ'4は、素子分離領域Ｓの
寸法を示す。素子形成領域Ｆではトランジスタやコンタ
クトが形成される。Next, as shown in FIG. 4I, by removing the silicon nitride film 12a and the thermal oxide film 11a by wet etching, a shallow trench isolation structure is formed, and an element formation region (active region) F and an element formation region are formed. It is separated into the separation region S. f′4 indicates the size of the element formation region F after the etching, and s′4 indicates the size of the element isolation region S. In the element formation region F, transistors and contacts are formed.
【００４６】上記のように、本発明に係る半導体の製造
方法を用いることにより、プラズマ中で発生したＯ*
は、エッチングの進行と共にフォトレジストパターン１
５ａ側壁をアタックするが、フォトレジストパターン１
５ａ表面には硬化層１８ａが形成されているために、フ
ォトレジストパターン１５ａの細りは生じない。そのた
め、反射防止膜１４にテーパーが形成されることがな
く、ＳｉＮ膜１２やＳｉＯ 2 膜１１もほぼ垂直なパター
ンが形成されるので、設計寸法通りのパターン形成が可
能となる。As described above, the manufacture of the semiconductor according to the present invention
O * generated in plasma by using the method
Indicates that the photoresist pattern 1
5a Attach the side wall, but use photoresist pattern 1
Since the cured layer 18a is formed on the surface of the
No thinning of the photoresist pattern 15a occurs. That
Therefore, no taper is formed in the antireflection film 14.
And SiN film 12 and SiO TwoThe membrane 11 is also a nearly vertical putter
Pattern can be formed as designed.
It works.
【００４７】[0047]
【実施例】図１Ａの工程では、膜厚１５ｎｍ程度の熱酸
化膜１１、膜厚２００ｎｍ程度の窒化シリコン膜１２、
膜厚７０ｎｍ程度の反射防止膜１４、膜厚６００ｎｍ程
度のフォトレジスト膜１５を形成する。1A, a thermal oxide film 11 having a thickness of about 15 nm, a silicon nitride film 12 having a thickness of about 200 nm,
An antireflection film 14 having a thickness of about 70 nm and a photoresist film 15 having a thickness of about 600 nm are formed.
【００４８】図１Ｂの工程では、不純物イオンＩｍとし
て燐イオンを７°傾けた状態で打ち込む。７°傾けてイ
オンを打ち込むことにより、フォトレジストパターン１
５ａの表面に適度な硬化膜１８ａを形成することができ
る。In the step shown in FIG. 1B, phosphorus ions are implanted as impurity ions Im in a state inclined by 7 °. By implanting ions at an angle of 7 °, the photoresist pattern 1
An appropriate cured film 18a can be formed on the surface of 5a.
【００４９】図２Ｃの工程の反射防止膜１４の異方性エ
ッチングは、平行平板式のエッチャーを用いて次の条件
で行う。 エッチング条件 ガス条件：ＣＦ4 ／Ａｒ／Ｏ2 ＝９５／９５０／１０sc
cm ＲＦパワー：１０００Ｗ( １３．５６ＭＨｚ） 圧力：１３３ＰａThe anisotropic etching of the antireflection film 14 in the step of FIG. 2C is performed using a parallel plate type etcher under the following conditions. Etching conditions Gas conditions: CF 4 / Ar / O 2 = 95/950/10 sc
cm RF power: 1000 W (13.56 MHz) Pressure: 133 Pa
【００５０】図２Ｄの工程のエッチングガスとしてＣＦ
4 ／Ａｒ／Ｏ2 からなる混合ガスを用いた絶縁膜１０の
エッチング条件は、上記と同様である。図３Ｆの工程で
は、異方性エッチングによりシリコン基板１０に深さ３
００ｎｍの溝を形成する。CF is used as an etching gas in the process of FIG. 2D.
The etching conditions of the insulating film 10 using the mixed gas of 4 / Ar / O 2 are the same as above. In the step of FIG. 3F, the silicon substrate 10 has a depth of 3
A groove of 00 nm is formed.
【００５１】図３Ｇの工程では、高密度プラズマＣＶＤ
法により酸化膜１３を厚さ５００ｎｍで形成する。この
ようにして目的のシャロートレンチアイソレーションに
よる素子分離構造を有する半導体装置を作ることができ
る。In the step of FIG. 3G, high-density plasma CVD
An oxide film 13 is formed to a thickness of 500 nm by a method. In this way, a semiconductor device having an element isolation structure by a target shallow trench isolation can be manufactured.
【００５２】[0052]
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、フォトレジストパターンにイオンインプラントを
行うことにより、フォトレジストパターン表面に硬化層
が形成され、絶縁膜の加工時にフォトレジストパターン
が細ることを防止することができる。According to the method of manufacturing a semiconductor device according to the present invention, a hardened layer is formed on the surface of the photoresist pattern by performing ion implantation on the photoresist pattern, and the photoresist pattern becomes thinner when the insulating film is processed. Can be prevented.
【００５３】従って、設計寸法の変更をすることなく、
ほぼ垂直で、いわゆるエッチング交換差の小さい、設計
寸法通りのシリコン基板加工用の絶縁膜マスクを形成す
ることができるので、安定で信頼性の高いシャロートレ
ンチアイソレーションを有する半導体装置を製造するこ
とができる。Therefore, without changing the design dimensions,
Since it is possible to form an insulating film mask for processing a silicon substrate which is almost vertical and has a small so-called etching exchange difference and which is designed as designed, it is possible to manufacture a semiconductor device having a stable and highly reliable shallow trench isolation. it can.
【００５４】また、フォトレジストパターンにイオン注
入する不純物ドーズ量を５×１０15／ｃｍ2 以上とする
事により、所定の硬度を有する硬化層が得られる。さら
に、フォトレジストパターンの側壁に斜め方向から回転
イオン注入を行うことにより、イオンのチャネリングが
防止でき、均一な硬化膜を形成することができる。Further, by setting the dose of impurities for ion implantation into the photoresist pattern to 5 × 10 15 / cm 2 or more, a hardened layer having a predetermined hardness can be obtained. Further, by performing rotational ion implantation on the side wall of the photoresist pattern from an oblique direction, channeling of ions can be prevented, and a uniform cured film can be formed.
【００５５】また、イオン注入の際のイオンの飛程が絶
縁膜中となるようにイオン注入の加速電圧を設定するこ
とことにより、素子形成領域にイオンが打ち込まれるこ
とがなく、素子形成領域のダメージの発生を防止するこ
とができる。Also, by setting the ion implantation acceleration voltage so that the range of the ions during the ion implantation is in the insulating film, ions are not implanted into the element formation region, and The occurrence of damage can be prevented.
【図面の簡単な説明】[Brief description of the drawings]
【図１】Ａ，Ｂ 本発明に係る半導体装置の製造工程模
式図（その１）である。1A and 1B are schematic diagrams (part 1) of a manufacturing process of a semiconductor device according to the present invention.
【図２】Ｃ，Ｄ 本発明に係る半導体装置の製造工程模
式図（その２）である。FIGS. 2C and 2D are schematic views (part 2) of a process for manufacturing a semiconductor device according to the present invention. FIGS.
【図３】Ｅ〜Ｇ 本発明に係る半導体装置の製造工程模
式図（その３）である。FIGS. 3A to 3G are schematic views (part 3) of a process for manufacturing a semiconductor device according to the present invention; FIGS.
【図４】Ｈ，Ｉ 本発明に係る半導体装置の製造工程模
式図（その４）である。4A and 4B are schematic diagrams (part 4) of a process for manufacturing a semiconductor device according to the present invention.
【図５】Ａ〜Ｃ 従来の半導体装置の製造工程模式図
（その１）である。FIGS. 5A to 5C are schematic diagrams (part 1) of a manufacturing process of a conventional semiconductor device.
【図６】Ｄ〜Ｆ 従来の半導体装置の製造工程模式図
（その２）である。FIGS. 6A to 6F are schematic diagrams (part 2) of a conventional semiconductor device manufacturing process.
【図７】Ａ，Ｂ ＣＦ4 ／Ａｒ／Ｏ2 エッチングガス
を用いた従来の半導体装置の製造工程模式図（その１）
である。FIG. 7 is a schematic diagram of a conventional semiconductor device manufacturing process using an A, B CF 4 / Ar / O 2 etching gas (part 1).
It is.
【図８】Ｃ，Ｄ ＣＦ4 ／Ａｒ／Ｏ2 エッチングガス
を用いた従来の半導体装置の製造工程模式図（その２）
である。FIG. 8 is a schematic diagram of a manufacturing process of a conventional semiconductor device using C and D CF 4 / Ar / O 2 etching gas (part 2).
It is.
【図９】Ｅ〜Ｇ ＣＦ4 ／Ａｒ／Ｏ2 エッチングガス
を用いた従来の半導体装置の製造工程模式図（その３）
である。FIG. 9 is a schematic diagram of a conventional semiconductor device manufacturing process using E to G CF 4 / Ar / O 2 etching gas (part 3).
It is.
【図１０】Ａ，Ｂ ＣＨＦ3 ／ＣＦ4 ／Ａｒ／Ｏ2 エ
ッチングガスを用いた従来の半導体装置の製造工程模式
図（その１）である。10A and 10B are schematic diagrams (part 1) of a conventional semiconductor device manufacturing process using CHF 3 / CF 4 / Ar / O 2 etching gas.
【図１１】Ｃ，Ｄ ＣＨＦ3 ／ＣＦ4 ／Ａｒ／Ｏ2 エ
ッチングガスを用いた従来の半導体装置の製造工程模式
図（その２）である。FIG. 11 is a schematic diagram (part 2) of a conventional semiconductor device manufacturing process using C, D CHF 3 / CF 4 / Ar / O 2 etching gas.
【図１２】Ｅ〜Ｇ ＣＨＦ3 ／ＣＦ4 ／Ａｒ／Ｏ2 エ
ッチングガスを用いた従来の半導体装置の製造工程模式
図（その３）である。FIG. 12 is a schematic diagram (part 3) of a manufacturing process of a conventional semiconductor device using EG CHF 3 / CF 4 / Ar / O 2 etching gas.
１０，２０，３０，４０ 半導体基板、 １１( ａ) ，２１( ａ) ，３１( ａ) ，４１( ａ) Ｓ
ｉＯ2 膜（パターン）、 １２( ａ) ，２２( ａ) ，３２( ａ) ，４２( ａ) Ｓ
ｉＮ膜（パターン）、 １３，２３( ａ) ，３３( ａ) ，４３( ａ) 絶縁膜
（パターン）、 １４( ａ) ，２４( ａ) ，３４( ａ) ，４４( ａ) 反
射防止膜（パターン）、 １５( ａ) ，２５( ａ) ，３５( ａ) ，４５( ａ) フ
ォトレジスト（パターン）、 １６( ａ) ，２６( ａ) 酸化膜（パターン）、４７ａ
フロロカーボンポリマー、 １８ａ フォトレジスト硬化層、 ｆ1 ，ｆ2 ，ｆ3 ，ｆ4 素子形成領域の初期設計寸
法、 ｆ'1，ｆ'2，ｆ'3，ｆ'4 素子形成領域のエッチング後
の寸法、 ｓ1 素子分離領域の初期設計寸法、 ｓ'1，ｓ'4 素子分離領域のエッチング後の寸法、10, 20, 30, 40 semiconductor substrate, 11 (a), 21 (a), 31 (a), 41 (a) S
iO 2 film (pattern), 12 (a), 22 (a), 32 (a), 42 (a) S
iN film (pattern), 13, 23 (a), 33 (a), 43 (a) Insulating film (pattern), 14 (a), 24 (a), 34 (a), 44 (a) Antireflection film (Pattern), 15 (a), 25 (a), 35 (a), 45 (a) photoresist (pattern), 16 (a), 26 (a) oxide film (pattern), 47a
Fluorocarbon polymer, 18a hardened photoresist layer, initial design dimensions of f1, f2, f3, f4 element formation areas, dimensions of f'1, f'2, f'3, f'4 element formation areas after etching, s1 element Initial design dimensions of the isolation region, s'1, s'4 dimensions of the element isolation region after etching,
Claims (6)
び反射防止膜を順次形成する工程と、 前記反射防止膜上に所定パターンのフォトレジスト膜を
形成する工程と、 イオン注入法により該フォトレジスト膜表面に硬化層を
形成する工程と、 該フォトレジスト膜をマスクとして、異方性エッチング
により順次前記反射防止膜及び前記絶縁膜をパターン化
する工程と、 前記パターン化した絶縁膜をマスクとして異方性エッチ
ングにより前記半導体基板に溝を形成する工程を有する
ことを特徴とする半導体装置の製造方法。A step of sequentially forming an insulating film and an anti-reflection film on an entire surface of one main surface of the semiconductor substrate; a step of forming a photoresist film having a predetermined pattern on the anti-reflection film; Forming a cured layer on the surface of the photoresist film, using the photoresist film as a mask, sequentially patterning the antireflection film and the insulating film by anisotropic etching, A method for manufacturing a semiconductor device, comprising a step of forming a groove in the semiconductor substrate by anisotropic etching as a mask.
窒化酸化膜、或いはシリコン窒化膜とシリコン酸化膜と
の積層膜のいずれかであることを特徴とする請求項１に
記載の半導体装置の製造方法。2. The method according to claim 1, wherein the insulating film is one of a silicon nitride film, a silicon nitride oxide film, and a stacked film of a silicon nitride film and a silicon oxide film. Method.
以上のドーズ量により行うことを特徴とする請求項１に
記載の半導体装置の製造方法。3. The method according to claim 1, wherein the ion implantation is performed at 1 × 10 15 / cm 2.
2. The method according to claim 1, wherein the method is performed at the above dose.
膜パターンの側壁にイオンが入射するように該側壁に斜
め方向から回転イオン注入を行うことを特徴とする請求
項１に記載の半導体装置の製造方法。4. The method of manufacturing a semiconductor device according to claim 1, wherein said ion implantation is performed by oblique rotation of said sidewall of said photoresist film pattern so that ions are incident on said sidewall. Method.
絶縁膜中となるようにイオン注入の加速電圧を設定する
ことを特徴とする請求項１に記載の半導体装置の製造方
法。5. The method of manufacturing a semiconductor device according to claim 1, wherein the ion implantation is performed by setting an acceleration voltage of the ion implantation such that an ion range is in the insulating film.
て、ＣＦ4 ／Ａｒ／Ｏ2 を用いることを特徴とする請求
項１に記載の半導体装置の製造方法。6. The method according to claim 1, wherein CF 4 / Ar / O 2 is used as a gas for etching the insulating film.
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