JP5760923B2 - Method for manufacturing solid-state imaging device - Google Patents

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Description

本技術は、固体撮像装置の製造方法に関し、特には半導体基板の受光面とは逆の表面側に駆動回路が設けられた固体撮像装置の製造方法に関する。 The present technology relates to a method for manufacturing a solid-state imaging device , and more particularly to a method for manufacturing a solid-state imaging device in which a drive circuit is provided on the surface side opposite to a light receiving surface of a semiconductor substrate.

固体撮像装置においては、入射光に対する光電変換効率や感度の向上を図ることを目的とし、半導体基板の表面側に駆動回路を形成し裏面側を受光面とする、いわゆる裏面照射型の構造が提案されている。またさらに、光電変換部が形成された半導体基板とは別に、駆動回路を形成した回路基板を用意し、半導体基板における受光面と反対側の面に、回路基板を貼り合わせた３次元構造も提案されている。   For solid-state imaging devices, a so-called back-illuminated structure is proposed in which a drive circuit is formed on the front side of the semiconductor substrate and the back side is the light-receiving surface for the purpose of improving photoelectric conversion efficiency and sensitivity to incident light. Has been. In addition to the semiconductor substrate on which the photoelectric conversion unit is formed, a circuit substrate on which a drive circuit is formed is prepared, and a three-dimensional structure in which the circuit substrate is bonded to the surface opposite to the light receiving surface of the semiconductor substrate is also proposed. Has been.

以上のような裏面照射型の固体撮像装置における受光面側の構成は、次のようである。光電変換部が配列された画素領域の周辺部には、半導体基板を貫通する貫通ヴィアが設けられている。この貫通ヴィアは、受光面の反対側に設けられた配線や回路基板に接続されている。また受光面側の上部は絶縁膜で覆われ、この絶縁膜上に接続用配線や電極パッドなどのパッド配線が設けられている。このパッド配線は、絶縁膜に形成された接続孔を介して貫通ヴィアに接続されており、ワイヤーボンディングにて外部配線と接続される。   The structure on the light receiving surface side in the back-illuminated solid-state imaging device as described above is as follows. A through via penetrating the semiconductor substrate is provided in the periphery of the pixel region where the photoelectric conversion units are arranged. The through via is connected to a wiring or a circuit board provided on the opposite side of the light receiving surface. The upper part on the light receiving surface side is covered with an insulating film, and pad wirings such as connection wirings and electrode pads are provided on the insulating film. The pad wiring is connected to the through via via a connection hole formed in the insulating film, and is connected to the external wiring by wire bonding.

さらに受光面側においてパッド配線を覆う絶縁膜が設けられ、この上部に各光電変換部に対応してカラーフィルタおよびオンチップレンズが設けられている。またパッド配線を覆う絶縁膜には、パッド配線を露出する開口が設けられている（以上、下記特許文献１参照）。   Further, an insulating film that covers the pad wiring is provided on the light receiving surface side, and a color filter and an on-chip lens are provided on the insulating film corresponding to each photoelectric conversion unit. The insulating film that covers the pad wiring is provided with an opening that exposes the pad wiring (see Patent Document 1 below).

特開２０１０−２４５５０６号公報(例えば図３および段落００５７，段落００６２参照）JP 2010-245506 A (see, for example, FIG. 3 and paragraphs 0057 and 0062)

しかしながらこのような構成の裏面照射型の固体撮像装置においては、受光面の上方に複数層の絶縁膜を介してパッド配線およびオンチップレンズが配置されるため、受光面からオンチップレンズまでの距離が大きく、光電変換部においての受光特性を劣化させる要因となる。   However, in the back-illuminated solid-state imaging device having such a configuration, the pad wiring and the on-chip lens are arranged above the light receiving surface through a plurality of insulating films. Is a factor that degrades the light receiving characteristics in the photoelectric conversion unit.

そこで本技術は、受光面側にパッド配線を設けた裏面照射型の固体撮像装置において、絶縁膜の薄膜化を図ることにより光電変換部での受光特性の向上を図ることが可能な裏面照射型の固体撮像装置を提供することを目的とする。また本技術は、このような構成の固体撮像装置の製造方法およびこの固体撮像装置を用いた電子機器を提供することを目的とする。   Therefore, this technology is a back-illuminated type that can improve the light-receiving characteristics in the photoelectric conversion unit by reducing the thickness of the insulating film in a back-illuminated solid-state imaging device with pad wiring on the light-receiving surface side. An object of the present invention is to provide a solid-state imaging device. Another object of the present technology is to provide a method for manufacturing a solid-state imaging device having such a configuration and an electronic apparatus using the solid-state imaging device.

このような目的を達成するための本技術の固体撮像装置は、光電変換部が配列形成された画素領域を有するセンサ基板を備え、このセンサ基板において光電変換部に対する受光面とは逆の表面側に、駆動回路が設けられている。また画素領域の外側の周辺領域には、センサ基板における受光面側から駆動回路に達する貫通ビアが設けられている。さらに、周辺領域の受光面側には、貫通ビア上に直接積層されたパッド配線が設けられている。   A solid-state imaging device according to an embodiment of the present technology for achieving such an object includes a sensor substrate having a pixel region in which photoelectric conversion units are arrayed, and a surface side opposite to a light receiving surface with respect to the photoelectric conversion unit in the sensor substrate. In addition, a drive circuit is provided. A through via reaching the drive circuit from the light receiving surface side of the sensor substrate is provided in the peripheral region outside the pixel region. Furthermore, a pad wiring directly laminated on the through via is provided on the light receiving surface side of the peripheral region.

このような構成の固体撮像装置は、光電変換部を設けたセンサ基板において、駆動回路が形成された表面側と反対側の面を受光面とした裏面照射型であり、貫通ビア上にパッド配線が直接積層されている。これにより、貫通ビアを覆う絶縁層上にパッド配線を設け、接続孔を介して貫通ビアとパッド配線とを接続する構成と比較して、受光面上を覆う絶縁膜の積層数が削減された構成となり、この上部に形成されるオンチップレンズと受光面との距離を小さくすることができる。   The solid-state imaging device having such a configuration is a back-illuminated type in which a light receiving surface is a surface opposite to the front surface on which a driving circuit is formed in a sensor substrate provided with a photoelectric conversion unit, and a pad wiring is formed on a through via. Are directly laminated. As a result, the number of insulating films stacked on the light receiving surface is reduced as compared with the configuration in which the pad wiring is provided on the insulating layer covering the through via and the through via and the pad wiring are connected via the connection hole. It becomes a structure, and the distance of the on-chip lens formed in this upper part and a light-receiving surface can be made small.

また本技術は、上述した固体撮像装置の製造方法でもあり、次の手順が行われる。先ず、センサ基板に設定された画素領域に光電変換部を配列形成する。また、センサ基板において光電変換部に対する受光面とは逆の表面側に駆動回路を形成する。さらに、画素領域の外側の周辺領域に、センサ基板における受光面側から駆動回路に達する貫通ビアを形成する。その後、周辺領域における受光面側に、貫通ビア上に直接積層されたパッド配線を形成する。   Moreover, this technique is also a manufacturing method of the solid-state imaging device described above, and the following procedure is performed. First, photoelectric conversion units are arrayed in the pixel region set on the sensor substrate. In addition, a drive circuit is formed on the surface of the sensor substrate opposite to the light receiving surface for the photoelectric conversion unit. Further, a through via reaching the drive circuit from the light receiving surface side of the sensor substrate is formed in a peripheral region outside the pixel region. Thereafter, pad wiring directly laminated on the through via is formed on the light receiving surface side in the peripheral region.

また本技術は、上述した固体撮像装置を備えた電子機器でもあり、光電変換部に入射光を導く光学系をさらに備えている。   The present technology is also an electronic device including the above-described solid-state imaging device, and further includes an optical system that guides incident light to the photoelectric conversion unit.

以上のような本技術によれば、受光面側にパッド配線を設けた裏面照射型の固体撮像装置において、貫通ビア上にパッド配線を直接積層させたことにより、受光面上の絶縁膜の積層数を削減することができる。この結果、この上部に形成されるオンチップレンズと受光面との距離を小さくでき、光電変換部においての受光特性の向上を図ることが可能になる。   According to the present technology as described above, in the backside illumination type solid-state imaging device in which the pad wiring is provided on the light receiving surface side, the pad wiring is directly stacked on the through via, thereby stacking the insulating film on the light receiving surface. The number can be reduced. As a result, the distance between the on-chip lens formed on the upper portion and the light receiving surface can be reduced, and the light receiving characteristics in the photoelectric conversion unit can be improved.

本技術が適用される固体撮像装置の一例を示す概略構成図である。It is a schematic structure figure showing an example of a solid imaging device to which this art is applied. 第１実施形態の固体撮像装置の構成を示す要部断面図である。It is principal part sectional drawing which shows the structure of the solid-state imaging device of 1st Embodiment. 第１実施形態の固体撮像装置の製造手順を示す断面工程図（その１）である。FIG. 6 is a cross-sectional process diagram (part 1) illustrating the manufacturing procedure of the solid-state imaging device according to the first embodiment; 第１実施形態の固体撮像装置の製造手順を示す断面工程図（その２）である。FIG. 6 is a sectional process diagram (part 2) illustrating the manufacturing procedure of the solid-state imaging device according to the first embodiment; 第１実施形態の固体撮像装置の製造手順を示す断面工程図（その３）である。FIG. 6 is a sectional process diagram (part 3) illustrating the manufacturing procedure of the solid-state imaging device according to the first embodiment; 第１実施形態の固体撮像装置の製造手順を示す断面工程図（その４）である。FIG. 6 is a cross-sectional process diagram (part 4) illustrating the manufacturing procedure of the solid-state imaging device according to the first embodiment; 第２実施形態の固体撮像装置の構成を示す要部断面図である。It is principal part sectional drawing which shows the structure of the solid-state imaging device of 2nd Embodiment. 第２実施形態の固体撮像装置の製造手順を示す断面工程図（その１）である。It is sectional process drawing (the 1) which shows the manufacture procedure of the solid-state imaging device of 2nd Embodiment. 第２実施形態の固体撮像装置の製造手順を示す断面工程図（その２）である。It is sectional process drawing (the 2) which shows the manufacture procedure of the solid-state imaging device of 2nd Embodiment. 第２実施形態の固体撮像装置の製造手順を示す断面工程図（その３）である。It is sectional process drawing (the 3) which shows the manufacture procedure of the solid-state imaging device of 2nd Embodiment. 第３実施形態の固体撮像装置の構成を示す要部断面図である。It is principal part sectional drawing which shows the structure of the solid-state imaging device of 3rd Embodiment. 第３実施形態の固体撮像装置の製造手順を示す断面工程図（その１）である。It is sectional process drawing (the 1) which shows the manufacture procedure of the solid-state imaging device of 3rd Embodiment. 第３実施形態の固体撮像装置の製造手順を示す断面工程図（その２）である。It is sectional process drawing (the 2) which shows the manufacture procedure of the solid-state imaging device of 3rd Embodiment. 本技術を適用して得られた固体撮像装置を用いた電子機器の構成図である。It is a block diagram of the electronic device using the solid-state imaging device obtained by applying this technique.

以下、本技術の実施の形態を、図面に基づいて次に示す順に説明する。
１．実施形態の固体撮像装置の概略構成例
２．第１実施形態（キャビティ構造を有し貫通ビア上に直接パッド配線を設けた例）
３．第２実施形態（キャビティ構造を有し埋込配線部分と貫通ビア部分とを一体に形成した貫通ビア上に、直接パッド配線を設けた例）
４．第３実施形態（埋込配線部分と貫通ビア部分とを一体に形成した貫通ビア上に、直接パッド配線を設けた例）
５．電子機器（固体撮像装置を用いた電子機器の例）
尚、各実施形態において共通の構成要素には同一の符号を付し、重複する説明は省略する。 Hereinafter, embodiments of the present technology will be described in the following order based on the drawings.
1. 1. Schematic configuration example of solid-state imaging device according to embodiment First Embodiment (Example in which a pad wiring is provided directly on a through via having a cavity structure)
3. Second Embodiment (Example in which pad wiring is directly provided on a through via having a cavity structure and integrally forming an embedded wiring portion and a through via portion)
4). Third Embodiment (Example in which pad wiring is directly provided on a through via in which an embedded wiring portion and a through via portion are integrally formed)
5. Electronic devices (examples of electronic devices using solid-state imaging devices)
In addition, in each embodiment, the same code | symbol is attached | subjected to a common component, and the overlapping description is abbreviate | omitted.

≪１．実施形態の固体撮像装置の概略構成例≫
図１に、本技術が適用される裏面照射型の固体撮像装置の一例として、三次元構造の固体撮像装置の概略構成を示す。この図に示す固体撮像装置１は、光電変換部が配列形成されたセンサ基板２と、このセンサ基板２に対して積層させた状態で貼り合わされた回路基板９とを備えている。 << 1. Schematic configuration example of solid-state imaging device of embodiment >>
FIG. 1 shows a schematic configuration of a solid-state imaging device having a three-dimensional structure as an example of a back-illuminated solid-state imaging device to which the present technology is applied. The solid-state imaging device 1 shown in this figure includes a sensor substrate 2 on which photoelectric conversion units are arranged and a circuit substrate 9 that is bonded to the sensor substrate 2 in a stacked state.

センサ基板２は、一方の面を受光面Ａとし、光電変換部を含む複数の画素３が受光面Ａに対して２次元的に配列された画素領域４を備えている。画素領域４には、複数の画素駆動線５が行方向に配線され、複数の垂直信号線６が列方向に配線されており、１つの画素３が１本の画素駆動線５と１本の垂直信号線６とに接続される状態で配置されている。これらの各画素３には、光電変換部と、電荷蓄積部と、複数のトランジスタ（いわゆるＭＯＳトランジスタ）および容量素子等で構成された画素回路とが設けられている。尚、画素回路の一部は、受光面Ａとは反対側の表面側に設けられている。また複数の画素で画素回路の一部を共有していても良い。   The sensor substrate 2 includes a pixel region 4 in which one surface is a light receiving surface A and a plurality of pixels 3 including a photoelectric conversion unit are two-dimensionally arranged with respect to the light receiving surface A. In the pixel region 4, a plurality of pixel drive lines 5 are wired in the row direction, and a plurality of vertical signal lines 6 are wired in the column direction. One pixel 3 has one pixel drive line 5 and one line. It is arranged in a state of being connected to the vertical signal line 6. Each of these pixels 3 is provided with a photoelectric conversion unit, a charge storage unit, and a pixel circuit composed of a plurality of transistors (so-called MOS transistors) and a capacitor element. A part of the pixel circuit is provided on the surface side opposite to the light receiving surface A. A part of the pixel circuit may be shared by a plurality of pixels.

またセンサ基板２は、画素領域４の外側に周辺領域７を備えている。この周辺領域７には、パッド配線８が設けられている。このパッド配線８は、必要に応じてセンサ基板２に設けられた画素駆動線５、垂直信号線６、および画素回路、さらには回路基板９に設けられた駆動回路に接続されている。   The sensor substrate 2 includes a peripheral region 7 outside the pixel region 4. A pad wiring 8 is provided in the peripheral region 7. The pad wiring 8 is connected to the pixel drive line 5, the vertical signal line 6, and the pixel circuit provided on the sensor substrate 2 and the drive circuit provided on the circuit substrate 9 as necessary.

回路基板９は、センサ基板２側に向かう一面側に、センサ基板２に設けられた各画素３を駆動するための垂直駆動回路１０、カラム信号処理回路１１、水平駆動回路１２、およびシステム制御回路１３などの駆動回路を備えている。これらの駆動回路は、センサ基板２側のパッド配線８に接続されている。尚、センサ基板２の表面側に設けられた画素回路も、駆動回路の一部である。   The circuit board 9 has a vertical drive circuit 10, a column signal processing circuit 11, a horizontal drive circuit 12, and a system control circuit for driving each pixel 3 provided on the sensor board 2 on one side facing the sensor board 2 side. 13 and the like are provided. These drive circuits are connected to the pad wiring 8 on the sensor substrate 2 side. The pixel circuit provided on the surface side of the sensor substrate 2 is also a part of the drive circuit.

≪２．第１実施形態≫
＜固体撮像装置の構成＞
（キャビティ構造を有し貫通ビア上に直接パッド配線を設けた例）
図２は、第１実施形態の固体撮像装置１-1の構成を示す要部断面図であり、図１における画素領域４と周辺領域７との境界付近の断面図である。以下、この要部断面図に基づいて第１実施形態の固体撮像装置１-1の構成を説明する。 ≪2. First Embodiment >>
<Configuration of solid-state imaging device>
(Example of having a cavity structure and pad wiring directly on a through via)
FIG. 2 is a principal cross-sectional view showing the configuration of the solid-state imaging device 1-1 of the first embodiment, and is a cross-sectional view near the boundary between the pixel region 4 and the peripheral region 7 in FIG. Hereinafter, the configuration of the solid-state imaging device 1-1 of the first embodiment will be described based on the cross-sectional view of the main part.

図２に示す第１実施形態の固体撮像装置１-1は、上述したようにセンサ基板２と回路基板９とを積層させた状態で貼り合わせた３次元構造の固体撮像装置である。センサ基板２の表面側、すなわち回路基板９側に向かう面上には、配線層２ａと、配線層２ａを覆う保護膜２ｂとが設けられている。一方、回路基板９の表面側、すなわちセンサ基板２側に向かう面上には、配線層９ａと、配線層９ａを覆う保護膜９ｂとが設けられている。また回路基板９の裏面側には、保護膜９ｃが設けられている。これらのセンサ基板２と回路基板９とは、保護膜２ｂと保護膜９ｂとの間で貼り合わせられている。   The solid-state imaging device 1-1 according to the first embodiment shown in FIG. 2 is a solid-state imaging device having a three-dimensional structure in which the sensor substrate 2 and the circuit board 9 are bonded together as described above. A wiring layer 2a and a protective film 2b covering the wiring layer 2a are provided on the surface side of the sensor substrate 2, that is, the surface facing the circuit board 9 side. On the other hand, a wiring layer 9a and a protective film 9b covering the wiring layer 9a are provided on the surface side of the circuit board 9, that is, the surface facing the sensor board 2 side. A protective film 9 c is provided on the back side of the circuit board 9. The sensor substrate 2 and the circuit board 9 are bonded together between the protective film 2b and the protective film 9b.

またセンサ基板２における回路基板９と反対側の面、すなわち受光面Ａ上には、段差構造を有する絶縁層１４が設けられ、この絶縁層１４からセンサ基板２を貫通する状態で貫通ビア２３が設けられている。さらに絶縁層１４上には、パッド配線８および遮光膜１６が設けられ、これらを覆う状態で透明保護膜１７、カラーフィルタ１８、およびオンチップレンズ１９がこの順に積層されている。本第１実施形態においては、貫通ビア２３上にパッド配線８が直接積層されているところが特徴的である。   In addition, an insulating layer 14 having a step structure is provided on the surface of the sensor substrate 2 opposite to the circuit board 9, that is, on the light receiving surface A, and the through via 23 penetrates the sensor substrate 2 from the insulating layer 14. Is provided. Further, a pad wiring 8 and a light shielding film 16 are provided on the insulating layer 14, and a transparent protective film 17, a color filter 18, and an on-chip lens 19 are laminated in this order so as to cover them. The first embodiment is characterized in that the pad wiring 8 is directly laminated on the through via 23.

次に、センサ基板２側の各層、および回路基板９側の各層の構成、段差構造を有する絶縁層１４、貫通ビア２３、パッド配線８、遮光膜１６、透明保護膜１７、カラーフィルタ１８、およびオンチップレンズ１９の構成をこの順に説明する。   Next, each layer on the sensor substrate 2 side and each layer on the circuit substrate 9 side, an insulating layer 14 having a step structure, a through via 23, a pad wiring 8, a light shielding film 16, a transparent protective film 17, a color filter 18, and The configuration of the on-chip lens 19 will be described in this order.

［センサ基板２］
センサ基板２は、例えば単結晶シリコンからなる半導体基板を薄膜化したものである。このセンサ基板２における画素領域４には、受光面Ａに沿って複数の光電変換部２０が配列形成されている。各光電変換部２０は、例えばｎ型拡散層とｐ型拡散層との積層構造で構成されている。尚、光電変換部２０は画素毎に設けられており、図面においては１画素分の断面を図示している。 [Sensor board 2]
The sensor substrate 2 is obtained by thinning a semiconductor substrate made of, for example, single crystal silicon. A plurality of photoelectric conversion units 20 are arrayed along the light receiving surface A in the pixel region 4 of the sensor substrate 2. Each photoelectric conversion unit 20 has a stacked structure of, for example, an n-type diffusion layer and a p-type diffusion layer. The photoelectric conversion unit 20 is provided for each pixel, and a cross section for one pixel is shown in the drawing.

またセンサ基板２において受光面Ａとは逆の表面側には、ｎ＋型不純物層からなるフローティングディフュージョンＦＤ、トランジスタＴｒのソース／ドレイン２１、さらにはここでの図示を省略した他の不純物層、および素子分離２２などが設けられている。さらにセンサ基板２において、画素領域４の外側の周辺領域７には、以降に説明する貫通ビア２３が設けられている。   Further, on the surface side opposite to the light receiving surface A in the sensor substrate 2, a floating diffusion FD composed of an n + -type impurity layer, the source / drain 21 of the transistor Tr, and other impurity layers not shown here, An element isolation 22 and the like are provided. Further, in the sensor substrate 2, a through-via 23 described below is provided in the peripheral region 7 outside the pixel region 4.

[配線層２ａ（センサ基板２側）］
センサ基板２の表面上に設けられた配線層２ａは、センサ基板２との界面側に、ここでの図示を省略したゲート絶縁膜を介して転送ゲートＴＧおよびトランジスタＴｒのゲート電極２５、さらにはここでの図示を省略した他の電極を有している。またこれらの転送ゲートＴＧおよびゲート電極２５は、層間絶縁膜２６で覆われており、この層間絶縁膜２６に設けられた溝パターン内には、例えば銅（Ｃｕ）を用いた埋込配線２７が多層配線として設けられている。これらの埋込配線２７は、ビアによって相互に接続され、また一部がソース／ドレイン２１、転送ゲートＴＧ、さらにはゲート電極２５に接続された構成となっている。また、埋込配線２７には、センサ基板２に設けられた貫通ビア２３も接続され、トランジスタＴｒおよび埋込配線２７等によって画素回路が構成されている。 [Wiring layer 2a (sensor substrate 2 side)]
The wiring layer 2a provided on the surface of the sensor substrate 2 is disposed on the interface side with the sensor substrate 2 via a gate insulating film (not shown), the transfer gate TG, the gate electrode 25 of the transistor Tr, and further It has other electrodes which are not shown here. The transfer gate TG and the gate electrode 25 are covered with an interlayer insulating film 26, and a buried wiring 27 using, for example, copper (Cu) is formed in a groove pattern provided in the interlayer insulating film 26. It is provided as a multilayer wiring. These embedded wirings 27 are connected to each other by vias, and a part thereof is connected to the source / drain 21, the transfer gate TG, and further to the gate electrode 25. Further, the through wiring 23 provided in the sensor substrate 2 is also connected to the embedded wiring 27, and a pixel circuit is configured by the transistor Tr and the embedded wiring 27.

以上のような埋込配線２７が形成された層間絶縁膜２６上に、絶縁性の保護膜２ｂが設けられ、この保護膜２ｂ表面においてセンサ基板２が回路基板９に貼り合わせられている。   An insulating protective film 2b is provided on the interlayer insulating film 26 on which the embedded wiring 27 as described above is formed, and the sensor substrate 2 is bonded to the circuit board 9 on the surface of the protective film 2b.

［回路基板９］
回路基板９は、例えば単結晶シリコンからなる半導体基板を薄膜化したものである。この回路基板９において、センサ基板２側に向かう表面層には、トランジスタＴｒのソース／ドレイン３１、さらにはここでの図示を省略した不純物層、および素子分離３２などが設けられている。 [Circuit board 9]
The circuit board 9 is obtained by thinning a semiconductor substrate made of, for example, single crystal silicon. In the circuit board 9, a source / drain 31 of the transistor Tr, an impurity layer not shown here, an element isolation 32, and the like are provided on the surface layer toward the sensor substrate 2.

さらに回路基板９には、これを貫通する貫通ビア３３が設けられている。この貫通ビア３３は、回路基板９を貫通して形成された接続孔内に、分離絶縁膜３４を介して埋め込まれた導電性材料によって構成されている。   Further, the circuit board 9 is provided with a through via 33 penetrating therethrough. The through via 33 is made of a conductive material embedded in a connection hole formed through the circuit board 9 via an isolation insulating film 34.

[配線層９ａ（回路基板９側）］
回路基板９の表面上に設けられた配線層９ａは、回路基板９との界面側に、ここでの図示を省略したゲート絶縁膜を介して設けられたゲート電極３５、さらにはここでの図示を省略した他の電極を有している。これらのゲート電極３５および他の電極は、層間絶縁膜３６で覆われており、この層間絶縁膜３６に設けられた溝パターン内にはたとえば銅（Ｃｕ）を用いた埋込配線３７が多層配線として設けられている。これらの埋込配線３７は、ビアによって相互に接続され、また一部がソース／ドレイン３１やゲート電極３５に接続された構成となっている。また、埋込配線３７には、回路基板９に設けられた貫通ビア３３も接続され、トランジスタＴｒおよび埋込配線３７等によって駆動回路が構成されている。 [Wiring layer 9a (circuit board 9 side)]
The wiring layer 9a provided on the surface of the circuit board 9 is provided on the interface side with the circuit board 9 through a gate insulating film not shown here, and further shown here. The other electrode is omitted. These gate electrodes 35 and other electrodes are covered with an interlayer insulating film 36, and a buried wiring 37 using, for example, copper (Cu) is formed in a multilayer pattern in a groove pattern provided in the interlayer insulating film 36. It is provided as. These embedded wirings 37 are connected to each other by vias and partly connected to the source / drain 31 and the gate electrode 35. Further, the through wiring 33 provided in the circuit board 9 is also connected to the embedded wiring 37, and a drive circuit is configured by the transistor Tr and the embedded wiring 37.

以上のような埋込配線３７が形成された層間絶縁膜３６上に、絶縁性の保護膜９ｂが設けられ、この保護膜９ｂ表面において回路基板９がセンサ基板２に貼り合わせられている。また、回路基板９において、配線層９ａが設けられた表面側とは逆の裏面側には、回路基板９を覆う保護膜９ｃが設けられ、この保護膜９ｃには貫通ビア３３を露出させるパッド開口３３ａが設けられている。   An insulating protective film 9b is provided on the interlayer insulating film 36 on which the embedded wiring 37 as described above is formed, and the circuit board 9 is bonded to the sensor substrate 2 on the surface of the protective film 9b. Further, in the circuit board 9, a protective film 9c that covers the circuit board 9 is provided on the back surface side opposite to the front surface side on which the wiring layer 9a is provided, and a pad that exposes the through via 33 is provided on the protective film 9c. An opening 33a is provided.

［絶縁層１４］
絶縁層１４は、センサ基板２の受光面Ａ上に設けられている。この絶縁層１４は、画素領域４の膜厚が周辺領域７の膜厚よりも薄い段差構造を有しているところが特徴的である。このような絶縁層１４は、例えば異なる絶縁材料を用いた積層膜として構成され、ここでは一例として受光面Ａ側から順に反射防止膜１４-1、界面準位抑制膜１４-2、エッチングストップ膜１４-3、上層絶縁膜１４-4の４層構造である。 [Insulating layer 14]
The insulating layer 14 is provided on the light receiving surface A of the sensor substrate 2. This insulating layer 14 is characterized in that it has a step structure in which the pixel region 4 is thinner than the peripheral region 7. Such an insulating layer 14 is configured as a laminated film using different insulating materials, for example. Here, as an example, an antireflection film 14-1, an interface state suppression film 14-2, an etching stop film are sequentially formed from the light receiving surface A side. 14-3 and an upper insulating film 14-4.

反射防止膜１４-1は、例えば酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ５）、または窒化シリコンなど、酸化シリコンよりも高屈折率の絶縁性材料を用いて構成される。界面準位抑制膜１４-2は、例えば酸化シリコン（ＳｉＯ２）を用いて構成される。エッチングストップ膜１４-3は、上層の上層絶縁膜１４-4を構成する材料に対してエッチング選択比が低く抑えられる材料が用いられ、例えば窒化シリコン（ＳｉＮ）を用いて構成される。上層絶縁膜１４-4は、例えば酸化シリコン（ＳｉＯ２）を用いて構成される。 The antireflection film 14-1 is configured using an insulating material having a higher refractive index than silicon oxide, such as hafnium oxide (HfO 2 ), tantalum oxide (Ta 2 O 5 ), or silicon nitride. The interface state suppression film 14-2 is configured using, for example, silicon oxide (SiO 2 ). The etching stop film 14-3 is made of a material having a low etching selectivity relative to the material constituting the upper upper insulating film 14-4, and is made of, for example, silicon nitride (SiN). The upper insulating film 14-4 is configured using, for example, silicon oxide (SiO 2 ).

以上のような４層構造の絶縁層１４は、画素領域４においては、上層部分の上層絶縁膜１４-4およびエッチングストップ膜１４-3が除去され、反射防止膜１４-1と界面準位抑制膜１４-2との２層構造に薄型化された段差構造に形成されている。   In the insulating layer 14 having the four-layer structure as described above, the upper insulating film 14-4 and the etching stop film 14-3 in the upper layer portion are removed in the pixel region 4, and the antireflection film 14-1 and the interface state are suppressed. It is formed in a stepped structure that is thinned into a two-layer structure with the film 14-2.

［貫通ビア２３］
貫通ビア２３は、画素領域４の外側の周辺領域７において、絶縁層１４からセンサ基板２を貫通し、配線層２ａの埋込配線２７や、配線層９ａの埋込配線３７に達する状態でそれぞれ設けられている。これらの貫通ビア２３は、絶縁層１４およびセンサ基板２を貫通して形成された接続孔内に、分離絶縁膜２４を介して銅（Ｃｕ）のような導電性材料を埋め込んで構成されている。 [Through-through via 23]
The through via 23 penetrates the sensor substrate 2 from the insulating layer 14 in the peripheral region 7 outside the pixel region 4 and reaches the embedded wiring 27 of the wiring layer 2a and the embedded wiring 37 of the wiring layer 9a. Is provided. These through vias 23 are configured by embedding a conductive material such as copper (Cu) through a separation insulating film 24 in a connection hole formed through the insulating layer 14 and the sensor substrate 2. .

［パッド配線８］
パッド配線８は、受光面Ａ側の周辺領域７において、絶縁層１４の段差上部に形成され、絶縁層１４に埋め込まれた貫通ビア２３上に、直接積層されているところが特徴的である。このようなパッド配線８は、例えば複数の貫通ビア２３間を接続するための配線部分や、この配線部分に接続された電極パッド部分と備えている。このようなパッド配線８は、センサ基板２に設けられたトランジスタＴｒや他の素子、さらには埋込配線２７と重ねて配置され、いわゆるカップ構造を構成している。これにより、センサ基板２および回路基板９、配線層２ａおよび配線層９ａにおける素子のレイアウトの自由度が確保されている。 [Pad wiring 8]
The pad wiring 8 is characterized in that, in the peripheral region 7 on the light receiving surface A side, the pad wiring 8 is formed above the step of the insulating layer 14 and is directly laminated on the through via 23 embedded in the insulating layer 14. Such pad wiring 8 includes, for example, a wiring portion for connecting the plurality of through vias 23 and an electrode pad portion connected to the wiring portion. Such pad wiring 8 is disposed so as to overlap the transistor Tr and other elements provided on the sensor substrate 2 and the embedded wiring 27 to form a so-called cup structure. Thereby, the freedom degree of the layout of the element in the sensor board | substrate 2, the circuit board 9, the wiring layer 2a, and the wiring layer 9a is ensured.

以上のようなパッド配線８は、例えばタンタル（Ｔａ）や窒化タンタル（ＴａＮ）等、貫通ビア２３を構成する銅（Ｃｕ）に対して拡散防止機能を有するバリアメタル膜８-1と、この上部のアルミニウム−銅（ＡｌＣｕ）合金膜８-2との積層構造で構成されている。このような積層構造のパッド配線８は、例えば窒化シリコンからなる保護絶縁膜１５で覆われている。   The pad wiring 8 as described above includes, for example, a barrier metal film 8-1 having a function of preventing diffusion with respect to copper (Cu) constituting the through via 23 such as tantalum (Ta) and tantalum nitride (TaN), and an upper portion thereof. And a laminated structure of the aluminum-copper (AlCu) alloy film 8-2. The pad wiring 8 having such a laminated structure is covered with a protective insulating film 15 made of, for example, silicon nitride.

またパッド配線８は、このパッド配線８を覆って設けられた保護絶縁膜１５や、以降に説明する透明保護膜１７およびオンチップレンズ膜１９ａに形成されたパッド開口８ａの底部を構成している。つまり、パッド開口８ａの底部には、パッド配線８が露出された構成となっている。   The pad wiring 8 constitutes the bottom of a pad opening 8a formed in the protective insulating film 15 provided to cover the pad wiring 8, the transparent protective film 17 and the on-chip lens film 19a described later. . That is, the pad wiring 8 is exposed at the bottom of the pad opening 8a.

［遮光膜１６］
遮光膜１６は、受光面Ａ側における画素領域４において、絶縁層１４の段差下部、つまり、絶縁層１４において積層構造の下層部分を構成する界面準位抑制膜１４-2の上部に設けられている。このような遮光膜１６は、各光電変換部２０に対応する複数の受光開口１６ａを備えている。 [Light shielding film 16]
In the pixel region 4 on the light receiving surface A side, the light shielding film 16 is provided below the step of the insulating layer 14, that is, above the interface state suppressing film 14-2 constituting the lower layer portion of the laminated structure in the insulating layer 14. Yes. Such a light shielding film 16 includes a plurality of light receiving openings 16 a corresponding to the respective photoelectric conversion units 20.

このような遮光膜１６は、アルミニウム（Ａｌ）やタングステン（Ｗ）のような遮光性に優れた導電性材料を用いて構成され、絶縁層１４に設けた開口１４ａにおいてセンサ基板２に対して接地された状態で設けられている。   Such a light shielding film 16 is made of a conductive material having excellent light shielding properties such as aluminum (Al) or tungsten (W), and is grounded to the sensor substrate 2 in the opening 14 a provided in the insulating layer 14. It is provided in the state that was done.

［透明保護膜１７］
透明保護膜１７は、パッド配線８および遮光膜１６を覆う状態で設けられている。この透明保護膜１７は、例えばアクリル樹脂などを用いて構成されている。 [Transparent protective film 17]
The transparent protective film 17 is provided so as to cover the pad wiring 8 and the light shielding film 16. The transparent protective film 17 is configured using, for example, an acrylic resin.

［カラーフィルタ１８］
カラーフィルタ１８は、各光電変換部２０に対応して設けられ、各光電変換部２０に対応する各色で構成されている。各色のカラーフィルタ１８の配列が限定されることはない。 [Color filter 18]
The color filter 18 is provided corresponding to each photoelectric conversion unit 20, and is configured with each color corresponding to each photoelectric conversion unit 20. The arrangement of the color filters 18 for each color is not limited.

［オンチップレンズ１９］
オンチップレンズ１９は、各光電変換部２０に対応して設けられ、各光電変換部２０に入射光が集光されるように構成されている。 [On-chip lens 19]
The on-chip lens 19 is provided corresponding to each photoelectric conversion unit 20, and is configured so that incident light is condensed on each photoelectric conversion unit 20.

＜固体撮像装置の製造方法＞
次に、上述した構成の固体撮像装置１-1の製造方法を図３〜図６の断面工程図に基づいて説明する。 <Method for Manufacturing Solid-State Imaging Device>
Next, a manufacturing method of the solid-state imaging device 1-1 having the above-described configuration will be described based on the sectional process diagrams of FIGS.

［図３Ａ］
先ず図３Ａに示すように、センサ基板２における画素領域４に、複数の光電変換部２０を配列形成すると共に、センサ基板２にフローティングディフュージョンＦＤ、ソース／ドレイン２１、他の不純物層、および素子分離２２を形成する。次に、センサ基板２の表面上に転送ゲートＴＧおよびゲート電極２５を形成し、さらに層間絶縁膜２６と共に埋込配線２７を形成して配線層２ａを設け、この配線層２ａの上部を保護膜２ｂで覆う。一方、回路基板９に、ソース／ドレイン３１他の不純物層や素子分離３２を形成する。次に、回路基板９の表面上にゲート電極３５を形成し、さらに層間絶縁膜３６と共に埋込配線３７を形成して配線層９ａを設け、また配線層９ａから回路基板９にかけてビア３３を形成し、配線層９ａの上部を保護膜９ｂで覆う。 [FIG. 3A]
First, as shown in FIG. 3A, a plurality of photoelectric conversion units 20 are arranged in the pixel region 4 of the sensor substrate 2, and the floating diffusion FD, the source / drain 21, other impurity layers, and element isolation are formed on the sensor substrate 2. 22 is formed. Next, the transfer gate TG and the gate electrode 25 are formed on the surface of the sensor substrate 2, and the embedded wiring 27 is formed together with the interlayer insulating film 26 to provide the wiring layer 2a. The upper part of the wiring layer 2a is covered with a protective film. Cover with 2b. On the other hand, an impurity layer other than the source / drain 31 and an element isolation 32 are formed on the circuit board 9. Next, the gate electrode 35 is formed on the surface of the circuit board 9, the embedded wiring 37 is formed together with the interlayer insulating film 36, the wiring layer 9 a is provided, and the via 33 is formed from the wiring layer 9 a to the circuit board 9. Then, the upper part of the wiring layer 9a is covered with a protective film 9b.

以上の後、センサ基板２と回路基板９とを、保護膜２ｂと保護膜９ｂとの間で貼り合わせる。貼り合わせの終了後には、必要に応じてセンサ基板２の受光面Ａ側を薄膜化する。以上までの工程は、特に手順が限定されることはなく、通常の貼り合わせ技術を適用して行うことができる。   After the above, the sensor substrate 2 and the circuit board 9 are bonded together between the protective film 2b and the protective film 9b. After the bonding is completed, the light receiving surface A side of the sensor substrate 2 is thinned as necessary. The procedure described above is not particularly limited in procedure, and can be performed by applying a normal bonding technique.

［図３Ｂ］
次に図３Ｂに示すように、センサ基板２の受光面Ａ上に、反射防止膜１４-1、界面準位抑制膜１４-2、エッチングストップ膜１４-3、および上層絶縁膜１４-4をこの順に積層成膜し、４層構造の絶縁層１４を形成する。反射防止膜１４-1は、例えば酸化ハフニウム（ＨｆＯ２）からなり、原子層蒸着法によって膜厚１０ｎｍ〜３００ｎｍ（例えば６０ｎｍ）で成膜される。界面準位抑制膜１４-2は、例えば酸化シリコン（ＳｉＯ２）からなり、Ｐ−ＣＶＤ（plasma-chemical vapor deposition）法によって膜厚２００ｎｍで成膜される。エッチングストップ膜１４-3は、例えば窒化シリコン（ＳｉＮ）からなり、Ｐ−ＣＶＤ法によって膜厚３６０ｎｍで成膜される。上層絶縁膜１４-4は、例えば酸化シリコン（ＳｉＯ２）からなり、Ｐ−ＣＶＤ法によって膜厚２００ｎｍで成膜される。 [FIG. 3B]
Next, as shown in FIG. 3B, on the light receiving surface A of the sensor substrate 2, an antireflection film 14-1, an interface state suppression film 14-2, an etching stop film 14-3, and an upper insulating film 14-4 are formed. A laminated film is formed in this order to form an insulating layer 14 having a four-layer structure. The antireflection film 14-1 is made of, for example, hafnium oxide (HfO 2 ) and is formed with a film thickness of 10 nm to 300 nm (for example, 60 nm) by an atomic layer deposition method. The interface state suppression film 14-2 is made of, for example, silicon oxide (SiO 2 ), and is formed with a film thickness of 200 nm by a P-CVD (plasma-chemical vapor deposition) method. The etching stop film 14-3 is made of, for example, silicon nitride (SiN), and is formed with a film thickness of 360 nm by the P-CVD method. The upper insulating film 14-4 is made of, for example, silicon oxide (SiO 2 ) and is formed with a film thickness of 200 nm by the P-CVD method.

［図４Ａ］
その後、図４Ａに示すように、センサ基板２の周辺領域７において、絶縁層１４およびセンサ基板２を貫通する各接続孔２３ａを形成する。これらの各接続孔２３ａは、センサ基板２の表面側に設けられた配線層２ａの埋込配線２７または配線層９ａの埋込配線３７の上部に達する各深さで形成されれば良く、底部に埋込配線２７および埋込配線３７を露出させなくても良い。この際、接続孔２３ａの深さ毎に、ここでの図示を省略した複数のレジストパターンを形成し、これらのレジストパターンをマスクにしてセンサ基板２および層間絶縁膜２６に対して複数回のエッチングを行う。各エッチングの終了後には各レジストパターンを除去する。 [FIG. 4A]
Thereafter, as shown in FIG. 4A, each connection hole 23 a penetrating the insulating layer 14 and the sensor substrate 2 is formed in the peripheral region 7 of the sensor substrate 2. Each of the connection holes 23a may be formed at each depth reaching the top of the embedded wiring 27 of the wiring layer 2a or the embedded wiring 37 of the wiring layer 9a provided on the surface side of the sensor substrate 2. The embedded wiring 27 and the embedded wiring 37 may not be exposed. At this time, a plurality of resist patterns (not shown) are formed for each depth of the connection hole 23a, and the sensor substrate 2 and the interlayer insulating film 26 are etched a plurality of times using these resist patterns as a mask. I do. After the completion of each etching, each resist pattern is removed.

［図４Ｂ］
次いで図４Ｂに示すように、接続孔２３ａの内壁を覆う状態で、絶縁層１４上に分離絶縁膜２４を成膜する。ここでは例えば２層構造の分離絶縁膜２４を形成することとし、先ずｐ−ＣＶＤ法によって膜厚７０ｎｍの窒化シリコン膜２４-1を成膜し、次いでｐ−ＣＶＤ法によって膜厚９００ｎｍの酸化シリコン膜２４-2を成膜する。尚、分離絶縁膜２４は、積層構造に限定されることはなく、例えば酸化シリコン膜または窒化シリコン膜の単層構造であっても良い。 [FIG. 4B]
Next, as shown in FIG. 4B, an isolation insulating film 24 is formed on the insulating layer 14 so as to cover the inner wall of the connection hole 23a. Here, for example, the isolation insulating film 24 having a two-layer structure is formed. First, a silicon nitride film 24-1 having a thickness of 70 nm is formed by p-CVD, and then silicon oxide having a thickness of 900 nm is formed by p-CVD. A film 24-2 is formed. Note that the isolation insulating film 24 is not limited to a laminated structure, and may be a single layer structure of, for example, a silicon oxide film or a silicon nitride film.

［図４Ｃ］
その後、図４Ｃに示すように、異方性の高いエッチング条件により分離絶縁膜２４をエッチング除去することにより、接続孔２３ａの底部の分離絶縁膜２４を除去する。引き続き、異方性の高いエッチング条件により接続孔２３ａの底部の層間絶縁膜２６、保護膜２ｂ、および保護膜９ｂをエッチング除去し、接続孔２３ａを掘り進める。これにより、各接続孔２３ａの底部に埋込配線２７または埋込配線３７を露出させる。 [FIG. 4C]
Thereafter, as shown in FIG. 4C, the isolation insulating film 24 is removed by etching under highly anisotropic etching conditions, thereby removing the isolation insulating film 24 at the bottom of the connection hole 23a. Subsequently, the interlayer insulating film 26, the protective film 2b, and the protective film 9b at the bottom of the connection hole 23a are removed by etching under highly anisotropic etching conditions, and the connection hole 23a is dug. Thus, the embedded wiring 27 or the embedded wiring 37 is exposed at the bottom of each connection hole 23a.

［図５Ａ］
次に、図５Ａに示すように、接続孔２３ａを導電性材料で埋め込むことにより、センサ基板２を貫通する接続孔２３ａ内に貫通ビア２３を形成する。ここでは先ず、接続孔２３ａ内を埋め込む状態で、絶縁層１４上に導電性材料膜［例えば銅（Ｃｕ）膜］を成膜し、次に化学的機械研磨（ＣＭＰ）法によって絶縁層１４上の導電性材料膜を研磨除去する。これにより、接続孔２３ａ内のみに導電性材料膜を残し、センサ基板２の受光面Ａ側における周辺領域７に、貫通ビア２３を形成する。 [FIG. 5A]
Next, as illustrated in FIG. 5A, the through hole 23 is formed in the connection hole 23 a that penetrates the sensor substrate 2 by embedding the connection hole 23 a with a conductive material. Here, first, a conductive material film [for example, a copper (Cu) film] is formed on the insulating layer 14 in a state in which the inside of the connection hole 23a is buried, and then the insulating layer 14 is formed by a chemical mechanical polishing (CMP) method. The conductive material film is polished and removed. Thus, the conductive material film is left only in the connection hole 23a, and the through via 23 is formed in the peripheral region 7 on the light receiving surface A side of the sensor substrate 2.

［図５Ｂ］
次いで図５Ｂに示すように、センサ基板２における周辺領域７に、パッド配線８を形成する。この際、先ずタンタル（Ｔａ）や窒化タンタル（ＴａＮ）等からなるバリアメタル膜８-1を成膜し、次にＡｌＣｕ合金膜８-2を積層成膜する。次に、ここでの図示を省略したレジストパターンをマスクにしてＡｌＣｕ合金膜８-2およびバリアメタル膜８-1をパターンエッチングする。これにより、周辺領域７において、貫通ビア２３上に直接積層されたパッド配線８を形成する。このパッド配線８は、貫通ビア２３間を接続するための配線部分およびこの配線部分に接続された電極パッド部分とで構成される。このようなパッド配線８は、センサ基板２に設けられたトランジスタＴｒや他の素子、さらには埋込配線２７と重ねて形成され、いわゆるカップ構造を構成する。 [FIG. 5B]
Next, as shown in FIG. 5B, pad wiring 8 is formed in the peripheral region 7 in the sensor substrate 2. At this time, first, a barrier metal film 8-1 made of tantalum (Ta), tantalum nitride (TaN) or the like is formed, and then an AlCu alloy film 8-2 is laminated. Next, the AlCu alloy film 8-2 and the barrier metal film 8-1 are subjected to pattern etching using a resist pattern not shown here as a mask. As a result, in the peripheral region 7, the pad wiring 8 directly stacked on the through via 23 is formed. The pad wiring 8 includes a wiring portion for connecting the through vias 23 and an electrode pad portion connected to the wiring portion. Such a pad wiring 8 is formed so as to overlap with the transistor Tr and other elements provided on the sensor substrate 2 and the embedded wiring 27 to constitute a so-called cup structure.

以上の後には、このパッド配線８を覆う状態で、絶縁層１４上に保護絶縁膜１５を成膜する。   After the above, a protective insulating film 15 is formed on the insulating layer 14 so as to cover the pad wiring 8.

［図５Ｃ］
その後、図５Ｃに示すように、絶縁層１４において画素領域４に対応する部分を、周辺領域７に対して選択的に薄膜化し、これにより絶縁層１４に段差構造を形成する。この際、ここでの図示を省略したレジストパターンをマスクにして、窒化シリコン（ＳｉＮ）からなる保護絶縁膜１５をエッチングし、次いでエッチング条件を変更して酸化シリコン（ＳｉＯ２）からなる上層絶縁膜１４-4をエッチングする。この際、下層の窒化シリコン（ＳｉＮ）からなるエッチングストップ膜１４-3でエッチングをストップさせる。その後、さらに条件を変えてエッチングストップ膜１４-3をエッチングする。 [FIG. 5C]
Thereafter, as shown in FIG. 5C, a portion corresponding to the pixel region 4 in the insulating layer 14 is selectively thinned with respect to the peripheral region 7, thereby forming a step structure in the insulating layer 14. At this time, using the resist pattern not shown here as a mask, the protective insulating film 15 made of silicon nitride (SiN) is etched, and then the etching conditions are changed to change the upper insulating film made of silicon oxide (SiO 2 ). Etch 14-4. At this time, the etching is stopped by an etching stop film 14-3 made of lower layer silicon nitride (SiN). Thereafter, the etching stop film 14-3 is etched under different conditions.

以上により、受光面Ａ上の絶縁層１４は、画素領域４の膜厚が周辺領域７の膜厚よりも薄い段差構造であって、画素領域４上において薄膜化したキャビティ構造となる。このような状態において、画素領域４には、反射防止膜１４-1と界面準位抑制膜１４-2のみが残される。一方、周辺領域７には、４層構造の絶縁層１４がそのまま残される。   As described above, the insulating layer 14 on the light receiving surface A has a stepped structure in which the film thickness of the pixel region 4 is smaller than the film thickness of the peripheral region 7, and has a cavity structure that is thinned on the pixel region 4. In such a state, only the antireflection film 14-1 and the interface state suppression film 14-2 are left in the pixel region 4. On the other hand, the insulating layer 14 having a four-layer structure is left as it is in the peripheral region 7.

尚、絶縁層１４における薄膜部分は、パッド配線８に影響のない範囲でできるだけ広範囲に設定されて良く、これによって絶縁層１４の段差形状が、以降に形成する透明保護膜の塗布ムラを悪化させることによって光電変換部２０への光入射に影響を及ぼすことを防止する。   The thin film portion in the insulating layer 14 may be set as wide as possible without affecting the pad wiring 8, and the stepped shape of the insulating layer 14 deteriorates uneven application of the transparent protective film to be formed later. This prevents the light incident on the photoelectric conversion unit 20 from being affected.

［図６Ａ］
次に、図６Ａに示すように、絶縁層１４の段差下部に、センサ基板２を露出させる開口１４ａを形成する。この際、ここでの図示を省略したレジストパターンをマスクにして、界面準位抑制膜１４-2と反射防止膜１４-1をエッチングする。尚、この開口１４ａは、光電変換部２０の上方を避けた位置に形成される。 [FIG. 6A]
Next, as illustrated in FIG. 6A, an opening 14 a that exposes the sensor substrate 2 is formed below the step of the insulating layer 14. At this time, the interface state suppressing film 14-2 and the antireflection film 14-1 are etched using a resist pattern not shown here as a mask. The opening 14a is formed at a position avoiding the top of the photoelectric conversion unit 20.

次に、絶縁層１４の段差下部に、開口１４ａを介してセンサ基板２に接地された遮光膜１６をパターン形成する。この遮光膜１６は、光電変換部２０に対応する受光開口１６ａを有している。ここでは先ず、スパッタ成膜法によって、絶縁層１４上にアルミニウム（Ａｌ）やタングステン（Ｗ）のような遮光性を有する導電性材料膜を成膜する。その後、ここでの図示を省略したレジストパターンをマスクにして導電性材料膜をパターンエッチングすることにより、絶縁層１４の段差下部（すなわち画素領域４）を広く覆うと共に、各光電変換部２０に対応する受光開口１６ａを有し、センサ基板２に接地された遮光膜１６を形成する。   Next, a light shielding film 16 that is grounded to the sensor substrate 2 through the opening 14 a is formed in a pattern below the step of the insulating layer 14. The light shielding film 16 has a light receiving opening 16 a corresponding to the photoelectric conversion unit 20. Here, first, a light-shielding conductive material film such as aluminum (Al) or tungsten (W) is formed on the insulating layer 14 by sputtering film formation. Thereafter, the conductive material film is subjected to pattern etching using a resist pattern (not shown) as a mask, so that the lower part of the step of the insulating layer 14 (that is, the pixel region 4) is widely covered and also corresponds to each photoelectric conversion unit 20. A light shielding film 16 having a light receiving opening 16a and grounded to the sensor substrate 2 is formed.

このような遮光膜１６は、絶縁層１４の段差上部で除去され、段差下部を広く覆う形状で良い。これにより、絶縁層１４の段差を広い範囲で軽減する。   Such a light shielding film 16 may be removed at the upper part of the step of the insulating layer 14 and widely cover the lower part of the step. Thereby, the level | step difference of the insulating layer 14 is reduced in a wide range.

［図６Ｂ］
次いで図６Ｂに示すように、パッド配線８および遮光膜１６を覆う状態で光透過性を有する材料からなる透明保護膜１７を成膜する。透明保護膜１７の成膜は、スピンコート法のような塗布法によって行う。次に、透明保護膜１７上に、光電変換部２０に対応する各色のカラーフィルタ１８を形成し、さらにこの上部に光電変換部２０に対応するオンチップレンズ１９を備えたオンチップレンズ膜１９ａを形成する。 [FIG. 6B]
Next, as shown in FIG. 6B, a transparent protective film 17 made of a light transmissive material is formed so as to cover the pad wiring 8 and the light shielding film 16. The transparent protective film 17 is formed by a coating method such as a spin coating method. Next, on the transparent protective film 17, a color filter 18 of each color corresponding to the photoelectric conversion unit 20 is formed, and an on-chip lens film 19a including an on-chip lens 19 corresponding to the photoelectric conversion unit 20 is further formed thereon. Form.

［図２］
以上の後には先の図２に示したように、周辺領域７にパッド配線８を露出するパッド開口８ａを形成する。この際、ここでの図示を省略したレジストパターンをマスクにしてオンチップレンズ膜１９ａを、透明保護膜１７、および保護絶縁膜１５をパターンエッチングすることにより、パッド配線８を露出させたパッド開口８ａを形成する。 [Figure 2]
After the above, as shown in FIG. 2, a pad opening 8a for exposing the pad wiring 8 is formed in the peripheral region 7. At this time, the resist pattern not shown here is used as a mask to pattern-etch the on-chip lens film 19a, the transparent protective film 17, and the protective insulating film 15, thereby exposing the pad opening 8a in which the pad wiring 8 is exposed. Form.

また回路基板９の露出面を研磨することで回路基板９を薄膜化し、ビア３３を露出させて貫通ビア３３とする。その後、貫通ビア３３を覆う状態で回路基板９上に保護膜９ｃを成膜し、貫通ビア３３を露出するパッド開口３３ａを形成することにより、固体撮像装置１-1を完成させる。   Further, the exposed surface of the circuit board 9 is polished to make the circuit board 9 thin, and the via 33 is exposed to form the through via 33. Thereafter, a protective film 9c is formed on the circuit board 9 so as to cover the through via 33, and a pad opening 33a exposing the through via 33 is formed, thereby completing the solid-state imaging device 1-1.

＜第１実施形態の効果＞
以上説明した構成の固体撮像装置１-1は、駆動回路が形成された表面側と反対側の面を受光面Ａとした裏面照射型であり、受光面Ａの上方において、センサ基板２を貫通して設けた貫通ビア２３にパッド配線８を直接積層させた構成である。これにより、貫通ビア２３上に拡散防止絶縁膜を介してパッド配線８を設け、接続孔を介してこれらを接続させた構成と比較して、拡散防止絶縁膜が省略された構成となり、製造工程数を削減することが可能になると共に、周辺領域７を含む受光面Ａ上に積層される絶縁膜を削減することが可能になる。この際、拡散防止絶縁膜を設けることなく、パッド配線８の最下層にバリアメタル膜８-1を設けたことにより、貫通ビア２３を構成する銅（Ｃｕ）の拡散を防止することができる。 <Effects of First Embodiment>
The solid-state imaging device 1-1 having the configuration described above is a back-illuminated type in which the surface opposite to the front surface side where the drive circuit is formed is a light receiving surface A, and penetrates the sensor substrate 2 above the light receiving surface A. In this configuration, the pad wiring 8 is directly laminated on the through via 23 provided in this manner. As a result, the pad wiring 8 is provided on the through via 23 via the diffusion preventing insulating film, and the diffusion preventing insulating film is omitted as compared with the configuration in which the pad wiring 8 is connected via the connection hole. It is possible to reduce the number of insulating films stacked on the light receiving surface A including the peripheral region 7. At this time, the diffusion of copper (Cu) constituting the through via 23 can be prevented by providing the barrier metal film 8-1 in the lowermost layer of the pad wiring 8 without providing the diffusion preventing insulating film.

また本第１実施形態の固体撮像装置１-1は、受光面Ａ上には、周辺領域７に対して画素領域４で膜厚が薄い段差構造の絶縁層１４を設け、この上部にオンチップレンズ１９を設けている。これにより、周辺領域７においては、パッド配線８の絶縁に必要な絶縁層１４の膜厚が確保され、一方、画素領域４においては絶縁層１４を薄膜化してこの上部のオンチップレンズ１９と受光面Ａとの距離を小さくすることができる。   Further, in the solid-state imaging device 1-1 according to the first embodiment, an insulating layer 14 having a step structure having a thin film thickness in the pixel region 4 with respect to the peripheral region 7 is provided on the light receiving surface A, and an on-chip is formed thereon. A lens 19 is provided. Thereby, in the peripheral region 7, the film thickness of the insulating layer 14 necessary for insulating the pad wiring 8 is ensured. On the other hand, in the pixel region 4, the insulating layer 14 is thinned to receive light from the upper on-chip lens 19. The distance from the surface A can be reduced.

しかもこの段差構造においては、上述した通り、周辺領域７を含む受光面Ａ上に形成する絶縁膜の積層数が削減されていることから、パッド配線８の絶縁に必要な絶縁層１４の膜厚を確保しつつも、絶縁層１４における段差上部の高さを低くすることができる。これにより、パッド配線８を含む段差構造を覆う透明保護膜１７の薄膜化が可能になり、この透明保護膜１７の上部に形成されるオンチップレンズ１９と受光面Ａとの距離を小さくすることが可能になる。   Moreover, in this step structure, as described above, since the number of insulating films formed on the light receiving surface A including the peripheral region 7 is reduced, the film thickness of the insulating layer 14 necessary for insulating the pad wiring 8 is reduced. It is possible to reduce the height of the upper portion of the step in the insulating layer 14 while ensuring the above. This makes it possible to reduce the thickness of the transparent protective film 17 that covers the step structure including the pad wiring 8, and to reduce the distance between the on-chip lens 19 formed on the transparent protective film 17 and the light receiving surface A. Is possible.

この結果、光電変換部２０に対する入射光の減衰や、斜め光入射の場合の隣接画素への光の漏れ込みによる混色の悪化などの光学特性を改善することが可能となる。   As a result, it is possible to improve optical characteristics such as attenuation of incident light to the photoelectric conversion unit 20 and deterioration of color mixing due to light leakage to adjacent pixels in the case of oblique light incidence.

また特に第1実施形態の製造方法では、図５Ｃを用いて説明したように、絶縁層１４に段差構造を形成する場合に、エッチングストップ膜１４-3でエッチングをストップさせた後に、条件を変えてエッチングストップ膜１４-3をエッチングする手順としている。これにより、画素領域４の受光面Ａ上に、制御性良好に反射防止膜１４-1と界面準位抑制膜１４-2とを残すことができる。この結果、安定した受光特性および暗電流防止効果を得ることが可能になる。また、受光面Ａをエッチングダメージに晒すことなく良好に保つことも可能である。   In particular, in the manufacturing method of the first embodiment, as described with reference to FIG. 5C, when the step structure is formed in the insulating layer 14, the conditions are changed after the etching is stopped by the etching stop film 14-3. Thus, the etching stop film 14-3 is etched. Thereby, the antireflection film 14-1 and the interface state suppression film 14-2 can be left on the light receiving surface A of the pixel region 4 with good controllability. As a result, it is possible to obtain stable light receiving characteristics and a dark current prevention effect. It is also possible to keep the light-receiving surface A good without being exposed to etching damage.

尚、上述した第１実施形態の固体撮像装置１-1では、図２に示したようにパッド配線８と遮光膜１６とが、それぞれ異なる層からなる構成を説明した。しかしながら、本第1実施形態の固体撮像装置１-1は、パッド配線８と遮光膜１６とが同一層からなる構成であっても良い。この場合、図５Ｂを用いて説明したパッド配線８の形成工程で、同時に遮光膜１６を形成すれば良く、保護絶縁膜１５の形成を省略することができる。これにより、製造工程数の削減と、受光面Ａ上における絶縁膜の積層数をさらに削減することが可能になる。   In the solid-state imaging device 1-1 of the first embodiment described above, the configuration in which the pad wiring 8 and the light shielding film 16 are formed of different layers as shown in FIG. 2 has been described. However, the solid-state imaging device 1-1 of the first embodiment may have a configuration in which the pad wiring 8 and the light shielding film 16 are formed of the same layer. In this case, in the step of forming the pad wiring 8 described with reference to FIG. 5B, the light shielding film 16 may be formed at the same time, and the formation of the protective insulating film 15 can be omitted. As a result, the number of manufacturing steps can be reduced, and the number of insulating films stacked on the light receiving surface A can be further reduced.

≪第２実施形態≫
＜固体撮像装置の構成＞
（キャビティ構造を有し埋込配線部分と貫通ビア部分とを一体に形成した貫通ビア上に、直接パッド配線を設けた例）
図７は、第２実施形態の固体撮像装置１-2の構成を示す要部断面図であり、図１における画素領域４と周辺領域７との境界付近の断面図である。以下、この要部断面図に基づいて第２実施形態の固体撮像装置１-2の構成を説明する。 << Second Embodiment >>
<Configuration of solid-state imaging device>
(Example in which pad wiring is provided directly on a through via having a cavity structure in which an embedded wiring portion and a through via portion are integrally formed)
FIG. 7 is a cross-sectional view of the main part showing the configuration of the solid-state imaging device 1-2 of the second embodiment, and is a cross-sectional view near the boundary between the pixel region 4 and the peripheral region 7 in FIG. Hereinafter, the configuration of the solid-state imaging device 1-2 of the second embodiment will be described based on the cross-sectional view of the main part.

図７に示す第２実施形態の固体撮像装置１-2が、図２を用いて説明した第１実施形態の固体撮像装置と異なるところは、貫通ビア４１が、埋込配線部分４３と、この埋込配線部分４３と一体に形成された貫通ビア部分４５とで構成されているところにあり、他の構成は第１実施形態と同様である。   The solid-state imaging device 1-2 according to the second embodiment shown in FIG. 7 is different from the solid-state imaging device according to the first embodiment described with reference to FIG. The embedded wiring portion 43 and the through-via portion 45 formed integrally with each other are the same as in the first embodiment.

すなわち貫通ビア４１を構成する埋込配線部分４３は、４層構造の絶縁層１４からセンサ基板２にかけて形成された配線溝４３ａ内に、分離絶縁膜２４を介して銅（Ｃｕ）のような導電性材料を埋め込んで構成されている。尚、埋込配線部分４３は、図示したように絶縁層１４からセンサ基板２にまで達する深さで埋め込まれていることに限定されず、絶縁層１４の厚さの範囲内のみに埋め込まれていても良い。   That is, the embedded wiring portion 43 constituting the through via 41 is electrically conductive like copper (Cu) through the isolation insulating film 24 in the wiring groove 43a formed from the insulating layer 14 having the four-layer structure to the sensor substrate 2. It is constructed by embedding a sex material. The embedded wiring portion 43 is not limited to being embedded at a depth reaching the sensor substrate 2 from the insulating layer 14 as shown in the figure, and is embedded only within the thickness range of the insulating layer 14. May be.

また、貫通ビア４１を構成する貫通ビア部分４５は、配線溝４３ａの底部からセンサ基板を貫通して設けられた複数の接続孔４５ａ内に、分離絶縁膜２４を介して銅（Ｃｕ）のような導電性材料を埋め込んで構成されている。それぞれの接続孔４５ａ内に設けられた各貫通ビア部分４５は、埋込配線部分４３によって相互に接続された状態となっている。またこれらの貫通ビア部分４５のそれぞれは、配線層２ａの埋込配線２７や、配線層９ａの埋込配線３７に達する状態でそれぞれ設けられている。   The through via portion 45 constituting the through via 41 is made of copper (Cu) via the isolation insulating film 24 in a plurality of connection holes 45a provided through the sensor substrate from the bottom of the wiring groove 43a. It is configured by embedding a conductive material. The through via portions 45 provided in the respective connection holes 45 a are connected to each other by the embedded wiring portion 43. Each of the through via portions 45 is provided in a state of reaching the embedded wiring 27 of the wiring layer 2a and the embedded wiring 37 of the wiring layer 9a.

本第２実施形態においては、以上のように構成された貫通ビア４１上に、パッド配線８が直接積層されているところが特徴的である。   The second embodiment is characterized in that the pad wiring 8 is directly laminated on the through via 41 configured as described above.

＜固体撮像装置の製造方法＞
次に、上述した構成の固体撮像装置１-2の製造方法を図８〜図１０の断面工程図に基づいて説明する。 <Method for Manufacturing Solid-State Imaging Device>
Next, a method for manufacturing the solid-state imaging device 1-2 having the above-described configuration will be described based on the sectional process diagrams of FIGS.

［図８Ａ］
先ず図８Ａに示すように、センサ基板２と回路基板とを貼り合わせ、必要に応じてセンサ基板２の受光面Ａ側を薄膜化するまでを、第１実施形態で図３Ａを用いて説明したと同様に行う。その後、センサ基板２の受光面Ａ上に、反射防止膜１４-1、界面準位抑制膜１４-2、エッチングストップ膜１４-3、上層絶縁膜１４-4の４層構造で絶縁層１４を成膜する。 [FIG. 8A]
First, as shown in FIG. 8A, the process until the sensor substrate 2 and the circuit board are bonded together and the light receiving surface A side of the sensor substrate 2 is thinned as necessary is described with reference to FIG. 3A in the first embodiment. Do the same as Thereafter, the insulating layer 14 is formed on the light receiving surface A of the sensor substrate 2 with a four-layer structure of an antireflection film 14-1, an interface state suppressing film 14-2, an etching stop film 14-3, and an upper insulating film 14-4. Form a film.

次いで、センサ基板２の周辺領域７において、絶縁層１４からセンサ基板２の受光面Ａ側の表面層にかけて、配線溝４３ａを形成する。この際、ここでの図示を省略したレジストパターンをマスクにして、絶縁層１４からセンサ基板２の表面層をエッチングする。エッチングの終了後にはレジストパターンを除去する。   Next, in the peripheral region 7 of the sensor substrate 2, a wiring groove 43 a is formed from the insulating layer 14 to the surface layer on the light receiving surface A side of the sensor substrate 2. At this time, the surface layer of the sensor substrate 2 is etched from the insulating layer 14 using a resist pattern not shown here as a mask. After the etching is completed, the resist pattern is removed.

［図８Ｂ］
次に図８Ｂに示すように、配線溝４３ａの底部に、必要に応じた深さの各接続孔４５ａを形成する。これらの各接続孔４５ａは、第１実施形態と同様であり、センサ基板２の表面側に設けられた埋込配線２７または埋込配線３７の上部に達する各深さで形成される。その後は、第１実施形態において図４Ｂ，図４Ｃ，図５Ａを用いて説明した手順と同様の手順を行う。 [FIG. 8B]
Next, as shown in FIG. 8B, each connection hole 45a having a depth as required is formed at the bottom of the wiring groove 43a. Each of these connection holes 45a is the same as in the first embodiment, and is formed at each depth reaching the upper part of the embedded wiring 27 or the embedded wiring 37 provided on the surface side of the sensor substrate 2. Thereafter, the same procedure as that described with reference to FIGS. 4B, 4C, and 5A in the first embodiment is performed.

［図９Ａ］
これにより図９Ａに示すように、配線溝４３ａおよび接続孔４５ａの内壁に、積層構造の分離絶縁膜２４を形成し、これらの内部を銅（Ｃｕ）で一体に埋め込むと共に埋込配線２７または埋込配線３７に接続された貫通ビア４１を形成する。この貫通ビア４１は、配線溝４３ａに埋め込まれた埋込配線部分４３と、接続孔４５ａに埋め込まれた貫通ビア部分４５とで構成されたものとなる。 [FIG. 9A]
As a result, as shown in FIG. 9A, the isolation insulating film 24 having a laminated structure is formed on the inner walls of the wiring trench 43a and the connection hole 45a, and the inside thereof is integrally embedded with copper (Cu) and embedded wiring 27 or embedded. A through via 41 connected to the buried wiring 37 is formed. The through via 41 is composed of an embedded wiring portion 43 embedded in the wiring groove 43a and a through via portion 45 embedded in the connection hole 45a.

また以上の後は、以降の図９Ｂ〜に示す工程を、第１実施形態において図５Ｂ〜を用いて説明した工程と同様に行う。   Moreover, after the above, the process shown to subsequent FIG. 9B- is performed similarly to the process demonstrated using FIG. 5B- in 1st Embodiment.

［図９Ｂ］
すなわち先ず、図９Ｂに示すように、センサ基板２における周辺領域７に、パッド配線８を形成する。この際、先ずタンタル（Ｔａ）や窒化タンタル（ＴａＮ）等からなるバリアメタル膜８-1を成膜し、次にＡｌＣｕ合金膜８-2を積層成膜する。次に、ここでの図示を省略したレジストパターンをマスクにしてＡｌＣｕ合金膜８-2およびバリアメタル膜８-1をパターンエッチングする。これにより、周辺領域７において、貫通ビア４１上に直接積層されたパッド配線８を形成する。このようなパッド配線８は、センサ基板２に設けられたトランジスタＴｒや他の素子、さらには埋込配線２７と重ねて形成され、いわゆるカップ構造を構成する。これにより、センサ基板２および回路基板９、配線層２ａおよび配線層９ａにおける素子のレイアウトの自由度を確保する。 [FIG. 9B]
That is, first, as shown in FIG. 9B, the pad wiring 8 is formed in the peripheral region 7 in the sensor substrate 2. At this time, first, a barrier metal film 8-1 made of tantalum (Ta), tantalum nitride (TaN) or the like is formed, and then an AlCu alloy film 8-2 is laminated. Next, the AlCu alloy film 8-2 and the barrier metal film 8-1 are subjected to pattern etching using a resist pattern not shown here as a mask. As a result, the pad wiring 8 directly stacked on the through via 41 is formed in the peripheral region 7. Such a pad wiring 8 is formed so as to overlap with the transistor Tr and other elements provided on the sensor substrate 2 and the embedded wiring 27 to constitute a so-called cup structure. Thereby, the freedom degree of the layout of the element in the sensor board | substrate 2, the circuit board 9, the wiring layer 2a, and the wiring layer 9a is ensured.

以上の後には、このパッド配線８を覆う状態で、絶縁層１４上に保護絶縁膜１５を成膜する。   After the above, a protective insulating film 15 is formed on the insulating layer 14 so as to cover the pad wiring 8.

［図９Ｃ］
その後、図９Ｃに示すように、絶縁層１４において画素領域４に対応する部分を、周辺領域７に対して選択的に薄膜化し、これにより絶縁層１４に段差構造を形成する。この際、ここでの図示を省略したレジストパターンをマスクにして、窒化シリコン（ＳｉＮ）からなる保護絶縁膜１５をエッチングし、次いでエッチング条件を変更して酸化シリコン（ＳｉＯ２）からなる上層絶縁膜１４-4をエッチングする。この際、下層の窒化シリコン（ＳｉＮ）からなるエッチングストップ膜１４-3でエッチングをストップさせる。その後、さらに条件を変えてエッチングストップ膜１４-3をエッチングする。 [FIG. 9C]
Thereafter, as shown in FIG. 9C, the portion corresponding to the pixel region 4 in the insulating layer 14 is selectively thinned with respect to the peripheral region 7, thereby forming a step structure in the insulating layer 14. At this time, using the resist pattern not shown here as a mask, the protective insulating film 15 made of silicon nitride (SiN) is etched, and then the etching conditions are changed to change the upper insulating film made of silicon oxide (SiO 2 ). Etch 14-4. At this time, the etching is stopped by an etching stop film 14-3 made of lower layer silicon nitride (SiN). Thereafter, the etching stop film 14-3 is etched under different conditions.

以上により、受光面Ａ上の絶縁層１４は、画素領域４の膜厚が周辺領域７の膜厚よりも薄い段差構造であって、画素領域４上において薄膜化したキャビティ構造となる。このような状態において、画素領域４には、反射防止膜１４-1と界面準位抑制膜１４-2のみが残される。一方、周辺領域７には、４層構造の絶縁層１４がそのまま残される。   As described above, the insulating layer 14 on the light receiving surface A has a stepped structure in which the film thickness of the pixel region 4 is smaller than the film thickness of the peripheral region 7, and has a cavity structure that is thinned on the pixel region 4. In such a state, only the antireflection film 14-1 and the interface state suppression film 14-2 are left in the pixel region 4. On the other hand, the insulating layer 14 having a four-layer structure is left as it is in the peripheral region 7.

尚、絶縁層１４における薄膜部分は、パッド配線８に影響のない範囲でできるだけ広範囲に設定されて良く、これによって絶縁層１４の段差形状が、以降に形成する透明保護膜の塗布ムラを悪化させることによって光電変換部２０への光入射に影響を及ぼすことを防止する。   The thin film portion in the insulating layer 14 may be set as wide as possible without affecting the pad wiring 8, and the stepped shape of the insulating layer 14 deteriorates uneven application of the transparent protective film to be formed later. This prevents the light incident on the photoelectric conversion unit 20 from being affected.

［図１０Ａ］
次に、図１０Ａに示すように、絶縁層１４の段差下部に、センサ基板２を露出させる開口１４ａを形成する。この際、ここでの図示を省略したレジストパターンをマスクにして、界面準位抑制膜１４-2と反射防止膜１４-1をエッチングする。尚、この開口１４ａは、光電変換部２０の上方を避けた位置に形成される。 [FIG. 10A]
Next, as shown in FIG. 10A, an opening 14 a that exposes the sensor substrate 2 is formed below the step of the insulating layer 14. At this time, the interface state suppressing film 14-2 and the antireflection film 14-1 are etched using a resist pattern not shown here as a mask. The opening 14a is formed at a position avoiding the top of the photoelectric conversion unit 20.

次に、絶縁層１４の段差下部に、開口１４ａを介してセンサ基板２に接地された遮光膜１６をパターン形成する。この遮光膜１６は、光電変換部２０に対応する受光開口１６ａを有している。ここでは先ず、スパッタ成膜法によって、絶縁層１４上にアルミニウム（Ａｌ）やタングステン（Ｗ）のような遮光性を有する導電性材料膜を成膜する。その後、ここでの図示を省略したレジストパターンをマスクにして導電性材料膜をパターンエッチングすることにより、絶縁層１４の段差下部を広く覆うと共に、各光電変換部２０に対応する受光開口１６ａを有し、センサ基板２に接地された遮光膜１６を形成する。   Next, a light shielding film 16 that is grounded to the sensor substrate 2 through the opening 14 a is formed in a pattern below the step of the insulating layer 14. The light shielding film 16 has a light receiving opening 16 a corresponding to the photoelectric conversion unit 20. Here, first, a light-shielding conductive material film such as aluminum (Al) or tungsten (W) is formed on the insulating layer 14 by sputtering film formation. Thereafter, the conductive material film is subjected to pattern etching using a resist pattern (not shown) as a mask, so that the lower part of the step of the insulating layer 14 is widely covered and the light receiving openings 16a corresponding to the photoelectric conversion portions 20 are provided. Then, the light shielding film 16 grounded to the sensor substrate 2 is formed.

このような遮光膜１６は、絶縁層１４の段差上部で除去され、段差下部すなわち画素領域４を広く覆う形状で良い。これにより、絶縁層１４の段差を広い範囲で軽減する。   Such a light shielding film 16 may be removed in the upper part of the step of the insulating layer 14 and cover the lower part of the step, that is, the pixel region 4. Thereby, the level | step difference of the insulating layer 14 is reduced in a wide range.

［図１０Ｂ］
次いで図１０Ｂに示すように、パッド配線８および遮光膜１６を覆う状態で光透過性を有する材料からなる透明保護膜１７を成膜する。透明保護膜１７の成膜は、スピンコート法のような塗布法によって行う。次に、透明保護膜１７上に、光電変換部２０に対応する各色のカラーフィルタ１８を形成し、さらにこの上部に光電変換部２０に対応するオンチップレンズ１９を備えたオンチップレンズ膜１９ａを形成する。 [FIG. 10B]
Next, as shown in FIG. 10B, a transparent protective film 17 made of a material having optical transparency is formed so as to cover the pad wiring 8 and the light shielding film 16. The transparent protective film 17 is formed by a coating method such as a spin coating method. Next, on the transparent protective film 17, a color filter 18 of each color corresponding to the photoelectric conversion unit 20 is formed, and an on-chip lens film 19a including an on-chip lens 19 corresponding to the photoelectric conversion unit 20 is further formed thereon. Form.

［図７］
以上の後には先の図７に示したように、周辺領域７にパッド配線８を露出するパッド開口８ａを形成する。この際、ここでの図示を省略したレジストパターンをマスクにしてオンチップレンズ膜１９ａ、透明保護膜１７、および保護絶縁膜１５をパターンエッチングすることにより、パッド配線８を露出させたパッド開口８ａを形成する。 [Fig. 7]
After the above, as shown in FIG. 7, a pad opening 8a for exposing the pad wiring 8 is formed in the peripheral region 7. At this time, the on-chip lens film 19 a, the transparent protective film 17, and the protective insulating film 15 are subjected to pattern etching using a resist pattern (not shown) as a mask so that the pad opening 8 a exposing the pad wiring 8 is formed. Form.

また回路基板９の露出面を研磨することで回路基板９を薄膜化し、ビア３３を露出させて貫通ビア３３とする。その後、貫通ビア３３を覆う状態で回路基板９上に保護膜９ｃを成膜し、貫通ビア３３を露出するパッド開口３３ａを形成することにより、固体撮像装置１-2を完成させる。   Further, the exposed surface of the circuit board 9 is polished to make the circuit board 9 thin, and the via 33 is exposed to form the through via 33. Thereafter, a protective film 9c is formed on the circuit board 9 so as to cover the through via 33, and a pad opening 33a exposing the through via 33 is formed, thereby completing the solid-state imaging device 1-2.

＜第２実施形態の効果＞
以上説明した第２実施形態の固体撮像装置１-2は、第１実施形態の固体撮像装置と同様に、駆動回路が形成された表面側と反対側の面を受光面Ａとした裏面照射型であり、受光面Ａの上方において、センサ基板２を貫通して設けた貫通ビア４１にパッド配線８を直接積層させた構成である。また、受光面Ａ上には、周辺領域７に対して画素領域４で膜厚が薄い段差構造の絶縁層１４を設け、この上部にオンチップレンズ１９を設けている。 <Effects of Second Embodiment>
The solid-state imaging device 1-2 of the second embodiment described above is a back-illuminated type in which the surface opposite to the front surface on which the drive circuit is formed is the light receiving surface A, as in the solid-state imaging device of the first embodiment. The pad wiring 8 is directly laminated on the through via 41 provided through the sensor substrate 2 above the light receiving surface A. Further, on the light receiving surface A, an insulating layer 14 having a step structure having a thin film thickness in the pixel region 4 with respect to the peripheral region 7 is provided, and an on-chip lens 19 is provided on the insulating layer 14.

このため第1実施形態と同様に、製造工程数の削減が可能になる。また透明保護膜１７の上部に形成されるオンチップレンズ１９と受光面Ａとの距離を小さくすることが可能になり、光電変換部２０に対する入射光の減衰や、斜め光入射の場合の隣接画素への光の漏れ込みによる混色の悪化などの光学特性を改善することが可能となる。   For this reason, as in the first embodiment, the number of manufacturing steps can be reduced. In addition, the distance between the on-chip lens 19 formed on the transparent protective film 17 and the light receiving surface A can be reduced, and attenuation of incident light to the photoelectric conversion unit 20 or adjacent pixels in the case of oblique light incidence. It is possible to improve optical characteristics such as deterioration of color mixing due to light leaking into the screen.

また特に本第２実施形態の固体撮像装置１-2では、埋込配線部分４３と貫通ビア部分４５を一体に形成した貫通ビア４１を設け、この上部にパッド配線８を積層した構成である。このため、パッド配線８が、貫通ビア４１の埋込配線部分４３で裏打ちされて部分的に厚膜化され、機械的強度を高めることが可能である。この結果、パッド配線８の下部に形成されたトランジスタＴｒなどの素子に対して、パッド配線８に対するボンディングの影響を低減することが可能である。   In particular, the solid-state imaging device 1-2 according to the second embodiment has a configuration in which the through via 41 in which the embedded wiring portion 43 and the through via portion 45 are integrally formed is provided, and the pad wiring 8 is stacked thereon. Therefore, the pad wiring 8 is backed by the embedded wiring portion 43 of the through via 41 and partially thickened, and the mechanical strength can be increased. As a result, it is possible to reduce the influence of bonding on the pad wiring 8 with respect to elements such as the transistor Tr formed below the pad wiring 8.

また本第２実施形態の製造方法においても、図９Ｃを用いて説明したように、絶縁層１４に段差構造を形成する場合に、エッチングストップ膜１４-3でエッチングをストップさせた後に、条件を変えてエッチングストップ膜１４-3をエッチングする手順としている。これにより、第１実施形態と同様に、画素領域４の受光面Ａ上に、制御性良好に反射防止膜１４-1と界面準位抑制膜１４-2とを残すことができ、受光面Ａをエッチングダメージに晒すことなく安定した受光特性および暗電流防止効果を得ることが可能になる。   Also in the manufacturing method of the second embodiment, as described with reference to FIG. 9C, when the step structure is formed in the insulating layer 14, the conditions are set after the etching is stopped by the etching stop film 14-3. In other words, the etching stop film 14-3 is etched. Accordingly, as in the first embodiment, the antireflection film 14-1 and the interface state suppression film 14-2 can be left on the light receiving surface A of the pixel region 4 with good controllability. It is possible to obtain a stable light receiving characteristic and dark current preventing effect without exposing the film to etching damage.

さらに本第２実施形態の１-2であっても、第1実施形態と同様にパッド配線８と遮光膜１６とを同一層からなる構成として良く、これにより製造工程数の削減と、受光面Ａ上における絶縁膜の積層数をさらに削減することが可能である。   Further, even in the second embodiment 1-2, the pad wiring 8 and the light shielding film 16 may be formed of the same layer as in the first embodiment, thereby reducing the number of manufacturing steps and the light receiving surface. It is possible to further reduce the number of laminated insulating films on A.

≪第３実施形態≫
＜固体撮像装置の構成＞
（埋込配線部分と貫通ビア部分とを一体に形成した貫通ビア上に、直接パッド配線を設けた例）
図１１は、第３実施形態の固体撮像装置１-3の構成を示す要部断面図であり、図１における画素領域４と周辺領域７との境界付近の断面図である。以下、この要部断面図に基づいて第３実施形態の固体撮像装置１-3の構成を説明する。 «Third embodiment»
<Configuration of solid-state imaging device>
(Example in which pad wiring is directly provided on a through via in which an embedded wiring portion and a through via portion are integrally formed)
FIG. 11 is a cross-sectional view of the main part showing the configuration of the solid-state imaging device 1-3 of the third embodiment, and is a cross-sectional view near the boundary between the pixel region 4 and the peripheral region 7 in FIG. Hereinafter, the configuration of the solid-state imaging device 1-3 of the third embodiment will be described based on the cross-sectional view of the main part.

図１１に示す第３実施形態の固体撮像装置１-3が、図２を用いて説明した第１実施形態の固体撮像装置と異なるところは、貫通ビア４１が埋込配線部分４３と貫通ビア部分４５とで構成されており、また絶縁層１４’に段差構造が設けられていないところにある。またこれにともない、絶縁層１４’が２層構造で構成されているところにある。その他の構成は第１実施形態と同様である。   The solid-state imaging device 1-3 according to the third embodiment shown in FIG. 11 is different from the solid-state imaging device according to the first embodiment described with reference to FIG. 2 in that the through via 41 has a buried wiring portion 43 and a through via portion. 45, and the insulating layer 14 ′ is not provided with a step structure. Along with this, the insulating layer 14 ′ has a two-layer structure. Other configurations are the same as those of the first embodiment.

すなわち、センサ基板２における受光面Ａ上には、２層構造の絶縁層１４’を介して遮光膜１６が設けられ、この上部に上層絶縁膜５１が設けられている。さらに上層絶縁膜５１からセンサ基板２を貫通する状態で貫通ビア４１が設けられ、この貫通ビア４１上に直接積層された状態でパッド配線８が設けられているところが特徴的である。また上層絶縁膜５１上には、これらを覆う状態で透明保護膜１７、カラーフィルタ１８、およびオンチップレンズ１９がこの順に積層されている。以下、本第３実施形態に特徴的な絶縁層１４’、遮光膜１６、上層絶縁膜５１、貫通ビア４１、およびパッド配線８の構成を説明する。   That is, the light shielding film 16 is provided on the light receiving surface A of the sensor substrate 2 via the insulating layer 14 ′ having a two-layer structure, and the upper insulating film 51 is provided thereon. Further, it is characteristic that a through via 41 is provided in a state of penetrating the sensor substrate 2 from the upper insulating film 51, and a pad wiring 8 is provided in a state of being laminated directly on the through via 41. On the upper insulating film 51, the transparent protective film 17, the color filter 18, and the on-chip lens 19 are laminated in this order so as to cover them. Hereinafter, configurations of the insulating layer 14 ′, the light shielding film 16, the upper layer insulating film 51, the through via 41, and the pad wiring 8 that are characteristic of the third embodiment will be described.

［絶縁層１４’］
絶縁層１４’は、画素領域４および周辺領域７を含む受光面Ａ上の全面に設けられており、受光面Ａ側から順に反射防止膜１４-1、界面準位抑制膜１４-2を積層させた２層構造である。このうち反射防止膜１４-1は、例えば酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ５）、または窒化シリコンなど、酸化シリコンよりも高屈折率の絶縁性材料を用いて構成される。界面準位抑制膜１４-2は、例えば酸化シリコン（ＳｉＯ２）を用いて構成される。 [Insulating layer 14 ']
The insulating layer 14 ′ is provided on the entire surface of the light receiving surface A including the pixel region 4 and the peripheral region 7, and an antireflection film 14-1 and an interface state suppression film 14-2 are stacked in order from the light receiving surface A side. A two-layer structure. Among these, the antireflection film 14-1 is configured using an insulating material having a higher refractive index than that of silicon oxide, such as hafnium oxide (HfO 2 ), tantalum oxide (Ta 2 O 5 ), or silicon nitride. The interface state suppression film 14-2 is configured using, for example, silicon oxide (SiO 2 ).

［遮光膜１６］
遮光膜１６は、受光面Ａ側における画素領域４において、絶縁層１４’の上部、つまり界面準位抑制膜１４-2の上部に設けられている。このような遮光膜１６は、各光電変換部２０に対応する複数の受光開口１６ａを備えている。また、アルミニウム（Ａｌ）やタングステン（Ｗ）のような遮光性に優れた導電性材料を用いて構成され、絶縁層１４’に設けた開口１４ａ’においてセンサ基板２に対して接地された状態で設けられている。 [Light shielding film 16]
In the pixel region 4 on the light receiving surface A side, the light shielding film 16 is provided above the insulating layer 14 ′, that is, above the interface state suppressing film 14-2. Such a light shielding film 16 includes a plurality of light receiving openings 16 a corresponding to the respective photoelectric conversion units 20. Further, it is configured using a conductive material having excellent light shielding properties such as aluminum (Al) or tungsten (W), and is in a state of being grounded to the sensor substrate 2 in the opening 14a ′ provided in the insulating layer 14 ′. Is provided.

［上層絶縁膜５１］
上層絶縁膜５１は、遮光膜１６を覆う状態で、画素領域４および周辺領域7を含む受光面Ａ上の全面に設けられている。このような上層絶縁膜５１は、例えば酸化シリコン（ＳｉＯ２）を用いて構成される。 [Upper insulating film 51]
The upper insulating film 51 is provided on the entire surface of the light receiving surface A including the pixel region 4 and the peripheral region 7 so as to cover the light shielding film 16. Such an upper insulating film 51 is configured using, for example, silicon oxide (SiO 2 ).

［貫通ビア４１］
貫通ビア４１は、第２実施形態と同様のものであり、埋込配線部分４３と、この埋込配線部分４３と一体に形成された貫通ビア部分４５とで構成されており、各貫通ビア部分４５が埋込配線部分４３によって相互に接続された状態となっている。尚、埋込配線部分４３は、図示したように上層絶縁膜５１からセンサ基板２にまで達する深さで埋め込まれていることに限定されず、上層絶縁膜５１まで、または絶縁層１４’までの厚さの範囲内のみに埋め込まれていても良い。 [Through-via 41]
The through via 41 is the same as that in the second embodiment, and includes a buried wiring portion 43 and a through via portion 45 formed integrally with the buried wiring portion 43. 45 are connected to each other by the buried wiring portion 43. Note that the buried wiring portion 43 is not limited to being buried at a depth reaching the sensor substrate 2 from the upper insulating film 51 as shown in the drawing, and is not limited to the upper insulating film 51 or the insulating layer 14 ′. It may be embedded only within the thickness range.

［パッド配線８］
パッド配線８は、受光面Ａ側における周辺領域７において、上層絶縁膜５１上部に形成され、この上層絶縁膜５１に埋め込まれた貫通ビア４１上に、直接積層されているところが特徴的である。このようなパッド配線８は、例えば複数の貫通ビア４１間を接続するための配線部分や、この配線部分に接続された電極パッド部分と備えている。またパッド配線８は、センサ基板２に設けられたトランジスタＴｒや他の素子、さらには埋込配線２７と重ねて配置され、いわゆるカップ構造を構成している。これにより、センサ基板２および回路基板９、配線層２ａおよび配線層９ａにおける素子のレイアウトの自由度を確保した構成となっている。 [Pad wiring 8]
The pad wiring 8 is characterized in that it is formed on the upper insulating film 51 in the peripheral region 7 on the light receiving surface A side, and is directly laminated on the through via 41 embedded in the upper insulating film 51. Such a pad wiring 8 includes, for example, a wiring part for connecting the plurality of through vias 41 and an electrode pad part connected to the wiring part. The pad wiring 8 is disposed so as to overlap the transistor Tr and other elements provided on the sensor substrate 2 and the embedded wiring 27 to form a so-called cup structure. Thus, the sensor board 2 and the circuit board 9, the wiring layer 2a, and the wiring layer 9a have a configuration in which the degree of freedom of element layout is secured.

以上のようなパッド配線８よりも上層の構成は、透明保護膜１７、カラーフィルタ１８、およびオンチップレンズ１９を備えたオンチップレンズ膜１９ａがこの順に積層され、これらに設けたパッド開口８ａの底部にパッド配線８が露出している。   The upper layer configuration as described above is such that the transparent protective film 17, the color filter 18, and the on-chip lens film 19a including the on-chip lens 19 are laminated in this order, and the pad opening 8a provided in these layers is formed. The pad wiring 8 is exposed at the bottom.

＜固体撮像装置の製造方法＞
次に、上述した構成の固体撮像装置１-3の製造方法を図１２〜図１３の断面工程図に基づいて説明する。 <Method for Manufacturing Solid-State Imaging Device>
Next, a manufacturing method of the solid-state imaging device 1-3 having the above-described configuration will be described with reference to cross-sectional process diagrams of FIGS.

［図１２Ａ］
先ず図１２Ａに示すように、センサ基板２と回路基板とを貼り合わせ、必要に応じてセンサ基板２の受光面Ａ側を薄膜化するまでを、第１実施形態で図３Ａを用いて説明したと同様に行う。その後、センサ基板２の受光面Ａ上に、反射防止膜１４-1、界面準位抑制膜１４-2の２層構造で絶縁層１４’を成膜する。 [FIG. 12A]
First, as shown in FIG. 12A, the process until the sensor substrate 2 and the circuit board are bonded together and the light receiving surface A side of the sensor substrate 2 is thinned as necessary is described with reference to FIG. 3A in the first embodiment. Do the same as Thereafter, an insulating layer 14 ′ is formed on the light receiving surface A of the sensor substrate 2 with a two-layer structure of an antireflection film 14-1 and an interface state suppression film 14-2.

［図１２Ｂ］
次に、図１２Ｂ示すように、おける画素領域４における絶縁層１４’部分に、センサ基板２を露出させる開口１４ａ’を形成する。この際、ここでの図示を省略したレジストパターンをマスクにして、界面準位抑制膜１４-2と反射防止膜１４-1をエッチングする。尚、この開口１４ａ’は、光電変換部２０の上方を避けた位置に形成される。 [FIG. 12B]
Next, as shown in FIG. 12B, an opening 14 a ′ for exposing the sensor substrate 2 is formed in the insulating layer 14 ′ portion in the pixel region 4. At this time, the interface state suppressing film 14-2 and the antireflection film 14-1 are etched using a resist pattern not shown here as a mask. The opening 14 a ′ is formed at a position avoiding the top of the photoelectric conversion unit 20.

次に、絶縁層１４’上に、開口１４ａ’を介してセンサ基板２に接地された遮光膜１６をパターン形成する。この遮光膜１６は、光電変換部２０に対応する受光開口１６ａを有している。ここでは先ず、スパッタ成膜法によって、絶縁層１４’上にアルミニウム（Ａｌ）やタングステン（Ｗ）のような遮光性を有する導電性材料膜を成膜する。その後、ここでの図示を省略したレジストパターンをマスクにして導電性材料膜をパターンエッチングすることにより、各光電変換部２０に対応する受光開口１６ａを有し、センサ基板２に接地された遮光膜１６を形成する。   Next, the light shielding film 16 that is grounded to the sensor substrate 2 through the opening 14a 'is patterned on the insulating layer 14'. The light shielding film 16 has a light receiving opening 16 a corresponding to the photoelectric conversion unit 20. Here, a light-shielding conductive material film such as aluminum (Al) or tungsten (W) is first formed on the insulating layer 14 ′ by sputtering. Thereafter, the conductive material film is pattern-etched using a resist pattern not shown here as a mask, thereby having a light-receiving opening 16 a corresponding to each photoelectric conversion unit 20 and grounded to the sensor substrate 2. 16 is formed.

［図１２Ｃ］
次いで図１２Ｃに示すように、遮光膜１６を覆う状態で、絶縁層１４’の上部に上層絶縁膜５１を成膜する。その後、センサ基板２の周辺領域７において、上層絶縁膜５１からセンサ基板２の受光面Ａ側の表面層にかけて、配線溝４３ａを形成する。この際、ここでの図示を省略したレジストパターンをマスクにして、上層絶縁膜５１からセンサ基板２の表面層をエッチングする。エッチングの終了後にはレジストパターンを除去する。 [FIG. 12C]
Next, as shown in FIG. 12C, an upper insulating film 51 is formed on the insulating layer 14 ′ so as to cover the light shielding film 16. Thereafter, in the peripheral region 7 of the sensor substrate 2, a wiring groove 43 a is formed from the upper insulating film 51 to the surface layer on the light receiving surface A side of the sensor substrate 2. At this time, the surface layer of the sensor substrate 2 is etched from the upper insulating film 51 using a resist pattern not shown here as a mask. After the etching is completed, the resist pattern is removed.

［図１３Ａ］
次いで図１３Ａに示すように、配線溝４３ａの底部に、必要に応じた深さの各接続孔４５ａを形成する。これらの各接続孔４５ａは、第１実施形態と同様であり、センサ基板２の表面側に設けられた埋込配線２７または埋込配線３７の上部に達する各深さで形成される。その後は、第１実施形態において図４Ｂ，図４Ｃ，図５Ａを用いて説明した手順と同様の手順を行う。 [FIG. 13A]
Next, as shown in FIG. 13A, each connection hole 45a having a depth as required is formed at the bottom of the wiring groove 43a. Each of these connection holes 45a is the same as in the first embodiment, and is formed at each depth reaching the upper part of the embedded wiring 27 or the embedded wiring 37 provided on the surface side of the sensor substrate 2. Thereafter, the same procedure as that described with reference to FIGS. 4B, 4C, and 5A in the first embodiment is performed.

［図１３Ｂ］
これにより図１３Ｂに示すように、配線溝４３ａおよび接続孔４５ａの内壁に、積層構造の分離絶縁膜２４を形成し、これらの内部を銅（Ｃｕ）で一体に埋め込むと共に埋込配線２７または埋込配線３７に接続された貫通ビア４１を形成する。この貫通ビア４１は、配線溝４３ａに埋め込まれた埋込配線部分４３と、接続孔４５ａに埋め込まれた貫通ビア部分４５とで構成されたものとなる。 [FIG. 13B]
As a result, as shown in FIG. 13B, the isolation insulating film 24 having a laminated structure is formed on the inner walls of the wiring grooves 43a and the connection holes 45a, and the insides thereof are integrally embedded with copper (Cu) and embedded wiring 27 or embedded. A through via 41 connected to the buried wiring 37 is formed. The through via 41 is composed of an embedded wiring portion 43 embedded in the wiring groove 43a and a through via portion 45 embedded in the connection hole 45a.

［図１３Ｃ］
次いで、図１３Ｃに示すように、センサ基板２における周辺領域７に、パッド配線８を形成する。この際、先ずタンタル（Ｔａ）や窒化タンタル（ＴａＮ）等からなるバリアメタル膜８-1を成膜し、次にＡｌＣｕ合金膜８-2を積層成膜する。次に、ここでの図示を省略したレジストパターンをマスクにしてＡｌＣｕ合金膜８-2およびバリアメタル膜８-1をパターンエッチングする。これにより、周辺領域７において、貫通ビア４１上に直接積層されたパッド配線８を形成する。このようなパッド配線８は、センサ基板２に設けられたトランジスタＴｒや他の素子、さらには埋込配線２７と重ねて形成され、いわゆるカップ構造を構成する。 [FIG. 13C]
Next, as shown in FIG. 13C, pad wiring 8 is formed in the peripheral region 7 in the sensor substrate 2. At this time, first, a barrier metal film 8-1 made of tantalum (Ta), tantalum nitride (TaN) or the like is formed, and then an AlCu alloy film 8-2 is laminated. Next, the AlCu alloy film 8-2 and the barrier metal film 8-1 are subjected to pattern etching using a resist pattern not shown here as a mask. As a result, the pad wiring 8 directly stacked on the through via 41 is formed in the peripheral region 7. Such a pad wiring 8 is formed so as to overlap with the transistor Tr and other elements provided on the sensor substrate 2 and the embedded wiring 27 to constitute a so-called cup structure.

以上の後には、パッド配線８および遮光膜１６を覆う状態で、光透過性を有する材料からなる透明保護膜１７を成膜する。透明保護膜１７の成膜は、スピンコート法のような塗布法によって行う。次に、透明保護膜１７上に、光電変換部２０に対応する各色のカラーフィルタ１８を形成し、さらにこの上部に光電変換部２０に対応するオンチップレンズ１９を備えたオンチップレンズ膜１９ａを形成する。   After the above, a transparent protective film 17 made of a light transmissive material is formed so as to cover the pad wiring 8 and the light shielding film 16. The transparent protective film 17 is formed by a coating method such as a spin coating method. Next, on the transparent protective film 17, a color filter 18 of each color corresponding to the photoelectric conversion unit 20 is formed, and an on-chip lens film 19a including an on-chip lens 19 corresponding to the photoelectric conversion unit 20 is further formed thereon. Form.

［図１１］
以上の後には先の図１１に示したように、周辺領域７にパッド配線８を露出するパッド開口８ａを形成する。この際、ここでの図示を省略したレジストパターンをマスクにしてオンチップレンズ膜１９ａおよび透明保護膜１７をパターンエッチングすることにより、パッド配線８を露出させたパッド開口８ａを形成する。 [Fig. 11]
After the above, as shown in FIG. 11, the pad opening 8a for exposing the pad wiring 8 is formed in the peripheral region 7. At this time, the on-chip lens film 19a and the transparent protective film 17 are pattern-etched using a resist pattern (not shown) as a mask to form a pad opening 8a exposing the pad wiring 8.

また回路基板９の露出面を研磨することで回路基板９を薄膜化し、ビア３３を露出させて貫通ビア３３とする。その後、貫通ビア３３を覆う状態で回路基板９上に保護膜９ｃを成膜し、貫通ビア３３を露出するパッド開口３３ａを形成することにより、固体撮像装置１-2を完成させる。   Further, the exposed surface of the circuit board 9 is polished to make the circuit board 9 thin, and the via 33 is exposed to form the through via 33. Thereafter, a protective film 9c is formed on the circuit board 9 so as to cover the through via 33, and a pad opening 33a exposing the through via 33 is formed, thereby completing the solid-state imaging device 1-2.

＜第３実施形態の効果＞
以上説明した第３実施形態の固体撮像装置１-3は、第１実施形態の固体撮像装置と同様に、駆動回路が形成された表面側と反対側の面を受光面Ａとした裏面照射型であり、受光面Ａの上方において、センサ基板２を貫通して設けた貫通ビア４１にパッド配線８を直接積層させた構成である。これにより、貫通ビア４１上に拡散防止絶縁膜を介してパッド配線８を設け、接続孔を介してこれらを接続させた構成と比較して、拡散防止絶縁膜が省略された構成となり、周辺領域７を含む受光面Ａ上に積層される絶縁膜を削減することが可能になる。また製造工程数を削減することが可能になる。この際、拡散防止絶縁膜を設けることなく、パッド配線８の最下層にバリアメタル膜８-1を設けたことにより、貫通ビア４１を構成する銅（Ｃｕ）の拡散を防止することができる。 <Effect of the third embodiment>
The solid-state imaging device 1-3 according to the third embodiment described above is a back-illuminated type in which the surface opposite to the front surface on which the drive circuit is formed is the light-receiving surface A, similarly to the solid-state imaging device according to the first embodiment. The pad wiring 8 is directly laminated on the through via 41 provided through the sensor substrate 2 above the light receiving surface A. As a result, the pad wiring 8 is provided on the through via 41 via the diffusion preventing insulating film, and the diffusion preventing insulating film is omitted compared to the configuration in which these are connected via the connection holes. Insulating films stacked on the light receiving surface A including 7 can be reduced. In addition, the number of manufacturing processes can be reduced. At this time, diffusion of copper (Cu) constituting the through via 41 can be prevented by providing the barrier metal film 8-1 in the lowermost layer of the pad wiring 8 without providing a diffusion preventing insulating film.

この結果、画素領域４においては、オンチップレンズ１９と受光面Ａとの距離を小さくすることができ、光電変換部２０に対する入射光の減衰や、斜め光入射の場合の隣接画素への光の漏れ込みによる混色の悪化などの光学特性を改善することが可能となる。   As a result, in the pixel region 4, the distance between the on-chip lens 19 and the light receiving surface A can be reduced, and the attenuation of incident light to the photoelectric conversion unit 20 or the light to the adjacent pixels in the case of oblique light incidence. Optical characteristics such as deterioration of color mixing due to leakage can be improved.

また特に本第３実施形態の固体撮像装置１-3は、第２実施形態と同様に埋込配線部分４３と貫通ビア部分４５を一体に形成した貫通ビア４１を設け、この上部にパッド配線８を積層した構成である。このため第２実施形態と同様に、パッド配線８が貫通ビア４１の埋込配線部分４３で厚膜化され、機械的強度を高めることが可能である。この結果、パッド配線８の下部に形成されたトランジスタＴｒなどの素子に対して、パッド配線８に対するボンディングの影響を低減することが可能である。   Further, in particular, the solid-state imaging device 1-3 of the third embodiment is provided with the through via 41 in which the embedded wiring portion 43 and the through via portion 45 are integrally formed as in the second embodiment, and the pad wiring 8 is provided above this. It is the structure which laminated | stacked. For this reason, as in the second embodiment, the pad wiring 8 is thickened by the embedded wiring portion 43 of the through via 41, and the mechanical strength can be increased. As a result, it is possible to reduce the influence of bonding on the pad wiring 8 with respect to elements such as the transistor Tr formed below the pad wiring 8.

以上説明した第1実施形態〜第３実施形態の各実施形態においては、受光面Ａの上方に遮光膜１６を設けた構成を説明した。しかしながら本技術は、遮光膜１６を設けない構成にも適用可能であり、同様の効果を得ることが可能である。   In each of the first to third embodiments described above, the configuration in which the light shielding film 16 is provided above the light receiving surface A has been described. However, the present technology can be applied to a configuration in which the light shielding film 16 is not provided, and the same effect can be obtained.

また上述した第１実施形態〜第３実施形態においては、裏面照射型の固体撮像装置の一例として三次元構造の固体撮像装置に本技術を適用した構成を説明した。しかしながら本技術は、三次元構造に限定されることなく裏面照射型の固体撮像装置に広く適用可能である。また段差構造を有する絶縁層は、各実施形態で説明した積層構造に限定されることはなく、配線の形成および受光特性の向上に適する様々な積層構造を適用することができる。   In the first to third embodiments described above, the configuration in which the present technology is applied to a solid-state imaging device having a three-dimensional structure as an example of a back-illuminated solid-state imaging device has been described. However, the present technology is not limited to a three-dimensional structure, and can be widely applied to back-illuminated solid-state imaging devices. The insulating layer having a step structure is not limited to the stacked structure described in each embodiment, and various stacked structures suitable for forming a wiring and improving light receiving characteristics can be applied.

≪５．固体撮像装置を用いた電子機器の一例≫
上述の実施形態で説明した本技術に係る固体撮像装置は、例えばデジタルカメラやビデオカメラ等のカメラシステム、さらには撮像機能を有する携帯電話、あるいは撮像機能を備えた他の機器などの電子機器に適用することができる。 ≪5. Example of electronic equipment using solid-state imaging device >>
The solid-state imaging device according to the present technology described in the above embodiment is applied to an electronic device such as a camera system such as a digital camera or a video camera, a mobile phone having an imaging function, or another device having an imaging function. Can be applied.

図１４は、本技術に係る電子機器の一例として、固体撮像装置を用いたカメラの構成図を示す。本実施形態例に係るカメラは、静止画像又は動画撮影可能なビデオカメラを例としたものである。このカメラ９０は、固体撮像装置９１と、固体撮像装置９１の受光センサ部に入射光を導く光学系９３と、シャッタ装置９４と、固体撮像装置９１を駆動する駆動回路９５と、固体撮像装置９１の出力信号を処理する信号処理回路９６とを有する。   FIG. 14 is a configuration diagram of a camera using a solid-state imaging device as an example of an electronic apparatus according to the present technology. The camera according to the present embodiment is an example of a video camera capable of capturing still images or moving images. The camera 90 includes a solid-state imaging device 91, an optical system 93 that guides incident light to the light receiving sensor unit of the solid-state imaging device 91, a shutter device 94, a drive circuit 95 that drives the solid-state imaging device 91, and the solid-state imaging device 91. And a signal processing circuit 96 for processing the output signal.

固体撮像装置９１は、上述した各実施形態で説明した構成の固体撮像装置が適用される。光学系（光学レンズ）９３は、被写体からの像光（入射光）を固体撮像装置９１の撮像面上に結像させる。これにより、固体撮像装置９１内に、一定期間信号電荷が蓄積される。このような光学系９３は、複数の光学レンズから構成された光学レンズ系としても良い。シャッタ装置９４は、固体撮像装置９１への光照射期間及び遮光期間を制御する。駆動回路９５は、固体撮像装置９１及びシャッタ装置９４に駆動信号を供給し、供給した駆動信号（タイミング信号）により、固体撮像装置９１の信号処理回路９６への信号出力動作の制御、およびシャッタ装置９４のシャッタ動作を制御する。すなわち、駆動回路９５は、駆動信号（タイミング信号）の供給により、固体撮像装置９１から信号処理回路９６への信号転送動作を行う。信号処理回路９６は、固体撮像装置９１から転送された信号に対して、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、或いは、モニタに出力される。   As the solid-state imaging device 91, the solid-state imaging device having the configuration described in each of the above-described embodiments is applied. The optical system (optical lens) 93 forms image light (incident light) from the subject on the imaging surface of the solid-state imaging device 91. Thereby, signal charges are accumulated in the solid-state imaging device 91 for a certain period. Such an optical system 93 may be an optical lens system including a plurality of optical lenses. The shutter device 94 controls the light irradiation period and the light shielding period for the solid-state imaging device 91. The drive circuit 95 supplies drive signals to the solid-state imaging device 91 and the shutter device 94, and controls the signal output operation to the signal processing circuit 96 of the solid-state imaging device 91 and the shutter device by the supplied drive signal (timing signal). 94 shutter operation is controlled. That is, the drive circuit 95 performs a signal transfer operation from the solid-state imaging device 91 to the signal processing circuit 96 by supplying a drive signal (timing signal). The signal processing circuit 96 performs various signal processing on the signal transferred from the solid-state imaging device 91. The video signal subjected to the signal processing is stored in a storage medium such as a memory or output to a monitor.

以上説明した本実施形態に係る電子機器によれば、上述した第1実施形態〜第３実施形態で説明した何れかの受光特性の良好な固体撮像装置を用いたことにより、撮像機能を有する電子機器における高精彩な撮像な撮像や小型化を達成することが可能になる。   According to the electronic apparatus according to this embodiment described above, an electronic device having an imaging function can be obtained by using any one of the solid-state imaging devices having good light receiving characteristics described in the first to third embodiments. It is possible to achieve high-definition imaging and downsizing of the device.

尚、本技術は以下のような構成も取ることができる。   In addition, this technique can also take the following structures.

（１）
光電変換部が配列形成された画素領域を有するセンサ基板と、
前記センサ基板において前記光電変換部に対する受光面とは逆の表面側に設けられた駆動回路と、
前記画素領域の外側の周辺領域において、前記センサ基板における前記受光面側から前記駆動回路に達して設けられた貫通ビアと、
前記周辺領域の前記受光面側において、前記貫通ビア上に直接積層されたパッド配線とを備えた
固体撮像装置。 (1)
A sensor substrate having a pixel region in which photoelectric conversion portions are arrayed;
A drive circuit provided on the surface side opposite to the light receiving surface for the photoelectric conversion unit in the sensor substrate;
In a peripheral region outside the pixel region, a through via provided to reach the drive circuit from the light receiving surface side of the sensor substrate;
A solid-state imaging device, comprising: pad wiring directly stacked on the through via on the light receiving surface side of the peripheral region.

（２）
前記パッド配線を覆って前記受光面上に設けられた保護膜と、
前記保護膜上に設けられたオンチップレンズと、
前記パッド配線を露出する状態で前記保護膜に設けられたパッド開口とを備えた
（１）に記載の固体撮像装置。 (2)
A protective film covering the pad wiring and provided on the light receiving surface;
An on-chip lens provided on the protective film;
The solid-state imaging device according to (1), further including a pad opening provided in the protective film in a state where the pad wiring is exposed.

（３）
前記センサ基板の表面側において前記パッド配線と重なる位置には、素子が配置されている
（１）または（２）に記載の固体撮像装置。 (3)
The solid-state imaging device according to (1) or (2), wherein an element is disposed at a position overlapping the pad wiring on the surface side of the sensor substrate.

（４）
前記貫通ビアは、前記センサ基板の受光面側に設けられた埋込配線部分と当該埋込配線部分と一体に形成された貫通ビア部分とを備え、
前記パッド配線は、前記埋込配線部分上に直接積層されている
（１）〜（３）の何れかに記載の固体撮像装置。 (4)
The through via includes an embedded wiring portion provided on the light receiving surface side of the sensor substrate and a through via portion formed integrally with the embedded wiring portion.
The solid-state imaging device according to any one of (1) to (3), wherein the pad wiring is directly stacked on the embedded wiring portion.

（５）
前記埋込配線部分は、前記センサ基板の受光面側に埋め込まれている
（４）記載の固体撮像装置。 (5)
The solid-state imaging device according to (4), wherein the embedded wiring portion is embedded on the light receiving surface side of the sensor substrate.

（６）
前記画素領域における前記受光面上には、絶縁層を介して前記光電変換部に対応した受光開口を有する遮光膜が設けられて、
前記パッド配線は、前記遮光膜と同一層で構成されている
（１）〜（５）の何れかに記載の固体撮像装置。 (6)
On the light receiving surface in the pixel region, a light shielding film having a light receiving opening corresponding to the photoelectric conversion unit via an insulating layer is provided,
The said pad wiring is comprised by the same layer as the said light shielding film. The solid-state imaging device in any one of (1)-(5).

（７）
前記受光面上には、前記画素領域の膜厚が当該画素領域の外側に設けられた周辺領域の膜厚よりも薄い段差構造を有する絶縁層が設けられ、
前記絶縁層における段差上部には、前記パッド配線が設けられ、
前記絶縁層における段差下部には、前記光電変換部に対応した受光開口を有する遮光膜が設けられた
（１）〜（５）の何れかに記載の固体撮像装置。 (7)
On the light receiving surface, an insulating layer having a step structure in which the film thickness of the pixel region is thinner than the film thickness of the peripheral region provided outside the pixel region is provided.
The pad wiring is provided above the step in the insulating layer,
The solid-state imaging device according to any one of (1) to (5), wherein a light-shielding film having a light-receiving opening corresponding to the photoelectric conversion unit is provided below a step in the insulating layer.

（８）
前記絶縁層は、異なる材料を用いて構成された積層構造であり、
前記画素領域においては、前記絶縁層において積層構造の上層部分を構成する膜が除去されている
（７）記載の固体撮像装置。 (8)
The insulating layer is a laminated structure configured using different materials,
In the pixel region, the film constituting the upper layer portion of the laminated structure is removed from the insulating layer.

（９）
前記センサ基板の表面側には、前記駆動回路を有する回路基板が貼り合わせられた
（１）〜（８）の何れかに記載の固体撮像装置。 (9)
The solid-state imaging device according to any one of (1) to (8), wherein a circuit board having the drive circuit is bonded to a front surface side of the sensor board.

（１０）
センサ基板に設定された画素領域に光電変換部を配列形成することと、
前記センサ基板において前記光電変換部に対する受光面とは逆の表面側に駆動回路を形成することと、
前記画素領域の外側の周辺領域に、前記センサ基板における前記受光面側から前記駆動回路に達する貫通ビアを形成することと、
前記周辺領域における前記受光面側に、前記貫通ビア上に直接積層されたパッド配線を形成することとを行う
固体撮像装置の製造方法。 (10)
Arraying photoelectric conversion portions in a pixel region set on the sensor substrate;
Forming a driving circuit on the surface side opposite to the light receiving surface for the photoelectric conversion unit in the sensor substrate;
Forming a through via reaching the drive circuit from the light receiving surface side of the sensor substrate in a peripheral region outside the pixel region;
A method of manufacturing a solid-state imaging device, comprising: forming a pad wiring directly laminated on the through via on the light receiving surface side in the peripheral region.

（１１）
前記貫通ビアを形成する際には、
前記センサ基板の受光面側に、配線溝と、当該配線溝の底部から当該センサ基板を貫通して前記駆動回路にまで延設された接続孔とを形成した後、当該配線溝と接続孔とを同時に埋め込むことにより、埋込配線部分と貫通ビア部分とで構成された貫通ビアを形成する
（１０）記載の固体撮像装置の製造方法。 (11)
When forming the through via,
After forming a wiring groove and a connection hole extending through the sensor substrate from the bottom of the wiring groove to the drive circuit on the light receiving surface side of the sensor substrate, the wiring groove and the connection hole The through via formed by the embedded wiring portion and the through via portion is formed by simultaneously embedding the semiconductor device. (10) The method for manufacturing a solid-state imaging device according to (10).

（１２）
前記パッド配線を形成する際には、
前記光電変換部に対応した受光開口を有する遮光膜を、前記パッド配線と同一層で前記画素領域に形成する
（１０）または（１１）に記載の固体撮像装置の製造方法。 (12)
When forming the pad wiring,
The method for manufacturing a solid-state imaging device according to (10) or (11), wherein a light-shielding film having a light-receiving opening corresponding to the photoelectric conversion unit is formed in the pixel region in the same layer as the pad wiring.

（１３）
前記貫通ビアを形成する前に、前記受光面上に絶縁層を成膜し、
次いで前記絶縁層および前記センサ基板を貫通する貫通ビアを形成した後、
前記絶縁層において前記画素領域に対応する部分を前記周辺領域に対して選択的に薄膜化することにより当該絶縁層に段差構造を形成することと、
前記絶縁層における段差上部に、前記貫通ビア上に直接積層されたパッド配線を形成することと、
前記絶縁層における段差下部に、前記光電変換部に対応した受光開口を有する遮光膜を形成することとを行う
（１０）〜（１２）の何れかに記載の固体撮像装置の製造方法。 (13)
Before forming the through via, an insulating layer is formed on the light receiving surface,
Next, after forming a through via penetrating the insulating layer and the sensor substrate,
Forming a step structure in the insulating layer by selectively thinning a portion corresponding to the pixel region in the insulating layer with respect to the peripheral region;
Forming a pad wiring directly laminated on the through via on the step in the insulating layer;
The method for manufacturing a solid-state imaging device according to any one of (10) to (12), wherein a light-shielding film having a light-receiving opening corresponding to the photoelectric conversion unit is formed below a step in the insulating layer.

（１４）
前記絶縁層を成膜する際には、異なる材料を用いて構成された積層構造として当該絶縁層を成膜し、
前記絶縁層に段差構造を形成する際には、当該絶縁層において積層構造の上層部分を構成する膜を、下層部分を構成する膜に対して選択的に除去する
（１３）記載の固体撮像装置の製造方法。 (14)
When forming the insulating layer, the insulating layer is formed as a laminated structure composed of different materials,
When the step structure is formed in the insulating layer, the film constituting the upper layer portion of the laminated structure in the insulating layer is selectively removed with respect to the film constituting the lower layer portion. Manufacturing method.

（１５）
光電変換部が配列形成された画素領域を有するセンサ基板と、
前記センサ基板において前記光電変換部に対する受光面とは逆の表面側に設けられた駆動回路と、
前記画素領域の外側の周辺領域において、前記センサ基板における前記受光面側から前記駆動回路に達して設けられた貫通ビアと、
前記周辺領域の前記受光面側において、前記貫通ビア上に直接積層されたパッド配線と、
前記光電変換部に入射光を導く光学系を備えた
電子機器。 (15)
A sensor substrate having a pixel region in which photoelectric conversion portions are arrayed;
A drive circuit provided on the surface side opposite to the light receiving surface for the photoelectric conversion unit in the sensor substrate;
In a peripheral region outside the pixel region, a through via provided to reach the drive circuit from the light receiving surface side of the sensor substrate;
Pad wiring directly laminated on the through via on the light receiving surface side of the peripheral region;
An electronic apparatus comprising an optical system that guides incident light to the photoelectric conversion unit.

１-1，１-2，１-3…固体撮像装置、２…センサ基板、４…画素領域、７…周辺領域、８…パッド配線、８ａ…パッド開口、９…回路基板、１０〜１３…駆動回路、１４…絶縁層（段差を有する）、１４’…絶縁層、１５…保護絶縁膜（保護膜）、１６…遮光膜、１６ａ…受光開口、１７…透明保護膜（保護膜）、１９…オンチップレンズ、２０…光電変換部、２３，４１…貫通ビア、４３…埋込配線部分、４５…貫通ビア部分、９０…電子機器、９３…光学系、Ａ…受光面、Ｔｒ…素子
DESCRIPTION OF SYMBOLS 1-1, 1-2, 1-3 ... Solid-state imaging device, 2 ... Sensor substrate, 4 ... Pixel area | region, 7 ... Peripheral area | region, 8 ... Pad wiring, 8a ... Pad opening, 9 ... Circuit board, 10-13 ... Drive circuit, 14 ... insulating layer (having a step), 14 '... insulating layer, 15 ... protective insulating film (protective film), 16 ... light shielding film, 16a ... light receiving opening, 17 ... transparent protective film (protective film), 19 DESCRIPTION OF SYMBOLS: On-chip lens, 20 ... Photoelectric conversion part, 23, 41 ... Through-via, 43 ... Embedded wiring part, 45 ... Through-via part, 90 ... Electronic device, 93 ... Optical system, A ... Light-receiving surface, Tr ... Element

Claims (4)

センサ基板に設定された画素領域に光電変換部を配列形成することと、
前記センサ基板において前記光電変換部に対する受光面とは逆の表面側に駆動回路を形成することと、
前記画素領域の外側の周辺領域に、前記センサ基板における前記受光面側から前記駆動回路に達する貫通ビアを形成することと、
前記周辺領域における前記受光面側に、前記貫通ビア上に直接積層されたパッド配線を形成することとを行う固体撮像装置の製造方法であって、
前記貫通ビアを形成する前に、前記受光面上に絶縁層を成膜し、
次いで前記絶縁層および前記センサ基板を貫通する貫通ビアを形成した後、
前記絶縁層において前記画素領域に対応する部分を前記周辺領域に対して選択的に薄膜化することにより当該絶縁層に段差構造を形成することと、
前記絶縁層における段差上部に、前記貫通ビア上に直接積層されたパッド配線を形成することと、
前記絶縁層における段差下部に、前記光電変換部に対応した受光開口を有する遮光膜を形成することとを行う
固体撮像装置の製造方法。 Arraying photoelectric conversion portions in a pixel region set on the sensor substrate;
Forming a driving circuit on the surface side opposite to the light receiving surface for the photoelectric conversion unit in the sensor substrate;
Forming a through via reaching the drive circuit from the light receiving surface side of the sensor substrate in a peripheral region outside the pixel region;
A method of manufacturing a solid-state imaging device that forms pad wiring directly stacked on the through via on the light receiving surface side in the peripheral region ,
Before forming the through via, an insulating layer is formed on the light receiving surface,
Next, after forming a through via penetrating the insulating layer and the sensor substrate,
Forming a step structure in the insulating layer by selectively thinning a portion corresponding to the pixel region in the insulating layer with respect to the peripheral region;
Forming a pad wiring directly laminated on the through via on the step in the insulating layer;
A method of manufacturing a solid-state imaging device, comprising: forming a light-shielding film having a light-receiving opening corresponding to the photoelectric conversion portion below a step in the insulating layer . 前記貫通ビアを形成する際には、
前記センサ基板の受光面側に、配線溝と、当該配線溝の底部から当該センサ基板を貫通して前記駆動回路にまで延設された接続孔とを形成した後、当該配線溝と接続孔とを同時に埋め込むことにより、埋込配線部分と貫通ビア部分とで構成された貫通ビアを形成する
請求項１記載の固体撮像装置の製造方法。 When forming the through via,
After forming a wiring groove and a connection hole extending through the sensor substrate from the bottom of the wiring groove to the drive circuit on the light receiving surface side of the sensor substrate, the wiring groove and the connection hole At the same time, a through via composed of an embedded wiring portion and a through via portion is formed.
A method for manufacturing a solid-state imaging device according to claim 1 . 前記パッド配線を形成する際には、
前記光電変換部に対応した受光開口を有する遮光膜を、前記パッド配線と同一層で前記画素領域に形成する
請求項１または２記載の固体撮像装置の製造方法。 When forming the pad wiring,
A light shielding film having a light receiving opening corresponding to the photoelectric conversion portion is formed in the pixel region in the same layer as the pad wiring.
The manufacturing method of the solid-state imaging device of Claim 1 or 2 . 前記絶縁層を成膜する際には、異なる材料を用いて構成された積層構造として当該絶縁層を成膜し、
前記絶縁層に段差構造を形成する際には、当該絶縁層において積層構造の上層部分を構成する膜を、下層部分を構成する膜に対して選択的に除去する
請求項１〜３の何れかに記載の固体撮像装置の製造方法。 When forming the insulating layer, the insulating layer is formed as a laminated structure composed of different materials,
When forming the step structure in the insulating layer, the film constituting the upper layer portion of the laminated structure in the insulating layer is selectively removed with respect to the film constituting the lower layer portion.
The manufacturing method of the solid-state imaging device in any one of Claims 1-3 .
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