JP5749918B2 - 半導体装置、及び半導体装置の製造方法 - Google Patents
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Description
同業他社間では、BiFET用エピタキシャルウェハにて、高移動度チャネルトランジスタ(HEMT)のチャネル電子移動度が劣化することが知られおり、この点は、非特許文献1でも報告されている。特許文献1の図4に示したBiFETエピタキシャルウェハのFETチャネル層部の電子移動度を評価すると、6400cm2/V・secという値が得られ、GaAs基板上にFETエピタキシャル構造のみを成長した場合のFETのチャネル電子移動度6500cm2/V・secとほとんど同じ値が得られた。従って、チャネル層における電子移動度の劣化が、オン抵抗の増加を招いていることは考えにくい。
以下、図1乃至図9を参照して、本発明の実施の形態1について説明する。図1は、BiFETデバイスの概略的な断面構成を示す模式図である。図2乃至図9は、BiFETデバイスの概略的な製造工程図である。
以下、図10を参照して、実施の形態2について説明する。図10は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態1の場合と異なり、InGaPエッチング停止層10をエッチングするための時間を長くし、AlGaAsバリア層8を、その表面から数nm程度エッチングする。このような場合であっても、実施の形態1と同様の効果(低いFETオン抵抗と高いゲート耐圧)を得ることができる。
以下、図11を参照して、実施の形態3について説明する。図11は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態1の場合と異なり、InGaPエッチング停止層10をエッチングするための時間を短くすることで、GaAsスペーサ層9を残存させる。このような場合であっても実施の形態1と同様の効果を得ることができる。
以下、図12を参照して、実施の形態4について説明する。図12は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態1の場合と異なり、AlGaAsバリア層8上に形成したゲート電極25の横に、GaAsスペーサ層9を残存させている。このような場合であっても、実施の形態1と同様にFETのオン抵抗の低下を図ることができ、また、実施の形態1と同様に高いゲート耐圧を得ることができる。
以下、図13を参照して、実施の形態5について説明する。図13は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態1の場合と異なり、GaAsスペーサ層9とInGaPエッチング停止層10との間に、InGaPエッチング停止層27とGaAs層28とを挿入している。このようにエッチング停止層を多層に積層することによって、2段のゲートリセスを有するダブルリセス構造を形成することが出来る。図13に模式的に示すように、領域R25には、リセス51が形成され、その後、リセス52が形成される。リセス51の開口径は、リセス52の開口径よりも広い。
以下、図14を参照して、実施の形態6について説明する。図14は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態1に示したアンドープGaAsスペーサ層9の代わりに、Si不純物を5×1017cm-3添加したn-GaAsスペーサ層29を適用する。このような場合であっても実施の形態1と同様の効果を得ることができる。
以下、図15を参照して、実施の形態7について説明する。図15は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態1に示したアンドープInGaPエッチング停止層10の代わりに、Si不純物を4×1018cm-3添加したn+-InGaPエッチング停止層30を用いる。このような場合であっても、実施の形態1と同様の効果を得ることができる。
以下、図16を参照して、実施の形態8について説明する。図16は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態1に示したアンドープAlGaAsバリア層8とGaAsスペーサ層9との間に、不純物拡散層31を挿入する。不純物拡散層31は、Si不純物を1×1018cm-3添加した膜厚2nmのn+-AlGaAs層である。このような場合であっても実施の形態1と同様の効果を得ることができる。ここでは、InGaPエッチング停止層10をエッチング除去するための時間を長くすることで、n+-AlGaAs層31を除去する。そして、露出させたアンドープAlGaAsバリア層8上に、ゲート電極25を配している。
以下、図17を参照して、実施の形態9について説明する。図17は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態1に示したn+-GaAsキャップ層11の代わりに、不純物濃度が低い中間層を含むキャップ積層体32を採用する。具体的には、キャップ積層体32は、基板側から、Si不純物を4×1018cm-3添加した膜厚5nmのn+-GaAs層32a、Si不純物を4×1017cm-3添加した膜厚50nmのn--GaAs層32b、Si不純物を4×1018cm-3添加した膜厚100nmのn+-GaAs層32cから成る。このような場合であっても、実施の形態1と同様の効果を得ることができる。なお、実施の形態1の場合、キャップ層11は、 Si不純物を4×1018cm-3添加した膜厚150nmのn+-GaAs層である。
以下、図18を参照して、実施の形態10について説明する。図18は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態1に示したアンドープAlGaAsバリア層8の代わりに、Si不純物を3×1017cm-3添加した膜厚25nmのn--AsGaAsバリア層35を採用する。このような場合であっても、実施の形態1と同様の効果を得ることができる。
以下、図19を参照して、実施の形態11について説明する。図19は、BiFETデバイスの概略的な断面構成を示す模式図である。上述の実施形態では、アンドープInGaAsチャネル層5の上下にn+-AlGaAs電子供給層3、7を配している。本実施形態では、これに代えて、シート状にSi不純物を添加したエピタキシャル構造(デルタドーピング構造)を採用する。このような場合であって、上述の実施形態と同様の効果を得ることができる。
以下、図20を参照して、実施の形態12について説明する。図20は、BiFETデバイスの概略的な断面構成を示す模式図である。上述の実施形態では、アンドープInGaAs層5をチャネルに用いた高移動度トンラジスタ(HEMT)構造を採用している。本実施形態では、これとは異なるチャネル構造を採用している。このような場合であっても、上述の実施形態と同様の効果を得ることができる。
以下、図21を参照して、実施の形態13について説明する。図21は、BiFETデバイスの概略的な断面構成を示す模式図である。上述の実施形態では、同一基板上に、HBTと、FETとを形成していた。これに対して、本実施形態では、同一基板上に2つのFETを形成し、かつ、これらの閾値電圧を異なるようにした。このような場合であっても、上述の実施形態と同様の効果を得ることができる。
以下、図22、23を参照して、実施の形態14について説明する。本実施形態では、上述の実施形態のいずれかに示したBiFETデバイスを用いて、パワーアンプICチップを構成する。このような場合であっても、上述の実施形態で説明したものと同様の効果を得ることができる。
以上の結果、本実施形態によれば、高い電力負荷効率を維持して出力電力を切り替えることが出来るパワーアンプICチップを提供することができる。
以下、図24を参照して、実施の形態15について説明する。本実施形態では、上述の実施形態のいずれかに示したBiFETデバイスを用いてパワーアンプICチップを構成する。このような場合であっても、上述の実施形態で説明したものと同様の効果を得ることができる。
図25を参照して、参考例について説明する。本参考例では、BiFETエピタキシャルウェハ(図1参照:基板上に、積層体SL10、積層体SL201を順に形成したウェハ)に対してのみGaAsスペーサ層が効果あることを確認するため、FETエピタキシャル層のみ成長したウェハ(図1参照:基板上に、積層体SL10のみを形成したウェハ)を用意し、FETを作製してオン抵抗及びアクセス抵抗を評価した。
SL10、SL20 積層体
50 リセス
1 共通基板
2 バッファー層
3 電子供給層
4 スペーサ層
5 チャネル層
6 スペーサ層
7 電子供給層
8 バリア層
9 スペーサ層
10 エッチング停止層
11 オーミックコンタクト層(キャップ層)
12 エッチング停止層
13 サブコレクタ層
14 コレクタ層
15 コレクタ層
16 ベース層
17 エミッタ層
18 エミッタ層
19 エミッタコンタクト層
20 エミッタ電極
21 ベース電極
22 コレクタ電極
23 ソース電極
24 ドレイン電極
25 ゲート電極
26 絶縁領域
Claims (14)
- 共通基板上に第1及び第2積層体が順に形成された半導体装置であって、
前記第2積層体が除去されて残存する前記第1積層体は、電界効果型トランジスタを構成し、
前記第1積層体上に積層された前記第2積層体は、前記電界効果型トランジスタとは異なる素子を構成し、
前記電界効果型トランジスタを構成する第1積層体は、
当該第1積層体に形成されるリセスの停止位置を規定し、かつInGaPから成るエッチング停止層と、
前記リセスの底面に露出し、かつ前記リセス内に配置されるゲート電極の下方に接するバリア層であって、アンドープAlGaAs又はSi不純物を添加したn--AlGaAsから成る前記バリア層と、
チャネル層と、
前記バリア層の下方に、かつ前記チャネル層を挟み込むように上下に配置された一組の電子供給層であって、Si不純物を添加したn+-AlGaAsから成る前記一組の電子供給層と、
前記エッチング停止層と前記バリア層との間に挿入され、前記エッチング停止層に含まれるリン(P)が前記バリア層まで熱拡散し、当該バリア層を構成する元素と化合することを抑止するスペーサ層であって、アンドープGaAsから成る前記スペーサ層と、を含み、
前記バリア層上に前記スペーサ層が直接設けられている、
半導体装置。 - 前記第2積層体に形成される前記異なる素子は、バイポーラトランジスタであることを特徴とする請求項1に記載の半導体装置。
- 前記スペーサ層の膜厚は、0.5nm以上であることを特徴とする請求項1又は2に記載の半導体装置。
- 前記スペーサ層の膜厚は、2nm以上であることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
- 前記エッチング停止層を第1エッチング停止層として備える請求項1乃至4のいずれか一項に記載の半導体装置であって、
前記第1エッチング停止層上に形成された第2エッチング停止層と、
前記第1及び第2エッチング停止層に応じて段階的に形成されたリセス内に配置されたゲート電極と、
を更に備える半導体装置。 - 前記エッチング停止層には不純物が添加されていることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
- 共通基板上に第1及び第2積層体が順に形成された半導体装置であって、
前記第2積層体が除去されて残存する前記第1積層体は、電界効果型トランジスタを構成し、
前記第1積層体上に積層された前記第2積層体は、前記電界効果型トランジスタとは異なる素子を構成し、
前記電界効果型トランジスタを構成する第1積層体は、
当該第1積層体に形成されるリセスの停止位置を規定し、かつInGaPから成るエッチング停止層と、
前記リセスの底面に露出し、かつ前記リセス内に配置されるゲート電極の下方に接するバリア層であって、アンドープAlGaAs又はSi不純物を添加したn - -AlGaAsから成る前記バリア層と、
チャネル層と、
前記バリア層の下方に、かつ前記チャネル層を挟み込むように上下に配置された一組の電子供給層であって、Si不純物を添加したn + -AlGaAsから成る前記一組の電子供給層と、
前記エッチング停止層と前記バリア層との間に挿入され、前記エッチング停止層に含まれるリン(P)が前記バリア層まで熱拡散し、当該バリア層を構成する元素と化合することを抑止するスペーサ層であって、アンドープGaAsから成る前記スペーサ層と、を含み、
前記バリア層と前記スペーサ層との間に形成され、Si不純物を添加したn+-AlGaAsから構成される化合物半導体層を更に備えることを特徴とする半導体装置。 - 前記エッチング停止層上に形成されたキャップ積層体を更に備え、
当該キャップ積層体は、上下の化合物半導体層の間に、相対的に高い抵抗を有する中間層を含むことを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。 - 前記バリア層は、アンドープAlGaAsから成ることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。
- 前記バリア層は、Si不純物を添加したn--AlGaAsから成ることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。
- 前記チャネル層は、アンドープInGaAsから成ることを特徴とする請求項1乃至10のいずれか一項に記載の半導体装置。
- 前記電界効果型トランジスタを第1電界効果型トランジスタとして、前記エッチング停止層を第1エッチング停止層として、前記バリア層及び前記電子供給層を第1下部化合物半導体層として、前記スペーサ層を第1スペーサ層として備える請求項1乃至11のいずれか一項に記載の半導体装置であって、
前記第1積層体は、前記第1電界効果型トランジスタとは閾値電圧が異なる第2電界効果型トランジスタを更に構成し、
前記第1積層体は、
当該第2電界効果型トランジスタのゲート電極が配置されるべきリセスの停止位置を規定し、かつInGaPから成る第2エッチング停止層と、
前記第2電界効果型トランジスタの前記ゲート電極の下方に配置され、かつAlGaAsから成る第2下部化合物半導体層と、
前記第2エッチング停止層と前記第2下部化合物半導体層との間に挿入され、前記第2エッチング停止層に含まれるリン(P)が前記第2下部化合物半導体層まで熱拡散し、当該第2下部化合物半導体層を構成する元素と化合することを抑止する第2スペーサ層と、を含む、ことを特徴とする、半導体装置。 - 前記第2積層体に形成される前記異なる素子は、バイポーラトランジスタである請求項1乃至12のいずれか一項に記載の半導体装置であって、
前記バイポーラトランジスタを含む増幅器と、
前記電界効果型トランジスタを含むスイッチ素子と、
を備える半導体装置。 - 第1積層体(当該第1積層体は、リセスの停止位置を規定し、かつInGaPから成るエッチング停止層と、アンドープAlGaAs又はSi不純物を添加したn--AlGaAsから成るバリア層と、チャネル層と、前記バリア層の下方に、かつ前記チャネル層を挟み込むように上下に配置された一組の電子供給層であって、Si不純物を添加したn+-AlGaAsから成る前記一組の電子供給層と、前記エッチング停止層と前記バリア層との間に挿入され、前記エッチング停止層に含まれるリン(P)が前記バリア層まで熱拡散し、当該バリア層を構成する元素と化合することを抑止するスペーサ層であって、アンドープGaAsから成る前記スペーサ層と、を含み、前記バリア層上に前記スペーサ層が直接設けられている)を基板上に形成し、
前記第1積層体上に第2積層体をエピタキシャル成長させ、
前記第2積層体を部分的に除去して、前記第1積層体の上面を露出させ、
前記バリア層が前記リセスの底面に露出するまで、前記第1積層体の前記上面に対してエッチングにより前記リセスを形成し、
前記リセス内にゲート電極を形成することで前記バリア層が前記ゲート電極の下方に接するものとする、半導体装置の製造方法。
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