JP5743383B2

JP5743383B2 - 圧電素子及び圧電装置の製造方法

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Publication number: JP5743383B2
Application number: JP2009082247A
Authority: JP
Inventors: 利彦長野; 西垣　亨彦; 亨彦西垣; 板谷　和彦; 和彦板谷; 川久保　隆; 隆川久保
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-03-30
Filing date: 2009-03-30
Publication date: 2015-07-01
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Description

本発明は圧電素子の製造方法に関する。

電子デバイスの内、圧電素子は圧電材料をその構成要素として持ち、機械と電気の変換機能を活用しており、水晶等の一部の材料においては、従来より、センサ、アクチュエータ等への応用がなされてきている。そして、酸化物、窒化物等のセラミック材料においても、一部の材料が圧電特性を持つことが知られており、様々な用途への応用が実施されている。

また、近年、圧電素子を集積回路等の電子回路に応用すべく、ＭＥＭＳ（Ｍｉｃｒｏ−Ｅｌｅｃｔｒｏ−ＭｅｃｈａｎｉｃａｌＳｙｓｔｅｍ）素子という、小型で良好な電気特性を持つ電子デバイスの開発が盛んになってきている。ＭＥＭＳ素子は、その良好な電気特性を活かし、無線通信技術、ディスプレー、バイオテクノロジー等への応用が期待されている素子である。これらの内、特に無線通信技術に関しては、ＭＥＭＳ素子の持つ高いＱ値（Ｑｕａｌｉｔｙｆａｃｔｏｒ；品質係数）、入力−出力間の良好な線形性、比較的低い動作電圧等の長所により、充電池により駆動する携帯電話等の無線端末に対する回路応用が期待されている。

圧電駆動型のＭＥＭＳ素子は以下の複数の構成要素から構成される。第一の構成要素に、基板が挙げられる。基板はＭＥＭＳ素子を支持する部分の一部として、あるいは電極層や絶縁層の一部として活用される。第二の構成要素に、ＭＥＭＳの電極層やアース及び実装用のパタンとして機能する金属層が挙げられる。第三の構成要素に、ＭＥＭＳのシム層、支持層、圧電層、電極間の層間絶縁層等として機能する絶縁体層が挙げられる。これらの内、最終的なＭＥＭＳの特性に悪い影響を与えるものとして、ウエハ内の膜厚の面内分布の発生、残留応力の制御性の低下やエッチングレートの面内分布の発生等が挙げられる。

これらの悪影響の発生原因として、成膜装置での成膜中及びエッチング中の、基板表面の電位の変動や面内不均一性等が挙げられる。特に、この傾向が著しいのは、成膜及びエッチングされる際に使用される基板や薄膜が、絶縁性の高い材料である場合であり、静電型ＭＥＭＳにおけるシム層、支持層、層間絶縁層等の薄膜や、圧電型における圧電層、層間絶縁層等が挙げられる。基板や基板に形成された薄膜が絶縁性の場合、通常の成膜装置やエッチング装置では、基板ホルダとの接触が不完全であることによる電位分布の発生、表裏面に誘起される電荷の不均一性による電位分布の発生等の原因により、結果的に成膜時の基板表面へのイオンアシスト量が変動し、薄膜の様々な特性に影響を及ぼすことになる。

特開２００８−１０５１６２

ここで本発明の圧電素子の製造方法は、基板の側面を除いた表裏両面全面に導電性膜を生成し、前記基板に形成した前記貫通孔によって前記基板表裏の導電性膜を電気的に接続する工程と、前記基板表面の導電性膜の１表面にスパッタリングにより圧電層を形成する工程とを備え、前記圧電層を形成する工程において、前記基板表裏の導電性膜および前記貫通孔の導電性膜を同電位にすることを特徴とする。

また、前記基板の表と裏の前記導電性膜を電気的に接続する配線の少なくとも一部が、基板表裏を貫通する貫通配線により構成されていることが好ましい。

また、前記圧電層がスパッタリングにより成膜されることが好ましい。

また、前記貫通配線が前記圧電素子の少なくとも一部の電極を構成するように前記導電性膜が加工されることが好ましい。

また、もう一つの本発明である圧電装置の製造方法は、上述の製造方法によって製造された圧電素子の前記基板表裏に形成された前記導電性膜を少なくとも一部のパッケージ用金属パタンとして用いて、圧電装置をパッケージングする工程を備えることを特徴とする。

圧電素子の製造時に生じる圧電層の残留応力を軽減した。

図１は本発明の圧電素子の一例を示す模式図である。図２は基板に導電性膜と貫通配線を備えた基板の模式図である。本発明の基板に形成された導電性膜と貫通配線のパタンの変形例を示す模式図である。図４は本発明の圧電素子又は圧電装置の製造に用いるスパッタ装置の一例の模式図である。図５はプラズマ下における導電性膜及び貫通配線を備えていない基板（Ａ）、導電性膜及び貫通配線を備えた基板（Ｂ）の帯電状態を示す模式図である。図６は実施例１−３と比較例１−３の基板の残留応力測定結果を示すグラフである。図７は本発明の圧電素子又は圧電装置の製造に用いるＲＦイオンエッチング装置の一例の模式図である。図８は実施例４と比較例４の基板のエッチングレートを示すグラフである。図９は実施例５の基板（Ａ）、実施例６の基板（Ｂ）、実施例７の基板（Ｃ）、実施例８の基板（Ｄ）に形成された導電性膜及び貫通配線のパタンの模式図である。図１０は実施例５−８の基板のエッチングレートを示すグラフである。図１１は本発明の圧電素子製造工程を示す模式図である。図１２は実施例９における圧電素子の特性評価の結果を示すグラフである。図１３は本発明の圧電素子製造工程の一例を示す模式図である。図１４は実施例９及び１０における圧電素子の特性評価の結果を示すグラフである。図１５は本発明のウエハレベルでの圧電素子製造工程の一例を示す模式図である。

本発明者が種々の検討を行ったところ以下の事実を見出した。

導電性材料を用いて、基板を挟む形で基板表裏に導電性膜を形成し、基板を電気的に導通することにより、基板表裏の電位を同一にすることで、上記課題を解決することを見出した。

さらに、圧電素子の電極やパッケージングする際に外層の接合等に基板表裏に形成された導電性材料を用いることで、プロセス工程数を減らす圧電素子及び圧電装置の製造方法を見出した。

図１の模式図に本発明の圧電素子の製造方法によって製造する圧電素子の一例を示す。図１に示した圧電素子は基板に貫通電極、電極パッド、圧電層や電極層等が形成されたものである。なお、電極パッドはあらかじめ成膜された導電性膜を加工したものである。

まず、導電性膜を形成する基板について説明する。導電性膜を形成する基板は純粋石英ガラスなどの絶縁性の高い基板や半導体基板のどちらでもよい。具体的には、純粋石英ガラス、アルカリガラス、シリコン、サファイア、焼結体セラミック基板などの絶縁体又は半導体基板が挙げられる。なお、半導体基板は特に高抵抗半導体基板の方が導電性膜による効果が大きいが、低抵抗半導体基板でも、導電性膜による効果が得られる。

次に導電性膜について説明する。基板に形成される導電性膜は基板表裏に形成され、基板表裏が電気的に接続されている。基板表裏を電気的に接続する形態の例としては、基板全体の側面の少なくとも一部に配線を設け、この配線により、基板表裏の導電性膜と接続する形態や、基板に貫通孔を設けて、貫通孔を導電性の材料でプラグして貫通配線として、貫通配線により基板表裏を電気的に接続する形態などが挙げられる。

貫通配線を形成する方法としては、基板表面に導電性膜を成膜した後に、基板の一部に貫通孔を形成し、導電性材料を用いて貫通孔をプラグする方法や、基板に貫通孔を形成した後に導電性膜を基板表裏に形成するのと同時に貫通孔をプラグする方法等が挙げられる。プラグする方法はめっき法など特に限定されない。

導電性膜及び基板表裏を電気的に接続する配線に用いる導電性材料はある程度導電性があるものであればよい。具体的には、遷移金属（Ｔｉ，Ｎｉ，Ｆｅ，Ｃｕ，Ｍｏ，Ｗ，Ｔａ等）、貴金属（Ａｇ，Ａｕ，ＰＴ、Ｉｒ等）、酸化物薄膜（ＩＴＯ，ＹＢＣＯ，ＲｅＯ_６等）や有機導電性ポリマー等の有機膜等が挙げられる。特に有機導電性ポリマーは基板への塗布及び貫通孔の充填が容易であって好ましい。なお、導電性材料に有機導電性ポリマーなど低融点物質を用いる場合は、圧電素子及び圧電装置の製造において、特にその融点に注意して製造しなくてはならない。

基板表裏に形成される導電性膜の厚さは１ｎｍより薄いと成膜が困難で好ましくなく、１０００ｎｍより厚いと、成膜及びエッチングのコストが高くなることから、１ｎｍ以上１０００ｎｍ以下が好ましい。また、スパッタリング法、ＣＶＤ法、真空蒸着法、めっき法等によって導電性膜を成膜することが好ましい。

図２において絶縁又は半導体基板１に導電性膜２及び貫通配線３を形成した模式図を示す。図２のような導電性膜２及び貫通配線３が基板に形成されることによって基板１が絶縁性基板や半導体基板であっても、その後の、圧電層等の形成プロセスにおいて基板ホルダ、貫通配線及び基板表裏の電位を同電位にすることが出来る。

また、図３にはチップ面積等に応じた基板表裏に形成された導電性膜２（斜線部又は太線部）と貫通配線３（白色円柱部）の形成パタンの例をいくつか示す。図３Ａの基板表裏に導電性膜３が成膜された基板１では、正方形型のチップの一辺の周期的に応じて、各正方形チップの頂点に貫通配線３が形成されている。また、図３Ｂの基板表裏に導電性膜２が成膜された基板１では、チップが形成されるウエハ中央付近には貫通配線３を形成せず、ウエハハンドリングエリアとして利用する最外周部に貫通配線３を形成している。また、図３Ｃの基板１では、太線で示した導電性膜２がスリット状にＸ及びＹ方向にパタニングされており、スリットの各交点（ノード）直下部分で裏面導電性膜と貫通配線を形成するものである。この場合、基板電位を良好に保ちながら、元来の基板上での素子形成が可能となるものである。

図４のような成膜装置を用いて、基板表裏及び貫通孔に導電性膜を形成していない基板に圧電層を形成する場合、基板表面付近のプラズマ中の電荷の不均一性等による影響を受け、図５Ａの基板の帯電状態を表した模式図ように基板ホルダ１０に配置された基板の表裏における帯電量が不均一となる。なお、図５中の−及び＋は電荷を示す。

しかし、上記の導電性膜及び導電性膜を電気的に接続する配線を具備する基板は、図５の様な装置を用いて、導電性膜に圧電層を形成する場合、図５Ｂの基板の帯電状態を表した模式図ように、基板表面の導電性膜２及び貫通配線３が基板ホルダ１０と同電位にそして、その電位が均一となり、Ａｒイオンの基板へのイオン衝撃の強度（加速電圧）、及びＡｒイオン照射量（イオン電流）が制御されるので、薄膜のミクロな成長様式が制御される。

したがって、図２の様な基板表裏及び貫通孔の電位が同電位の基板に圧電層等を成膜すると、基板に形成した圧電層の配向性、残留応力、面内分布の制御が容易となる。さらに、このような圧電層はエッチング特性に優れ、同一チップ中の素子のばらつきを減少させ、留止まりを改善することが可能である。

次に、参考例として、導電性膜を固定電極の少なくとも一部に用いた圧電素子の製造方法について図１１の圧電素子の製造工程の一例を示す模式図を用いてその概略を説明する。
なお、片持ちタイプの橋梁を持つ、ユニモルフ型のチューナブルキャパシタの製造方法を基に導電性膜を利用した圧電素子の製造方法について説明するがユニモルフ型のチューナブルキャパシタ以外にも適用することが可能である。

まず、図１１Ａのような圧電素子基板表裏及び貫通配線３を備えた当該基板の表面上に、図１１Ｂの圧電素子製造工程の模式図のように、最終的にキャパシタの圧電体となる誘電体層２３をパタニングする。誘電体層２３の材料はＡｌＮ、ＰＺＴ、ＺｎＯ、結晶性ＳｉＯ_２等の一般的に圧電材料として用いられる物質を採用できる。

次に、図１１Ｄの圧電素子製造工程の模式図のように、犠牲層２４及び犠牲層上に下部電極層２５を形成する。下部電極層を形成した後に、二つの貫通配線をエッチング等により加工して電気的に分離する。そして図１１Ｆの圧電素子製造工程の模式図のように、圧電層２６及び圧電層２６上に上部電極層２７を形成する。なお、圧電層２６の成膜はスパッタ法、ＭＯＣＶＤ法、レーザーアブレーション法、ゾルゲル法等の成膜方法が好ましく、犠牲層２４はｐｏｌｙ−Ｓｉなど一般的に犠牲層として用いられるものを採用できる。

図１１Ｇの圧電素子製造工程の模式図では、犠牲層２４の除去工程の前に、基板裏面に形成されている導電性膜２を、各電極のパッドとしての機能を確保する目的で、電気的に分離する裏面パッドのパタニングを行う。実際には、ウエットエッチング、ドライエッチングや機械的な研磨工程等により、導電性膜を図１１Ｇの圧電素子製造工程の様に分割する。
なお、犠牲層除去工程におけるエッチングレート向上と、エッチングの面内均一性確保のため、犠牲層除去予定のエリアの一部にスリットを開口することが好ましい。

最後に、図１１Ｉの圧電素子の模式図のように、犠牲層２４及び導電性膜２にエッチングを行うと、犠牲層が除去され、さらに、基板表面の電極パッド３２，３３，３６がパタニングされて、チューナブルキャパシタ構造が完成する。また、貫通電極が圧電素子の電極（固定電極）の一部を構成する。

次ぎに、導電性膜２をさらにパッケージ用金属膜３９，４０として活用して圧電装置のパッケージングに利用して図１３Ｄの圧電装置を製造する方法について説明する。パッケージ用金属膜は圧電素子を封止する際の接合部に用いられる。

パッケージングはダイシングして個片化する前に行う方法と個片化した後に行う方法がある。どちらも、圧電素子製造工程の裏面パッドのパタニングまでは同様の方法によって加工する。具体的には、パッケージ材を接合するパッケージ用金属膜となる部位にエッチング保護膜を形成する前又は後にダイシングして個片化した後に、犠牲層、保護されていない部位の導電性膜及び保護膜を除去して、個片化したチップをそれぞれパッケージングする第１のパッケージングの方法と、パッケージ材を接合するパッケージ用金属膜となる部位にエッチング保護膜を形成して、犠牲層、保護されていない部位の導電性膜及びエッチング保護膜を除去してパッケージングをしてからダイシング行ってウエハを個片化する第２のパッケージングの方法である。

第２のパッケージングの方法であるウエハレベルパッケージは、ウエハレベルで素子を作製した後、チップにダイシングし個片化する工程を経ずして、パッケージが可能となり、工程の迅速性や低コスト化等に寄与する。そのため、第２のパッケージングの方法は、チップ毎にパッケージングする必要がない点が特に好ましい。また、これらのパッケージングの方法は、圧電素子のみでなく、圧電素子の駆動回路、メモリー、その他の回路を含め、集積化した状態で最終的なチップが形成され、より大きい集積化が少ない実装面積で可能であり、実装コストを極めて低く出来る点等が好ましい。

なお、素子を個片化する装置はダイヤモンドダイサー、レーザーダイシング装置などを用いることが好ましい。表１に導電性膜に用いる様々な導電性物質とそれぞれに適合したプロセス条件の例を示す。

なお、圧電素子及び圧電装置の製造方法において、犠牲層、保護されていない導電性膜及び保護膜の除去は、Ａｒガスを用いたイオンミリング又はフッ素系ガスを用いたエッチングによって行うことが好ましい。なお、保護層を除去する場合、用いるガスはエッチング保護膜の材料及び厚さによって異なる。例えば、保護膜としてＳｉＯ_２を用いた場合は、ＳｉＯ_２層の厚さは１−１００ｎｍであることが好ましい。ＣＦ_４系ガスでは約１００ｎｍ程度、ＳＦ_６系ガスでは約１０ｎｍ程度、ＸｅＦ_２系ガスでは約１ｎｍ程度のＳｉＯ_２層を除去するようにすることが好ましい。

（実施例１−３、比較例１−３）
実施例１−３及び比較例１−３では、表２に示した６インチの基板を用いた圧電薄膜作製の例を記述する。なお、実施例の基板は基板表裏にスパッタ法により１００ｎｍのＴｉ膜が形成され、基板表裏を電気的に接続するように貫通孔をプラグした貫通配線が形成されている。また、比較例の基板には導電性材料を用いた導電性膜及び貫通配線は形成されていない。なお、本実施形態では、図５のようなスパッタ装置を用いて、表２の各基板にスパッタ法による成膜プロセスによって、ＡｌＮの圧電層を形成した。ＡｌＮ層を形成するスパッタの諸条件を表３に示した。本実施形態の実施例では、ＡｌＮ層の成膜時に、基板にＲＦパワーを同時に印加して基板に電圧を印加し、プラズマからのイオンアシストを制御することにより、薄膜の配向性確保と残留応力制御を実施している。

実施例１−３、比較例１−３の基板に圧電層を形成して、その残留応力を測定した結果を図６のグラフに示す。なお、図６中の破線は実施例１−３、実線は比較例１、一点長鎖線は比較例２、二点長鎖線は比較例３の結果である。比較例では、ＡｌＮ層の残留応力の制御性低下や分布増大などの影響が頻繁に発生した。また、基板電位分布は結晶性にも影響しており、基板中央部が特に成長した圧電体薄膜では、圧電特性が著しく劣化するなどの、構造的特性への影響も見られた。一方、基板に導電性膜及び貫通配線を形成した実施例の場合は、元の基板が絶縁体や半導体であっても、ＡｌＮ層に生じる残留応力及びその膜厚分布が極めて小さいことが判明した。この実施例の基板は、ウエハ内の分布状態の改善による歩留まり向上に著しい効果を持つ事が分かった。導電性膜及び貫通配線による基板電位の均一化を行った結果、いずれの実施例においても残留応力平均値で約５０ＭＰａ、ウエハ面内分布の残留応力値の標準偏差は１０％であり、良好な評価結果が得られた。

（実施例４、比較例４）
実施例４、比較例４では、実施例１及び比較例１において圧電層を形成した６インチのガラスウエハに対してエッチングを行った。エッチングは図７のＲＦイオンエッチング装置を用いて行った。結果を図８のグラフに示す。グラフ中の実線は実施例４、破線、一点長鎖線及び二点長鎖線は比較例４のエッチングレートを示す。導電性膜及び貫通配線の有無により、基板に形成した１μｍ厚のＡｌＮ薄膜のエッチングレートに大きな差異が観察されている。この効果は、導電性膜及び貫通配線を活用した場合、ＲＦ電源によるイオン種の加速効果が、基板電位の分布改善により均一化し、結果的にエッチングレートのウエハ面内分布の改善をもたらしたこともよるものと考えられる。導電性薄膜を用いない場合のエッチングレートの大きな逸脱は、電場分布の差による局所的なイオン加速の変動によるものと考えられる。導電性膜及び貫通配線による基板電位の均一化を行った結果、６インチサイズのガラスウエハにおいて、実施例４では、エッチングレート約１００ｎｍ／ｍｉｎ、ウエハ面内分布の標準偏差は１０％であり、良好なエッチング特性が得られた。一方、比較例４では、標準偏差５０％であり、ＡｌＮ層の残留応力等によりエッチングレートが良好ではないと考えられる。

（実施例５−８）
実施例５−８では、それぞれ異なるパタンで導電性膜及び貫通配線を６インチのガラス基板に成膜し、それぞれ基板の残留応力値の分布を測定した。実施例５−８における導電性薄膜のパタン及びその電気的な接続方法を図９の基板パタンの模式図に示す。実施例５は、図９Ａの様なパタンであり、実施例１等と同様である。実施例６の図９Ｂの様なパタンにおいては、表面に形成された導電性膜の一部にパタニングが施されており、その少なくとも一部の表面導電性膜２と裏面の電極とが電気的に接続されているものである。実施例７の図９Ｃの様なパタンにおいては、埋め込み型の表面導電性膜と裏面導電性膜とが接続されている。また、実施例８の図９Ｄの様なパタンにおいては、接続された表裏面導電体の上部に本来のデバイス作製用基板を何らかの方法でボンディングすることが特徴となる。これらの方法により、ガラス基板を用いて作製したＡｌＮ薄膜の残留応力の分布状況を図１０に示す。図１０中の実線は実施例５、破線は実施例６、一点長鎖線は実施例７、二点長鎖線は実施例８の残留応力を示す。６インチウエハ内での残留応力の標準偏差値として、実施例５は５％、実施例６は８％、実施例７は７％、実施例８は１０％の値が得られており、絶縁基板および高抵抗半導体基板上に直接成膜した場合（比較例１，２）の５０％以上の標準偏差と比較して、良好な特性を持つことが分かる。

（実施例９（参考例））
実施例９（参考例）では、基板表面の導電性確保のために、圧電素子形成前に予め形成された導電性膜及び貫通配線を、圧電素子を形成する電極層の少なくとも一部に利用して圧電素子を製造した例を記述する。チューナブルキャパシタ（圧電素子）の作製例を図１１の製造工程を示す模式図を用いて説明する。なお、本実施例では、片持ちタイプの橋梁を持つ、ユニモルフ型のチューナブルキャパシタを製造した。

図１１Ａの模式図の様に表裏面全体を１μｍ厚のＴｉ膜で覆ったガラス基板を用いた。表裏面のＴｉ膜は貫通配線により電気的に導通してある。図１１Ｂの工程では、最終的にキャパシタの誘電体層２３として機能するＡｌＮを基板の表面上の一方の貫通配線上にパタニングした。図１１Ｃの工程では、誘電体層２３を含む領域上に犠牲層２４として、２μｍ厚のｐｏｌｙ−Ｓｉを形成した。図１１Ｄの工程では、犠牲層２４上に下部電極層２５として１μｍ厚のＡｌ膜を形成した。また、Ａｌ下部電極層２５のパタニングの後、二つの貫通配線を電気的に分離するように表面のＴｉ層を分離した。次に図１１Ｅの工程では、５００ｎｍ厚のＡｌＮを下部電極層２５上に圧電層２６として形成した。成膜条件は、表３に示したものと同じである。図１１Ｆの工程では、上部電極層２７として、２００ｎｍ厚のＡｌ層を圧電層２６上で貫通配線上に形成した。図１１Ｇの工程では、犠牲層２４除去工程の前に、基板裏面に形成されているＴｉ膜を、各電極パッドとしての機能を確保する目的で、エッチングにより電気的に分離した。次に図１１Ｈの工程では、犠牲層２４除去工程におけるエッチングレート向上と、エッチングの面内均一性確保のため、犠牲層除去予定のエリアにスリットを開口した。最後に、図１１Ｉの工程では、により、犠牲層及び保護されていない導電性膜をエッチングすることにより、チューナブルキャパシタ構造（圧電素子）が完成した。

ここで、最終的に完成されたチューナブルキャパシタにおいては、図１１Ｉのプロセスにある様に、図１１Ａの時点で表面に形成されていたＴｉ膜をパタニングすることにより固定電極（貫通電極３２と電極パッド２８など）を形成した。表面のＴｉ膜は、フッ素系ガスでの犠牲層除去工程にて、適切なエッチング条件の選択により、選択的にエッチングすることが可能である。図１１Ｉ中では、Ａｌ電極、ＡｌＮ圧電層、およびＡｌＮ誘電体層に保護された部分においてはＴｉ膜（導電性膜）が残存し、結果的に図１１Ｉの様にパタニングすることが可能となった。本実施例のプロセスの特長は、従来例に見られた様な固定電極の出っ張りがプロセス中に一切存在せず、その上部に形成される層の配向性や残留応力への影響を低減できる点が挙げられる。また、この工程により、残留応力の制御性が向上すると同時に、プロセス工程数を低減可能な点も長所となる。

本実施例の方法に基づいて作製した圧電型チューナブルキャパシタの特性評価を行った。特性評価の結果を図１２のグラフに示す。図１２の様に、動作電圧２.５Ｖ、容量変化率１０倍の良好な電気特性が得られた。また、このチューナブルキャパシタのＱ値をベクトルネットワークアナライザにて評価したところ、２ＧＨｚの周波数帯にて約１００が得られ良好な特性を持つことが判明した。

（実施例１０（参考例））
実施例１０（参考例）では、ダイシングにより個片化した基板表面の導電性膜をパッケージ用金属膜（パッケージリッド）としても活用して、圧電素子をパッケージングしたプロセスの例を記述する。図１３にその圧電装置製造工程の模式図を示す。なお、図１３では図１１で示した符号に関しては省略する。図１３Ａまでの手順において、表裏面の導電体層として、Ｔｉ膜ではなくＡｕ/Ｔｉ積層膜を用いていること以外は実施例９と同様である。図１３Ａの圧電装置製造工程の模式図では、Ａｕ、Ｔｉの膜厚は、それぞれ、２００ｎｍ、５００ｎｍで、基板表面上に、Ｔｉ→Ａｕの順で連続的にスパッタ成膜した。パッケージ用パタンを基板上に形成するため、Ａｕ/Ｔｉの導電性膜を残す必要性がある。そこで、図１３Ｂの圧電装置製造工程の模式図の様に犠牲層エッチング時にエッチング保護層として、ＳｉＯ_２膜３７，３８を約１００ｎｍ積層してパタニングした。次ぎに図１３Ｃの圧電装置製造工程の模式図ではこのパタニングしたＳｉＯ_２膜にフォトリソグラフィーを経てドライエッチングをして、エッチング保護層及び保護されていない部位の導電性膜を除去した。そして、ＳｉＯ_２により保護された部位の導電性膜は残り、パッケージ用金属膜３９，４０が形成された。最後に、図１３Ｄの圧電装置製造工程の模式図の様に、ＨＴＣＣ（高温焼結セラミック多層基板）セラミック系パッケージ材４３を、圧着装置によりＡｕ−Ｓｎ合金４１，４２でボンディングし、圧電装置を製造した。

従来のパッケージ後のチューナブルキャパシタにおいては、セラミック基板側からパッドと取り出さねばならず、このため、セラミック基板に電極層のメッキ、蒸着、ダマシン法等により形成する必要があり、工程数やコストの面で不利であったが、本実施例の方法を用いることにより、セラミック基板の構造が単純化され、且つボンディングによる接触不良等の故障モードの発生の心配も無く、非常に優れたパッケージの作製が簡便に可能となるものである。

本法にて作製した、パッケージ後のチューナブルキャパシタの電気特性評価を、実施例９の電気特性評価と併せて図１４のグラフに示す。破線のパッケージ前のグラフは実施例９で、実線のパッケージ後のグラフが実施例１０のグラフである。同図より、セラミックパッケージの寄生容量が重畳されてはいるものの、動作電圧が２Ｖ、容量変化率が約５倍、のチューナブルキャパシタが得られた。また、寄生容量を含んだＱ値は約６０と良好な値であった。

（実施例１１）
実施例１１では、基板表面のパタニングされた導電性膜をパッケージ用金属膜（パッケージリッド）としても活用して、ウエハレベルパッケージに適用した例を記述する。実施例１１はダイシングをパッケージング後に行うこと以外は実施例１０と同じである。本実施例では基板に図３Ｃの様なＴｉの導電性膜がパタニングされている絶縁性のガラスウエハを用いた。ウエハレベルパッケージへの適用工程の一例を図１５の模式図に示す。本実施例では、導電性膜２がウエハ上にスリット状に形成された図１５Ａの模式図のような絶縁性基板に実施例１０と同様にウエハ上に圧電素子を図１５Ｂ、Ｃの模式図のようなパッケージ用金属膜を備えたウエハを作製した。図１５Ｄの模式図の様に、ウエハと同サイズのパッケージ材４３を用いてパッケージを行った。そして、図１５Ｅ、Ｆの模式図の様にパッケージされたウエハをダイシングして圧電装置４４を得た。
本実施例を用いて作製した圧電装置の電気特性評価からは、駆動電圧３.０Ｖ、容量変化率５倍、Ｑ値５０のチューナブルキャパシタが得られた。

上記実施例以外にも、金属膜の選択は数多く可能であり、他の構成を持つ多層膜や、傾斜機能材料等においても、同様の機能をせることが可能である。また、基板材料によっては、各種導電性膜をメッキやダマシンプロセス等によっても作製可能であり、本発明の適用範囲の広範性により、表面マイクロマシニングにより作製する圧電素子のみならず、半導体素子への幅広い応用が可能であるものと考えられる。

本発明記述の方法を用いれば、実施例記述のＡｌＮ薄膜のみならず、ＰＺＴ、ＺｎＯ、結晶性ＳｉＯ_２等、他の圧電材料においても同等の効果をもたらすことがスパッタ法による片持ち型チューナブルキャパシタの特性評価により判明した。また、成膜方法は、スパッタ法に限らず、レーザーアブレーション法、ＣＶＤ法等の他の成膜方法でも、効果の大きさに差があるものの、同様の効果を持つことが判明した。

１…基板
２…導電性膜
３…貫通配線
４…真空チェンバー
５…スパッタ用ＲＦ電源
６…カソード
７…Ａｌターゲット
８…プラズマ
９…基板
１０…基板ホルダ
１１…基板バイアス用ＲＦ電源
１２…基板ホルダ
１３…真空チェンバー
１４…エッチング用ＲＦ電源
１５…エッチング用ＲＦ電極
１６…プラズマ放電室
１７…プラズマ
１８…ＡｌＮ膜
１９…基板ホルダ（兼加速電極）
２０…イオン加速用ＲＦ電源
２１…イオン引き出しＤＣ電源
２２…デバイス作成用基板
２３…誘電体層
２４…犠牲層
２５…下部電極層
２６…圧電層
２７…上部電極層
２８…電極パッド
２９…電極パッド
３０…電極パッド
３１…貫通電極
３２…電極パッド
３３…電極パッド
３４…貫通電極
３５…電極パッド
３６…貫通電極
３７…エッチング保護層
３８…エッチング保護層
３９…パッケージ用金属膜
４０…パッケージ用金属膜
４１…Ａｕ−Ｓｎ合金層
４２…Ａｕ−Ｓｎ合金層
４３…パッケージ材
４４…圧電装置

Claims

基板の側面を除いた表裏両面全面に導電性膜を生成し、前記基板に形成した前記貫通孔によって前記基板表裏の導電性膜を電気的に接続する工程と、
前記基板表面の導電性膜の１表面にスパッタリングにより圧電層を形成する工程とを備え、
前記圧電層を形成する工程において、前記基板表裏の導電性膜および前記貫通孔の導電性膜を同電位にすることを特徴とする圧電素子の製造方法。
前記貫通配線が前記圧電素子の少なくとも一部の電極を構成するように前記導電性膜を加工する工程を備えることを特徴とする請求項１に記載の圧電素子の製造方法。
請求項１または２に記載の製造方法によって製造された圧電素子の前記基板表裏に形成された前記導電性膜を少なくとも一部のパッケージ用金属パタンとして用いて、圧電装置をパッケージングする工程を備えることを特徴とする圧電装置の実装方法。