JP5743383B2 - 圧電素子及び圧電装置の製造方法 - Google Patents
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Description
なお、片持ちタイプの橋梁を持つ、ユニモルフ型のチューナブルキャパシタの製造方法を基に導電性膜を利用した圧電素子の製造方法について説明するがユニモルフ型のチューナブルキャパシタ以外にも適用することが可能である。
なお、犠牲層除去工程におけるエッチングレート向上と、エッチングの面内均一性確保のため、犠牲層除去予定のエリアの一部にスリットを開口することが好ましい。
実施例1−3及び比較例1−3では、表2に示した6インチの基板を用いた圧電薄膜作製の例を記述する。なお、実施例の基板は基板表裏にスパッタ法により100nmのTi膜が形成され、基板表裏を電気的に接続するように貫通孔をプラグした貫通配線が形成されている。また、比較例の基板には導電性材料を用いた導電性膜及び貫通配線は形成されていない。なお、本実施形態では、図5のようなスパッタ装置を用いて、表2の各基板にスパッタ法による成膜プロセスによって、AlNの圧電層を形成した。AlN層を形成するスパッタの諸条件を表3に示した。本実施形態の実施例では、AlN層の成膜時に、基板にRFパワーを同時に印加して基板に電圧を印加し、プラズマからのイオンアシストを制御することにより、薄膜の配向性確保と残留応力制御を実施している。
実施例4、比較例4では、実施例1及び比較例1において圧電層を形成した6インチのガラスウエハに対してエッチングを行った。エッチングは図7のRFイオンエッチング装置を用いて行った。結果を図8のグラフに示す。グラフ中の実線は実施例4、破線、一点長鎖線及び二点長鎖線は比較例4のエッチングレートを示す。導電性膜及び貫通配線の有無により、基板に形成した1μm厚のAlN薄膜のエッチングレートに大きな差異が観察されている。この効果は、導電性膜及び貫通配線を活用した場合、RF電源によるイオン種の加速効果が、基板電位の分布改善により均一化し、結果的にエッチングレートのウエハ面内分布の改善をもたらしたこともよるものと考えられる。導電性薄膜を用いない場合のエッチングレートの大きな逸脱は、電場分布の差による局所的なイオン加速の変動によるものと考えられる。導電性膜及び貫通配線による基板電位の均一化を行った結果、6インチサイズのガラスウエハにおいて、実施例4では、エッチングレート約100nm/min、ウエハ面内分布の標準偏差は10%であり、良好なエッチング特性が得られた。一方、比較例4では、標準偏差50%であり、AlN層の残留応力等によりエッチングレートが良好ではないと考えられる。
実施例5−8では、それぞれ異なるパタンで導電性膜及び貫通配線を6インチのガラス基板に成膜し、それぞれ基板の残留応力値の分布を測定した。実施例5−8における導電性薄膜のパタン及びその電気的な接続方法を図9の基板パタンの模式図に示す。実施例5は、図9Aの様なパタンであり、実施例1等と同様である。実施例6の図9Bの様なパタンにおいては、表面に形成された導電性膜の一部にパタニングが施されており、その少なくとも一部の表面導電性膜2と裏面の電極とが電気的に接続されているものである。実施例7の図9Cの様なパタンにおいては、埋め込み型の表面導電性膜と裏面導電性膜とが接続されている。また、実施例8の図9Dの様なパタンにおいては、接続された表裏面導電体の上部に本来のデバイス作製用基板を何らかの方法でボンディングすることが特徴となる。これらの方法により、ガラス基板を用いて作製したAlN薄膜の残留応力の分布状況を図10に示す。図10中の実線は実施例5、破線は実施例6、一点長鎖線は実施例7、二点長鎖線は実施例8の残留応力を示す。6インチウエハ内での残留応力の標準偏差値として、実施例5は5%、実施例6は8%、実施例7は7%、実施例8は10%の値が得られており、絶縁基板および高抵抗半導体基板上に直接成膜した場合(比較例1,2)の50%以上の標準偏差と比較して、良好な特性を持つことが分かる。
実施例9(参考例)では、基板表面の導電性確保のために、圧電素子形成前に予め形成された導電性膜及び貫通配線を、圧電素子を形成する電極層の少なくとも一部に利用して圧電素子を製造した例を記述する。チューナブルキャパシタ(圧電素子)の作製例を図11の製造工程を示す模式図を用いて説明する。なお、本実施例では、片持ちタイプの橋梁を持つ、ユニモルフ型のチューナブルキャパシタを製造した。
実施例10(参考例)では、ダイシングにより個片化した基板表面の導電性膜をパッケージ用金属膜(パッケージリッド)としても活用して、圧電素子をパッケージングしたプロセスの例を記述する。図13にその圧電装置製造工程の模式図を示す。なお、図13では図11で示した符号に関しては省略する。図13Aまでの手順において、表裏面の導電体層として、Ti膜ではなくAu/Ti積層膜を用いていること以外は実施例9と同様である。図13Aの圧電装置製造工程の模式図では、Au、Tiの膜厚は、それぞれ、200nm、500nmで、基板表面上に、Ti→Auの順で連続的にスパッタ成膜した。パッケージ用パタンを基板上に形成するため、Au/Tiの導電性膜を残す必要性がある。そこで、図13Bの圧電装置製造工程の模式図の様に犠牲層エッチング時にエッチング保護層として、SiO2膜37,38を約100nm積層してパタニングした。次ぎに図13Cの圧電装置製造工程の模式図ではこのパタニングしたSiO2膜にフォトリソグラフィーを経てドライエッチングをして、エッチング保護層及び保護されていない部位の導電性膜を除去した。そして、SiO2により保護された部位の導電性膜は残り、パッケージ用金属膜39,40が形成された。最後に、図13Dの圧電装置製造工程の模式図の様に、HTCC(高温焼結セラミック多層基板)セラミック系パッケージ材43を、圧着装置によりAu−Sn合金41,42でボンディングし、圧電装置を製造した。
実施例11では、基板表面のパタニングされた導電性膜をパッケージ用金属膜(パッケージリッド)としても活用して、ウエハレベルパッケージに適用した例を記述する。実施例11はダイシングをパッケージング後に行うこと以外は実施例10と同じである。本実施例では基板に図3Cの様なTiの導電性膜がパタニングされている絶縁性のガラスウエハを用いた。ウエハレベルパッケージへの適用工程の一例を図15の模式図に示す。本実施例では、導電性膜2がウエハ上にスリット状に形成された図15Aの模式図のような絶縁性基板に実施例10と同様にウエハ上に圧電素子を図15B、Cの模式図のようなパッケージ用金属膜を備えたウエハを作製した。図15Dの模式図の様に、ウエハと同サイズのパッケージ材43を用いてパッケージを行った。そして、図15E、Fの模式図の様にパッケージされたウエハをダイシングして圧電装置44を得た。
本実施例を用いて作製した圧電装置の電気特性評価からは、駆動電圧3.0V、容量変化率5倍、Q値50のチューナブルキャパシタが得られた。
2…導電性膜
3…貫通配線
4…真空チェンバー
5…スパッタ用RF電源
6…カソード
7…Alターゲット
8…プラズマ
9…基板
10…基板ホルダ
11…基板バイアス用RF電源
12…基板ホルダ
13…真空チェンバー
14…エッチング用RF電源
15…エッチング用RF電極
16…プラズマ放電室
17…プラズマ
18…AlN膜
19…基板ホルダ(兼加速電極)
20…イオン加速用RF電源
21…イオン引き出しDC電源
22…デバイス作成用基板
23…誘電体層
24…犠牲層
25…下部電極層
26…圧電層
27…上部電極層
28…電極パッド
29…電極パッド
30…電極パッド
31…貫通電極
32…電極パッド
33…電極パッド
34…貫通電極
35…電極パッド
36…貫通電極
37…エッチング保護層
38…エッチング保護層
39…パッケージ用金属膜
40…パッケージ用金属膜
41…Au−Sn合金層
42…Au−Sn合金層
43…パッケージ材
44…圧電装置
Claims (3)
- 基板の側面を除いた表裏両面全面に導電性膜を生成し、前記基板に形成した前記貫通孔によって前記基板表裏の導電性膜を電気的に接続する工程と、
前記基板表面の導電性膜の1表面にスパッタリングにより圧電層を形成する工程とを備え、
前記圧電層を形成する工程において、前記基板表裏の導電性膜および前記貫通孔の導電性膜を同電位にすることを特徴とする圧電素子の製造方法。 - 前記貫通配線が前記圧電素子の少なくとも一部の電極を構成するように前記導電性膜を加工する工程を備えることを特徴とする請求項1に記載の圧電素子の製造方法。
- 請求項1または2に記載の製造方法によって製造された圧電素子の前記基板表裏に形成された前記導電性膜を少なくとも一部のパッケージ用金属パタンとして用いて、圧電装置をパッケージングする工程を備えることを特徴とする圧電装置の実装方法。
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