JP5739058B2 - 動的レベルシフト構成を用いて電圧信号をレベルシフトするためのシステムおよび方法 - Google Patents

Description

本発明は、動的レベルシフト構成を用いて電圧信号をレベルシフトするためのシステムおよび方法に関する。

電圧レベルシフト回路は、２つの異なる電圧領域における回路システム間にインターフェースを提供する。異なる電圧領域は、消費家電集積回路システムに必要であることが多い。第１集積回路は、例えば、第１の組の電圧、例えばアース（０Ｖ）と１．８Ｖとの間で変動するデジタル電圧信号を運ぶデジタルコントローラとして、具体化され得る。第２集積回路は電荷結合デバイス（ＣＣＤ）として具体化され得、第２の組の電圧、例えば−８Ｖと１５Ｖとの間で変動する離散的な動作電圧信号を必要とし得る。レベルシフト回路は、信号を第１集積回路の領域から第２集積回路の領域に変換し得る。
レベルシフト回路は、そのような領域間で電圧変換を実行するために使用されている。１つの用途では、レベルシフト回路は、０Ｖから１．８Ｖまでの範囲と−８Ｖから１５Ｖまでの範囲との間の変換を遂行する２段階回路として実装され得る。第１段階は、入力範囲を中間の０Ｖから１５Ｖまでの範囲に変換し、次いで、第２段階は、その中間範囲を最終的な−８Ｖから１５Ｖまでの範囲に変換する。

２段階の実装は、大きな面積を必要とする静的レベルシフタ回路を用いて遂行されている。電圧範囲の大きさが異なるので、レベルシフタ内のデバイスは大きくする必要があり、そのことはそのようなデバイスにより消費されるシリコン面積を増やす。更に、既知の実装は、２つの領域間に延びる各出力信号線用に別個のレベルシフタ回路を使用する。システム設計が進化し、インターフェース信号の数が増えるので、面積消費の問題は同様の割合で増える。
従って、当技術分野において、低電圧領域から高電圧領域に信号を変換するとともに、面積を最小限にするレベルシフタシステムが必要である。

特許請求の範囲に記載された手段によって、従来技術の課題を解決する。

本発明の実施形態に係るレベルシフタシステムのブロック図である。 本発明の実施形態に従って、入力信号を第１電圧領域から第２電圧領域にレベルシフトするための方法を例示する図である。 上記実施形態のレベルシフタシステムを用いる使用に適した例示的な静的レベルシフタ設計を例示する回路図である。 上記実施形態のレベルシフタシステムの使用に適した例示的な動的レベルシフタ設計を例示する回路図である。

本発明の実施形態は、節約されたシリコン面積で複数信号を第１電圧領域から第２電圧領域にレベルシフトする技術を提供する。そのような実施形態によれば、レベルシフトシステムは、複数の動的レベルシフタに結合された静的レベルシフタを実装することによって編成され得る。静的レベルシフタは動的レベルシフタのそれぞれについて電圧制御信号を提供し得る。動的レベルシフタのそれぞれは個々の入力信号を第１電圧領域から第２電圧領域にレベルシフトし得る。複数の動的レベルシフタに結合された静的レベルシフタを実装するために必要なシリコン面積は、複数の２段階静的レベルシフタを実装するために要求された面積よりも少なくすることができる。

図１は、本発明の実施形態に係るレベルシフタシステム１００のブロック図を例示する。システム１００は、複数の入力データ信号Ｄ_ＩＮ（１５０．１〜１５０．ｎ）を第１電圧領域から第２電圧領域にシフトする用途を見出し得る。図１に例示されるように、システム１００は、静的レベルシフタ１１０および複数の動的レベルシフタ１２０．１〜１２０．ｎを含み得る。動的レベルシフタ１２０．１〜１２０．ｎのそれぞれは、それぞれの入力データ信号Ｄ_ＩＮ１５０．１〜１５０．ｎのための入力部と、それぞれのレベルシフトされた出力データ信号Ｄ_ＯＵＴ１６０．１〜１６０．ｎのための出力部とを有し得る。出力データ信号は、システム１００がその中に存在する集積回路の出力ピンに結合され得る。静的レベルシフタ１１０は入力ストローブ信号を第１電圧領域から第２電圧領域にアップコンバートし得、その信号は、動的レベルシフタ１２０．１〜１２０．ｎに共通して入力され得、それらの動作を調整し得る。

ある実施形態では、静的レベルシフタ１１０は、第１および第２電圧領域１７０、１８０（すなわち、０Ｖから１．８Ｖまでおよび−８Ｖから１５Ｖまで）の電力供給部から動作電力を受信し得る。動的レベルシフタ１２０．１〜１２０．ｎは第２領域の電力供給部１８０から動作電力を受信し得る。

静的レベルシフタ１１０は、第１電圧領域内で変動するストローブ信号１３０を受信し得、第２電圧領域内で変動する（Ｖ_{ＣＯＮＴＲＯＬ}１１２として例示された）出力ストローブを生成し得る。Ｖ_{ＣＯＮＴＲＯＬ}１１２ストローブは、動的レベルシフタ１２０．１〜１２０．ｎがそれらの出力状態を変更し得るときを判断するために、動的レベルシフタ１２０．１〜１２０．ｎの動作を制御し得る。「リセット」状態と呼ばれる１つの状態では、Ｖ_{ＣＯＮＴＲＯＬ}１１２ストローブは、動的レベルシフタ１２０．１〜１２０．ｎの動作をリセットし得る。この時間の間、動的レベルシフタ１２０．１〜１２０．ｎは無効データを出力し得る。別の「活動」状態では、Ｖ_{ＣＯＮＴＲＯＬ}１１２ストローブは、入力データ信号１５０．１〜１５０．ｎを第１電圧領域から第２電圧領域における出力データ信号１６０．１〜１６０．ｎにアップコンバートするために動的レベルシフタ１２０．１〜１２０．ｎを活動化し得る。ストローブ信号１３０は、新しいデータがシステム１００から出力され得る速度を定義するそのシステムに対するクロック信号として働き得る。

システム１００は、集積回路が異なる電圧領域において動作する回路システムにおける用途を見出し得る。例えば、図１は、第１集積回路内に設けられるようなシステム１００であって、出力を第２集積回路に与えるシステム１００を例示する。そのような用途では、第１集積回路は、第１電圧領域において動作する他の回路システム（図示しない）を用いてデータを処理し得る。第２集積回路は、第２電圧領域において動作する回路システム（やはり図示しない）を用いてデータを処理し得る。一例として、第１集積回路は、０Ｖおよび１．８Ｖの電圧領域で動作し得るＣＣＤドライバであり得、第２集積回路は、−８Ｖおよび１５Ｖの電圧で動作し得るＣＣＤ（電荷結合デバイス）イメージセンサであり得る。このようにして、レベルシフタシステム１００は、制御信号を第１電圧領域から第２電圧領域にシフトし得、それらの信号をピン経由で第１集積回路に出力し得る。シフトされた制御信号は、対応するピン経由で第２集積回路に入力され得る。

システム１００は、集積回路から出力されるデータの内容が入力ストローブ１３０の速度で変化し得ないいくつかの用途における使用を見出し得る。例えば、ＣＣＤ用途では、システム１００は、ストローブ信号１３０の速度に対して測定されるような長期間にわたって持続することを予測され得る制御データを第２集積回路に出力し得る。ある実施形態では、システムはゲート１４０およびコントローラ１９０を含み得る。コントローラ１９０は、入力データＤ_ＩＮ１５０．１〜１５０．ｎの内容が変化しているかどうかを判断し得る。入力データＤ_ＩＮ１５０．１〜１５０．ｎの内容が１つのストローブサイクルから次まで静的に存続する場合、コントローラ１９０は、ゲート１４０にストローブ信号１３０を、その信号が静的レベルシフタ１１０によって受信される前に、阻止させ得る。ストローブ信号１３０を阻止する動作は、動的レベルシフタ１２０．１〜１２０．ｎが電力を消費することを防ぎ得、そうでなければ、それは、リセット状態への遷移に費やされ、同一データを出力ピンに出力する活動状態に戻すことになる。

図２は、本発明の実施形態に係るレベルシフタシステムを用いて入力信号を第１電圧領域から第２電圧領域にレベルシフトするための方法を例示する。ブロック２１０に例示されるように、第１および第２動作電圧領域は、レベルシフタシステムのための電力供給部として活動化され得る。第１電圧領域内のリセットストローブは静的レベルシフタに入力され得、静的レベルシフタは、複数の動的レベルシフタのそれぞれに共通して印加され得るリセットストローブをそこから第２電圧領域内に生成し得る（ブロック２２０）。複数の動的レベルシフタのそれぞれは、リセットストローブに応答してそれらの動作をリセットし得る（ブロック２３０）。次いで、第１電圧領域からの第２活動ストローブは静的レベルシフタに入力され得、静的レベルシフタは、複数の動的レベルシフタのそれぞれに印加され得る活動ストローブをそこから第２電圧領域内に生成し得る（ブロック２４０）。複数の動的レベルシフタのそれぞれは、活動動作に入り得、第１電圧領域から入力データ信号をアップコンバートするように動作し得る（ブロック２５０）。動的レベルシフタのそれぞれは、第２電圧領域内にデータ信号を出力し得る（ブロック２６０）。ある実施形態では、データ信号のいずれも動的ではない場合には、リセットストローブは、静的レベルシフタに入力されることを制限され得る（ブロック２７０）。

図３は、本発明の実施形態に係る静的レベルシフタ回路３００を例示する。静的レベルシフタ３００は第１段階回路３１０および第２段階回路３２０を含み得る。第１段階回路３１０および第２段階回路３２０のいずれも電圧レベルシフタとして構成され得る。第１段階回路は、入力信号の高電圧成分を変換することによって２つの電圧領域間の変換の第１ステップを実行し得る。そのように、第１段階は、第２電圧領域Ｖ_ＨＩ２のソース供給部および第１電圧領域Ｖ_ＬＯ１のドレイン供給部に結合され得る。第２段階回路３２０は、入力信号の低電圧成分を変換することによって変換の第２ステップを実行し得る。そのように、第２段階３２０は、第２電圧領域Ｖ_ＨＩ２のソース供給部および第２電圧領域Ｖ_ＬＯ２のドレイン供給部に結合され得る。

第１段階回路３１０は、それぞれの供給部間に延びる一対の回路パスを含み得る。各回路パスは、それぞれのＰＭＯＳトランジスタＭＰ０およびＭＰ１とそれぞれのＮＭＯＳトランジスタＭＮ０およびＭＮ１を含み得る。各ＮＭＯＳトランジスタＭＮ０、ＭＮ１のゲートは、差動入力信号ＩＮ１、ＩＮ１＃の１つに結合され得る。各ＰＭＯＳトランジスタのゲートは、反対側の回路パスのトランジスタ間に形成された中間ノードに結合され得る（例えば、ＭＰ０のゲートは中間ノードＮ_２に結合され得る）。出力端子ＯＵＴ１、ＯＵＴ１＃は、各回路パスのＰＭＯＳおよびＮＭＯＳトランジスタ間の中間ノードＮ_１、Ｎ_２にそれぞれ接続され得る。記述のように、第１および第２回路パスは、第１電圧領域の１つの供給部（この例ではＶ_ＬＯ１）から第２電圧領域の供給部Ｖ_ＨＩ２まで延び得る。従って、第１段階回路３１０からの出力は、第１電圧領域の１つのレール電圧（Ｖ_ＬＯ１）と第２電圧領域のレール（Ｖ_ＨＩ２）との間で変動し得る。

動作の間、差動入力信号ＩＮ、ＩＮ＃はＮＭＯＳトランジスタに印加され得、それはトランジスタの（ＭＮ０と書いてある）１つを導通させる。片方のＮＭＯＳトランジスタは非導通のままである。それに応じて、ノードＮ１における電圧はＶ_ＬＯ１まで放電され得、それは反対の回路パスにおけるＰＭＯＳトランジスタ（ＭＰ１）を導通させ得る。ＰＭＯＳトランジスタＭＰ１が導通すると、ノードＮ２における電圧はＶ_ＨＩ２まで上昇し得る。Ｖ_ＨＩ２に上昇した電圧は、非導通状態にある反対の回路パスにおけるＰＭＯＳトランジスタＭＰ０をクランプし得る。従って、ノードＮ１およびＮ２は、次の回路段階３２０への差動出力信号ＯＵＴ１、ＯＵＴ１＃を生成する。

第２段階回路３２０はまた、それぞれの供給部間に延びる一対の交差結合型回路パスで構成され得る。各回路パスは、それぞれのＰＭＯＳトランジスタＭＰ３およびＭＰ４とそれぞれのＮＭＯＳトランジスタＭＮ３およびＭＮ４を含み得る。各ＮＭＯＳトランジスタＭＮ３およびＭＮ４のゲートはそれぞれ、反対側の回路パスのトランジスタ間に形成された中間ノードＮ_４またはＮ_５に結合され得る（例えば、ＭＮ３のゲートは中間ノードＮ_４に結合され得る）。ＰＭＯＳトランジスタのゲートは、第１回路段階３１０からの出力端子にそれぞれ結合され得る。第２回路段階３２０からの出力端子は、中間ノートＮ_４、Ｎ_５にそれぞれ結合され得る。同様に、第１および第２回路パスは、第２電圧領域の１つの供給部（この例ではＶ_ＬＯ２）から第２電圧領域の供給部Ｖ_ＨＩ２まで延び得る。従って、第２段階回路からの出力は、第２領域の両レール電圧（Ｖ_ＬＯ２およびＶ_ＨＩ２）の間で変動し得る。

動作の間、差動入力信号ＩＮ２、ＩＮ２＃は、第１段階３１０から第２回路段階３２０に印加され得る。入力信号は、ＰＭＯＳトランジスタの（ＭＰ４と書いてある）１つを導通させ得る。片方のＰＭＯＳトランジスタＭＰ３は非導通のままである。それに応じて、ノードＮ_５における電圧はＶ_ＨＩ２まで充電され得、それは、反対の回路パスにおけるＮＭＯＳトランジスタ（ＭＮ３）を導通させ得る。ＮＭＯＳトランジスタＭＮ３が導通すると、ノードＮ_４における電圧はＶ_ＬＯ２まで放電し得る。ノードＮ_４における放電電圧は、非導通状態にある反対の回路パスにおけるＮＭＯＳトランジスタＭＮ４をクランプし得る。従って、ノードＮ_４およびＮ_５は、第２回路段階３２０からの差動出力信号ＯＵＴ２、ＯＵＴ２＃を生成する。

任意に、第１段階３１０は、トランジスタＭＰ２およびＭＮ２によって形成されたインバータ３１５を含み得る。この実施形態では、ＯＵＴ１＃出力は、ノードＮ_１からではなく、これらのトランジスタＭＰ２、ＭＮ２間に形成されたノードＮ_３から取り出され得る。トランジスタＭＰ２、ＭＮ２のゲートは、ＯＵＴ１端子（ノードＮ２）に結合され得る。

動作の間、上記のように、差動入力信号が第１回路段階３１０に入力されると、差動電圧がノードＮ_１およびＮ_２に確立される。ノードＮ_２における電圧はインバータ３１５のトランジスタＭＰ２、ＭＮ２を駆動し得、それは、ノードＮ_２における電圧を補足するものである電圧をノードＮ_３に確立し得る。従って、差動出力信号は、ノードＮ_２およびＮ_３から第１回路段階３１０から出力され得る。しかしながら、ノードＮ_２における電圧は、インバータ３１５を駆動するので、ノードＮ_３における電圧が確立され得る時間よりも速くに安定し得る。出力信号ＯＵＴ１、ＯＵＴ１＃が第２回路段階３２０に入力され得る場合、この待ち時間は、信号ＯＵＴ１、ＯＵＴ１＃が同時に生成された場合に生じ得るグリッチや他の異常の可能性を減らし得る。それ故、インバータ３１５は、レベルシフタ３００の動作安定性を高め得る。

任意に、第２回路段階３２０は、第１段階３１０からの活動入力データが無い場合において出力端子ＯＵＴ２、ＯＵＴ２＃を駆動するための一対のチルト（ｔｉｌｔｉｎｇ）サブ回路を含み得る。第１チルトサブ回路３３０．１は、それのゲートが抵抗器Ｒ１経由でＶ_ＨＩ２に結合されるトランジスタＭＰ５を含み得る。トランジスタＭＰ５のソースおよびドレインは出力ノードＮ_４に結合され得る。同様に、第２チルトサブ回路３３０．２は、それのゲートが別の抵抗器Ｒ２経由でＶ_ＬＯ２に結合されたトランジスタＭＮ７を含み得る。トランジスタＭＮ７のソースおよびドレインは出力ノードＮ_５に結合され得る。

チルトサブ回路３３０．１、３３０．２は、電源投入動作の間に静的レベルシフタの出力を安定させ得る。システムの電源投入の間、第１チルトサブ回路３３０．１は所定の電圧を用いて中間ノードＮ_４にバイアスをかけ得、そのことは、出力信号ＯＵＴ２が浮動することを防ぎ得る。このことは、ＭＰ５のソースおよびドレイン接続を短絡させることによって実現され得、それは、事実上、ＭＰ５が回路内でコンデンサのように動くことをもたらし得る。それ故、小さいバイアス電圧が中間ノードＮ_４に印加され得る。しかしながら、電源投入の間、小さいバイアス電流が、デバイスを通って流れ得、中間ノードＮ_４に所望のバイアス電圧を印加し得る。類似の設計および動作は、電源投入の間ＯＵＴ２＃が浮動することを避け得る中間ノードＮ_５におけるトランジスタＭＮ７を用いて実装される第２チルトサブ回路３３０．２に引き継がれ得る。

第２段階回路３２０は、それぞれのトランジスタＭＮ３およびＭＮ４とドレイン供給レールＶ_ＬＯ２との間に直列に接続された交差結合型ＮＭＯＳトランジスタＭＮ５およびＭＮ６を更に含み得る。ＭＮ５およびＭＮ６のゲートは、中間ノードＮ４およびＮ５にそれぞれ結合され得る。回路動作の間、トランジスタＭＮ５およびＭＮ６は、回路出力の強さとトランジスタＭＰ３およびＭＰ４のサイズとを減らすことに役立ち得る。

この動作に従って、第１段階回路３１０において、トランジスタＭＮ０およびＭＮ１は「駆動」トランジスタと呼ばれ得、ＭＰ０およびＭＰ１は「負荷」トランジスタと呼ばれ得る。同様に、第２段階回路３２０において、トランジスタＭＰ３およびＭＰ４は駆動トランジスタであり得、トランジスタＭＮ３およびＭＮ４は負荷トランジスタであり得る。駆動／負荷という用語は、駆動トランジスタが動作の間に負荷トランジスタを導通状態に切り替えるように構成され得る関係を示し得る。

第１段階回路入力を低電圧から高電圧にシフトするために、駆動トランジスタＭＮ０およびＭＮ１は、相対的なシリコンサイズがそれらの片方の負荷トランジスタＭＰ０およびＭＰ１よりもかなり大きいものであり得る。負荷トランジスタを導通状態に切り替えるために、ある一定のゲート閾値電圧を超えなければならない。負荷トランジスタについてこのゲート閾値電圧を超えることは、供給電圧と、負荷トランジスタと駆動トランジスタとの間の相対的なサイズの相違との両方の相関関係である。負荷トランジスタ供給電圧（例えばＭＰ１についてＶ_ＨＩ２）が駆動トランジスタ供給電圧（例えばＭＮ０についてＶ_ＬＯ２）よりも桁違いに大きいものであり得る場合、駆動トランジスタは、それの閾値電圧を過ぎて負荷トランジスタゲートを駆動するために負荷トランジスタよりも桁違いに大きいものであり得る。それ故、多数の低電圧入力信号を高電圧出力信号にレベルシフトすることは、マイクロチップまたは集積回路の広範囲のシリコン面積を非効率的に消費し得る。

上記実施形態に例示された静的レベルシフタ３００は、図１の静的レベルシフタ１１０としての用途を見出し得る。

図４は、本発明の実施形態に係る動的レベルシフタ４００の回路図である。動的レベルシフタ４００は、入力信号の高電圧成分と低電圧成分との両方（例えば、１．８Ｖから１５Ｖまでと０Ｖから−８Ｖまで）を変換することによって２つの電圧領域間の変換を実行し得る。そのように、動的レベルシフタ４００は、第２電圧領域のソースおよびドレイン供給部（Ｖ_ＨＩ２およびＶ_ＬＯ２）に結合され得る。

動的レベルシフタ４００は、それぞれの供給部の間に延びる複数の回路パスを含み得る。一対の回路パスのそれぞれは、一対のＰＭＯＳトランジスタＭＰ０およびＭＰ１、ＭＰ２およびＭＰ３と一対のＮＭＯＳトランジスタＭＮ０およびＭＮ２、またはＭＮ１およびＭＮ３を含み得る。ＰＭＯＳ対は、第２電圧領域の電圧供給部（Ｖ_ＨＩ２）とそれぞれのパスにおける中間ノードＮ_１、Ｎ_２との間に並列に接続され得る。各パスにおける１つのＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートは他のパスの中間ノードＮ_１、Ｎ_２に結合され得る（例えば、ＭＰ１のゲートは中間ノードＮ_２に結合され得る）。他のＰＭＯＳトランジスタＭＰ０、ＭＰ３のゲートは、ストローブ信号Ｖ_{ＣＯＮＴＲＯＬ}に結合され得る。

各パスにおけるＮＭＯＳトランジスタは、パスＮ_１、Ｎ_２の中間ノードと、両方のパスに共通である第３ノードＮ_３との間に直列に結合され得る。各パスにおけるＮＭＯＳトランジスタＭＮ０およびＭＮ１の１つのゲートは他のパスの中間ノードＮ_１、Ｎ_２に結合され得る。各パスの他のＮＭＯＳトランジスタＭＮ２、ＭＮ３のゲートは、それぞれの差動入力信号ＩＮ１またはＩＮ１＃を受信し得る。この意味において、トランジスタ対ＭＮ０｜ＭＰ１およびＭＮ１｜ＭＰ２は、片方の信号パスの中間ノードＮ_１、Ｎ_２に存在する信号を反転させるインバータとして構成される。最後のＮＭＯＳトランジスタＭＮ６は、ノードＮ_３と第２電圧領域の別の供給部（この例ではＶ_ＬＯ２）との間に結合され得る。トランジスタＭＮ６のゲートは、ストローブ信号Ｖ_{ＣＯＮＴＲＯＬ}に結合され得る。

動的レベルシフタ４００は、他の回路パスを含み得、直列に結合されたＰＭＯＳトランジスタ（ＭＰ４、ＭＰ５）およびＮＭＯＳトランジスタ（ＭＮ４、ＭＮ５）をそれぞれ含む一対のインバータ４０２、４０４を含む。これらのインバータトランジスタのゲートは、第１の２つの回路パスのそれぞれの中間ノードＮ１、Ｎ２に結合され得る。動的レベルシフタ４００の出力端子は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間の中間ノードから引かれ得る。このようにして、動的レベルシフタからの出力信号（ＯＵＴ１、ＯＵＴ１＃）は、中間ノードＮ１、Ｎ２で生成された電圧の反転であることになる。

動的レベルシフタ４００は、動作の２つの状態、すなわち、リセット状態および活動状態を通して進行し得る。リセット状態では、動的レベルシフタ４００は、データ出力ＯＵＴ１およびＯＵＴ１＃上に存在する無効データ信号を出力し得る。活動状態では、動的レベルシフタ４００は、信号を動的レベルシフタデータ入力ＩＮ１およびＩＮ１＃上に存在する第１電圧領域から出力データ信号ＯＵＴ１およびＯＵＴ１＃上に存在する第２電圧領域にアップコンバートするように動作し得る。

リセット状態の間、制御信号Ｖ_{ＣＯＮＴＲＯＬ}は、トランジスタＭＰ０に印加され得、ＭＰ３はこれらのトランジスタをオンに切り替えさせ得る。それ故、ノードＮ_１およびＮ_２は、Ｖ_ＨＩ２電圧まで駆動され得る。トランジスタＭＰ２のゲートおよびＭＮ１のゲートは、中間ノードＮ_１経由でＶ_ＨＩ２電圧まで駆動され得る。トランジスタＭＰ２は、非導通であるように駆動され得る一方で、トランジスタＭＮ１は導通するように駆動され得る。トランジスタＭＮ１を導通するように切り替えることは、Ｖ_ＨＩ２電圧が第２パスに更に沿ってトランジスタＭＮ３のソースまで伝搬することをもたらし得る。同様に、Ｖ_ＨＩ２電圧は、トランジスタＭＰ３経由でノードＮ_２に、更にＭＰ１およびＭＮ０のゲートに印加され得る。類似の手法で、ＭＰ１は非導通状態に駆動され得、ＭＮ０は導通状態に駆動され得る。Ｖ_ＨＩ２電圧は、トランジスタＭＮ２のソース上で生じ得る。それ故、Ｖ_ＨＩ２電圧はリセット状態の間にノードＮ_１、Ｎ_２に生じ得、それは、出力端子ＯＵＴ１、ＯＵＴ１＃における電圧をＶ_ＬＯ２まで駆動し得る。

活動状態の間、Ｖ_{ＣＯＮＴＲＯＬ}入力は変化し得、そのことはＭＰ０およびＭＰ１を非導通にさせ、ＭＮ６を導通させる。追加的に、活動データＩＮ１、ＩＮ１＃がトランジスタＭＮ２およびＭＮ３のゲートに印加され得る。入力データ信号は第１電圧領域から供給され得る。それに応じて、トランジスタＭＮ２およびＭＮ３は導通し得る。ＭＮ２が導通し始めると、それの回路パスにおける中間ノードＮ_１は、Ｖ_ＬＯ２まで放電し始め得る。同様に、ＭＮ３が導通し始めると、それの回路パスにおける中間ノードＮ_２もまた、Ｖ_ＬＯ２まで放電し始め得る。各パスが放電し得る速度は、ＭＮ２およびＭＮ３にそれぞれ印加される電圧によって決定され得る。ＭＮ２ではなくＭＮ３に印加されるより高い電圧は、第２パスが第１パスよりも速く放電することをもたらし得る。結果として、片方の回路パスのトランジスタＭＰ１およびＭＮ０のゲートにおける電圧はまた、Ｖ_ＬＯ２まで高速に放電し得、それは、トランジスタＭＰ１が導通することと、それに反して、ＭＮ０が非導通となることをもたらし得る。そして次に、中間ノードＮ_１における電圧は、Ｖ_ＨＩ２にクランプされ得る。インバータ４０２、４０４は、ノードＮ_１およびＮ_２に存在する電圧を反転し得る出力信号ＯＵＴ１、ＯＵＴ１＃を生成し得る。上記例では、ＯＵＴ１＃は、電圧Ｖ_ＬＯ２がノードＮ_２に存在し得るのでＶ_ＨＩ２に設定され得、ＯＵＴ１は、電圧Ｖ_ＨＩ２がノードＮ_１に存在し得るのでＶ_ＬＯ２に設定され得る。

動的レベルシフタ動作４００は、駆動トランジスタが動的レベルシフタ４００動作に必要とされないという点で、静的レベルシフタ動作とは異なる。その代わりに、電圧制御入力Ｖ_{ＣＯＮＴＲＯＬ}は、トランジスタＭＰ０、ＭＰ１、およびＭＮ６を導通させ得、第２領域供給電圧を第１および第２パスに印加し得る。この動作を通して、動的レベルシフタ４００は、回路内のトランジスタ切り替え動作を制御するために供給電圧を利用し得る。静的レベルシフタと比較すると、動的レベルシフタ回路内のいずれのトランジスタも、供給電圧というよりは別の負荷トランジスタの閾値ゲート電圧を駆動することを課され得ず、Ｖ_{ＣＯＮＴＲＯＬ}はトランジスタの切り替えを制御し得る。それ故、回路内のトランジスタは、シリコンサイズを比較的等しくすることができる。この動作特徴は、多数の静的レベルシフタ回路で実装され同様の状態にあるシステムよりも少ないシリコン面積を利用する動的レベルシフタシステムが、多数の低電圧入力信号をレベルシフトすることを可能にし得る。

例示されるように、図４は、低電圧供給部Ｖ_ＬＯ２への接続の前に、共通制御トランジスタＭＮ６をわたって延びる両方の回路パスを示す。別の実施形態では、回路パスは、Ｖ_{ＣＯＮＴＲＯＬ}にいずれも接続される別個の制御トランジスタ（図示しない）をそれら自体に備え得る。しかしながら、この実施形態は、図４に例示された実施形態を超える追加的な構成要素の費用を生じる。

本発明のいくつかの実施形態は、本明細書に明確に例示され記載された。しかしながら、本発明の修正および変形は、発明の趣旨および意図された範囲から逸脱することなく、上記教示によって、また、添付の特許請求の範囲内に包含されることが理解されるであろう。上記回路のいずれかにおけるそれぞれのＮＭＯＳまたはＰＭＯＳトランジスタ種類のそれぞれは、本発明の範囲および教示内でレベルシフトすることを達成するために、回路の電圧レールを反転すると同時に、それぞれのＰＭＯＳまたはＮＭＯＳトランジスタと交換され得る。

１１０……静的レベルシフタ
１２０．１、１２０．２、１２０．ｎ……動的レベルシフタ
１４０……ゲート

Claims (16)

1. 第１電圧領域内の制御信号のための入力部および第２電圧領域にシフトされたストローブ信号を表わす信号のための出力部を有する静的レベルシフタと、
   前記シフトされたストローブ信号に結合された第１入力部、前記第１電圧領域内のそれぞれのデータ信号のための第２入力部、および前記第２電圧領域にシフトされた前記それぞれのデータ信号を表わす信号のための出力部をそれぞれ有する、複数の動的レベルシフタと、
   コントローラ及びゲートと、
   を備え、
   前記コントローラは、前記それぞれのデータ信号が変化しているかどうかを決定し、前記データ信号が１つのストローブサイクルから次まで静的に存続する場合、前記コントローラは、前記ゲートに前記制御信号をブロックさせるように構成されている、電圧シフトデータ伝送システム。
2. 前記動的レベルシフタはリセット状態および活動状態によって特徴付けられ、前記動的レベルシフタは、前記活動状態の間に前記シフトされたデータ信号を出力する、請求項１に記載のシステム。
3. 前記静的レベルシフタは、
   前記第１電圧領域の供給部と前記第２電圧領域の供給部との間に延びる第１段階の複数の交差結合型トランジスタ回路パスであって、各パスが、ストローブ信号の差動対の１つに結合されたトランジスタを含む、第１段階の複数の交差結合型トランジスタ回路パスと、
   前記第２電圧領域の複数供給部間に延びる第２段階の複数の交差結合型トランジスタ回路パスであって、各パスが、前記第１段階の前記回路パスのそれぞれ１つに結合されたトランジスタを含む、第２段階の複数の交差結合型トランジスタ回路パスと、を備える、請求項１に記載のシステム。
4. 前記静的レベルシフタは、
   前記第１電圧領域の供給部と前記第２電圧領域の供給部との間に延びる第１段階の複数の交差結合型トランジスタ回路パスであって、各パスが、ストローブ信号の差動対の１つに結合されたトランジスタを含む、第１段階の複数の交差結合型トランジスタ回路パスと、
   前記第１段階からの第１回路パスに結合された入力部を有するインバータと、
   前記第２電圧領域の複数供給部間に延びる第２段階の複数の交差結合型トランジスタ回路パスであって、第１パスが前記インバータの出力部に結合されたトランジスタを含み、第２パスが前記第１段階の第２パスに結合されたトランジスタを含む、第２段階の複数の交差結合型トランジスタ回路パスと、を備える、請求項１に記載のシステム。
5. 少なくとも１つの動的レベルシフタは、前記第２電圧領域の複数供給部間に延びる交差結合型回路パスの第１の対を備え、各回路パスは、
   前記第１電圧領域におけるデータ信号の差動対の１つのための入力部を有するデータトランジスタと、
   インバータとして接続され、他の回路パスの中間ノードに結合された入力部を有する一対のトランジスタと、
   第１供給部と前記回路パスの前記中間ノードとの間に延びるソース‐ドレインパスを有し、前記シフトされたストローブ信号に結合された入力部を有する第１制御トランジスタと、
   第２供給部と前記データトランジスタとの間に延びるソース‐ドレインパスを有し、前記シフトされたストローブ信号に結合された入力部を有する第２制御トランジスタと、を含む、請求項１に記載のシステム。
6. 少なくとも１つの動的レベルシフタは、
   前記第２電圧領域の複数供給部間に延びる交差結合型回路パスであって、各回路パスが、
   前記第１電圧領域におけるデータ信号の差動対の１つのための入力部を有するデータトランジスタと、
   インバータとして接続され、他の回路パスの中間ノードに結合された入力部を有する一対のトランジスタと、
   第１供給部と前記回路パスの前記中間ノードとの間に延びるソース‐ドレインパスを有し、前記シフトされたストローブ信号に結合された入力部を有する第１制御トランジスタと、
   第２供給部と両方の回路パスの前記データトランジスタとの間に延びるソース‐ドレインパスを有し、前記シフトされたストローブ信号に結合された入力部を有する別の制御トランジスタと、を含む、回路パスの第１の対を備える、請求項１に記載のシステム。
7. 前記動的レベルシフタの出力部は、集積回路の出力ピンに直接結合される、請求項１に記載のシステム。
8. 複数の制御信号のための入力部であって、第１電圧領域において動作可能な入力部を有する第１集積回路と、
   前記第１集積回路の前記制御入力部に結合された出力部を有し、第２電圧領域において動作可能な内部処理論理部を有する第２集積回路であって、
   前記第２電圧領域内の制御信号のための入力部、および、前記第１電圧領域にシフトされたストローブ信号を表わす信号のための出力部を有する静的レベルシフタと、
   前記シフトされたストローブ信号に結合された第１入力部、前記第２電圧領域内のそれぞれのデータ信号のための第２入力部、および前記第１電圧領域にシフトされた前記それぞれのデータ信号を表わす信号のための出力部をそれぞれ有する、複数の動的レベルシフタと、を備える出力システムを有する第２集積回路と、
   コントローラ及びゲートと、
   を備え、
   前記コントローラは、前記それぞれのデータ信号が変化しているかどうかを決定し、前記データ信号が１つのストローブサイクルから次まで静的に存続する場合、前記コントローラは、前記ゲートに前記制御信号をブロックさせるように構成されている、回路システム。
9. 前記静的レベルシフタは、
   前記第２電圧領域の供給部と前記第１電圧領域の供給部との間に延びる第１段階の複数の交差結合型トランジスタ回路パスであって、各パスが、ストローブ信号の差動対の１つに結合されたトランジスタを含む、第１段階の複数の交差結合型トランジスタ回路パスと、
   前記第１電圧領域の複数供給部間に延びる第２段階の複数の交差結合型トランジスタ回路パスであって、各パスが、前記第１段階の前記回路パスのそれぞれ１つに結合されたトランジスタを含む、第２段階の複数の交差結合型トランジスタ回路パスと、を備える、請求項８に記載のシステム。
10. 前記静的レベルシフタは、
    前記第２電圧領域の供給部と前記第１電圧領域の供給部との間に延びる第１段階の複数の交差結合型トランジスタ回路パスであって、各パスが、ストローブ信号の差動対の１つに結合されたトランジスタを含む、第１段階の複数の交差結合型トランジスタ回路パスと、
    前記第１段階からの第１回路パスに結合された入力部を有するインバータと、
    前記第１電圧領域の複数供給部間に延びる第２段階の複数の交差結合型トランジスタ回路パスであって、第１パスが、前記インバータの出力部に結合されたトランジスタを含み、第２パスが、前記第１段階の第２パスに結合されたトランジスタを含む、第２段階の複数の交差結合型トランジスタ回路パスと、を備える、請求項８に記載のシステム。
11. 少なくとも１つの動的レベルシフタは、前記第１電圧領域の複数供給部間に延びる交差結合型回路パスの第１の対を備え、各回路パスは、
    前記第１電圧領域におけるデータ信号の差動対の１つのための入力部を有するデータトランジスタと、
    インバータとして接続され、他の回路パスの中間ノードに結合された入力部を有する一対のトランジスタと、
    第１供給部と前記回路パスの前記中間ノードとの間に延びるソース‐ドレインパスを有し、前記シフトされたストローブ信号に結合された入力部を有する第１制御トランジスタと、
    第２供給部と前記データトランジスタとの間に延びるソース‐ドレインパスを有し、前記シフトされたストローブ信号に結合された入力部を有する第２制御トランジスタと、を含む、請求項８に記載のシステム。
12. 少なくとも１つの動的レベルシフタは、
    前記第１電圧領域の複数供給部間に延びる交差結合型回路パスであって、各回路パスが、
    前記第１電圧領域におけるデータ信号の差動対の１つのための入力部を有するデータトランジスタと、
    インバータとして接続され、他の回路パスの中間ノードに結合された入力部を有する一対のトランジスタと、
    第１供給部と前記回路パスの前記中間ノードとの間に延びるソース‐ドレインパスを有し、前記シフトされたストローブ信号に結合された入力部を有する第１制御トランジスタと、を含む、回路パスの第１の対と、
    第２供給部と両方の回路パスの前記データトランジスタとの間に延びるソース‐ドレインパスを有し、前記シフトされたストローブ信号に結合された入力部を有する別の制御トランジスタと、を備える、請求項８に記載のシステム。
13. 前記動的レベルシフタの出力部は、前記第２集積回路の出力ピンに直接結合される、請求項８に記載のシステム。
14. データ信号を第１電圧領域から第２電圧領域に変換する方法であって、
    制御ストローブを前記第１電圧領域から前記第２電圧領域にシフトすることと、
    前記制御ストローブのリセット期間の間、複数の動的レベルシフタをリセットすることと、
    前記制御ストローブの活動期間の間、前記動的レベルシフタへのデータ信号入力を前記第１電圧領域から前記第２電圧領域にシフトすることと、
    前記動的レベルシフタへのデータ信号入力が、第１活動期間と第２活動期間の間で変化したかどうかを判断し、前記データ信号が変化しなかった場合、前記制御ストローブのリセット期間の間の伝播を阻止することと、
    を含む、方法。
15. 前記制御ストローブを前記シフトすることは、一対の段階、すなわち、
    前記入力ストローブの第１電圧限度を前記第１電圧領域から前記第２電圧領域にシフトする第１段階、および
    前記入力ストローブの第２電圧限度を前記第１電圧領域から前記第２電圧領域にシフトする第２段階、
    を通して、前記ストローブをシフトすることを含む、請求項１４に記載の方法。
16. 電圧領域ソース供給部とドレイン供給部との間に延びる第１および第２回路パスと、
    前記ソース供給部とそれぞれの第１および第２パス中間ノードＮ１およびＮ２との間のそれぞれの前記第１および第２回路パスに沿って位置している一連の交差結合型トランジスタと、
    前記ソース供給部と前記それぞれの中間ノードＮ１およびＮ２との間の前記それぞれの第１および第２回路パスに沿って位置している前記ソースおよびドレイン供給電圧範囲内の制御電圧を受信するためのそれぞれのトランジスタと、
    前記それぞれの第１および第２パス中間ノードＮ１およびＮ２と第３中間ノードＮ３との間の前記それぞれの第１および第２回路パスに沿って位置している差動電圧入力を受信するためのそれぞれのトランジスタと、
    前記ドレイン供給部と前記中間ノードＮ３との間に位置している前記ソースおよびドレイン供給電圧範囲内の制御電圧を受信するためのトランジスタと、
    前記それぞれの第１および第２パス中間ノードＮ１およびＮ２に結合された前記ソース供給部とドレイン供給部との間に位置しているそれぞれのインバータによって形成された差動出力部と、を備える、動的レベルシフタ回路。