JP5736988B2 - 抵抗変化型メモリデバイスおよびその動作方法 - Google Patents
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記憶素子は、2つの電極間に上記導電性イオンの供給層と絶縁膜で形成した積層構造を有する。メモリセルは、記憶素子とアクセストランジスタとをアクティブマトリクス駆動可能にビット線とプレート間に直列接続させて構成されている。
このようなメモリセルは、1つのトランジスタ(T)と1つの(可変)抵抗(R)を持つことから1T1R型の電流駆動方式メモリの一種である。この導電性イオンを用いたメモリは、絶縁層の酸化、還元を用いたメモリと共に、一般に、ReRAMと広く呼ばれている。
図1の横軸は、低抵抗状態(LRS)の抵抗値RLRSの逆数(コンダクタンス)を表している。また、図1の縦軸は、低抵抗化動作(ここではセット動作と呼ぶ)におけるセット電流(Iset)の値を表している。
しかし、その一方で、電流制御の精度が低いと、所望の抵抗値が得にくく、特に過剰な電流印加によって、高抵抗化(リセット)動作がしにくくなり、あるいは、繰り返し特性が低下するという不利益も併せて有している。
このうち、ワード線はゲートメタルで形成され、大きなゲート容量を多数、寄生容量として含むことから配線容量が大きく制御しにくいことから、高速駆動が困難である。また、高速動作させようとするとワード線の制御回路の駆動力を大きくする必要から、回路面積が増大しコスト増を招く懸念がある。
3線式でビット線の電流制御に関して、本願発明者は、既に幾つかの提案を行っている(例えば、特許文献1参照)。また、この電流制御方式をスピン注入方式の抵抗変化型メモリへ適用された例が、下記特許文献2に開示されている。
この電流制御方式によって、抵抗変化後の抵抗分布のばらつきを抑制することができる。また、この方式は、ワード線制御方式に比べて駆動能力が低くても済むため制御回路の専有面積が小さく、このため低コストという利点がある。
前記記憶素子は、前記ビット線と前記電圧供給層との間に接続され、印加電圧に応じて抵抗値が変化する。
前記駆動制御回路は、前記ビット線に第1電流を流し、その後、前記第1電流より小さい第2電流を前記ビット線に流し、前記記憶素子を高抵抗状態から低抵抗状態に遷移させる低抵抗化を前記第2電流で制御する。
これに対し、本技術では、動作初期に第1電流により急速なビット線電位変化を達成し、より小さい第2電流で最終的な電流制御を行う。記憶素子への電流ストレスは、例えば、第1電流と第2電流の各電流値と、それらを流す時間に依存する。しかしながら、電流制御は素子ばらつきを吸収して所望の抵抗値を得るために行うものであり、この目的は最終的な第2電流の制御で十分に達成できる。本技術では、この高い制御性は維持されることに加え、動作初期でビット線電位変化を急速に行うため、トータルな電流印加時間が短縮される。
以下、次の順で説明を行う。
1.第1の実施の形態:低抵抗化動作において、その開始を、ビット線電位を下げて、ビット線から電流を抜いて行う例。低抵抗化動作の開始時にビット線に流す電流を、並列な2つのトランジスタで第1電流から第2電流に切り替える構成を開示する。
2.第2の実施の形態:第1と同じようにビット線電流を引き抜く場合に、1つのトランジスタで電流の切り替えを行う例。
3.第3の実施の形態:低抵抗化動作において、その開始を、ビット線電位を上げて、ビット線へ電流を供給することで行う例。
4.第4の実施の形態:アクセストランジスタをP型とする例。
[メモリセル構成]
図2(A)と図2(B)に、本実施形態に共通なメモリセルの等価回路図を示す。なお、図2(A)は書き込み電流、図2(B)は消去電流について、その向きを示すが、メモリセル構成自体は両図で共通する。
図2(A)、(B)に図解するメモリセルMCは、「記憶素子」としての1つの可変抵抗素子Reと、1つのアクセストランジスタATとを有する。
可変抵抗素子Reの一端がプレートPLに接続され、他端がアクセストランジスタATのソースに接続され、アクセストランジスタATのドレインがビット線BLに、ゲートがワード線WLに、それぞれ接続されている。ここで、プレートPLは「電圧供給層」の一例である。ここでプレートPLは、メモリセルアレイに共通の1つの板状の導電層でもよい。あるいは、プレートPLは、2次元的(メモリセルアレイのセル配置における行および列方向)に配置し、メモリアレイを構成する複数のメモリセルを共通に接続する格子状の配線であってもよい。
なお、「電圧供給層」が配線の場合もあり得る。この場合の「配線」は、メモリセルアレイのセル配置における一つの行または列を構成する複数のメモリセルに共通に接続される配線をいう。
図3に図解されているメモリセルMCにおいて、そのアクセストランジスタATが半導体基板100に形成されている。
ドレイン(D)はビット線コンタクトを介して、第1配線層(1M)により形成されたビット線BLに接続されている。なお、図3に現れていないが、ビット線BLは、実際には、列方向(図3の横方向)に長く配線される。
可変抵抗素子Reを多層配線構造の何層目に形成するかは任意であるが、ここではおおよそ4〜5層目に可変抵抗素子Reが形成されている。
絶縁体膜102の材料としては、例えば、SiN,SiO2,Gd2O3等が挙げられる。
導体膜103の材料としては、例えば、Cu,Ag,Zr、Alから選ばれる1つ以上の金属元素を含有する金属膜、合金膜(例えばCuTe合金膜)、金属化合物膜等が挙げられる。なお、イオン化しやすい性質を有するならば、Cu,Ag,Zr,Al以外の金属元素を用いてもよい。また、Cu,Ag,Zr,Alの少なくとも一つと組み合わされる元素は、S,Se,Teのうちの少なくとも一つの元素であることが望ましい。導体膜103は、「導電性イオンの供給層」として形成されている。
なお、本実施形態においてプレートPLは、ビット線BLより上層の導電層で形成されている。ここでは、ビット線BLが第1層目の配線層(1M)で形成され、プレートPLが4〜5層目の配線層(導電層)で形成されている。ただし、ビット線BLとプレートPLが利用する配線層の上限関係は逆でもよいし、それぞれが何層目であるかも任意である。
図4は、一例として、窒化膜(SiN膜)104の開口部で下部電極101との接触面積が規制された絶縁体膜102がSiO2から形成され、導体膜103がCuTe合金ベースの合金化合物(Cu−Te based)から形成されている場合を示している。
すると、導体膜103に含まれるCu,Ag,Zr,Alが、イオン化して負極側に引き寄せられる性質を持つようになる。これら金属の導電性イオンが絶縁体膜102に注入される。そのため、絶縁体膜102の絶縁性が低下し、その低下とともに導電性を持つようになる。その結果、図4(A)に示す向きの書き込み電流Iwが流れる。この動作を書き込み(動作)またはセット(動作)という。
すると、絶縁体膜102に注入されていた導電性イオンが導体膜103に戻され、書き込み前の抵抗値が高い状態にリセットされる。この動作を消去(動作)またはリセット(動作)という。リセットでは、図4(B)に示す向きの消去電流Ieが流れる。
これに対し、どの状態(セットまたはリセット)をデータの書き込み状態とし、消去状態とするかは、任意に定義される。
また、別の定義では、可変抵抗素子Reを高抵抗状態HRSから低抵抗状態LRSに遷移させることをセット、その逆をリセットと呼ぶ。
ここで、図2に示す可変抵抗素子Reの回路シンボルの矢印は、通常、セット時(ここでは書き込み時)の電流と同じ向きとなっている。
但し、2値メモリ以外の3値以上の多値メモリに本開示技術を適用しても構わない。
なお、セット時に実際には、絶縁体膜102中の金属イオンの量によって、絶縁体膜102の抵抗値が変化していることから、絶縁体膜102を、データが記憶され保持される「記憶層」とみなすことができる。
[カラム回路構成と動作]
次に、カラム回路構成と動作を、図5と図6を用いて説明する。
図5において、列方向に隣接する2つのメモリセルMC1,MC2を示す。メモリセルMC1,MC2の各々は、図2と同様に、プレートPLに接続された可変抵抗素子Reと、可変抵抗素子Reとビット線BLとの間に接続されたアクセストランジスタATとを有する。
メモリセルMC1は、そのワード線WLにワード線駆動パルス(同一符号のWLで示す)が印加されて選択される。一方、メモリセルMC2のワード線は非選択ワード線(Unsel WL)であり、この場合、接地されている。
本カラム回路構成は、電圧ドライバ51(電圧駆動部)と、ビット線の素子電流制御部52と、初期電流駆動部53を有するセットドライバ5(駆動制御回路)を、複数の共通線対で共有する構造を開示する。
そのために、共有された共通線対の何れか1対を選択して、駆動制御回路に接続させる構成が必要となる。
図5に示す選択トランジスタ61は、NMOS構成であるため、そのゲートに正のカラム選択パルスYSWが印加される。
一方、非選択の他の選択トランジスタ61は、各ゲートが接地されている。
なお、リセット部53の「リセット」は、前述した消去あるいは高抵抗化動作ではなく、単に、非動作状態(いわゆるスタンバイ)の意味である。以後、「リセット」という言葉は、スタンバイの意味で用いることがある。
PMOSトランジスタP2とNMOSトランジスタN1の共通ドレインが共通ビット線CBLに接続されている。PMOSトランジスタP2のソースと、正のセット電圧Vsetの供給線との間に、PMOSトランジスタP1が接続されている。NMOSトランジスタN1のソースと接地電位の供給線との間に、NMOSトランジスタN2が接続されている。
PMOSトランジスタP1とNMOSトランジスタN2の各ゲートに、セットパルスイネーブル信号SetPlsEnが印加される。
NMOSトランジスタN3のゲートに電流制御のためのセットゲート電圧Vgsetが供給される。
ここで、NMOSトランジスタN3が「第2トランジスタ(TR)」の例に該当し、NMOSトランジスタN4が「第1トランジスタ(TR)」の例に該当する。
この2つのトランジスタを切り替えることによるビット電流の制御性の確保と高速動作への寄与については、後述の動作の中で述べる。
セット動作(低抵抗化動作)は、ビット線BLとプレートPLに正のセット電圧Vsetを印加した状態から、ビット線BLの電位(BL電位)を下げることで開始する。この時、ワード線WLに電源電圧Vddが印加されている。このため、図7(A)に示す矢印の向きに素子電流(ここでは書き込み電流Iw)が流れる。なお、以下、書き込み電流Iwを「セット(Set)電流」とも言う。
図7(A)に示すように、可変抵抗素子ReとアクセストランジスタATの間のノードを記憶ノードSNとする。図7(B)の横軸は、接地状態のビット線電位を基準とするSN電圧(アクセストランジスタATのドレイン電圧)を表す。また、図7(B)の縦軸は、Set電流(アクセストランジスタATのドレイン電流)を表す。
これに対し、ビット線の電流駆動方式では、NMOSトランジスタN3が、ビット線に流す電流(つまり、書き込み電流IwまたはSet電流)を一定とするように、そのドレイン電位(ビット線電位)を変動させる。このため、素子特性のばらつきがあっても、飽和領域でSet電流が一定となる。
LRS反転後は、ビット線BLの電位を元のセット電圧Vsetに戻して、当該セット動作が終了する。
図6に示す時間t0まではスタンバイ状態であり、このとき図6(A)〜図6(E1)に示すように、図5で用いられた各種の(パルス)信号が、それぞれハイ(H)またはロー(L)の決められた値をとる。
図6(G)および図6(H)のように、スタンバイ時には、ビット線BLおよび共通ビット線CBL等がSetEn=Lなのでセット電圧Vsetをとり、素子電流は流れていない。
これによりスタンバイ状態が解除され、カラムスイッチが導通してビット線BLが共通ビット線CBLと接続される。
アクセストランジスタATが導通可能となる。
また、電圧ドライバ51において、NMOSトランジスタN1とPMOSトランジスタP2がオン可能となる。但し、図6(E)に示すようにSetPlsEn=Lが維持されているため、電圧ドライバ51によるプレートの電圧駆動はまだ行われない。
さらに、素子電流制御部52においては、NMOSトランジスタN3によりビット線電流制御が可能な有効(valid)期間になる。
以上のように、時間t0における信号反転によって、セット動作の事前準備が整う。
具体的には、時間t1でセットパルスイネーブル信号SetPlsEnが立ち上がると、NMOSトランジスタN1,N2の両方がオンする状態となるため、NMOSトランジスタN4(初期電流駆動部55)もオンする。それにより、図6に示すように急速に共通ビット線CBLおよびビット線BLの電位が低下する。
図6(G)には破線により、2段階の電流駆動を行わない、つまり初期電流駆動部55を設けない場合を示す。その場合、電流制御のためにゲートバイアスされて電流を急速に流せないNMOSトランジスタN3のみの駆動となるため、ゆるやかな電位低下しか得られない。
これに対し、本実施形態では、2段階のI1→I2の切り替えによって急速な電位低下が得られ、その分、LRS遷移も早まり、結果、セット動作時間の短縮化が図られている。
したがって、多数のメモリセルにおいて狭いLRS抵抗分布の実現が可能であり、また、2ビットより多いビットの多値化メモリの実現が容易となる。
図8に、抵抗変化型メモリデバイスの全体のブロック構成を例示する。図8は、1T−1R型のメモリセルMCを行列状に多数配置したメモリセルアレイ1と、その周辺回路の要部を示す回路ブロック図である。
また、メモリセルアレイ1に(N+1)本設けられたワード線WL<0>〜WL<N>の何れかを選択して、例えば電源電圧Vddに駆動するWLドライバ4が設けられている。
各セットドライバ5は、図5に示す回路構成となっており、必要な4種類の信号が、メモリ内のセット制御回路11から与えられる。4種類の信号とは、セットパルスイネーブル信号SetPlsEn、セットイネーブル信号SetEn、ビット線駆動信号BLDRV、リセット信号BLRESであるが、前から2つの反転信号を含めると、合計6種類の信号がセット制御回路11で生成される。
また、電源回路8は、統括制御回路(不図示)またはセット制御回路11の制御を受けて、セットゲート電圧Vgsetの値を可変制御する。これにより、所望のLSR抵抗値が得られるようにSet電流が変更可能なメモリが実現されている。
図9に、カラム回路構成図を示す。
図9の構成を図5と比較すると、初期電流駆動部55(N3)が省略され、代わりに、制御回路52Aが追加されていることである。制御回路52Aは、素子電流制御部52の一部を構成する。但し、配置としては、図8に示すように電源回路8内に設けられる。
具体的に、制御回路52Aは、NMOSトランジスタN3のゲートに対し並列に接続されたNMOSトランジスタN6とPMOSトランジスタP6とを有する。NMOSトランジスタのドレインは、セット電圧Vsetの供給線に接続されている。PMOSトランジスタP6は、セットゲート電圧Vgsetの入力端子を有する。セットゲート電圧Vgsetは、図8のセット制御回路11または不図示の統括制御回路で発生し、PMOSトランジスタP6に与えられる。
第3の実施形態に関わるカラム回路構成図を図10に、動作波形図(タイミングチャート)を図11に、それぞれ示す。
前記した第1の実施形態では、BL電位を高い電位から低い電位に下げることでセット動作を行った。これに対し、本第3の実施形態では、BL電位を低い電位から高い電位に上げることでセット動作を行う。
さらに、プレートPLが接地電位で保持されている。
それ以外で図11が図6と異なるのは、図11(G)の電圧波形図である。本例では、BL電位がLからHに上がることでセット動作が開始される。また、最後にスタンバイ状態に戻す動作は電位をLに戻すことによって行う。
図12に、第4の実施形態に関わるカラム回路構成を示す。
図12に示す構成においては、各メモリセルMCのアクセストランジスタATが、第1〜第3の実施形態のNMOSトランジスタから、PMOSトランジスタに変更されていることである。これに伴い、ワード線WLの制御信号の活性論理が、図6,図11の各図(A)の場合と反転する必要がある。図8のブロック図はそのまま適用される。
その他の回路構成と動作波形図は、第1〜第3の実施形態と共通する。
あるいは、第1トランジスタ(N4)は、第2トランジスタ(N3)に入力されて素子電流を制御するときの制御パルスの波高値(例えばVgset)より大きな波高値(例えばVset)の電圧で駆動される。
以上の実施形態は、ビット線とともに記憶素子に電圧を印加する「電圧供給部材」がプレートPLで主に説明した。但し、この電圧供給部材は、例えばソース線などのようにメモリカラムごとに分離されている3線式の実施例を含む。図8のブロック図は、ソース線SLを分離して設け、個別制御も可能であるし、またプレートのように一括しで電圧駆動することもできる構成となっている。
Claims (7)
- ビット線と、
電圧供給層と、
前記ビット線と前記電圧供給層との間に接続され、印加電圧に応じて抵抗値が変化する記憶素子と、
前記ビット線に第1電流を流し、その後、前記第1電流より小さい第2電流を前記ビット線に流し、前記記憶素子を高抵抗状態から低抵抗状態に遷移させる低抵抗化を前記第2電流で制御する駆動制御回路と、を有し、
前記駆動制御回路は、
基準電圧の供給線と前記ビット線との間に接続される第1トランジスタを有し、前記第1電流を流す初期電流駆動部と、
前記基準電圧の供給線と前記ビット線との間に接続される第2トランジスタを有し、前記ビット線に対し前記初期電流駆動部と並列に接続されて前記第2電流を制御する素子電流制御部と、を含み、前記第1トランジスタの駆動能力が、前記第2トランジスタの駆動能力より大きく、
前記電圧供給層と同じ電位に前記ビット線を初期設定し、
前記初期電流駆動部および前記素子電流制御部を、前記初期設定の間は前記ビット線から切り離し、前記初期設定後に前記ビット線に接続し、
前記初期電流駆動部と前記素子電流制御部を制御し、前記ビット線に流す電流を前記第1電流から前記第2電流に切り替える
抵抗変化型メモリデバイス。 - ビット線と、
電圧供給層と、
前記ビット線と前記電圧供給層との間に接続され、印加電圧に応じて抵抗値が変化する記憶素子と、
前記ビット線に第1電流を流し、その後、前記第1電流より小さい第2電流を前記ビット線に流し、前記記憶素子を高抵抗状態から低抵抗状態に遷移させる低抵抗化を前記第2電流で制御する駆動制御回路と、を有し、
前記駆動制御回路は、
基準電圧の供給線と前記ビット線との間に接続される第1トランジスタを有し、前記第1電流を流す初期電流駆動部と、
前記基準電圧の供給線と前記ビット線との間に接続される第2トランジスタを有し、前記ビット線に対し前記初期電流駆動部と並列に接続されて前記第2電流を制御する素子電流制御部と、を含み、前記第1トランジスタは、前記第2トランジスタに入力されて素子電流を制御するときの制御パルスの波高値より大きな波高値の電圧で駆動され、
前記電圧供給層と同じ電位に前記ビット線を初期設定し、
前記初期電流駆動部および前記素子電流制御部を、前記初期設定の間は前記ビット線から切り離し、前記初期設定後に前記ビット線に接続し、
前記初期電流駆動部と前記素子電流制御部を制御し、前記ビット線に流す電流を前記第1電流から前記第2電流に切り替える
抵抗変化型メモリデバイス。 - 前記駆動制御回路は、
前記電圧供給層と同じ電位に前記ビット線を初期設定する第3トランジスタと、
前記第3トランジスタと反転駆動されて、前記第1および第2トランジスタを、前記初期設定の間は前記ビット線から切り離し、前記初期設定後に前記ビット線に接続する第4トランジスタと、
前記第1,第2,第3および第4トランジスタの導通と非導通を制御する制御回路と、
を含む請求項1または2記載の抵抗変化型メモリデバイス。 - 前記第1および第2トランジスタは、基準電圧の供給線と前記第4トランジスタとの間に並列に接続されたN型のトランジスタであり、
前記ビット線の初期設定の電圧が、前記基準電圧より高い正電圧であり、
前記第3トランジスタがP型のトランジスタであり、
前記第4トランジスタが、前記第3トランジスタと同一の信号で制御されるN型のトランジスタである
請求項3に記載の抵抗変化型メモリデバイス。 - 前記第1および第2トランジスタは、基準電圧より高い正電圧の供給線と前記第4トランジスタとの間に並列に接続されたP型のトランジスタであり、
前記ビット線の初期設定の電圧が、前記基準電圧であり、
前記第3トランジスタがN型のトランジスタであり、
前記第4トランジスタが、前記第3トランジスタと同一の信号で制御されるP型のトランジスタである
請求項3に記載の抵抗変化型メモリデバイス。 - ビット線と、電圧供給層との間に接続され、印加電圧に応じて抵抗値が変化する記憶素子を高抵抗状態から低抵抗状態に遷移させる低抵抗化に際し、
前記電圧供給層と同じ電位に前記ビット線を初期設定し、
基準電圧の供給線と前記ビット線との間に接続され、駆動能力が第2トランジスタより大きい第1トランジスタにより第1電流を流す初期電流駆動部および前記基準電圧の供給線と前記ビット線との間に接続される前記第2トランジスタにより第2電流を制御する素子電流制御部を、前記初期設定の間は前記ビット線から切り離し、前記初期設定後に前記ビット線に接続し、
前記初期電流駆動部と前記素子電流制御部を制御し、前記ビット線に第1電流を流し、 前記ビット線に流す電流を前記第1電流から前記第1電流より小さい前記第2電流に切り替え、前記第2電流を前記ビット線に流して、前記記憶素子の低抵抗化を制御する
抵抗変化型メモリデバイスの動作方法。 - ビット線と、電圧供給層との間に接続され、印加電圧に応じて抵抗値が変化する記憶素子を高抵抗状態から低抵抗状態に遷移させる低抵抗化に際し、
前記電圧供給層と同じ電位に前記ビット線を初期設定し、
基準電圧の供給線と前記ビット線との間に接続される第1トランジスタにより第1電流を流す初期電流駆動部および前記基準電圧の供給線と前記ビット線との間に接続される第2トランジスタにより第2電流を制御する素子電流制御部を、前記初期設定の間は前記ビット線から切り離し、前記初期設定後に前記ビット線に接続し、
前記初期電流駆動部と前記素子電流制御部を制御し、前記ビット線に第1電流を流し、 前記ビット線に流す電流を前記第1電流から前記第1電流より小さい前記第2電流に切り替え、前記第2電流を前記ビット線に流して、前記記憶素子の低抵抗化を制御し、
前記第1トランジスタは、前記第2トランジスタに入力されて素子電流を制御するときの制御パルスの波高値より大きな波高値の電圧で駆動する
抵抗変化型メモリデバイスの動作方法。
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