JP5736441B2 - Nandフラッシュメモリにおける階層的な共通ソース線構造 - Google Patents
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Description
本実施形態の更なる特徴および利点は、添付図面と組み合わせられた以下の詳細な説明から明らかとなる。
チャージプログラム構造」では、本願発明者が、プログラムディスターブおよびVpassディスターブを低減するためのNANDメモリセルストリングのプログラム方法を開示している。米国出願第11/026,825号の内容は、引用によって本願明細書に組み込まれている。
所定時間に、一つのNANDフラッシュセルブロック102が、残りのNANDフラッシュセルブロックの上位に、プロモート(promoted)されるので、その構造は、「階層的」と呼ぶことができる。
行事前デコード信号Xp/Xq/Xr/Xtが一旦有効になると、ブロックデコーダ402のラッチエネイブル信号LCHBDにはパルスが生じる。行事前デコード信号Xp/Xq/Xr/Xtが一致したとき、アドレスラッチ510の出力BDLCH_outは、VDDまで上昇する。ローカルチャージポンプ404において、図10におけるプログラム期間の全体(t1からt7)で、VhvがVpgmに設定される。RST_BD線でのパルスに対応して、選択されていないNANDフラッシュセルブロック202のそれぞれに関連するBD_outは、0Vまで低下する。その結果、選択されていないブロックにおける全てのワード線WLO,WL1,WL2…WL30,WL31、SSL、GSL、CSLは、フローティングされる。
104 フローティングゲートメモリセル
106 ストリンング選択トランジスタ
108 グランド選択トランジスタ
200 アレイ
202 NANDフラッシュセルブロック
204 グローバルスイッチ論理ユニット
206 ソース線電力発生器
208 ローカルスイッチ論理ユニット
210 行デコーダおよびワード線ドライバの結合体
212 行プリデコーダ
402 行デコーダ
404 ローカルチャージポンプ
406 ワード線ドライバ
502 ANDゲート
504 センストランジスタ
506 ラッチエネイブルトランジスタ
508 リセットトランジスタ
510 アドレスラッチ
602 空乏型NMOSトランジスタ
604 2入力NANDゲート
606 空乏型NMOSトランジスタ
608 ネイティブ(native)NMOSトランジスタ
610 エンハンスメントNMOSトランジスタ
612 Vhv
802 グランド選択線(GSL)トランジスタ
804 共通ソース線(CSL)
806 放電トランジスタ
900 NANDメモリセルストリング
902 ビット線
904 ストリング選択トランジスタ
906 グランド選択トランジスタ
908 奇数ビット選択線トランジスタ
910-0,910-32767,910-34511 2次元共有ページバッファ
912 偶数ビット選択線トランジスタ
B/LOo 奇数0番ビット線
B/L0e 偶数0番ビット線
B/L32767o 奇数32767番ビット線
B/L32767e 偶数32767番ビット線
B/L34511o 奇数34511番ビット線
B/L34511e 偶数34511番ビット線
CSL ローカル共通ソース線
GCSL 主電源ソース線
GS グランド選択信号
GSL グランド選択線
SSL ストリング選択線
TSO1,TS1,TS2,...,TS27,TS28,TS29,TS30,TS31 NMOSトランジスタ
WLO,WL1,WL2,…WL30,WL31 ワード線
Xp/Xq/Xr/Xt 行事前デコード信号
Claims (8)
- 複数のNANDフラッシュメモリブロックを有するメモリデバイスでのソース線ページプログラムにおける消費電力を低減するためのローカルスイッチ論理ユニットであって、
前記複数のNANDフラッシュメモリブロックのうちの各々一つは、前記ローカルスイッチ論理ユニットの一つに結合され、かつ、ローカル共通ソース線に接続されており、
前記ローカルスイッチ論理ユニットは、
グローバル共通ソース線で受信された信号を前記ローカル共通ソース線上の前記複数のNANDフラッシュメモリブロックの前記一つへ選択的に通過させる第1半導体スイッチと、
前記ローカル共通ソース線に所定電圧を選択的に印加する第2半導体スイッチと、
を有する、
ローカルスイッチ論理ユニット。 - 前記第1半導体スイッチは、n型金属酸化膜半導体(NMOS)トランジスタである請求項1に記載のローカルスイッチ論理ユニット。
- 前記第2半導体スイッチは、n型金属酸化膜半導体(NMOS)トランジスタである請求項1又は2に記載のローカルスイッチ論理ユニット。
- 前記複数のNANDフラッシュメモリブロックのうちの前記一つの選択を示す電圧レベルを受信するための第1入力線をさらに有する請求項1乃至3のいずれか一項に記載のローカルスイッチ論理ユニット。
- 前記複数のNANDフラッシュメモリブロックのうちの前記一つが選択されていないことを示す電圧レベルを受信するための第2入力線をさらに有する請求項1乃至3のいずれか一項に記載のローカルスイッチ論理ユニット。
- 前記所定電圧はグラウンドである請求項1乃至5のいずれか一項に記載のローカルスイッチ論理ユニット。
- グローバル共通ソース線信号を受信するための第1入力線を更に備える、ことを特徴とする請求項1乃至3のいずれか一項に記載のローカル論理ユニット。
- グランド選択信号を受信するための第3入力線を更に備える、ことを請求項1乃至3のいずれか一項に記載のローカル論理ユニット。
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