JP5724281B2

JP5724281B2 - パワー半導体デバイスの電流検出回路

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Publication number: JP5724281B2
Application number: JP2010228103A
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Inventors: 浩文上村
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Description

本発明は、パワー半導体デバイスの電流検出回路および検出方法に関し、特に、ダイオード，サイリスタ，トランジスタ(バイポーラトランジスタ，MOS-FET（Metal Oxide Semiconductor-Field Effect Transistor：電界効果トランジスタ），IGBT（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）などのパワー半導体デバイスに流れる電流を検出する電流検出回路および検出方法に関する。

パワー半導体デバイスの一種であるIGBTとフリーホイーリングダイオード（以下、FWD(Free Wheeling Diode)と称する）を搭載したIGBTモジュールは、インバータやＤＣ(Direct Current)チョッパ回路などの電力変換装置に適用されている。

一般的にこれらの電力変換回路を制御するためには出力電流の検出が必要となる。この出力電流の検出には、通常
(１)カレントトランス（Current Transformer）やDC-CT（Direct Current-Current Transformer:直流カレントトランス）などの電流検出器を使用する方法
(２)電流検出用の抵抗（シャント抵抗と呼ばれる）を使用する方法
の２つの方法が多く採用されている。

図９は、DC-CT を使用した従来の３相インバータ装置の構成例を示す図である。DC-CT（直流変流器とも云う）は下記に示す特許文献１に示されているように環状のコアと磁気センサであるホール素子を利用したものである。配線をコアに貫通させ配線に電流を通じたときに発生する磁気を検出することで電流を検出する。図９に示すインバータ101では出力配線に、このDC-CT 105を設置し、検出した電流値を制御回路102に入力している。

図１０は、シャント抵抗を使用した従来の３相インバータ装置の構成例を示す図である。図１０に示すインバータ101の下アームにシャント抵抗106を接続している。下アームのIGBT 201がオンしたタイミングでは出力電流は下アームに通流するので、このときのシャント抵抗106の電圧降下を制御回路102で検出することで出力電流を検出する。このシャント抵抗を使用する電流検出回路は、例えば下記に示す特許文献２に示されている。

図１１は、シャント抵抗を使用した従来のチョッパ回路の構成例を示す図である。図１１に示されているように、GND(Ground)ラインにシャント抵抗106を接続し、抵抗106の電圧降下を検出している。この場所で電流を検出することによって、直流電源103からアルミ電解コンデンサ108の方向へ昇圧チョッパ動作したときの電流と、アルミ電解コンデンサ108から直流電源103の方向へ降圧チョッパ動作したときの電流を制御回路102は検出することができる。

これら従来の電流検出方法には以下に示すような問題がある。すなわち、図９に示したDC-CT を使用した電流検出法では、DC-CT がホールセンサやコアを使用することから一般的には高価になること、DC-CT は周辺温度によって出力の特性が変化してしまう、といった問題点がある。またコアを使用しているため検出器のサイズが大きくなり、電力変換装置の小型化の制約になるといった問題点がある。

また図１０に示したシャント抵抗を使用した電流検出法では、シャント抵抗による電力損失が発生するため、電力変換装置の電力変換効率が低下するといった問題点がある。さらに大きな損失を許容するために抵抗器自体のサイズが大型となり、変換装置の小型化の制約になるといった問題点がある。

ところで、パワー半導体デバイスである、ダイオード，サイリスタ，トランジスタなどには“センス機能付きパワー半導体デバイス”と呼ばれる電流検出用の機能が付いている場合がある。例えばインバータ装置を構成しているIGBTやFWDでは“センスIGBT”“センスFWD”と呼ばれる、電流検出用の機能が付いているものがある。以下では、“センスIGBT”を例にしてこの機能を説明する。

通常IGBTは同一構造からなる数千〜数万個のセルから構成されている。このうちの一部を電流検出用のセルとして利用する。この場合、電流検出用の一部のセルからなるIGBTを“センス領域“、その他のセルからなるIGBTを“メイン領域”と呼んでいる。そして一般的には、メイン領域のセル数Nm (Nm は整数)とセンス領域のセル数Ns (Ns は整数)の比（Nm／Ns）は数千倍に設定していることが多い。メイン領域とセンス領域のコレクタ端子は共通であるが、エミッタ端子はメインエミッタ端子（以下、メイン端子と呼ぶ）と電流検出用エミッタ端子（以下、センス端子と呼ぶ）に分離されている。このような構成のIGBTは、図１３（ａ）に示すような回路記号で表現される。またその等価回路は図１３（ｂ）のように表される。

フリーホイーリングダイオード（FWD）の場合も同様にチップの一部を電流検出用に分離して、アノード端子を主アノード端子（以下、メイン端子）と電流検出用アノード端子（以下、センス端子）に分離する。

現状のIPM（Intelligent Power Module：インテリジェント・パワー・モジュール）では、このセンスIGBTの機能を過電流検出に使用した例が報告されている。すなわち下記に示す特許文献３では、センス領域に流れる電流が所定の値を超えたときにメイン領域に過電流が流れていると判定する。

このセンス領域を利用して電流検出するという技術は、下記に示す特許文献１および２においても提案されている。これらの技術を、図１２を用いて説明する。
センス端子には、原理的にはセル数の比(Nm／Ns)に応じた電流が流れる（式１参照）。

Im／Is ＝（Nm＋Ns）／Ns ≒ Nm／Ns （式１）
ここで Im：メイン電流（メインIGBTに流れる電流）
Is：センス電流（センスIGBTに流れる電流）
Nm：メイン領域のセル数
Ns：センス領域のセル数
そこで図１２のようにセンス端子にシャント抵抗Rs を接続してセンス電流Is を検出し、下記式２に基づいてメイン電流を算出する。

Im ＝（Nm／Ns）・Is
＝（Nm／Ns）・（Vs／Rs）（式２）
メイン電流Im をシャント抵抗Rs で検出する場合には抵抗の損失が大きくなるという問題があったが、この方法ではシャント抵抗損失は小さく、したがって効率の低下や抵抗器の大型化の問題はなくなる。

しかしながら、この方法では電流の検出精度が問題となる。つまり、一般にインバータ制御では１〜２％の電流検出精度が求められる。しかし上記のセンス領域を用いる方法は精度が低いため実用に到っていない。

精度が低い理由としては、下記の２点が挙げられている。すなわち、
(ａ)メイン領域とセンス領域の特性の差異による要因
電流比がセル数の比に比例するというのはメイン領域とセンス領域の各セルの特性が同じという前提に立っている。しかし実際には特性のばらつきがあるため、メイン電流とセンス電流の電流比が一定にならない。これをグラフで説明すれば、メイン電流とセンス電流の関係はリニアにはならない（図１４における補正前の特性を参照）。

なお、この特性の差は近似的には各IGBTの閾値電圧Vthm0、Vths0 および内部抵抗Rm0、Rs0 の差と考えることができる。
(ｂ)シャント抵抗の影響による要因
センス端子に接続したシャント抵抗Rs に電流が流れるとき電圧降下が発生する。このためメイン端子電位とセンス端子電位に差が生じ、メイン電流とセンス電流の電流比が一定にならない。

特開２０００−１３４９５５号公報（図１、図１８）特開２００３−２７４６６７号公報（図１、図４、図７）特開平１０−３２４７６号公報（図８、図９）

上述した先行技術の問題点に鑑み、本発明は下記に示される３つの課題の解決を図ることをその目的とするものである。すなわち
(１)DC-CT（直流カレントトランス）やシャント抵抗（メイン電流検出用）を用いた場合の電流検出器の大型化や損失の増大を減らす。
(２)センス機能付きパワー半導体デバイスを利用する場合の電流検出精度の低下が起きないようにする。
(３)センス機能付パワー半導体デバイスの電流検出精度を向上する補正回路のデジタル制御化と回路規模の抑制を図る。

これをさらに具体的に示せば、
(ａ)センス機能付きパワー半導体デバイスのセンス機能を用いて電流を検出することにより小型で低損失の電流検出回路を実現する。
(ｂ)その場合、メイン電流Im とセンス電流Is のリニアリティを補正し、電流検出の精度を向上させる。
(ｃ)上記リニアリティを補正する補正回路のデジタル制御を可能とし、実現可能な回路規模となるようにする。

上記課題を解決するために、本発明のパワー半導体デバイスの電流検出回路の構成原理は、メイン領域とセンス領域の特性の差が各IGBTの閾値電圧および内部抵抗の差によるものと近似し、各IGBTの閾値電圧および内部抵抗の差を補正するように構成する。

具体的には上記電流検出回路において、メイン領域に既知の電流を流し、これをセンス端子から電流を検出し、検出した電流に応じて、メイン領域とセンス領域の特性の差を補正するために、ゲインとオフセットを調整するよう構成したものである。より具体的にはパワー半導体デバイスのメイン領域に既知の電流を流し、これをパワー半導体デバイスのセンス端子に接続する電流検出手段で検出し、検出した電流を基に特性のずれを検出し、両者の特性が一致するように、出力調整器におけるオフセット量とゲイン量を調整するように構成したものである。

また上記電流検出回路において、半導体デバイスの電流検出精度を向上するための補正用パラメータとして、内部抵抗の差を補正するパラメータKg と内部閾値電圧の差を補正するパラメータKo を設定し、当該パラメータを外部からシリアル又はパラレルの信号供給手段を介するデジタル信号により変更できるように構成したものである。

さらに上アームと下アームのスイッチング素子にIGBTとFWDを備えてなるインバータ装置又はチョッパ回路において、上記下アームに設けた上記IGBTをセンス機能付きIGBT及び上記下アームに設けた上記FWDをセンス機能付きFWDとし、該センス機能付きIGBT及び該センス機能付きFWDのセンス端子に上記した電流検出回路を接続して構成したことを特徴とする。

本発明によれば、センス機能付きパワー半導体デバイスのセンス特性を補正することができ、センス機能を利用して精度の高いメイン電流の算出が可能になる。このようにセンス機能を用いてメイン電流検出を行っているため、DC-CT（直流カレントトランス）やシャント抵抗（メイン電流検出用）を使用している従来の方法と比較して、電流検出器の小型化と低損失化を実現することができる。

また本発明によれば、上記補正用パラメータの設定を外部からシリアル又はパラレルの信号供給手段で行えるようにしたため、本発明の電流検出回路を搭載するアプリケーション回路を適正な回路規模で実現することができる。

また本発明の電流検出回路を、インバータ装置の下アーム或いはチョッパ回路の下アームに適用することでインバータ装置或いはチョッパ回路の出力電流を精度よく検出することができる。

本発明の実施形態に係るパワー半導体デバイスの電流検出回路の第１の構成原理を示す図である。本発明の実施形態に係るパワー半導体デバイスの電流検出回路の第２の構成原理を示す図である。本発明の実施形態に係るパワー半導体デバイスの電流検出回路の第３の構成原理を示す図である。本発明の実施形態に係るパワー半導体デバイスの電流検出回路の第４の構成原理を示す図である。本発明の実施形態に係るパワー半導体デバイスの電流検出回路の第１の実施例を示す図である。本発明の実施形態に係るパワー半導体デバイスの電流検出回路の第２の実施例を示す図である。本発明のパワー半導体デバイスの電流検出回路を適用したインバータ装置の構成例を示す図である。本発明のパワー半導体デバイスの電流検出回路を適用したチョッパ回路の構成例を示す図である。 DC-CT を使用した従来のインバータ装置の構成例を示す図である。シャント抵抗を使用した従来のインバータ装置の構成例を示す図である。シャント抵抗を使用した従来のチョッパ回路の構成例を示す図である。センス機能付き半導体デバイスを使用した従来のインバータ装置の構成例を示す図である。センス機能付き半導体デバイス(例．IGBT)の回路記号及び等価回路を示す図である。本発明のパワー半導体デバイスの電流検出回路による Im-Is 特性のリニアリティの改善の様子を示す図である。

以下、本発明の実施の形態について、詳細に説明する。
本発明のパワー半導体デバイスの電流検出回路の構成原理は、メイン領域とセンス領域の特性の差が各IGBTの閾値電圧および内部抵抗の差によるものと近似し、各IGBTの閾値電圧および内部抵抗の差を補正するように構成したものである。具体的には上記電流検出回路において、メイン領域に既知の電流を流し、これをセンス端子から電流を検出し、検出した電流に応じて、メイン領域とセンス領域の特性の差を補正するために、ゲインとオフセットを調整するよう構成したものである。より具体的にはパワー半導体デバイスのメイン領域に既知の電流を流し、これをパワー半導体デバイスのセンス端子に接続する電流検出手段で検出し、検出した電流を基に特性のずれを検出し、両者の特性が一致するように、出力調整器におけるオフセット量とゲイン量を調整するように構成したものである。
これらについては後で詳しく説明する。これにより、小型で低損失の電流検出回路を実現することができる。

次に本発明の実施形態に係るパワー半導体デバイスの電流検出回路について詳しく説明するが、まず本発明の電流検出回路の基本的構成について説明し、その後で具体的な構成（実施例）について説明することにする。

図１は、本発明の実施形態に係るパワー半導体デバイスの電流検出回路の第１の構成原理を示す図である。図１（ａ）において本発明の実施形態に係るパワー半導体デバイスの電流検出回路（2）は、電流検出部（21）および可変電圧源回路（22）により構成されている。そして電流検出部（21）および可変電圧源回路（22）は直列に接続される。また電流検出回路（2）は、図１（ａ）の上部に示されるセンス機能付きパワー半導体素子（1）のセンス端子S とメイン端子M との間に接続される。なお図１（ａ）の上部に示されるセンス機能付きパワー半導体素子（1）の構成は上述した図１３に示されるものと基本的に同じである。電流検出部（21）が検出する電流情報である電流センス出力を可変電圧源回路（22）の出力電圧を調整する出力調整器（221）に入力するようにする。

このように構成することで、センス端子S の電位を可変電圧源回路（22）の出力電圧に固定することができる。仮に可変電圧源回路（22）の出力が0V であれば、センス電流Is として流れる電流の大小によらず、センス端子S の電位をGND(Ground)電位に固定することができる。すなわち上述の従来技術で問題となったシャント抵抗の電圧降下の影響を排除することができる。

さらに可変電圧源回路（22）の出力電圧は、電流検出部21で検出した電流に応じて変化するように、出力調整器（221）によってゲインKg とオフセットKo を設定する。ここでKg は内部抵抗の差を補正するパラメータ、またKo は内部閾値電圧の差を補正するパラメータとしてそれぞれ設定される。このようにすると流れた電流に応じてセンス端子S の電圧Vs が
Vs ＝ Kg×Is＋Ko
ここで Kg：ゲイン
Ko：オフセット
のように変化する。ゲインKg およびオフセットKo がそれぞれ擬似的な抵抗およびオフセット電圧のように機能するため
Rm0 ≒ Rs0 ＋ Kg
Vthm0 ≒ Vths0 ＋ Ko
ここで Rm0：メイン領域の内部抵抗
Rs0：センス領域の内部抵抗
Vthm0：メイン領域の閾値電圧
Vths0：センス領域の閾値電圧
となるように調整することによって、メイン領域とセンス領域の特性の差を補正することができる。なお、ゲインKg およびオフセットKo は正負両極性に設定が可能である。

また、図１（ｂ）に示すようにゲインKg およびオフセットKo は、外部に設けられるＣＰＵ(Central Processing Unit：中央処理装置)３から出力されるデジタル信号(出力設定信号)により正負両極性に設定することも可能である。なおＣＰＵ３から出力される出力設定信号は、シリアル形式またはパラレル形式で出力調整器（221）に印加される。

図２は、本発明の実施形態に係るパワー半導体デバイスの電流検出回路の第２の構成原理を示す図である。図２（ａ）において本発明の実施形態に係るパワー半導体デバイスの電流検出回路（2）は、電流-電圧変換回路（24）、可変電圧源回路（22）および出力レベル調節器（25）により構成されている。そして電流-電圧変換回路（24）と可変電圧源回路（22）は直列接続される。また電流検出回路（2）は、図２（ａ）の上部に示されるセンス機能付きパワー半導体素子（1）のセンス端子S とメイン端子M との間に接続される。さらに電流-電圧変換回路（24）の出力を可変電圧源回路（22）の出力調整器（221）に入力するようにする。また出力レベル調節器（25）の入力側を電流-電圧変換回路（24）の出力側に接続するようにする。なお図２（ａ）の上部に示されるセンス機能付きパワー半導体素子（1）の構成は上述した図１３に示されるものと基本的に同じである。

このように構成することで、センス端子S の電位を可変電圧源回路（22）の出力電圧に固定（オペアンプの−端子と＋端子がバーチュアルショートとなるため）することができる。仮に可変電圧源回路（22）の出力電圧が0V であれば、センス電流Is として流れる電流の大小によらず、センス端子S の電位をGND電位に固定することができる。すなわち上述の従来技術で問題となったシャント抵抗の電圧降下の影響を排除することができる。

さらに可変電圧源回路（22）の出力電圧は、電流-電圧変換回路（24）で検出した電流に応じて変化するように、出力調整器（221）によってゲインKg とオフセットKo を設定する。上述したようにKg は内部抵抗の差を補正するパラメータ、またKo は内部閾値電圧の差を補正するパラメータとしてそれぞれ設定される。このようにすると流れた電流に応じてセンス端子S の電圧Vs が
Vs ＝ Kg×Is＋Ko
ここで Kg：ゲイン
Ko：オフセット
のように変化する。ゲインKg およびオフセットKo がそれぞれ擬似的な抵抗およびオフセット電圧のように機能するため
Rm0 ≒ Rs0 ＋ Kg
Vthm0 ≒ Vths0 ＋ Ko
ここで Rm0：メイン領域の内部抵抗
Rs0：センス領域の内部抵抗
Vthm0：メイン領域の閾値電圧
Vths0：センス領域の閾値電圧
となるように調整することによって、メイン領域とセンス領域の特性の差を補正することができる。なお、ゲインKg およびオフセットKo は正負両極性に設定が可能である。

また、図２（ｂ）に示すようにゲインKg およびオフセットKo は、外部に設けられているＣＰＵ３から出力されるデジタル信号(出力設定信号)により正負両極性に設定することも可能である。なおＣＰＵ３から出力される出力設定信号は、シリアル形式またはパラレル形式で出力調整器（221）に印加される。

図３は、本発明の実施形態に係るパワー半導体デバイスの電流検出回路の第３の構成原理を示す図である。図３（ａ）において本発明の実施形態に係るパワー半導体デバイスの電流検出回路（2）は、電流-電圧変換回路（24）、第１の可変電圧源回路（22）、第２の可変電圧源回路（23）および出力レベル調節器（25）により構成されている。

電流-電圧変換回路と第１の可変電圧源回路と第２の可変電圧源回路は直列接続される。また電流検出回路（2）は、図３（ａ）の上部に示されるセンス機能付きパワー半導体素子（1）のセンス端子S とメイン端子M との間に接続される。さらに電流-電圧変換回路（24）の出力を第１の可変電圧源回路（22）の出力(ゲイン)調整器（221）に入力するようにする。また出力レベル調節器（25）の入力側を電流-電圧変換回路（24）の出力側に接続するようにする。なお図３（ａ）の上部に示されるセンス機能付きパワー半導体素子（1）の構成は上述した図１３に示されるものと基本的に同じである。

このように構成することで、センス端子S の電位を第１の可変電圧源回路（22）と第２の可変電圧源回路（23）の出力電圧を合わせた電圧に固定（オペアンプの −端子と＋端子がバーチュアルショートとなるため）することができる。仮に第１の可変電圧源回路（22）と第２の可変電圧源回路（23）の出力電圧を合わせた電圧が0V であれば、センス電流Is として流れる電流の大小によらず、センス端子S の電位をGND電位に固定することができる。すなわち上述の従来技術で問題となったシャント抵抗の電圧降下の影響を排除することができる。

さらに、第１の可変電圧源回路（22）の出力電圧は、電流-電圧変換回路（24）で検出した電流に応じて変化するように出力(ゲイン)調整器（221）によってゲインKg を、第２の可変電圧源回路（23）の出力電圧は、出力(オフセット)調整器（231）によってオフセットKo を設定する。上述したようにKg は内部抵抗の差を補正するパラメータ、またKo は内部閾値電圧の差を補正するパラメータとしてそれぞれ設定される。このようにすると流れた電流に応じてセンス端子S の電圧Vs が
Vs ＝ Kg×Is＋Ko
ここで Kg：ゲイン
Ko：オフセット
のように変化する。ゲインKg およびオフセットKo がそれぞれ擬似的な抵抗およびオフセット電圧のように機能するため
Rm0 ≒ Rs0 ＋ Kg
Vthm0 ≒ Vths0 ＋ Ko
ここで Rm0：メイン領域の内部抵抗
Rs0：センス領域の内部抵抗
Vthm0：メイン領域の閾値電圧
Vths0：センス領域の閾値電圧
となるように調整することによって、メイン領域とセンス領域の特性の差を補正することができる。なお、ゲインKg およびオフセットKo は正負両極性に設定が可能である。

また、図３（ｂ）に示すようにゲインKg およびオフセットKo は、外部に設けられるＣＰＵ３から出力されるデジタル信号(出力設定信号)により正負両極性に設定することも可能である。なおＣＰＵ３から出力される出力設定信号は、シリアル形式またはパラレル形式で出力(ゲイン)調整器（221）および出力(オフセット)調整器（231）に印加される。

図４は、本発明の実施形態に係るパワー半導体デバイスの電流検出回路の第４の構成原理を示す図である。図４（ａ）において本発明の実施形態に係るパワー半導体デバイスの電流検出回路（2）は、電流-電圧変換回路（24）、可変電圧源回路（23）、可変抵抗器（26）および出力レベル調節器（25）により構成されている。

可変抵抗器（26）と電流-電圧変換回路（24）と可変電圧源回路（23）は直列接続される。また電流検出回路（2）は、図４（ａ）の上部に示されるセンス機能付きパワー半導体素子（1）のセンス端子S とメイン端子M との間に接続される。さらに出力レベル調節器（25）の入力側を電流-電圧変換回路（24）の出力側に接続するようにする。なお図４（ａ）の上部に示されるセンス機能付きパワー半導体素子（1）の構成は上述した図１３に示されるものと基本的に同じである。

このように構成したうえで、さらに可変抵抗器（26）の抵抗値Rc と、可変電圧源回路（23）の出力電圧を出力(オフセット)調整器（231）のオフセットKo を設定する。ここでKo は内部閾値電圧の差を補正するパラメータとして設定される。このようにすると流れた電流に応じてセンス端子S の電圧Vs が
Vs ＝ Rc×Is＋Ko
ここで Rc：可変抵抗器の抵抗値
Ko：オフセット
のように変化する。抵抗値Rc およびオフセットKo がそれぞれ抵抗および擬似的なオフセット電圧のように機能するため
Rm0 ≒ Rs0 ＋ Rc
Vthm0 ≒ Vths0 ＋ Ko
ここで Rm0：メイン領域の内部抵抗
Rs0：センス領域の内部抵抗
Vthm0：メイン領域の閾値電圧
Vths0：センス領域の閾値電圧
となるように調整することによって、メイン領域とセンス領域の特性の差を補正することができる。なお、オフセットKo は正負両極性に設定が可能である。

また、図４（ｂ）に示すようにオフセットKo は、外部に設けられるＣＰＵ３から出力されるデジタル信号(オフセット設定信号)により正負両極性に設定することも可能である。なおＣＰＵ３から出力されるオフセット設定信号は、シリアル形式またはパラレル形式で出力調整器（231）に印加される。

図５は、本発明の実施形態に係るパワー半導体デバイスの電流検出回路の第１の実施例を示す図である。図５では、上記図３に示した本発明の実施形態に係るパワー半導体デバイスの電流検出回路の第３の構成原理を具現化したものである。

図５に示した本発明の第１の実施例において、本発明の実施形態に係るパワー半導体デバイスの電流検出回路は、電流−電圧変換回路（24）、第１の可変電圧源回路（22）、第２の可変電圧源回路（23）および出力レベル調節器（25）により構成されている。

第１の可変電圧源回路（22）は２つの反転増幅器と出力(ゲイン)調整器（221）から構成される。出力(ゲイン)調整器（221）はラダー回路とデジタル信号によるビット設定に応じてスイッチングを行うビット信号デコーダとから構成される（図中では分解能４bitの例を示す）。第２の可変電圧源回路（23）は第１の可変電圧源回路（22）の構成に基準電位出力ＩＣ(Integrated Circuit)が付加された構成となっている。第１の可変電圧源回路（22）と第２の可変電圧源回路（23）の出力電圧は加算回路（オペアンプおよび抵抗R5〜R7を含む）により加算され、電流-電圧変換回路（24）の基準電位端子（＋端子）に接続されている。出力レベル調節器（25）は加算回路（オペアンプおよび抵抗R2〜R4を含む）により構成され、電流センス出力のゲインとオフセットを調整する。

次に本発明の第１の実施例に係るパワー半導体デバイスの電流検出回路の動作を説明するが、その動作原理は既に図３で説明しているのでここでは若干の補足を加えるだけにとどめる。

第１の可変電圧源回路（22）は電流-電圧変換回路（24）の出力電圧Vi を入力としてビット信号の設定により -Vi〜Vi（ゲインKg = -1〜1）を出力可能となっている。第２の可変電圧源回路（23）は基準電位出力ＩＣの出力電圧Vref を入力としてビット信号の設定により -Vref〜Vref（オフセットゲインKo = -1〜1）を出力することが可能にされている。

メイン領域の内部抵抗Rm0 とセンス領域の内部抵抗Rs0 との関係にしたがって、ゲインKg およびオフセットゲインKo を調整する。このとき第１の可変電圧源回路（22）と第２の可変電圧源回路（23）の出力を加算した出力（この加算出力は電流-電圧変換回路（24）に設けられているオペアンプの＋端子（基準端子）に加わり、これがバーチュアルショートになっている −端子に加わるため結果としてセンス端子S の電位となる）は
Vs ＝ (R7/R5)×(R1×Is)×Kg ＋ (R7/R6)×Vref×Ko
＝ {(R7/R5)×R1×Kg}×Is ＋ {(R7/R6)×Vref×Ko}
となり、ゲインKg およびオフセットゲインKo がそれぞれ擬似的な抵抗およびオフセット電圧として機能する。

ここで
Rm0 ≒ Rs0＋{(R7/R5)×R1×Kg}
Vthm0 ≒ Vths0＋{(R7/R6)×Vref×Ko}
となるようにゲインKg とオフセットゲインKo を調整する。

これによってメイン領域とセンス領域の特性差を補正し、Im-Is 特性をリニアにすることができる。
図６は、本発明の実施形態に係るパワー半導体デバイスの電流検出回路の第２の実施例を示す図である。図６では、上記図４に示した本発明の実施形態に係るパワー半導体デバイスの電流検出回路の第４の構成原理を具現化したものである。

図６に示した本発明の第２の実施例において、本発明の実施形態に係るパワー半導体デバイスの電流検出回路は、電流-電圧変換回路（24）、可変電圧源回路（23）、可変抵抗（26）および出力レベル調節器（25）により構成されている。

出力レベル調節器（25）は加算回路（オペアンプおよび抵抗R2〜R4を含む）により構成され、電流センス出力のゲインとオフセットを調整する。
次に本発明の第２の実施例に係るパワー半導体デバイスの電流検出回路の動作を説明するが、その動作原理は既に図４で説明しているのでここでは若干の補足を加えるだけにとどめる。

メイン領域の内部抵抗Rm0 とセンス領域の内部抵抗Rs0 を比較して
Rm0 ＞ Rs0
のときに、センス端子S の電位Vs は
Vs = Rc×Is
となり、電流の増加に比例してセンス端子電圧Vs が上昇する。

また、オフセットゲインKo を調整すると可変抵抗（26）の電流-電圧変換回路（24）と接続されている端子の電位Vrc は
Vrc = (R7/R6)×Vref×Ko
となり、結果的にセンス端子電圧Vs は
Vs = Rc×Is ＋ {(R7/R6)×Vref×Ko}
となり、オフセットゲインKo は擬似的なオフセット電圧として機能する。

ここで
Rm0 ≒ Rs0＋Rc
Vthm0 ≒ Vths0＋{(R7/R6)×Vref×Ko}
となるように可変抵抗値Rc とオフセットゲインKo を調整する。

これによってメイン領域とセンス領域の特性差を補正し、Im-Is 特性をリニアにすることができる。
このIm-Is 特性のリニアリティを改善する様子を示すのが図１４である。図１４は、本発明のパワー半導体デバイスの電流検出回路によるIm-Is 特性のリニアリティの改善の様子を示す図である。図１４に示すようにIm-Is 特性の補正前はメイン電流Im とセンス電流Is の比が一定でなく、Im-Is 特性が湾曲する。これに対し上述した本発明のパワー半導体デバイスの電流検出回路を採用してIm-Is 特性の補正を行うようにすると、Im-Is 特性が直線に近づきリニアリティが改善されているのが分かる。

図７は本発明のパワー半導体デバイスの電流検出回路を適用したインバータ装置の構成例を示す図である。図７に示すインバータ装置において、下アームに本発明の実施例で示したセンス機能付きIGBT（203）とセンス機能付きFWD（204）を適用する。すなわちそれぞれのセンス端子S に本発明の実施例で示した電流検出回路（2）を接続する。この際、電流検出回路（2）は上記第１の実施例又は上記第２の実施例のどちらでも良い。

このように構成することで３相のインバータ装置における下アーム電流を検出することが可能となり、そうすることでインバータ装置の出力電流を精度よく検出することができる。なお、上記以外の構成は、図１０に示した従来のインバータ装置と同じなのでその説明を省くことにする。

図８は本発明のパワー半導体デバイスの電流検出回路を適用したチョッパ回路の構成例を示す図である。図８に示すチョッパ回路は、ＤＣチョッパ回路の例を示しており、下アームに本発明の実施例で示したセンス機能付きIGBT（203）とセンス機能付きFWD（204）を適用する。すなわちIGBT（203），FWD（204）のそれぞれのセンス端子に本発明の実施例で示した電流検出回路（2）を接続する。この際、電流検出回路（2）は上記第１の実施例又は上記第２の実施例のどちらでも良い。

このように構成することでチョッパ回路の下アーム電流を検出することが可能となり、そうすることでチョッパ回路の出力電流を精度よく検出することができる。なお、上記以外の構成は、図１１に示した従来のチョッパ回路と同じなのでその説明を省くことにする。

本発明は、上記したインバータ装置やチョッパ回路の例に止まらず、他のIPM（Intelligent Power Module：インテリジェント・パワー・モジュール）アプリケーションにも本発明のパワー半導体デバイスの電流検出回路を適用することが可能である。

1 パワー半導体素子
2 電流検出回路
3 ＣＰＵ(中央処理装置)
21 電流検出部
22 可変電圧源回路1
23 可変電圧源回路2
24 電流-電圧変換回路
25 出力レベル調節器
26 オフセット調整器
101 インバータ(装置)
102 制御回路
103 直流電源
104 モータ
107 チョッパ回路
108 アルミ電解コンデンサ
109 リアクトル
201 IGBT
202 FWD
203 センス機能付きIGBT
204 センス機能付きFWD
221 出力（ゲイン）調整器
231 出力（オフセット）調整器

Claims

パワー半導体デバイスをメイン領域(主領域)とセンス領域(電流検出用領域)とに分け、前記メイン領域に接続された端子(メイン端子)と前記センス領域に接続された端子（センス端子）を具備したセンス機能付きパワー半導体デバイスと、前記センス端子に接続した電流検出回路とを備えて成るパワー半導体デバイスの電流検出回路において、
前記電流検出回路は、
検出する電流を入力する端子と入力した電流を出力とする端子と検出した電流情報を出力する端子を備えた電流検出手段と、出力電圧を制御するための制御入力端子を備えた可変電圧源回路とからなり、
前記電流検出手段と前記可変電圧源回路が直列に接続され、
前記電流検出手段の電流情報出力端子が前記可変電圧源回路の制御入力に接続され、
直列に接続された前記電流検出手段と前記可変電圧源回路が前記センス端子と前記メイン端子に接続されるように構成され、
前記センス端子に流れた電流に応じて前記可変電圧源回路の出力電圧を調整することによって、前記センス端子の電位を調整して、前記メイン領域と前記センス領域との特性の差を補正することを特徴とするパワー半導体デバイスの電流検出回路。
前記可変電圧源回路を、第１の可変電圧源回路と第２の可変電圧源回路に分け、
前記電流検出手段と前記第１の可変電圧源回路と前記第２の可変電圧源回路が直列に接続され、
前記電流検出手段の電流情報出力端子が前記第１の可変電圧源回路の制御入力に接続されるように構成され、
前記センス端子に流れた電流に応じて前記第１の可変電圧源回路の出力電圧を調整し、前記第２の可変電圧源回路の出力電圧を調整することによって、前記センス端子の電位を調整して、前記メイン領域と前記センス領域との特性の差を補正することを特徴とする請求項１に記載のパワー半導体デバイスの電流検出回路。
前記第１の可変電圧源回路を可変抵抗器に置き換え、該可変抵抗器と前記電流検出手段と前記第２の可変電圧源回路が直列に接続されるように構成され、
前記可変抵抗器の抵抗値と前記第２の可変電圧源回路の出力を調整することによって、前記センス端子の電位を調整して、前記メイン領域と前記センス領域との特性の差を補正することを請求項２に記載の特徴とするパワー半導体デバイスの電流検出回路。
前記電流検出手段を電流-電圧変換回路としたことを特徴とする請求項１ないし請求項３のいずれか一項に記載のパワー半導体デバイスの電流検出回路。
基準電圧の入力端子を備え、外部から供給されるデジタル信号により制御可能なゲイン調節機能を備え、
前記デジタル信号により制御され設定されたゲイン量を前記基準電圧に乗算した電圧を出力可能な可変電圧源回路を備えることを特徴とする請求項１ないし請求項４のいずれか一項に記載のパワー半導体デバイスの電流検出回路。
上アームと下アームのスイッチング素子にIGBTとFWDを備えてなるインバータ装置において、前記下アームに設けた前記IGBTをセンス機能付きIGBT及び前記下アームに設けた前記FWDをセンス機能付きFWDとし、該センス機能付きIGBT及び該センス機能付きFWDの各センス端子に前記請求項１ないし５のいずれかに記載した電流検出回路を接続したことを特徴とするインバータ装置。
上アームと下アームのスイッチング素子にIGBTとFWDを備えてなるチョッパ回路において、前記下アームに設けた前記IGBTをセンス機能付きIGBT及び前記下アームに設けた前記FWDをセンス機能付きFWDとし、該センス機能付きIGBT及び該センス機能付きFWDの各センス端子に前記請求項１ないし５のいずれかに記載した電流検出回路を接続したことを特徴とするチョッパ回路。