JP5170208B2 - パワー半導体デバイスの電流検出回路 - Google Patents
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Description
(1)カレントトランス(Current Transformer)やDC-CT(Direct Current-Current Transformer:直流カレントトランス)などの電流検出器を使用する方法
(2)電流検出用の抵抗(シャント抵抗と呼ばれる)を使用する方法
の2つの方法が多く採用されている。
Im/Is =(Nm+Ns)/Ns ≒ Nm/Ns (式1)
ここで Im:メイン電流(メインIGBTに流れる電流)
Is:センス電流(センスIGBTに流れる電流)
Nm:メイン領域のセル数
Ns:センス領域のセル数
そこで図9のようにIGBT 203のセンス端子にシャント抵抗Rs を接続してセンス電流Is を検出し、下記式2に基づいてメイン電流を算出する。
=(Nm/Ns)・(Vs/Rs) (式2)
メイン電流Im をシャント抵抗Rs で検出する場合には抵抗の損失が大きくなるという問題があったが、この方法ではシャント抵抗損失は小さく、したがって効率の低下や抵抗器の大型化の問題はなくなる。
(a)メイン領域とセンス領域の特性の差異による要因
電流比がセル数の比に比例するというのはメイン領域とセンス領域の各セルの特性が同じという前提に立っている。しかし実際には特性のばらつきがあるため、メイン電流とセンス電流の電流比が一定にならない。すなわちメイン電流とセンス電流の関係がリニアにはならない。
(b)シャント抵抗の影響による要因
センス端子に接続したシャント抵抗Rs に電流が流れるとき電圧降下が発生する。このためメイン端子電位とセンス端子電位に差が生じ、メイン電流とセンス電流の電流比が一定にならない。
そこで本発明は上述した課題に鑑み、以下の課題を解決することをその目的とするものである。すなわち
(1)DC-CT(直流カレントトランス)やシャント抵抗を用いた場合の電流検出器の大型化や損失の増大を減らす。
(2)センス機能付きパワー半導体デバイスを利用する場合の電流検出精度の低下を招かないようにする。
(3)センス機能付パワー半導体デバイスの電流検出精度を向上するための補正回路のデジタル制御化と回路規模の抑制を図る。
(a)センス機能付きパワー半導体デバイスのセンス機能を用いて電流を検出することにより小型で低損失の電流検出回路を実現する。
(b)その場合、メイン電流Im とセンス電流Is のリニアリティを補正して電流検出の精度を向上させる。
(c)上記リニアリティを補正するための補正回路のデジタル制御を可能とし、実現可能な回路規模となるようにする。
(d)パワー半導体デバイスの電流検出精度を上述のようにして向上させつつ、センスIGBT電流検出用とセンスFWD電流検出用にそれぞれ設けていた電流検出回路を共通化し、電流検出回路の規模を低減できるよう工夫する。
図1は、インバータ装置の1相分について本発明の実施形態に係るパワー半導体デバイスの電流検出回路を適用した例を示す図である。図1に示すインバータ装置の下アームに適用する電流回路として、上述した図8や図9に示した従来構成のシャント抵抗を用いた電流回路では所望の電流検出精度が得られないため、図2に詳述する所望の電流検出精度が得られる本発明の実施形態に係る電流回路310を1つだけ用いることで、上述した図10に示した2つの従来構成の電流回路210(図9に示したシャント抵抗を用いた電流回路)を用いることなくインバータ装置の1相分について電流検出を行うことができる。
Vs = Kgc×Is+Koc
ここで Kgc:ゲイン調整分
Koc:オフセット調整分
のように変化する。ゲイン調整分Kgc およびオフセット調整分Koc がそれぞれ擬似的な抵抗およびオフセット電圧のように機能するため
Rm0 ≒ Rs0 + Kgc
Vthm0 ≒ Vths0 + Koc
ここで Rm0:メイン領域の内部抵抗
Rs0:センス領域の内部抵抗
Vthm0:メイン領域の閾値電圧
Vths0:センス領域の閾値電圧
となるように調整することによって、メイン領域とセンス領域の特性の差を補正することができる。なお、ゲイン調整分Kgc およびオフセット調整分Koc は、外部に設けられたCPU(3)から出力されるゲイン設定信号およびオフセット設定信号により正負両極性に設定することが可能である。
Vds = Kgc×Ids+Koc
ここで Kgc:ゲイン調整分
Koc:オフセット調整分
のように変化する。ゲイン調整分Kgc およびオフセット調整分Koc がそれぞれ擬似的な抵抗およびオフセット電圧のように機能するため
Rdm0 ≒ Rds0 + Kgc
Vdthm0 ≒ Vdths0 + Koc
ここで Rdm0:メイン領域の内部抵抗
Rds0:センス領域の内部抵抗
Vdthm0:メイン領域の閾値電圧
Vdths0:センス領域の閾値電圧
となるように調整することによって、メイン領域とセンス領域の特性の差を補正することができる。
本発明の電流検出回路(2)では、第1の可変電圧源回路(22)の出力電圧が、電流-電圧変換回路(24)で検出した電流に応じて変化するように出力(ゲイン)調整器(221)を外部に設けられたCPU(3)のゲイン設定信号によってゲインKg を、また第2の可変電圧源回路(23)の出力電圧が、出力(オフセット)調整器(231)を外部に設けられたCPU(3)のオフセット設定信号によってオフセットゲインKo を、それぞれ設定可能にしている。
Vs = (R7/R5)×(R1×Is)×Kg + (R7/R6)×Vref×Ko
= {(R7/R5)×R1×Kg}×Is + {(R7/R6)×Vref×Ko}
となり、ゲインKg およびオフセットゲインKo の各乗算項がそれぞれ擬似的な抵抗およびオフセット電圧として機能する。
Rm0 ≒ Rs0+{(R7/R5)×R1×Kg}
Vthm0 ≒ Vths0+{(R7/R6)×Vref×Ko}
となるようにゲインKg とオフセットゲインKo を外部に設けたCPU(3)で調整する。
次に下アームにおけるFWDに電流が流れる期間(出力電流の電流方向がインバータ装置の下アームから電流が流れ出す期間(= 電流-電圧変換回路(24)の出力がグランドレベルよりも大きい期間)、電流-電圧変換回路(24)の出力は、正の電圧を出力する)における上記FWD素子(11)におけるメイン電流Idm とセンス電流Ids のリニアリティの補正が行われる。すなわち、
本発明の電流検出回路(2)では、第1の可変電圧源回路(22)の出力電圧が、電流-電圧変換回路(24)で検出した電流に応じて変化するように出力(ゲイン)調整器(221)を外部に設けられたCPU(3)のゲイン設定信号によってゲインKg を、また第2の可変電圧源回路(23)の出力電圧が、出力(オフセット)調整器(231)を外部に設けられたCPU(3)のオフセット設定信号によってオフセットゲインKo を、それぞれ設定可能にしている。
Vds = (R7/R5)×(R1×Ids)×Kg + (R7/R6)×Vref×Ko
= {(R7/R5)×R1×Kg}×Ids + {(R7/R6)×Vref×Ko}
となり、ゲインKg およびオフセットゲインKo の各乗算項がそれぞれ擬似的な抵抗およびオフセット電圧として機能する。
Rdm0 ≒ Rds0+{(R7/R5)×R1×Kg}
Vdthm0 ≒ Vdths0+{(R7/R6)×Vref×Ko}
となるようにゲインKg とオフセットゲインKo を外部に設けたCPU(3)で調整する。
そして外部に設けられたCPU(3)は、電流方向検出回路(27)からの電流方向検出信号出力に応じて、例えば、電流方向検出信号出力がハイレベル“Hi”の場合は、FWD用のゲイン設定信号およびオフセット設定信号を出力し、電流方向検出信号出力がローレベル“Lo”の場合は、IGBT用のゲイン設定信号およびオフセット設定信号を出力する。これによって、図2に示した1つの電流検出回路でFWDとIGBTの両方のメイン領域とセンス領域の特性差を補正して両者におけるリニアリティを改善することが可能となる。
2,310 電流検出回路
3 CPU(中央処理装置)
11 FWD素子
22 可変電圧源回路1
23 可変電圧源回路2
24 電流-電圧変換回路
25 出力レベル調節器
26 加算回路
27 電流方向検出回路
101 インバータ(装置)
102 制御回路
103,403 直流電源
104 モータ
201,301 IGBT
202,302 FWD
203,303 センス機能付きIGBT
204,304 センス機能付きFWD
221 出力(ゲイン)調整器
231 出力(オフセット)調整器
271 ヒステリシスコンパレータ
Claims (4)
- パワー半導体デバイスをメイン領域(主領域)とセンス領域(電流検出用領域)とに分け、前記メイン領域に接続された端子(メイン端子)と前記センス領域に接続された端子(センス端子)を具備したセンス機能付きパワー半導体デバイスと、前記センス端子に接続した電流検出回路とを備えて成るパワー半導体デバイスの電流検出回路において、
前記電流検出回路は、
検出する電流を入力とし検出した電流を電圧信号に変換する電流-電圧変換回路と、
該電流-電圧変換回路から出力された電流センス信号の出力レベルを調整する出力レベル調整器と、
前記電流-電圧変換回路から出力された電流センス信号から前記センス機能付きパワー半導体デバイスに流れる出力電流の方向を検出し外部に設けたCPUに出力する電流方向検出回路と、
前記センス機能付きパワー半導体デバイスに流れる出力電流の方向に応じて前記CPUから出力するゲイン設定信号によって前記電圧信号の補正ゲイン量を生成する第1の可変電圧源回路と、
前記センス機能付きパワー半導体デバイスに流れる出力電流の方向に応じて前記CPUから出力するオフセット設定信号によって前記電圧信号の補正オフセット量を生成する第2の可変電圧源回路と、
前記第1の可変電圧源回路の出力と前記第2の可変電圧源の出力を加算しその加算結果を前記電流-電圧変換回路に印加する加算回路とを備え、
前記第1の可変電圧源回路の出力と前記第2の可変電圧源の出力を加算しその加算結果に応じて前記センス端子の電位を調整して前記メイン領域と前記センス領域の特性の差を補正することを特徴とするパワー半導体デバイスの電流検出回路。 - 前記電流方向検出回路は、ヒステリシス付きのコンパレータで構成され、2つのコンパレータ入力の一方の入力にグランド電位を、他方の入力に前記電流-電圧変換回路の出力を接続し、前記電流-電圧変換回路の出力レベルに応じて前記センス機能付きパワー半導体デバイスに流れる出力電流の方向を検出することを特徴とする請求項1に記載のパワー半導体デバイスの電流検出回路。
- 前記センス機能付きパワー半導体デバイスは、センス機能付きIGBTおよびセンス機能付きFWDを含み、
前記CPUは前記電流方向検出回路が検出した電流方向検出信号に応じて前記FWD用ゲイン設定信号およびオフセット設定信号もしくは前記IGBT用ゲイン設定信号およびオフセット設定信号を出力することによって、一の電流検出回路で前記センス機能付きパワー半導体デバイスの前記メイン領域と前記センス領域の特性の差を補正することを特徴とする請求項1に記載のパワー半導体デバイスの電流検出回路。 - 上アームと下アームのスイッチング素子にIGBTとFWDを備えてなるインバータ装置において、前記下アームに設けた前記IGBTをセンス機能付きIGBT及び前記下アームに設けた前記FWDをセンス機能付きFWDとし、該センス機能付きIGBT及び該センス機能付きFWDの各センス端子に共通に前記請求項3に記載の電流検出回路を接続したことを特徴とするインバータ装置。
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