JP5722356B2 - 低電力非同期カウンタ及び方法 - Google Patents
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Description
以下、本願出願時の発明を付記する。
[付記1]
入力信号の経過周期数のデジタル表示を生成する方法であって、該方法は、
第1のQ信号及び第1の相補Q信号を生成するために、前記入力信号のトリガイベントで第1のD信号をサンプリングすることと、
第2のQ信号及び第2の相補Q信号を生成するために、前記第1の相補Q信号のトリガイベントで第2のD信号をサンプリングすることと、
前記入力信号の前記経過周期数の前記デジタル表示の第1のビットを生成するために、参照信号のトリガイベントで前記第1のQ信号をサンプリングすることと、
前記入力信号の前記経過周期数の前記デジタル表示の第2のビットを生成するために、前記参照信号の第1の遅延バージョンのトリガイベントで前記第2のQ信号をサンプリングすることと
を備え、前記第1の相補Q信号は前記第1のD信号に結合され、
前記第2の相補Q信号は前記第2のD信号に結合される、方法。
[付記2]
前記入力信号の前記周期数の前記デジタル表示における複数のビットにつき、
第nのQ信号及び第nの相補Q信号を生成するために、第(n−1)の相補Q信号のトリガイベントで第nのD信号をサンプリングすることと、
前記入力信号の前記経過周期数の前記デジタル表示の第nのビットを生成するために、前記参照信号の第(n−1)の遅延バージョンのトリガイベントで前記第nのQ信号をサンプリングすることと
を更に備え、前記第nの相補Q信号は前記第nのD信号に結合され、
nは、前記入力信号の前記経過周期数の前記デジタル表示における前記ビットのインデックスであり、nは3以上である、付記1の方法。
[付記3]
各信号の前記トリガイベントは、該信号の立ち上がりエッジである、付記1の方法。
[付記4]
前記入力信号は、デジタル位相ロックループにおけるデジタル制御発振器(DCO:digitally-controlled oscillator)の出力信号であり、
前記経過周期数は、前記DCO出力信号の蓄積された位相(accumulated phase)の整数部分を示す、付記1の方法。
[付記5]
前記参照信号の前記第1の遅延バージョンは、前記参照信号に関して、固定された遅延だけ遅延される、付記1の方法。
[付記6]
第1の遅延Q信号を生成するために、前記参照信号のトリガイベントで静的(static)論理信号をサンプリングすることと、
前記参照信号の前記第1の遅延バージョンを生成するために、前記第1の遅延Q信号を第1の所定の遅延だけ遅延させることと、
前記第1の遅延Q信号の遅延バージョンのトリガイベントで、前記第1の遅延Q信号をリセットすることと
を更に備える付記1の方法。
[付記7]
前記静的な論理信号は、論理HIGHである、付記6の方法。
[付記8]
前記入力信号の前記周期数の前記デジタル表示における複数のビットにつき、
第nのQ信号及び第nの相補Q信号を生成するために、第(n−1)の相補Q信号のトリガイベントで第nのD信号をサンプリングするステップと、
前記入力信号の前記周期数の前記デジタル表示の第nのビットを生成するために、前記参照信号の第(n−1)の遅延バージョンのトリガイベントで前記第nのQ信号をサンプリングするステップと
を繰り返すこと、を更に備え、前記第nの相補Q信号は前記第nのD信号に結合され、
nは、前記入力信号の前記周期数の前記デジタル表示における前記ビットのインデックスであり、nは3以上であり、前記方法は、
第nの遅延Q信号を生成するために、第(n−1)の遅延Q信号のトリガイベントで静的(static)論理信号をサンプリングすることと、
前記参照信号の前記第nの遅延バージョンを生成するために、前記第nの遅延Q信号を第nの所定の遅延だけ遅延させることと、
前記第nの遅延Q信号の遅延バージョンのトリガイベントで、前記第nの遅延Q信号をリセットすることと
を更に備える、付記6の方法。
[付記9]
入力信号の経過周期数のデジタル表示を生成する装置であって、該装置は、
第1のQ信号及び第1の相補Q信号を生成するために、前記入力信号のトリガイベントで第1のD信号をサンプリングするように構成された第1の信号サンプラと、
第2のQ信号及び第2の相補Q信号を生成するために、前記第1の相補Q信号のトリガイベントで第2のD信号をサンプリングするように構成された第2の信号サンプラと、
前記入力信号の前記経過周期数の前記デジタル表示の第1のビットを生成するために、参照信号のトリガイベントで前記第1のQ信号をサンプリングするように構成された第1の補助信号サンプラと、
前記入力信号の前記経過周期数の前記デジタル表示の第2のビットを生成するために、前記参照信号の第1の遅延バージョンのトリガイベントで前記第2のQ信号をサンプリングするように構成された第2の補助信号サンプラと
を備え、前記第1の相補Q信号は前記第1のD信号に結合され、
前記第2の相補Q信号は前記第2のD信号に結合される、装置。
[付記10]
各信号サンプラは、D−Qフリップフロップを備える、付記9の装置。
[付記11]
各信号の前記トリガイベントは、該信号の立ち上がりエッジである、付記9の装置。
[付記12]
第nのQ信号及び第nの相補Q信号を生成するために、第(n−1)の相補Q信号のトリガイベントで第nのD信号をサンプリングするように構成された第nの信号サンプラと、
前記入力信号の前記周期数の前記デジタル表示の第nのビットを生成するために、前記参照信号の第(n−1)の遅延バージョンのトリガイベントで前記第nのQ信号をサンプリングするように構成された第nの補助信号サンプラと
を更に備え、前記第nの相補Q信号は前記第nのD信号に結合され、
nは、前記入力信号の前記経過周期数の前記デジタル表示における前記ビットのインデックスであり、nは3以上である、付記9の装置。
[付記13]
前記入力信号は、デジタル位相ロックループにおけるデジタル制御発振器(DCO:digitally-controlled oscillator)の出力信号であり、
前記経過周期数は、前記DCO出力信号の蓄積された位相(accumulated phase)の整数部分を示す、付記9の装置。
[付記14]
前記参照信号の前記第1の遅延バージョンは、前記参照信号に関して、固定された遅延だけ遅延される、付記9の装置。
[付記15]
整合遅延サンプリングライン(matched delay sampling line)を更に備え、該整合遅延サンプリングラインは、
第1の遅延Q信号を生成するために、前記参照信号のトリガイベントで静的(static)論理信号をサンプリングするように構成された第1の整合サンプラ(matched sampler)と、
前記参照信号の前記第1の遅延バージョンを生成するために、前記第1の遅延Q信号を第1の所定の遅延だけ遅延させる第1の遅延素子と
を更に備え、
前記第1の遅延Q信号は、前記第1の遅延Q信号の遅延バージョンのトリガイベントでリセットされる、付記9の装置。
[付記16]
前記静的な論理信号は、論理HIGHである、付記15の装置。
[付記17]
第nのQ信号及び第nの相補Q信号を生成するために、第(n−1)の相補Q信号のトリガイベントで第nのD信号をサンプリングするように構成された第nの信号サンプラと、
前記入力信号の前記周期数の前記デジタル表示の第nのビットを生成するために、前記参照信号の第(n−1)の遅延バージョンのトリガイベントで前記第nのQ信号をサンプリングするように構成された第nの補助信号サンプラと
を更に備え、前記第nの相補Q信号は前記第nのD信号に結合され、
nは、前記入力信号の前記経過周期数の前記デジタル表示における前記ビットのインデックスであり、nは3以上であり、前記整合遅延ラインは、
第nの遅延Q信号を生成するために、第(n−1)の遅延Q信号のトリガイベントで静的(static)論理信号をサンプリングするように構成された第(n−1)の遅延ラインサンプラと、
前記参照信号の前記第nの遅延バージョンを生成するために、前記第nの遅延Q信号を第nの所定の遅延だけ遅延させる第(n−1)の遅延素子と
を更に備え、前記第nの遅延Q信号は、前記第nの遅延Q信号の遅延バージョンのトリガイベントでリセットされる、付記15の装置。
[付記18]
入力信号の経過周期数のデジタル表示を生成する装置であって、該装置は、
入力信号の前記経過周期数を非同期でカウントするカウント手段と、
前記入力信号の前記経過周期数の前記デジタル表示を生成するため、前記カウント手段を適切な遅延でサンプリングするサンプリング手段と
を備える装置。
[付記19]
入力信号の経過周期数のデジタル表示を生成するコンピュータプログラム製品であって、該製品は、
第1のQ信号及び第1の相補Q信号を生成するために、コンピュータに対して、前記入力信号のトリガイベントで第1のD信号をサンプリングさせるためのコードと、
第2のQ信号及び第2の相補Q信号を生成するために、コンピュータに対して、前記第1の相補Q信号のトリガイベントで第2のD信号をサンプリングさせるためのコードと、
前記入力信号の前記経過周期数の前記デジタル表示の第1のビットを生成するために、コンピュータに対して、参照信号のトリガイベントで前記第1のQ信号をサンプリングさせるためのコードと、
前記入力信号の前記経過周期数の前記デジタル表示の第2のビットを生成するために、コンピュータに対して、前記参照信号の第1の遅延バージョンのトリガイベントで前記第2のQ信号をサンプリングさせるためのコードと
を備えるコンピュータ読み取り可能な媒体を備え、前記第1の相補Q信号は前記第1のD信号に結合され、前記第2の相補Q信号は前記第2のD信号に結合される、製品。
Claims (22)
- デジタル位相ロックループにおけるデジタル制御発振器(DCO:digitally-controlled oscillator)から受信する入力信号の経過周期数のデジタル表示を生成する装置であって、
前記経過周期数は、前記入力信号の蓄積された位相(accumulated phase)の整数部分を示し、
前記装置は、前記入力信号の前記経過周期数をカウントするように構成されたカウンタと、前記入力信号の蓄積された位相の端数部分を測定するように構成された時間/デジタルコンバータ(TDC)とを備え、
前記カウンタと前記TDCは前記入力信号と参照信号を受信するように構成され、
前記カウンタは、
第1のQ信号及び第1の相補Q信号を生成するために、前記入力信号のトリガイベントで第1のD信号をサンプリングするように構成された第1の信号サンプラと、
第2のQ信号及び第2の相補Q信号を生成するために、前記第1の相補Q信号のトリガイベントで第2のD信号をサンプリングするように構成された第2の信号サンプラと、
前記入力信号の前記経過周期数の前記デジタル表示の第1のビットを生成するために、前記参照信号のトリガイベントで前記第1のQ信号をサンプリングするように構成された第1の補助信号サンプラと、
前記入力信号の前記経過周期数の前記デジタル表示の第2のビットを生成するために、前記参照信号の第1の遅延バージョンのトリガイベントで前記第2のQ信号をサンプリングするように構成された第2の補助信号サンプラとを備え、
前記第1の相補Q信号は前記第1のD信号に直接結合され、
前記第2の相補Q信号は前記第2のD信号に直接結合される装置。 - 各信号サンプラは、D−Qフリップフロップを備える、請求項1の装置。
- 各信号の前記トリガイベントは、該信号の立ち上がりエッジである、請求項1の装置。
- 第nのQ信号及び第nの相補Q信号を生成するために、第(n−1)の相補Q信号のトリガイベントで第nのD信号をサンプリングするように構成された第nの信号サンプラと、
前記入力信号の前記経過周期数の前記デジタル表示の第nのビットを生成するために、前記参照信号の第(n−1)の遅延バージョンのトリガイベントで前記第nのQ信号をサンプリングするように構成された第nの補助信号サンプラとを更に備え、
前記第nの相補Q信号は前記第nのD信号に直接結合され、
nは、前記入力信号の前記経過周期数の前記デジタル表示における前記ビットのインデックスであり、nは3以上である、請求項1の装置。 - 前記参照信号の前記第1の遅延バージョンは、前記参照信号に関して、固定された遅延だけ遅延されている、請求項1の装置。
- 整合遅延サンプリングライン(matched delay sampling line)を更に備え、該整合遅延サンプリングラインは、
第1の遅延Q信号を生成するために、前記参照信号のトリガイベントで静的(static)論理信号をサンプリングするように構成された第1の整合サンプラ(matched sampler)と、
前記参照信号の前記第1の遅延バージョンを生成するために、前記第1の遅延Q信号を第1の所定の遅延だけ遅延させる第1の遅延素子とを備え、
前記第1の遅延Q信号は、前記第1の遅延Q信号の遅延バージョンのトリガイベントでリセットされる、請求項1の装置。 - 前記静的論理信号は、論理HIGHである、請求項6の装置。
- 第nのQ信号及び第nの相補Q信号を生成するために、第(n−1)の相補Q信号のトリガイベントで第nのD信号をサンプリングするように構成された第nの信号サンプラと、
前記入力信号の前記経過周期数の前記デジタル表示の第nのビットを生成するために、前記参照信号の第(n−1)の遅延バージョンのトリガイベントで前記第nのQ信号をサンプリングするように構成された第nの補助信号サンプラとを更に備え、
前記第nの相補Q信号は前記第nのD信号に直接結合され、
nは、前記入力信号の前記経過周期数の前記デジタル表示における前記ビットのインデックスであり、nは3以上であり、
前記整合遅延サンプリングラインは、
第(n−1)の遅延Q信号を生成するために、第(n−2)の遅延Q信号のトリガイベントで静的(static)論理信号をサンプリングするように構成された第(n−1)の遅延ラインサンプラと、
前記参照信号の前記第(n−1)の遅延バージョンを生成するために、前記第(n−1)の遅延Q信号を第(n−1)の所定の遅延だけ遅延させる第(n−1)の遅延素子とを更に備え、
前記第(n−1)の遅延Q信号は、前記第(n−1)の遅延Q信号の遅延バージョンのトリガイベントでリセットされる、請求項6の装置。 - 入力信号の経過周期数のデジタル表示を生成するためのオペレーションをプロセッサに実行させるように構成されたプロセッサ実行可能なソフトウェア命令が記憶された非一時的なコンピュータ読み取り可能な記憶媒体であって、
前記経過周期数は、前記入力信号の蓄積された位相(accumulated phase)の整数部分を示し、
前記オペレーションは、
第1のQ信号及び第1の相補Q信号を生成するために、前記入力信号のトリガイベントで第1のD信号をサンプリングすることと、
第2のQ信号及び第2の相補Q信号を生成するために、前記第1の相補Q信号のトリガイベントで第2のD信号をサンプリングすることと、
前記入力信号の前記経過周期数の前記デジタル表示の第1のビットを生成するために、参照信号のトリガイベントで前記第1のQ信号をサンプリングすることと、
前記入力信号の前記経過周期数の前記デジタル表示の第2のビットを生成するために、前記参照信号の第1の遅延バージョンのトリガイベントで前記第2のQ信号をサンプリングすることとを備え、
前記第1の相補Q信号は前記第1のD信号に直接結合され、
前記第2の相補Q信号は前記第2のD信号に直接結合され、
前記入力信号は、デジタル位相ロックループにおけるデジタル制御発振器(DCO:digitally-controlled oscillator)の出力信号であり、
前記入力信号は前記入力信号の前記経過周期数をカウントするように構成されたカウンタと前記入力信号の蓄積された位相の端数部分を測定するように構成された時間/デジタルコンバータ(TDC)に供給され、
前記カウンタと前記TDCは前記参照信号を受信するように構成されている非一時的なコンピュータ読み取り可能な記憶媒体。 - 前記記憶されたプロセッサ実行可能なソフトウェア命令は、
第nのQ信号及び第nの相補Q信号を生成するために、第(n−1)の相補Q信号のトリガイベントで第nのD信号をサンプリングすることと、
前記入力信号の前記経過周期数の前記デジタル表示の第nのビットを生成するために、前記参照信号の第(n−1)の遅延バージョンのトリガイベントで前記第nのQ信号をサンプリングすることとをさらに備えるオペレーションを、前記プロセッサに実行させるように構成され、
前記第nの相補Q信号は前記第nのD信号に直接結合され、
nは、前記入力信号の前記経過周期数の前記デジタル表示における複数のビットのインデックスであり、nは3以上である、請求項9の非一時的なコンピュータ読み取り可能な記憶媒体。 - 各信号の前記トリガイベントは、該信号の立ち上がりエッジである、請求項9の非一時的なコンピュータ読み取り可能な記憶媒体。
- 前記参照信号の前記第1の遅延バージョンは、前記参照信号に関して、固定された遅延だけ遅延されている、請求項9の非一時的なコンピュータ読み取り可能な記憶媒体。
- 前記記憶されたプロセッサ実行可能なソフトウェア命令は、
第1の遅延Q信号を生成するために、前記参照信号のトリガイベントで静的(static)論理信号をサンプリングすることと、
前記参照信号の前記第1の遅延バージョンを生成するために、前記第1の遅延Q信号を第1の所定の遅延だけ遅延させることと、
前記第1の遅延Q信号の遅延バージョンのトリガイベントで、前記第1の遅延Q信号をリセットすることとをさらに備えるオペレーションを、前記プロセッサに実行させるように構成されている、請求項9の非一時的なコンピュータ読み取り可能な記憶媒体。 - 前記静的論理信号は、論理HIGHである、請求項13の非一時的なコンピュータ読み取り可能な記憶媒体。
- 前記記憶されたプロセッサ実行可能なソフトウェア命令は、
第nのQ信号及び第nの相補Q信号を生成するために、第(n−1)の相補Q信号のトリガイベントで第nのD信号をサンプリングすることと、
前記入力信号の前記経過周期数の前記デジタル表示の第nのビットを生成するために、前記参照信号の第(n−1)の遅延バージョンのトリガイベントで前記第nのQ信号をサンプリングすることと、
第(n−1)の遅延Q信号を生成するために、第(n−2)の遅延Q信号のトリガイベントで静的(static)論理信号をサンプリングすることと、
前記参照信号の前記第(n−1)の遅延バージョンを生成するために、前記第(n−1)の遅延Q信号を第(n−1)の所定の遅延だけ遅延させることと、
前記第(n−1)の遅延Q信号の遅延バージョンのトリガイベントで、前記第(n−1)の遅延Q信号をリセットすることとのステップを、前記入力信号の前記経過周期数の前記デジタル表示における複数のビットに対して繰り返すことをさらに備えるオペレーションを、前記プロセッサに実行させるように構成され、
前記第nの相補Q信号は前記第nのD信号に直接結合され、
nは、前記入力信号の前記経過周期数の前記デジタル表示における前記複数のビットのインデックスであり、nは3以上である、請求項13の非一時的なコンピュータ読み取り可能な記憶媒体。 - デジタル位相ロックループにおけるデジタル制御発振器(DCO:digitally-controlled oscillator)から受信する入力信号の経過周期数のデジタル表示を生成する装置であって、
前記経過周期数は、前記入力信号の蓄積された位相(accumulated phase)の整数部分を示し、
前記装置は、前記入力信号の前記経過周期数をカウントするように構成されたカウンタと、前記入力信号の蓄積された位相の端数部分を測定するように構成された時間/デジタルコンバータ(TDC)とを備え、
前記カウンタと前記TDCは前記入力信号と参照信号を受信するように構成され、
前記カウンタは、
第1のQ信号及び第1の相補Q信号を生成するために、前記入力信号のトリガイベントで第1のD信号をサンプリングする手段と、
第2のQ信号及び第2の相補Q信号を生成するために、前記第1の相補Q信号のトリガイベントで第2のD信号をサンプリングする手段と、
前記入力信号の前記経過周期数の前記デジタル表示の第1のビットを生成するために、前記参照信号のトリガイベントで前記第1のQ信号をサンプリングする手段と、
前記入力信号の前記経過周期数の前記デジタル表示の第2のビットを生成するために、前記参照信号の第1の遅延バージョンのトリガイベントで前記第2のQ信号をサンプリングする手段とを備え、
前記第1の相補Q信号は前記第1のD信号に直接結合され、
前記第2の相補Q信号は前記第2のD信号に直接結合される装置。 - 第1のQ信号及び第1の相補Q信号を生成するために、前記入力信号のトリガイベントで第1のD信号をサンプリングする手段は、第1のQ信号及び第1の相補Q信号を生成するために、前記入力信号の立ち上がりエッジで前記第1のD信号をサンプリングする手段を備える、請求項16の装置。
- 前記入力信号の前記経過周期数の前記デジタル表示の第2のビットを生成するために、前記参照信号の第1の遅延バージョンのトリガイベントで前記第2のQ信号をサンプリングする手段は、前記入力信号の前記経過周期数の前記デジタル表示の第2のビットを生成するために、前記参照信号に対して固定された遅延だけ遅延されている前記参照信号の第1の遅延バージョンのトリガイベントで前記第2のQ信号をサンプリングする手段を備える、請求項16の装置。
- 第1の遅延Q信号を生成するために、前記参照信号のトリガイベントで静的(static)論理信号をサンプリングする手段と、
前記参照信号の前記第1の遅延バージョンを生成するために、前記第1の遅延Q信号を第1の所定の遅延だけ遅延させる手段と、
前記第1の遅延Q信号の遅延バージョンのトリガイベントで、前記第1の遅延Q信号をリセットする手段とをさらに備える、請求項16の装置。 - 第1の遅延Q信号を生成するために、前記参照信号のトリガイベントで静的(static)論理信号をサンプリングする手段は、第1の遅延Q信号を生成するために、前記参照信号のトリガイベントで論理HIGHをサンプリングする手段を備える、請求項19の装置。
- 第nのQ信号及び第nの相補Q信号を生成するために、第(n−1)の相補Q信号のトリガイベントで第nのD信号をサンプリングする手段と、
前記入力信号の前記経過周期数の前記デジタル表示の第nのビットを生成するために、前記参照信号の第(n−1)の遅延バージョンのトリガイベントで前記第nのQ信号をサンプリングする手段と、
前記第nのD信号をサンプリングすることと、前記第nのQ信号をサンプリングすることとのオペレーションを、前記入力信号の前記経過周期数の前記デジタル表示における複数のビットに対して繰り返す手段とをさらに備え、
前記第nの相補Q信号は前記第nのD信号に直接結合され、
nは、前記入力信号の前記経過周期数の前記デジタル表示における前記複数のビットのインデックスであり、nは3以上である、請求項16の装置。 - 第nのQ信号及び第nの相補Q信号を生成するために、第(n−1)の相補Q信号のトリガイベントで第nのD信号をサンプリングする手段と、
前記入力信号の前記経過周期数の前記デジタル表示の第nのビットを生成するために、前記参照信号の第(n−1)の遅延バージョンのトリガイベントで前記第nのQ信号をサンプリングする手段と、
第(n−1)の遅延Q信号を生成するために、第(n−2)の遅延Q信号のトリガイベントで静的(static)論理信号をサンプリングする手段と、
前記参照信号の前記第(n−1)の遅延バージョンを生成するために、前記第(n−1)の遅延Q信号を第(n−1)の所定の遅延だけ遅延させる手段と、
前記第(n−1)の遅延Q信号の遅延バージョンのトリガイベントで、前記第(n−1)の遅延Q信号をリセットする手段と、
前記第nのD信号をサンプリングすることと、前記第nのQ信号をサンプリングすることと、前記静的論理信号をサンプリングすることと、前記第(n−1)の遅延Q信号を遅延させることと、前記第(n−1)の遅延Q信号をリセットすることとのオペレーションを、前記入力信号の前記経過周期数の前記デジタル表示における複数のビットに対して繰り返す手段とをさらに備え、
前記第nの相補Q信号は前記第nのD信号に直接結合され、
nは、前記入力信号の前記経過周期数の前記デジタル表示における前記複数のビットのインデックスであり、nは3以上である、請求項16の装置。
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